KR980011434A

KR980011434A - 반도체 장치

Info

Publication number: KR980011434A
Application number: KR1019970031952A
Authority: KR
Inventors: 야스미쯔 노자와; 겐이찌 나까무라; 다까유끼 오따니
Original assignee: 니시무로 다이조; 가부시끼가이샤 도시바
Priority date: 1996-07-11
Filing date: 1997-07-10
Publication date: 1998-04-30
Also published as: US5825707A; TW391005B; JPH1079193A; KR100261393B1

Abstract

다른 전원 전압계의 회로의 웰에 동일한 바이어스 회로에서 발생한 바이어스 전압을 인가하고 있고, 전원 전압의 투입순에 따라서는 래치업이 발생하여 오동작하고 있었다.

전원 전압 Vcc, 접지 전압 Vss가 공급되고, 웰에 바이어스 전압 VBP1, VBN1이 인가되어 동작하는 주요 회로(11), 전원 전압 Vcc2, 접지 전압 Vss가 공급되고, 웰에 바이어스 전압 VBP2, VBN2가 인가되어 동작하는 인터페이스 회로(12, 15), 부속 회로(13, 14), 전원 전압 Vcc, 접지 전압 Vss를 공급하여 바이어스 전압 VBP1, VBN1을 출력하는 바이어스 회로(20, 21), 전원 전압 Vcc2, 접지 전압 Vss를 공급하여 바이어스 전압 VBP2, VBN2를 출력하는 바이어스 회로(16, 17)를 구비한다.

Description

반도체 장치

본 발명은 반도체 장치에 관한 것으로, 특히 복수의 외부 전원 전압이 공급되어 동작하는 회로를 구비하고, 웰에 바이어스 전압이 인가되어 동작하는 반도체 장치에 관한 것이다.

반도체 장치에 있어서, 특히 SRAM(STATIC RANDOM ACCESS MEMORY) 등의 기억 장치에서는, 예를 들면 5V와 3.3V, 혹은 3.3V와 2.7V와 같이 복수의 고전위 전원 전압을 이용하는 것이 있다.

제3도에 도시된 종래의 회로에서는, 주요 회로(31)에는 전원 전압 Vcc와 접지 전압 Vss를 공급하여 구동하고, 다른 인터페이스 회로(32) 및 부속 회로(33)를 갖는 인터페이스(101)와, 인터페이스 회로(35) 및 부속 회로(34)를 갖는 인터페이스(102)에는 전원 전압 Vcc2와 접지 전압 Vss를 공급하여 구동한다. 인터페이스 회로(32)에는 입력 단자(38)에 의해 외부로부터 신호가 입력되어, 부속 회로(33), 주요 회로(31), 부속 회로(34)에 의해 순차 처리된 신호가 인터페이스 회로(35)를 지나서 출력 단자(39)에서 외부로 출력된다. 여기서, 전원 전압 Vcc와 Vcc2와의 사이에는 Vcc〉Vcc2의 관계가 성립된다.

또한, 주요 회로(31)나 인터페이스 회로(32 및 35), 부속 회로(33 및 34)가 형성되어 있는 웰에 대해, P형 웰에는 바이어스 전압 VBN을 인가하고, N형 웰에는 바이어스 전압 VBP를 인가한다. 바이어스 전압 VBP는 바이어스 회로(36), 바이어스 전압 VBN은 바이어스 회로(37)가 각각 생성되지만, 이들 회로(36 및 37)에는 주요 회로(31)와 마찬가지로 전원 전압 Vcc와 접지 전압 Vss가 공급된다.

그러나, 이와 같은 전원 계통을 갖는 종래의 장치에서는 전원을 기동시키는 경우에 이하와 같은 문제가 발생되고 있었다. Vcc〉Vcc2의 관계에 있을 때 전원 전압 Vcc와 접지 전압 Vss를 먼저 투입하고, 그 뒤에 전원 전압 Vcc2을 투입한 경우에는 장치는 정상적으로 동작한다. 그런데, 전원 전압 Vcc2와 접지 전압 Vss를 먼저 투입하고, 뒤에 전원 전압 Vcc를 투입하면 래치업 현상을 야기하여 정상적으로는 동작하지 않게 된다.

제4도에, 종래의 SRAM을 예로 들어, 보다 구체적인 회로 구성을 나타낸다. 주요 회로(31)로서 메모리도시바 세미콘덕터 시스템 엔지니어링 센터 내셀 및 센스 앰프(31a)와, 어드레스 회로(31c), 디코드 회로(31b), 컨트롤 회로(31d), 입출력 회로(31e)가 설치되어 있고, 이들 회로에는 전원 전압 Vcc와 접지 전압 Vss가 공급된다. 인터페이스로서, 인터페이스(32a 및 35a)가 설치되고 전원 전압 Vcc2와 접지 전압 Vss가 공급된다. N형 웰에는, N형 웰 바이어스 회로(36a)가 출력한 전압 VBP이 인가되고, P형 웰에는 P형 웰 바이어스 회로(37a)가 출력한 전압 VBN이 인가된다. N형 웰 바이어스 회로(36a) 및 P형 웰 바이어스 회로(37a)에는 모두 전원 전압 Vcc와 접지 전압 Vss가 공급된다.

이와 같은 구성에 있어서, 전원 전압 Vcc와 접지 전압 Vss를 먼저 투입하면, 전압 Vcc가 공급되는 전원 전압 단자의 전위가 확정함과 동시에 N형 웰 바이어스 회로(36a) 및 P형 웰 바이어스 회로(37a)는 내장하는 자동 펌프 회로가 발진 동작을 개시하고, 바이어스 전압 VBP 및 VBN을 출력한다. 전원 전압 Vcc가 공급되는 회로(31a, 31b, 31c, 31d, 31e)는 정상적으로 동작을 개시한다. 이 후, 전원 전압 Vcc2를 공급하여 인터페이스(32a, 35a)가 동작을 개시한 후에도 회로(31a 내지 31e)는 정상적인 동작을 지속한다.

그러나, 제5도에 도시된 바와 같이 전원 전압 Vcc2와 접지 전압 Vss를 먼저 공급하면 인터페이스(32a 및 35a)만이 동작하고, 다른 주요한 회로(31a, 31b, 31c, 31d, 31e)와 N형 웰 바이어스 회로(36a) 및 P형 웰 바이어스 회로(37a)는 동작을 개시하지 않는다. 따라서, 주요한 회로가 동작하지 않을 뿐만아니라, 바이어스 회로(36a 및 37a)도 동작하지 않기 때문에, 바이어스 전압 VBP 및 VBN도 생성되지 않고 웰에는 바이어스 전압이 인가되지 않는다. 이 단계에서는, P형 웰의 전위는 부유 전위로서의 포텐셜 △VF분의 전압을 접지 전압 Vss에 가산한 전위로, N형 웰은 △VF 분의 전압을 전원 전압 Vcc2보다도 감산한 전위로 일단 안정한다.

이와 같은 상태에서, 나중에 전원 전압 Vcc를 공급하면 전압 Vcc를 공급하는 전원 전압 단자의 전위 확정과 동시에, 바이어스 회로(36a 및 37a)도 동작을 개시하려고 한다. 그러나, 바이어스 전압 VBP 및 VBN을 웰에 인가하고자 하는 시점에서, 웰에 접속된 바이어스 전압 단자가 부유 전위 △VF에서 커플링에 의해 순간적으로 PN 접합부에 있어서 순방향으로 전류를 흘려, 래치업 모드로 들어간다. 이 결과, 장치가 동작 불능 상태에 빠져 있었다.

본 발명은 상기 사정을 감안하여 복수의 전원 계통을 갖는 장치에 있어서 전원 투입시에 래치업 현상이 발생하여 오동작이 발생되는 것을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명의 반도체 장치는, 반도체 기판의 제1, 제2웰 내에 형성되고, 제1 전원 전압과, 이 제1 전원 전압보다 전위가 높은 제2 전원 전압이 공급되고, 상기 제1 웰에 제1 웰 바이어스 전압이 인가되고, 상기 제2 웰에 제2 웰 바이어스가 인가되어 동작하는 제1 회로와, 반도체 기판의 제3, 제4 웰 내에 형성되고, 상기 제1 전원 전압과 이 제1 전원 전압보다 전위가 높게 상기 제2 전원 전압과 다른 제3 전원 전압이 공급되고, 상기 제3 웰에 제3 웰 바이어스 전압이 인가되고, 상기 제4 웰에 제4 웰 바이어스가 인가되어 동작하는 제2 회로와, 상기 제1, 제2 전원 전압이 공급되어, 상기 제1 웰 바이어스 전압을 생성하여 출력하는 제1 바이어스 회로와, 상기 제1, 제2 전원 전압이 공급되어 상기 제2 웰 바이어스 전압을 생성하여 출력하는 제2 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되어 상기 제3 웰 바이어스 전압을 생성하여 출력하는 제3 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되어 상기 제4 웰 바이어스 전압을 생성하여 출력하는 제4 바이어스 회로를 구비하는 것을 특징으로 한다.

여기서, 상기 제1, 제2, 제3 및 제4 웰은 상기 제1 전원 전압이 인가되는 동일한 반도체 기판의 표면 부분에 형성되어 있어도 좋다.

또한, 상기 제1 회로는 메모리셀 회로, 센스 앰프, 어드레스 회로, 디코드 회로, 및 입출력 버퍼를 포함하고, 상기 제2 회로는 인터페이스 회로를 포함하여도 좋다.

여기서, 제1, 제2, 제3, 제4 웰에 인가하는 바이어스 회로를 반드시 전부 구비하고 있을 필요는 없다. 이 경우의 본 발명의 반도체 장치는 반도체 기판의 제1, 제2 웰 내에 형성되고, 제1 전원 전압과 이 제1 전원 전압보다 전위가 높은 제2 전원 전압이 공급되고, 상기 제1 웰에 제1 바이어스 전압이 인가되고 상기 제2 웰에 상기 제2 전원 전압이 인가되어 동작하는 제1 회로와, 반도체 기판의 제3, 제4 웰 내에 형성되고, 상기 제1 전원 전압과 이 제1 전원 전압보다 전위가 높게 상기 제2 전원 전압과 다른 제3 전원 전압이 공급되고, 상기 제3 웰에 제2 바이어스 전압이 인가되고, 상기 제4 웰에 상기 제3 전원 전압이 인가되어 동작하는 제2 회로와, 상기 제1, 제2 전원 전압이 공급되고 상기 제1 바이어스 전압을 생성하여 출력하는 제1 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되어 상기 제2 바이어스 전압을 생성하여 출력하는 제2 바이어스 회로를 구비하고 있다.

혹은 이와 반대로, 본 발명의 반도체 장치는 반도체 기판의 제1, 제2 웰 내에 형성되고, 제1 전원 전압과 이 제1 전원 전압보다 전위가 높은 제2 전원 전압이 공급되고, 상기 제1 웰에 상기 제1 전원 전압이 인가되고, 상기 제2 웰에 제1 바이어스 전압이 인가되어 동작하는 제1 회로와, 반도체 기판의 제3, 제4 웰 내에 형성되고 상기 제1 전원 전압과 이 제1 전원 전압보다 전위가 높게 상기 제2 전원 전압과 다른 제3 전원 전압이 공급되고, 상기 제3 웰에 상기 제1 전원 전압이 인가되고, 상기 제4 웰에 제2 바이어스 전압이 인가되어 동작하는 제2 회로와, 상기 제1, 제2 전원 전압이 공급되어 상기 제1 바이어스 전압을 생성하여 출력하는 제1 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되어 상기 제2 바이어스 전압을 생성하여 출력하는 제2 바이어스 회로를 구비하고 있다.

여기서, 상기 제1, 제2, 제3 및 제4 웰은 상기 제1 전원 전압이 인가되는 동일한 반도체 기판의 표면 부분에 형성되어 있어도 좋다. 또한, 상기 제1 회로는 메모리셀 회로, 센스 앰프, 어드레스 회로, 디코드 회로 및 입출력 버퍼를 포함하고, 상기 제2 회로는 인터페이스 회로를 포함하는 것이어도 좋다.

제1도는 본 발명의 제1 실시 형태에 따른 반도체 장치의 구성을 도시한 회로도.

제2도는 본 발명의 제 2실시 형태에 따른 반도체 장치의 구성을 도시한 회로도.

제3도는 종래의 반도체 장치의 구성을 도시한 회로도.

제4도는 종래의 다른 반도체 장치의 구성을 도시한 회로도.

제5도는 동 반도체 장치에 있어서의 전원 전압과 바이어스 전압의 변화를 도시한 그래프.

제6도는 본 발명의 제3 실시 형태에 따른 반도체 장치의 구성을 도시한 회로도.

제7도는 본 발명의 제4 실시 형태에 따른 반도체 장치의 구성을 도시한 회로도.

제8도는 본 발명의 제5 실시 형태에 따른 반도체 장치의 구성을 도시한 회로도.

제9도는 본 발명의 제6 실시 형태에 따른 반도체 장치의 구성을 도시한 회로도.

* 도면의 주요 부분에 대한 부호의 설명

11 : 주요 회로 11a : 메모리셀 및 센스 앰프

11b : 디코드 회로 11c : 어드레스 회로

11d : 컨트롤 회로 11e : 입출력 회로

12, 15 : 인터페이스 회로 12a, 15a : 인터페이스

13, 14 : 부속 회로 16, 17, 20, 21 : 바이어스 회로

16a, 16b, 20a : N형 웰 바이어스 회로

17a, 17b, 21a : P형 웰 바이어스 회로

18, 18a : 입력 단자 19, 19a : 출력 단자

201, 202 : 인터페이스

이하, 본 발명의 한 실시 형태에 따른 반도체 장치에 대해 도면을 참조하여 설명한다.

제1도에, 제1 실시 형태에 따른 반도체 장치의 구성을 도시한다.

주요 회로(11)에는 전원 전압 Vcc와 접지 전압 Vss를 공급하여 구동하고, 인터페이스 회로(12) 및 부속 회로(13)를 갖는 인터페이스(201)와, 인터페이스 회로(15)및 부속 회로(14)를 갖는 인터페이스(202)에는, 전원 전압 Vcc2와 접지 전압 Vss를 공급하여 구동한다. 인터페이스 회로(12)에 입력 단자(18)에서 신호가 입력되고, 부속 회로(13), 주요 회로(11), 부속 회로(14)에 있어서 처리된 신호가 인터페이스 회로(15)를 지나서 출력 단자(19)로부터 출력된다. 또한, 전원 전압 Vcc와 Vcc2와의 사이에, Vcc〉Vcc2라는 관계가 성립한다.

주요 회로(11)가 형성되어 있는 웰에 있어서, P형 웰에는 바이어스 전압VBN1을 인가하고, N형 웰에는 바이어스 전압 VBP1을 인가한다. 바이어스 전압VBP1은 바이어스 회로(20), 바이어스 전압 VBN1은 바이어스 회로(21)가 각각 생성된다. 이들 바이어스 회로(20 및 21)에는 주요 회로(11)와 마찬가지로 전원 전압 Vcc와 접지 전압 Vss가 공급된다.

한편, 인터페이스 회로(12 및 15)와 부속 회로(13 및 14)가 형성되어 있는 웰에 대해서는, P형 웰에는 바이어스 전압 VBN2를 인가하고, N형 웰에는 바이어스 전압 VBP2를 인가한다. 바이어스 전압 VBP2는 바이어스 회로(16), 바이어스 전압 VBN2는 바이어스 회로(17)가 각각 생성된다. 이들 바이어스 회로(16, 17)에는, 인터페이스 회로(12, 15)와 부속 회로(13, 14)와 마찬가지로 전원 전압 Vcc2와 접지 전압 Vss가 공급된다.

이와 같이, 본 실시 형태에 의하면 전원 전압 Vcc와 접지 전압 Vss가 공급되는 회로계가 형성된 웰에는, 바이어스 회로(20 및 21)가 발생된 바이어스 전압 VBP1, VBN1을 인가하고, 전원 전압 Vcc2와 접지 전압 Vss가 공급되는 회로계가 형성된 웰에는, 바이어스 회로(20 및 21)와는 별도로 설치된 바이어스 회로(16 및 17)가 발생한 바이어스 전압 VBP2, VBN2를 인가한다. 즉, Vcc를 공급되는 VBP1, VBN1계의 바이어스 회로(20 및 21)와, Vcc2가 공급되는 VBP2, VBN2계의 바이어스 회로(16 및 17)는 각각 별개로 바이어스 전압을 생성하는 것이 가능하다. 이 때문에, 전원 전압 Vcc와 전원 전압 Vcc2 중 어느 하나를 먼저 투입하여도 종래의 회로에서 발생하고 있던 래치업 현상을 방지할 수 있다.

SRAM 회로를 예로 들어, 보다 구체적인 회로 구성을 갖는 제2 실시 형태에 대해 도 2를 이용하여 설명한다. 제1 실시 형태에 있어서의 주요 회로(11)에 대응하는 것으로서, 메모리셀 및 센스 앰프(11a)와, 어드레스 회로(11c), 디코드 회로(11b), 각종 제어를 행하기 위한 컨트롤 회로(11d), 입출력 버퍼 등을 포함하는 입출력 회로(11e)가 설치되어 있고, 전원 전압 Vcc와 접지 전압 Vss가 공급된다. 이들 주요 회로(11a, 11b, 11c, 11d, 11e)가 형성되어 있는 웰 중, N형 웰에는 N형 웰 바이어스 회로(20a)가 발생된 바이어스 전압 VBP1이 인가되고, P형 웰에는 P형 웰 바이어스 회로(21a)가 발생된 바이어스 전압 VBN1이 인가된다. 바이어스 회로(20a, 21a)에는 주요 회로와 마찬가지로 전원 전압 Vcc와 접지 전압 Vss가 공급된다.

한편, 제1 실시 형태에 있어서의 인터페이스(201 및 202)에 대응하는 것으로서, 인터페이스(12a 및 15a)가 설치되어 있고, 전원 전압 Vcc2와 접지 전압 Vss가 공급된다. 인터페이스(12a)가 형성되어 있는 N형 웰에는, N형 웰 바이어스 회로(16a)가 출력한 전압 VBP2가 인가되고, P형 웰에는 P형 웰 바이어스 회로(17a)가 출력한 전압 VBN2가 인가된다. 인터페이스(15a)가 형성되어 있는 N형 웰에는 N형 웰 바이어스 회로(16b)가 출력한 전압 VBP2가 인가되고, P형 웰에는 P형 웰 바이어스 회로(17b)가 출력한 전압 VBN2가 인가된다. 바이어스 회로(16a, 16b, 17a, 17b)에는 각각 전원 전압 Vcc2와 접지 전압 Vss가 공급된다. 이와 같이, 전원 전압 Vcc가 공급되는 주요 회로의 바이어스 전압을 발생하는 바이어스 회로(20a 및 21a)와, 전원 전압 Vcc2가 공급되는 인터페이스(12a 및 15a)의 바이어스 전압을 발생하는 바이어스 회로(16a, 16b, 17a, 17b)를 개별로 설치하고 있다.

이와 같은 구성을 갖는 제2 실시 형태에 있어서, 전원 전압 Vcc보다도 먼저 전원 전압 Vcc2 및 접지 전압 Vss를 공급하는 경우에 있어서의 회로 동작에 대해 기술한다.

전원 전압 Vcc2와 접지 전압 Vss를 먼저 투입하면, 전원 전압 단자의 전위가 상승하여 전압 Vcc2로 안정됨에 따라, 이 전압 Vcc2가 공급되는 바이어스 회로(16a, 16b, 17a, 17b)가 동작을 개시하여 바이어스 전압 VBP2, VBN2를 발생한다. 즉, 전원 전압 Vcc2의 전위가 상승함에 따라서 P형 웰 바이어스 전압 단자는 전압 VBN2에 의해 방전되고, N형 웰 바이어스 전압 단자는 전압 VBP2에 의해 충전된다. 이에 따라, 동일한 전원 전압 Vcc2와 접지 전압 Vss가 공급되는 인터페이스(12a 및 15a)는 동작 가능한 상태로 되어 동작을 개시한다. 이에 대해, 바이어스 회로(20a, 21a)는 전원 전압 Vcc가 공급되지 않기 때문에 동작을 개시하지 않고, 주요 회로의 웰에는 바이어스 전압 VBN1 및 VBP1은 인가되지 않는다.

다음에, 전원 전압 Vcc가 투입되면, 외부 전원 전압 Vcc 단자의 전위가 상승함에 따라서, 바이어스 회로(20a 및 21a)가 동작을 개시한다. 주요 회로(11a, 11b, 11c, 11d, 11e)가 형성되어 있는 N형 웰 단자는 바이어스 전압 VBP1이 공급되어 충전되고, P형 웰단자는 바이어스 전압 VBN1이 공급되어 방전된다.

이에 따라, 주요 회로(11c, 11b, 11a, 11d, 11e)는 동작 가능한 상태가 된다.

이와 같이, 본 실시 형태에 의하면 전원 전압 Vcc가 공급되는 주요 회로(11a, 11e)가 형성된 웰과, 전원 전압 Vcc2가 공급되는 인터페이스(12a, 15a)가 형성된 웰에, 각각 개별적으로 설치된 바이어스 회로(20a, 21a)와, 바이어스 회로(16a, 16b, 17a, 17b)에서 바이어스 전압이 인가함으로써 전원 전압 Vcc계의 회로와 바이어스 회로와의 동작 개시 시기, 또한 전원 전압 Vcc2계의 회로와 바이어스 회로와의 동작 개시 시기가 각각에 일치한다. 이에 따라, 전원 전압 Vcc와 Vcc2와의 투입순으로 종래 발생되어 있던 웰 전위의 부유 상태에 의한 커플링이 가져오는 래치업 현상을 회피할 수 있다. 따라서, 어느쪽의 전원 전압을 먼저 투입하더라도, 장치를 정상적으로 동작시킬 수 있다.

또한, 종래는 상술한 바와 같이, 다른 전원 전압 Vcc, Vcc2가 공급되는 회로가 형성된 웰에 대해서도 동일한 바이어스 회로에서 바이어스 전압을 발생시켜 인가하고 있었다. 따라서, 회로 규모가 큰 전원 전압계의 회로에 의존하여 기판 바이어스 능력을 설정하지 않으면 안되고, 회로 규모가 작은 전원 전압계의 회로의 기판 바이어스 능력에 따른 바이어스 회로를 설치할 수 없었다. 이 때문에, 필요 이상으로 바이어스 회로의 규모가 커져 있었다.

이에 대해, 상술한 제1, 제2 실시 형태에 의하면, 각각의 전원 전압계의 회로의 회로 규모별로, 필요한 바이어스 회로의 기판 바이어스 능력을 설정하면 좋고, 각각의 바이어스 회로의 회로 규모를 최적으로 하여 소비 전력을 저감하고 회로 면적을 축소할 수 있다.

상술한 실시 형태는 일례로서, 본 발명을 한정하는 것은 아니다. 예를 들면, 제2 실시 형태는 SRAM에 있어서의 주요 회로로서 메모리셀 및 센스 앰프, 어드레스 회로, 디코드 회로, 컨트롤 회로를 갖고, 주요 회로 이외의 부속 회로로서 인터페이스를 갖고 있다. 그러나, 본 발명은 SRAM에는 한정되지 않고, 적어제2도종류의 고전원 전압이 공급되는 회로를 갖고, 각각의 회로가 형성된 웰에 인가하는 바이어스 전압을, 전원 전압계마다 갖는 것이면 좋다. 또한, 제1, 제2 실시 형태에서는 주요 회로에 공급하는 전원 전압 Vcc의 쪽이 다른 인터페이스에 공급하는 전원 전압Vcc2보다도 높지만, 이것에 한정되지 않고 반대인 고저 관계라도 좋다.

상기 제1, 제2 실시 형태에서는 복수의 고전위 전원 전압 Vcc 및 Vcc2와 저전위 전원 전압 Vss가 공급되어 동작하는 반도체 장치로서, 반도체 기판 내에 형성된 N형 웰 및 P형 웰의 양쪽을 전원 전압 이외의 기판 바이어스 회로가 발생된 바이어스 전압 VBP 및 VBN에 의해서 바이어스하고 있다. 즉, 한쪽의 기판 바이어스 회로가 발생된 고전위 바이어스 전압 VBP1 및 저전위 바이어스 전압 VBN1에 의해서 고전위 전원 전압 Vcc를 공급하는 회로계의 웰을 바이어스하고, 다른쪽 기판 바이어스 회로가 발생된 고전위 바이어스 전압 VBP2 및 저전위 바이어스 전압 VBN2에 의해서 고전위 전원 전압 Vcc2를 공급하는 회로계의 웰을 바이어스한다. 이와 같이, 공급 전원 전압 Vcc계 또는 Vcc2계마다 다른 기판 바이어스 회로를 설치하고 있다.

그러나, 본 발명은 이와 같은 구성을 반드시 구비하고 있을 필요는 없다. N형 웰 또는 P형 웰 중 어느 한쪽을 외부 전원 전압을 이용하여 바이어스하고, 다른쪽 웰을 기판 바이어스 회로가 발생한 바이어스 전압으로 바이어스하여도 좋다. 예를 들면, 본 발명의 제3 실시 형태는 도 6에 도시된 바와 같이 P형 웰 바이어스 회로(21, 17)를 구비하고 있지만, N형 웰 바이어스 회로는 구비하지 않고 있다. 전원 전압 Vcc 및 접지 전압 Vss가 공급되는 주요 회로(11)는 이 주요 회로(11)가 형성된 N형 웰을 전원 전압 Vcc로 바이어스하고, P형 웰을 바이어스 회로(21)가 발생되는 기판 바이어스 전압 VBN1로 바이어스한다. 전원 전압 Vcc2 및 접지 전압 Vss가 공급되는 인터페이스(201, 202)는, N형 웰을 전원 전압 Vcc2로 바이어스하고, P형 웰을 바이어스 회로(17)가 발생되는 기판 바이어스 전압 VBN2로 바이어스한다.

이 제3 실시 형태에 있어서도, 제1, 제2 실시 형태와 마찬가지로 고전위 전원 전압 Vcc와 고전위 전원 전압 Vcc2 중 어느 하나를 먼저 투입한 경우에도, 기판 전위가 부유하여 래치업하는 현상의 발생을 방지할 수 있다.

본 발명의 제4 실시 형태는, 상기 제3 실시 형태에 의한 장치를 SRAM에 적용한 것이다. 주요 회로(11)를 메모리셀 및 센스 앰프(11a), 디코드 회로(11b), 어드레스 회로(11c), 컨트롤 회로(11d), 입출력 회로(11e)로 치환하고, 인터페이스(201)를 인터페이스(12a)에, 인터페이스(202)를 인터페이스(15a)로 각각 치환한 것에 상당한다. 이 경우도, 제3 실시 형태와 마찬가지로 N형 웰은 전원 전압 Vcc 또는Vcc2로 바이어스하고, P형 웰은 P형 웰 바이어스 회로(21a, 17a, 17b)가 발생된 바이어스 전압 VBN1 및 VBN2로 바이어스한다. 즉, 메모리셀 및 센스 앰프(11a), 디코드 회로(11b), 어드레스 회로(11c), 컨트롤 회로(11d), 입출력 회로(11e)의 N형 웰을 전원 전압 Vcc로 바이어스하고, P형 웰을 바이어스 회로(21a)가 발생되는 기판 바이어스 전압 VBN1로 바이어스한다. 인터페이스(12a, 15a)는, N형 웰을 전원 전압 Vcc2로 바이어스하고, P형 웰을 바이어스 회로(17a, 17b)가 발생하는 기판 바이어스 전압 VBN2로 바이어스한다.

본 발명의 제5 실시 형태는 상기 제6 실시 형태와는 반대로, 도 8에 도시된 바와 같이 N형 웰 바이어스 회로(20, 16)를 구비하고 있지만, P형 웰 바이어스 회로는 구비하고 있지 않다. 전원 전압 Vcc 및 접지 전압 Vss가 공급되는 주요 회로(11)는, 주요 회로(11)가 형성된 P형 웰을 접지 전압 Vss로 바이어스하고 N형 웰을 바이어스 회로(20)가 발생되는 기판 바이어스 전압 VBP1로 바이어스한다. 전원 전압 Vcc2 및 접지 전압 Vss가 공급되는 인터페이스(201, 202)는 P형 웰을 접지 전압 Vss로 바이어스하고 N형 웰을 바이어스 회로(16)가 발생되는 기판 바이어스 전압VBP2로 바이어스한다.

본 발명의 제6 실시 형태에 의한 SRAM은 도 9에 도시된 바와 같은 구성을 구비하고 있다. 이 SRAM은 상기 제4 실시 형태에 의한 SRAM과 반대로 N형 웰 바이어스 회로(20a, 16a, 16b)를 구비하고 있다. 메모리셀 및 센스 앰프(11a), 디코드 회로(11b), 어드레스 회로(11c), 컨트롤 회로(11d), 입출력 회로(11e)의 P형 웰을 접지 전압 Vss로 바이어스하고 N형 웰을 바이어스 회로(20a)가 발생하는 기판 바이어스 전압 VBP1로 바이어스한다. 인터페이스(12a, 15a)는 P형 웰을 접지 전압Vss로 바이어스하고 N형 웰을 바이어스 회로(16a, 16b)가 발생하는 기판 바이어스 전압 VBP2로 바이어스한다.

이와 같은 제5, 제6 실시 형태에 있어서도, 고전위 전원 전압 Vcc와 고전위전원 전압 Vcc2 중 어느 하나를 먼저 투입한 경우에도 기판 전위가 부유하여 래치업하는 현상의 발생을 방지할 수 있다.

이상 설명한 바와 같이, 본 발명은 다른 전원 전압이 공급되는 회로가 설치된 웰에, 전원 전압계마다 바이어스 발생 회로를 설치하여 바이어스 전압이 인가하기 때문에, 전원 전압을 투입하는 순서에 관계 없이 래치 앰프 현상의 발생을 방지하여, 장치를 정상적으로 동작시킬 수 있다.

Claims

반도체 기판의 제1, 제2 웰 내에 형성되고, 제1 전원 전압과, 상기 제1 전원 전압보다 전위가 높은 제2 전원 전압이 공급되고, 상기 제1 웰에 제1 웰 바이어스 전압이 인가되고, 상기 제2 웰에 제2 웰 바이어스가 인가되어 동작하는 제1 회로와, 반도체 기판의 제3, 제4 웰 내에 형성되고, 상기 제1 전원 전압과, 상기 제1전원 전압보다 전위가 높게 상기 제2 전원 전압과 다른 제3 전원 전압이 공급되고, 상기 제3 웰에 제3 웰 바이어스 전압이 인가되고, 상기 제4 웰에 제4 웰 바이어스가 인가되어 동작하는 제2 회로와, 상기 제1, 제2 전원 전압이 공급되고, 상기 제1 웰 바이어스 전압을 생성하여 출력하는 제1 바이어스 회로와, 상기 제1, 제2 전원 전압이 공급되고, 상기 제2 웰 바이어스 전압을 생성하여 출력하는 제2 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되고, 상기 제3 웰 바이어스 전압을 생성하여 출력하는 제3 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되고, 상기 제4 웰 바이어스 전압을 생성하여 출력하는 제4 바이어스 회로를 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1, 제2, 제3 및 제4 웰은 상기 제1 전원 전압이 인가되는 동일한 반도체 기판의 표면 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제1 회로는 메모리셀 회로, 센스 앰프, 어드레스 회로, 디코드 회로, 및 입출력 버퍼를 포함하고, 상기 제2 회로는 인터페이스 회로를 포함하는 것을 특징으로 하는 반도체 장치.
반도체 기판의 제1, 제2 웰 내에 형성되고, 제1 전원 전압과, 상기 제1 전원 전압보다 전위가 높은 제2 전원 전압이 공급되고, 상기 제1 웰에 제1 바이어스 전압이 인가되고, 상기 제2 웰에 상기 제2 전원 전압이 인가되어 동작하는 제1 회로와, 반도체 기판의 제3, 제4 웰 내에 형성되고, 상기 제1 전원 전압과, 상기 제1 전원 전압보다 전위가 높게 상기 제2 전원 전압과 다른 제3 전원 전압이 공급되고, 상기 제3 웰에 제2 바이어스 전압이 인가되고, 상기 제4 웰에 상기 제3 전원 전압이 인가되어 동작하는 제2 회로와, 상기 제1, 제2 전원 전압이 공급되고, 상기 제1 바이어스 전압을 생성하여 출력하는 제1 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되고, 상기 제2 바이어스 전압을 생성하여 출력하는 제2 바이어스 회로를 구비하는 것을 특징으로 하는 반도체 장치.
반도체 기판의 제1, 제2 웰 내에 형성되고, 제1 전원 전압과, 상기 제1 전원 전압보다 전위가 높은 제2 전원 전압이 공급되고, 상기 제1 웰에 상기 제1 전원 전압이 인가되고, 상기 제2 웰에 제1 바이어스 전압이 인가되어 동작하는 제1 회로와, 반도체 기판의 제3, 제4 웰 내에 형성되고, 상기 제1 전원 전압과, 상기 제1 전원 전압보다 전위가 높게 상기 제2 전원 전압과 다른 제3 전원 전압이 공급되고, 상기 제3 웰에 상기 제1 전원 전압이 인가되고, 상기 제4 웰에 제2 바이어스 전압이 인가되어 동작하는 제2 회로와, 상기 제1, 제2 전원 전압이 공급되고, 상기 제1 바이어스 전압을 생성하여 출력하는 제1 바이어스 회로와, 상기 제1, 제3 전원 전압이 공급되고, 상기 제2 바이어스 전압을 생성하여 출력하는 제2 바이어스 회로를 구비하는 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 제1, 제2, 제3 및 제4 웰은 상기 제1 전원 전압이 인가되는 동일한 반도체 기판의 표면 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 제1, 제2, 제3 및 제4 웰은 상기 제1 전원 전압이 인가되는 동일한 반도체 기판의 표면 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 제1 회로는 메모리셀 회로, 센스 앰프, 어드레스 회로, 디코드 회로, 및 입출력 버퍼를 포함하고, 상기 제2 회로는 인터페이스 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 제1 회로는 메모리셀 회로, 센스 앰프, 어드레스 회로, 디코드 회로, 및 입출력 버퍼를 포함하고, 상기 제2 회로는 인터페이스 회로를 포함하는 것을 특징으로 하는 반도체 장치.

※ 참고사항：최초출원 내용에 의하여 공개하는 것임.