DE69329081T2

DE69329081T2 - Verfahren zur Herstellung von Dioden zum Schutz gegen elektrostatische Entladungen

Info

Publication number: DE69329081T2
Application number: DE69329081T
Authority: DE
Inventors: Philip Shiota
Original assignee: Individual
Current assignee: Individual
Priority date: 1992-04-07
Filing date: 1993-03-24
Publication date: 2001-03-22
Anticipated expiration: 2013-03-25
Also published as: US5426322A; KR930022547A; CA2092050A1; DE69329081D1; US5272097A; ATE195036T1; EP0564897B1; JPH06125048A; EP0564897A1

Description

Technisches Gebiet

Diese Erfindung bezieht sich auf Halbleitervorrichtungen, insbesondere mit Bezug auf den Schutz vor elektrostatischen Entladungen.

Hintergrund

Integrierte CMOS-Schaltungen der derzeitigen Technologien erfordern einen sehr guten Schutz vor dem Phänomen elektrostatischer Entladungen (ESD = electrostatic discharge). Die Anfälligkeit von VLSI-CMOS-Schaltungen gegen übermäßige Spannungen und Ströme, die durch ESD hervorgerufen werden, erfordert einen effektiven Schutz aller Schaltungsanschlußstifte. Fig. 1 zeigt den gewöhnlich verwendeten Schutzmechanismus, bei dem Eingangsschutzschaltungen (PCI) 101a und 101b verwendet werden, um die Eingangsschaltung 111 vor unerwünschten ESD-Spannungen zu schützen, die am Eingangsanschlußstift 101 aufgenommen werden. In ähnlicher Weise schützen die Ausgangsschutzschaltungen (PCO) 102a und 102b die Ausgangsschaltung 112 vor unerwünschten ESD-Spannungen, die am Ausgangsanschlußstift 102 erscheinen. Die Spannungsversorgungsschutzschaltung (PCV) 103 schützt die gesamte Schaltung vor ESD-Spannungen, die an einem oder an beiden Stromversorgungsstiften VSS und VDD erscheinen. Im Artikel "Internal Chip ESD Phenomena Beyond the Protection Circuit" von Duvvury u. a., IEEE/IRPS, 1988, S. 19-25, wurde berichtet, daß die gewöhnlich verwendeten Schutzschaltungen eine Schaltungsbelastung für die "geschützte" Schaltung hervorrufen. Mit anderen Worten, der Schaltungsschutz, wie er heute besteht, ist nicht sehr effektiv.
Die gewöhnliche ESD-Schutzpraxis, wie in Fig. 2 gezeigt, besteht darin, dicke oder dünne Oxid-Transistoren mit geerdetem Gate 201a, 201b, 202a, 202b zu verwenden. Der Nachteil der Verwendung dünner Oxidtransistoren besteht darin, daß die Durchbruchspannung des geerdeten Gate-Transistors sich der Dünnoxid-Durchbruchspannung nähert. Der Durchbruch dieser Transistoren im Modus mit geerdetem Gate liegt bei ungefähr 13-17 Volt, in Abhängigkeit von den Dotierungskonzentrationen und Verteilungen. Die typische Oxid-Durchbruchspannung beträgt 15-17 Volt für ein Gateoxid mit ungefähr 175 Ångström (17,5 nm), wobei die Dünnoxid-Durchbruchspannung des geerdeten Gates 12-14 Volt be trägt. Somit kann der Durchbruchsspielraum zwischen dem Vorrichtungsdurchbruch nur unangemessen bei wenigen Volt liegen.
Fig. 3 ist eine Darstellung, die die Umgebung des Durchbruchbereichs des Dünnoxidtransistors mit geerdetem Gate zeigt, einschließlich der Source/Drain- Bereiche 302, 303, der leicht dotierten Source/Drain-Erweiterungen 304, 305, des dünnen Gateoxids 301, der polykristallinen Silicium-Gateelektrode 306 und der Seitenwandabstandhalter 307. Der Kanalbereich ist zwischen den Source/Drain- Erweiterungen 304, 305 innerhalb der P-Wanne 310 im Substrat 311 ausgebildet. Er wird beeinflußt durch die Steuerspannung, die am polykristallinen Siliciumgate 306 anliegt, in diesem Beispiel VSS, die auch an den Source/Drain-Bereich 302 angelegt wird. Die Eingangs- oder Ausgangsstruktur, die geschützt werden soll, ist mit dem Source/Drain-Bereich 303 verbunden. Mit dem Durchbruch des dünnen Gates, der im Bereich 399 so dicht am dünnen Gateoxid 301 auftritt, wird eine potentiell unzuverlässige Vorrichtung erzeugt. Die Dünnoxid-Konfiguration mit geerdetem Gate wird verwendet, da diese Vorrichtung eine niedrigere Durchbruchspannung aufweist als der Dickoxid-Feldtransistor; tatsächlich ergibt sie die niedrigste gesteuerte Durchbruchspannung aller Vorrichtungen, die gewöhnlich auf dem Chip heutzutage verfügbar sind. Tatsächlich leitet der Dickfeldtransistor, unabhängig davon ob er mit geerdetem Gate oder mit auf Hochpegel liegendem Gate betrieben wird, wahrscheinlich die Durchbruchspannung des dünnen Gateoxids weiter und ist somit für den Schutz nutzlos. Da der Dünnoxidtransistor mit geerdetem Gate eine Durchbruchspannung zwischen 12-14 Volt aufweist, beschränkt dies die Dicke des Gateoxids, die verwendet werden kann. Die Gateoxiddurchbruchspannung muß größer sein als die Schutzvorrichtungsdurchbruchspannung. Im allgemeinen ist es für den mobilen Betrieb mit niedriger Spannung wünschenswert, eine maximale Ansteuerung für eine gegebene Schwellenspannung zu haben. Ein Weg, um dies zu erreichen, ist die Verdünnung des Gateoxids, um den Idss des Transistors zu erhöhen. Wenn die Schutzvorrichtung auf eine Durchbruchspannung von 12 Volt beschränkt ist, beschränkt dies bestenfalls das Gateoxid auf wenigstens 140 Ångström (14 nm). Wenn andererseits die Durchbruchspannung der Schutzvorrichtung 8,0 Volt beträgt, wäre es möglich, die Oxiddicke auf ungefähr 10 nm zu verringern (100 Ångström; 1 nm = 10 Ångström). Dies würde die Ansteuerung um ungefähr 40% gegenüber der geschützten Dünngateschaltung erhöhen.
Die N+ und P+-Diffusionen, die in CMOS-Prozessen verfügbar sind, kön nen verwendet werden, um eine Diode auszubilden, da jedoch diese zwei Diffusionen üblicherweise solch hohe Konzentrationen aufweisen, führen sie zu einer schlechten I/V-Kennlinie, d. h. sie sind üblicherweise sehr durchlässig und besitzen eine sehr schlechte V/I-Kniekennlinie. Diese Kennlinien machen eine solche Diode zu einem schlechten Kandidaten für eine Schutzvorrichtung mit einer typischen Durchbruchspannung von 4,5 Volt, die unannehmbar kleiner ist als die typische Stromversorgungsspannung von 5,0 Volt.
Das Dokument Patentzusammenfassungen von Japan, Band 11, #73 (E-486), März 1987, offenbart MOS-Schaltungen, die ESD-Schutzdioden enthalten. CMOS-Transistoren sind in einer P-Typ-Wanne bzw. N-Typ-Wanne ausgebildet. In den Wannen werden die Katoden und Anoden der Schutzdioden gleichzeitig mit den Source- und Drain-Bereichen bzw. Kanalstoppbereichen ausgebildet.
US-A-4.937.645 offenbart eine Halbleiter-CMOS-Vorrichtung mit Dioden, die zwischen leicht dotierten aktiven Bereichen und benachbarten leicht dotiertem Volumenmaterial ausgebildet sind.

Zusammenfassung

Ein Verfahren und eine Halbleiterstruktur gemäß der vorliegenden Erfindung sind definiert in den Ansprüchen 1 bzw. 7.

Kurzbeschreibung der Zeichnung

Fig. 1 ist ein schematisches Schaubild, das ein typisches ESD-Schutzschema des Standes der Technik zeigt;
Fig. 2 ist ein schematisches Schaubild, das eine typische Schaltung des Standes der Technik zeigt, die den ESD-Schutz der Fig. 1 implementiert;
Fig. 3 ist eine Querschnittsansicht eines typischen für den ESD-Schutz verwendeten MOS-Transistors, die dessen Durchbruchmechanismus zeigt;
Fig. 4 ist eine Querschnittsansicht, die eine Ausführungsform einer Diode zeigt, die innerhalb eines N-Typ-Bereiches gemäß den Lehren dieser Erfindung konstruiert ist;
Fig. 5 ist eine Querschnittsansicht, die eine Ausführungsform einer Diode zeigt, die innerhalb eines P-Typ-Bereiches gemäß den Lehren dieser Erfindung konstruiert ist;
Fig. 6 bis 8 sind schematische Schaubilder, die verschiedene Ausführungsformen der ESD-Schutzschaltungen zeigen, die die Dioden verwenden, die gemäß den Lehren dieser Erfindung konstruiert sind;
Fig. 9A bis 9E sind Querschnittsansichten, die eine Herstellungssequenz gemäß einer Ausführungsform dieser Erfindung zeigen;
Fig. 10A bis 10E sind Querschnittsansichten, die eine Herstellungssequenz gemäß einer weiteren Ausführungsform dieser Erfindung zeigen;
Fig. 11A bis 11E sind Querschnittsansichten, die eine Herstellungssequenz gemäß einer weiteren Ausführungsform dieser Erfindung zeigen;
Fig. 12A bis 12E sind Querschnittsansichten, die eine Herstellungssequenz gemäß einer weiteren Ausführungsform dieser Erfindung zeigen;
Fig. 13 ist eine Draufsicht, die eine Ausführungsform der Anordnung der Dioden zeigt, die gemäß den Lehren dieser Erfindung in einer integrierten Schaltung konstruiert sind;
Fig. 14A und 14B sind eine Draufsicht und eine Querschnittsansicht, die Dioden zeigen, die gemäß den Lehren dieser Erfindung konstruiert sind;
Fig. 15 ist eine Draufsicht, die Bond-Flächen enthält;
Fig. 16 ist eine Querschnittsansicht einer alternativen Ausführungsform; und
Fig. 17 ist eine Querschnittsansicht einer weiteren Ausführungsform.

Genaue Beschreibung

Gemäß den Lehren dieser Erfindung wird eine Niederspannungs-Schutzschaltung gelehrt, die gleichzeitig mit der Herstellung von typischen MOS- oder CMOS-Vorrichtungen des Standes der Technik hergestellt werden kann, welche leicht dotierte Drain-Vorrichtungen enthalten. Gemäß den Lehren dieser Erfindung können solche Schutzdioden ausgebildet werden, ohne die Notwendigkeit zusätzlicher Maskierungs- oder Implantationsschritte. Die Schutzdioden dieser Erfindung sind kompatibel mit der derzeitigen Prozeßtechnologie, die CMOS- und MOS-Prozeßabläufe für ein Mikrometer und kleiner umfaßt. Gemäß den Lehren dieser Erfindung erlaubt die Verwendung von Schutzvorrichtungen mit niedriger Durchbruchspannung die Verwendung dünnerer Gate-Oxide, wodurch die Betriebsgeschwindigkeit verbessert wird und die Transistoransteuerung erhöht wird, ohne die Zuverlässigkeit zu opfern. Die Verwendung von Dioden gemäß den Lehren dieser Erfindung für den ESD-Schutz beseitigt das Problem, das der Verwendung von Dünnoxidtransistoren gemäß dem Stand der Technik für diesen Zweck zugeordnet ist, wobei das dünne Oxid riskant plaziert wird. Gemäß den Lehren dieser Erfindung sind keine Serienwiderstände erforderlich, um den ESD-Schutz zu bewerkstelligen, wodurch integrierte Schaltungsfläche eingespart wird, und wobei ein größerer ESD-Schutz ermöglicht wird durch schnelles Ableiten von ESD-Poten tialen über einen Pfad mit niedriger Impedanz.
Beispiele der Schutzdioden dieser Erfindung sind im Querschnitt in den Fig. 4 und 5 gezeigt. Da die Dioden im CMOS-Substrat ausgebildet sind, besitzt die N-Wannendiode eine Seite, die mit VDD verbunden ist, während die P-Wanne einen Übergang aufweist, der mit VSS verbunden ist, wie in den Fig. 4 bzw. 5 gezeigt ist.
Wie in Fig. 4 gezeigt, ist innerhalb des N-Typ-Volumens 410 eine N-Typ- Wanne 411 in wohlbekannter Weise ausgebildet. Die Feldoxidbereiche 412 sind ebenfalls in wohlbekannter Weise ausgebildet, um nur diejenigen Abschnitte der Substratoberfläche freizulegen, die für elektrische Verbindungen und eine weitere Dotierung von Interesse sind. Innerhalb der N-Wanne 411 sind N-Typ-Bereiche 414 ausgebildet, die den P+-Bereich 413 und den beabstandeten N+-Bereich 415 umgeben. Eine N-Schutzdiode gemäß den Lehren dieser Erfindung, die im repräsentativen Format als Diode 416 gezeigt ist, ist mit ihrer Anode als P+-Bereich 413 und ihrer Katode als N+-Bereich 415 ausgebildet. In diesem Beispiel ist die Katode 415 der Schutzdiode 416 mit dem positiven Stromversorgungsanschluß VDD verbunden, während die Anode 413 der Schutzdiode 416 mit der Eingangs- oder Ausgangsvorrichtung verbunden ist, die geschützt werden soll (nicht gezeigt). Wie in Fig. 4 gezeigt, tritt der Rückwärtsdurchbruch im Bereich 499 auf, in dem der N- Typ-Bereich 414 und die P+-Anode 413 ihr größtes Dotierungsdifferential aufweisen. Gemäß den Lehren dieser Erfindung erfüllt die N-Wanne-Schutzdiode 416 die Forderung:
(VDD - VSS) < (Diodendurchbruchspannung)
< < (Dünnoxid-Durchbruchspannung) (1)
Wie in Fig. 5 gezeigt, ist innerhalb des N-Typ-Volumens 510 die P-Wanne 511 in wohlbekannter Weise ausgebildet. Die Feldoxidbereiche 512 sind ebenfalls in wohlbekannter Weise ausgebildet, um nur diejenigen Abschnitte der Substratoberfläche freizulegen, die für elektrische Verbindungen und eine weitere Dotierung von Interesse sind. Innerhalb der P-Wanne 511 sind P-Typ-Bereiche 514 ausgebildet, die den N+-Bereich 513 und den beabstandeten P+-Bereich 515 umgeben. Eine P-Schutzdiode gemäß den Lehren dieser Erfindung, die im repräsentativen Format als Diode 516 gezeigt ist, ist mit ihrer Anode als P+-Bereich 515 und mit ihrer Katode als N+-Bereich 513 ausgebildet. In diesem Beispiel ist die Anode 515 der Schutzdiode 516 mit dem negativen Stromversorgungsanschluß VSS verbunden, während die Katode 513 der Schutzdiode 516 mit der (nicht ge zeigten) zu schützenden Eingangs- oder Ausgangsvorrichtung verbunden ist. Wie in Fig. 5 gezeigt, tritt der Rückwärtsdurchbruch im Bereich 599 auf, in dem der P- Typ-Bereich 514 und die N+-Katode 513 ihr größtes Dotierungsdifferential aufweisen.
Fig. 6 zeigt die Verwendung neuartiger Dioden 416 und 516 der Fig. 4 bzw. 5 als VDD-Eingangsschutzdiode 101a, VDD-Ausgangsschutzdiode 102a bzw. VSS-Eingangsschutzdiode 101b und VSS-Ausgangsschutzdiode 102b. Die Spannungsversorgungsschutzdiode 103 kann entweder als N-Wannendiode 416 der Fig. 4 oder als P-Wannendiode 516 der Fig. 5 ausgebildet sein. Die Durchbruchspannung der gemäß den Lehren dieser Erfindung hergestellten Dioden liegt in der Größenordnung von ungefähr 8,0 Volt. Wenn die Schutzdioden wie gezeigt verwendet werden, ist der aktuelle Schutz, der von einer Diode dieser Erfindung geboten wird, abhängig von der Größe der Schutzdiode, wobei größere Schutzdioden größere Mengen an Ladung absorbieren können. Es ist zu beachten, daß kein dünnes Oxid im Bereich des Durchbruchs dieser Struktur vorhanden ist, so daß die Dioden dieser Erfindung wünschenswerter sind für die Handhabung von ESD als Vorrichtungen des Standes der Technik.
Die Fig. 7 und 8 zeigen alternative Ausführungsformen, in denen Schutzdioden dieser Erfindung nur einen einseitigen Schutz bieten (Schutz nur gegenüber einer einzelnen Stromversorgungsleitung), wobei jedoch ein guter Schutz sowohl für positive als auch negative ESD geschaffen wird.
Wie in Fig. 7 gezeigt, belastet ein positiver ESD-Impuls am Eingang 101 die Eingangsschutzdiode 101 b/516 umgekehrt vor und zwingt sie in den leitenden Zustand, wenn 8,0 Volt überschritten werden. Die Ladung gelangt dann zur VSS- Leitung 115, die durch die große Schutzdiode 103 geschützt ist, welche die Ladung zur VDD-Leitung 116 ableitet. Andererseits belastet ein negativer ESD-Impuls am Eingang 101 die Eingangsschutzdiode 101 b1516 vorwärts vor, wobei der Impuls zur VSS-Leitung 115 gelangt, die durch die große Schutzdiode 103 geschützt ist, welche leitend wird, wenn 8,0 Volt überschritten werden. Die große Schutzdiode 103 begrenzt VDD-VSS auf 8,0 Volt.
Wie in Fig. 7 gezeigt, spannt ein positiver ESD-Impuls am Ausgang 102 die Ausgangsschutzdiode 102b/516 rückwärts vor und zwingt sie zu leiten, wenn 8,0 Volt überschritten werden. Die Ladung gelangt anschließend zur VSS-Leitung 115, die durch die große Schutzdiode 103 geschützt ist, welche die Ladung zur VDD-Leitung 116 ableitet. Andererseits spannt ein negativer ESD-Impuls am Aus gang 102 die Ausgangsschutzdiode 102b/516 vorwärts vor, wobei der Impuls zur VSS-Leitung 115 gelangt, die durch eine große Schutzdiode 103 geschützt ist, welche leitend wird, wenn 8,0 Volt überschritten werden.
Ein ähnlicher ESD-Schutzmechanismus ist in Fig. 8 gezeigt, bei dem ein negativer ESD-Impuls am Eingang 101 die Eingangsschutzdiode 101a/116 rückwärts vorspannt und sie leitend macht, wenn 8,0 Volt überschritten werden. Die Ladung gelangt anschließend zur VDD-Leitung 116, die durch die große Schutzdiode 103 geschützt ist, welche die Ladung zur VSS-Leitung 115 ableitet. Andererseits spannt ein positiver ESD-Impuls am Eingang 101 die Eingangsschutzdiode 101a/116 vorwärts vor, wobei der Impuls zur VDD-Leitung 116 gelangt, die durch die große Schutzdiode 103 geschützt ist, welche leitend wird, wenn 8,0 Volt überschritten werden. Somit begrenzt die große Schutzdiode 103 VDD-VSS auf 8,0 Volt. Ein negativer ESD-Impuls am Ausgang 102 spannt die Ausgangsschutzdiode 102a/416 rückwärts vor und macht sie leitend, wenn 8,0 Volt überschritten werden. Die Ladung gelangt anschließend zur VDD-Leitung 116, die durch die große Schutzdiode 103 geschützt ist, welche die Ladung zur VSS-Leitung 115 ableitet. Andererseits spannt ein positiver ESD-Impuls am Ausgang 102 die Ausgangsschutzdiode 102a/416 vorwärts vor, wobei der Impuls zur VDD-Leitung 116 gelangt, die durch die große Schutzdiode 103 geschützt ist, welche leitend wird, wenn 8,0 Volt überschritten werden.
Diese 8,0V-Diode kann ferner als eine Referenzdiode in linearen Schaltungssystemen mit ±5,0 V verwendet werden. Im allgemeinen sind Referenzdioden in einem fortschrittlichen CMOS-Prozeß schwierig auszubilden, da Dotierungskonzentrationen mit geeignetem Pegel, um zuverlässige Dioden mit niedrigen Durchbruchspannungen auszubilden, nicht verfügbar sind. Das Verfahren dieser Erfindung beseitigt die Beschränkungen des Standes der Technik und schafft sehr gute Referenzdioden.
Die Fig. 9A bis 9E zeigen die Herstellungsschritte einer Ausführungsform eines Verfahrens zum Konstruieren der neuartigen Dioden der Erfindung. Wie in Fig. 9A gezeigt, kann das Substrat 1101 entweder ein N-Typ-Substrat oder ein P- Typ-Substrat sein, da darin sowohl die N-Wanne 1102 als auch die P-Wanne 1103 ausgebildet werden. Falls gewünscht, kann ein N-Typ-Substrat mit der gewünschten Dotierung verwendet werden, wodurch die Notwendigkeit zum Ausbilden der N-Wanne 1102 vermieden wird, oder es kann ein P-Typ-Substrat mit der gewünschten Dotierung verwendet werden, wodurch die Notwendigkeit zum Aus bilden der P-Wanne 1103 vermieden wird. Die N-Wanne 1102 wird in herkömmlicher Weise ausgebildet, z. B. mit einer Dotierungskonzentration, die einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. In ähnlicher Weise wird die P-Wanne 1103 in herkömmlicher Weise ausgebildet und weist eine Dotierungskonzentration auf, die z. B. einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. Eine Schicht des Feldoxids 1104 wird in wohlbekannter Weise ausgebildet, um diejenigen Abschnitte der N-Wanne 1102 und der P-Wanne 1103 freizulegen, für die zusätzliche Implantierungen durchgeführt werden sollen. Eine Schicht von Gateoxid (nicht gezeigt) wird anschließend z. B. bis zu einer Dicke von ungefähr 15 nm ausgebildet (150 Ångström, 10 Ångström = 1 nm), während eine Schicht aus polykristallinem Silicium bis zu einer gewünschten Leitfähigkeit auf diesem Gateoxid ausgebildet wird und in herkömmlicher Weise gemustert wird, um die Gateelektroden 1105 und 1106 auszubilden. Eine N-Typ-Deckimplantierung wird anschließend ausgeführt, z. B. unter Verwendung von Phosphordotierstoffen, die bis zu einer Dosis von ungefähr 2,5 · 10¹³ bei ungefähr 60 keV implantiert werden, um eine Dotierungskonzentration von ungefähr 2 · 10¹&sup8; cm&supmin;³ zu erzeugen. Dies erzeugt leicht dotierte N-Kanal-Drain-Bereiche 1111 und einen leicht dotierten N-Bereich 1110, und lagert ferner Dotierstoffe in andere freiliegende Abschnitte der Vorrichtungen ein.
Wie in Fig. 9B gezeigt, wird die Resistschicht 1107 verwendet, um nur diejenigen Abschnitte freizulegen, in denen eine P-Typ-Implantation gewünscht ist. Zu diesem Zeitpunkt wird eine P-Typ-Implantation durchgeführt, z. B. unter Verwendung von Bor, das bis zu einer Dosis von ungefähr 6 · 10¹³ bei ungefähr 50 keV implantiert wird, bis zu einer effektiven (d. h. überkompensierten) Dotierungskonzentration von ungefähr 3 · 10¹&sup8; cm&supmin;³. Dies erzeugt leicht dotierte Source/Drain-Bereiche 1120, die auf das Gate 1105 innerhalb der N-Wanne 1102 ausgerichtet sind, sowie einen P-Typ-Bereich 1121 innerhalb der P-Wanne 1103. Dieser P-Typ-Bereich 1121 ist ausreichend konzentriert, um die vorherige N-Typ- Implantation im selben Bereich zu kompensieren, was nicht notwendig ist, jedoch der Bequemlichkeit halber eingeführt worden ist, um zu ermöglichen, daß die N- Typ-Implantation eine Deckimplantation sein kann. Die Maskierungsschicht 1107 wird entfernt und die Vorrichtung wird anschließend oxidiert, wodurch die Seitenwandabstandhalter 1108 auf den Gateelektroden 1105 und 1106 ausgebildet werden. Das Oxid, das die Seitenwandabstandhalter 1108 bildet, wird bis zu einer größeren Dicke an den Seitenwänden der polykristallinen Siliciumgates 1105 und 1106 ausgebildet, als das Oxid dick ist, welches gleichzeitig auf den Einzelkristallabschnitten der Vorrichtung ausgebildet wird, wie im Stand der Technik wohlbekannt ist.
Wie in Fig. 9C gezeigt, wird eine weitere Maskierungsschicht 1109 verwendet, um diejenigen Abschnitte der Vorrichtung freizulegen, die eine N-Typ- Implantierung aufnehmen sollen. Diese N-Typ-Implantation wird durchgeführt z. B. unter Verwendung von Arsen, das bis zu einer Dosis von ungefähr 5,5 · 10¹&sup5; bei ungefähr 60 keV implantiert wird bis zu einem Schichtwiderstand von ungefähr 75 Ohm pro Quadrat. Dies erzeugt Source/Drain-Bereiche 1115 bis zu einer gewünschten Dotierungskonzentration, während die Seitenwandabstandhalter 1108 den vorher erreichten Dotierungspegel beibehalten, um leicht dotierte Source/Drain-Bereiche 1111 zu bilden, wie im Stand der Technik wohlbekannt ist. Der N+-Bereich 1114 wird ebenfalls innerhalb der P-Wanne 1103 ausgebildet, ebenso wie der N-Typ-Bereich 1116 innerhalb der N-Wanne 1102.
Wie in Fig. 9D gezeigt, wird eine weitere Maskierungsschicht 1113 ausgebildet, um diejenigen Bereiche freizulegen, die eine P+-Implantierung aufnehmen sollen, welche z. B. unter Verwendung von Bor (BF&sub2;) bis zu einer Dosis von ungefähr 5,5 · 10¹&sup5; bei ungefähr 60 keV implantiert wird, um einen Schichtwiderstand von ungefähr 105 Ohm pro Quadrat zu erreichen. Dies erzeugt P-Typ- SourcelDrain-Bereiche 1118, während die Seitenwandabstandhalter 1108 den vorherigen Dotierungspegel der leicht dotierten P-Typ-Source/Drain-Erweiterungen 1120 beibehalten. Der P+-Bereich 1117 wird ebenfalls innerhalb der N-Wanne 1102 ausgebildet, ebenso wie der P+-Bereich 1119 innerhalb der P-Wanne 1103. Dies ergibt die im Querschnitt der Fig. 9E gezeigte Vorrichtung, die eine N-Wanne 1102 mit leicht dotierter P-Kanal-Drain-Vorrichtung 1128 und neuartiger Diode 416 enthält, die gemäß den Lehren dieser Erfindung konstruiert ist, sowie eine P- Wanne 1103 mit leicht dotierter N-Kanal-Drain-Vorrichtung 1129 und neuartiger Diode 516, die gemäß den Lehren dieser Erfindung konstruiert ist. Die in Fig. 9E gezeigte Struktur enthält neuartige Dioden, die gemäß den Lehren dieser Erfindung konstruiert sind, und eine typische leicht dotierte Drain-CMOS-Vorrichtung (LDD-CMOS-Vorrichtung) des Standes der Technik, die unter Verwendung eines einfachen Prozesses hergestellt werden, ohne die Notwenigkeit zusätzlicher Maskierungsschritte, um die zusätzlichen Dioden dieser Erfindung auszubilden.
Die Fig. 10A bis 10E zeigen die Herstellungsschritte einer alternativen Ausführungsform eines Verfahrens zum Konstruieren der neuartigen Dioden der Erfindung. Wie in Fig. 10A gezeigt, kann das Substrat 2101 entweder ein N-Typ- Substrat oder ein P-Typ-Substrat sein, da darin sowohl eine N-Wanne 2102 als auch eine P-Wanne 2103 ausgebildet werden. Bei Bedarf kann ein N-Typ-Substrat mit der gewünschten Dotierung verwendet werden, wodurch die Notwendigkeit zum Ausbilden einer N-Wanne 2102 vermieden wird, oder es kann ein P-Typ- Substrat mit gewünschter Dotierung verwendet werden, um somit die Notwendigkeit zum Ausbilden einer P-Wanne 2103 zu vermeiden. Die N-Wanne 2102 wird in herkömmlicher Weise ausgebildet, z. B. mit einer Dotierungskonzentration, die einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. In ähnlicher Weise wird die P-Wanne 2103 in herkömmlicher Weise mit einer Dotierungskonzentration ausgebildet, die z. B. einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. Eine Schicht eines Feldoxids 2104 wird in wohlbekannter Weise ausgebildet, um diejenigen Abschnitte der N-Wanne 2102 und der P- Wanne 2103 freizulegen, für die zusätzliche Implantierungen durchzuführen sind. Eine (nicht gezeigte) Schicht eines Gateoxids wird anschließend z. B. bis zu einer Dicke von ungefähr 150 Angström (15 nm) ausgebildet, wobei eine Schicht von polykristallinem Silicium bis zu einer gewünschten Leitfähigkeit auf diesem Gateoxid ausgebildet wird und in herkömmlicher Weise gemustert wird, um eine P- Kanal-Gateelektrode 2105 und eine N-Kanal-Gateelektrode 2106 auszubilden. Die Maskierungsschicht 2107 wird ausgebildet und gemustert, wobei anschließend eine N-Typ-Implantierung durchgeführt wird, z. B. unter Verwendung von Phosphordotierstoffen, die bis zu einer Dosis von ungefähr 2,5 · 10¹³ bei ungefähr 60 keV implementiert werden, um eine Dotierungskonzentration von ungefähr 2 · 10¹&sup8; cm&supmin;³ auszubilden. Dies erzeugt leicht dotierte Source/Drain-Bereiche 2111, die auf dem Gate 2106 innerhalb der N-Wanne 2103 ausgebildet sind, sowie einen leicht dotierten N-Bereich 2110 innerhalb der N-Wanne 2103.
Wie in Fig. 10B gezeigt, wird die Resistschicht 2109 verwendet, um nur diejenigen Abschnitte freizulegen, in denen eine erste P-Typ-Implantierung gewünscht ist. Zu diesem Zeitpunkt wird eine P-Typ-Implantierung durchgeführt, z. B. unter Verwendung von Bor, das bis zu einer Dosis von ungefähr 2 · 10¹³ bei ungefähr 50 keV dotiert wird bis zu einer Dotierungskonzentration von ungefähr 3 · 10¹&sup8; cm&supmin;³. Dies erzeugt leicht dotierte Source/Drain-Bereiche 2120, die auf das Gate 2105 innerhalb der N-Wanne 2102 ausgerichtet sind, sowie einen P-Typ- Bereich 2121 innerhalb der P-Wanne 2103. Die Maskierungsschicht 2109 wird anschließend entfernt und die Vorrichtung wird oxidiert, wodurch Seitenwandab standhalter 2108 und 2109 auf den Gateelektroden 2105 bzw. 2106 ausgebildet werden (Fig. 10C). Das Oxid, das die Seitenwandabstandhalter bildet, wird mit einer größeren Dicke an den Seitenwänden der polykristallinen Siliciumgateelektroden ausgebildet, als das Oxid, das gleichzeitig auf den Einzelkristall-Abschnitten der Vorrichtung ausgebildet wird.
Wie in Fig. 10C gezeigt, wird eine weitere Maskierungsschicht 2113 verwendet, um diejenigen Abschnitte der Vorrichtung freizulegen, die eine N-Typ- Implantierung aufnehmen sollen. Diese N-Typ-Implantierung wird durchgeführt z. B. unter Verwendung von Arsen, das bis zu einer Dosis von ungefähr 5,5 · 10¹&sup5; bei ungefähr 60 keV implantiert wird bis zu einem Schichtwiderstand von ungefähr 75 Ohm pro Quadrat. Dies erzeugt Source/Drain-Bereiche 2115 bis zu einer gewünschten Dotierungskonzentration, während die Seitenwandabstandhalter 2109 den vorher erreichten Dotierungspegel der leicht dotierten Source/Drain-Erweiterungen 2111 beibehalten, wie im Stand der Technik bekannt ist. Der N+-Bereich 2114 wird ebenfalls innerhalb der P-Wanne 2103 ausgebildet, ebenso wie der N- Typ-Bereich 2116 innerhalb der N-Wanne 2102.
Wie in Fig. 10D gezeigt, wird eine weitere Maskierungsschicht 2124 ausgebildet, um diejenigen Bereiche freizulegen, die eine zweite P-Typ-Implantierung aufnehmen sollen, welche z. B. unter Verwendung von Bor (Bf&sub2;) durchgeführt wird, das mit einer Dosis von ungefähr 5,5 · 10¹&sup5; bei ungefähr 60 keV implantiert wird, um einen Schichtwiderstand von ungefähr 105 Ohm pro Quadrat zu erreichen. Dies erzeugt P-Typ-SourcelDrain-Bereiche 2118, während Seitenwandabstandhalter 2108 den vorherigen Dotierungspegel der leicht dotierten P-Typ- SourcelDrain-Erweiterungen 2120 beibehalten. Der P+-Bereich 2117 wird ebenfalls innerhalb der N-Wanne 2102 ausgebildet, ebenso wie der P+-Bereich 2119 innerhalb der P-Wanne 2103. Dies ergibt die im Querschnitt der Fig. 10E gezeigte Vorrichtung, die eine N-Wanne 2102 mit einer leicht dotierten P-Kanal-Drain-Vorrichtung 2128 und einer neuartigen Diode 416 enthält, die gemäß den Lehren dieser Erfindung konstruiert ist, sowie eine P-Wanne 2103, die eine leicht dotierte N-Kanal-Drain-Vorrichtung 2129 und neuartige Diode 516 enthält, die gemäß den Lehren dieser Erfindung konstruiert ist. Die in Fig. 10E gezeigte Struktur enthält neuartige Dioden, die gemäß den Lehren dieser Erfindung konstruiert sind, sowie eine typische leicht dotierte Drain-(LDD)-CMOS-Vorrichtung des Standes der Technik, die unter Verwendung eines einfachen Prozesses hergestellt wird, ohne Notwendigkeit von zusätzlichen Maskierungsschritten, um die zusätzlichen Dioden dieser Erfindung auszubilden. Der Prozeß der Fig. 10 vermeidet die N-Typ-Deckimplantierung des Prozesses der Fig. 9 und somit die Notwendigkeit zur Überkompensation mit P-Typ-Dotierstoffen zum Ausbilden der P-Typ-Bereiche.
Die Fig. 11A bis 11E zeigen die Herstellungsschritte einer weiteren alternativen Ausführungsform eines Verfahrens zum Konstruieren der neuartigen Dioden der Erfindung. Wie in Fig. 11A gezeigt, kann das Substrat 3101 entweder ein N-Typ-Substrat oder ein P-Typ-Substrat sein, da sowohl eine N-Wanne 3102 als auch eine P-Wanne 3103 darin ausgebildet werden. Falls gewünscht, kann ein N-Typ-Substrat mit gewünschter Dotierung verwendet werden, wodurch die Notwendigkeit zum Ausbilden der N-Wanne 3102 vermieden wird, oder es kann ein P- Typ-Substrat mit gewünschter Dotierung verwendet werden, wodurch die Notwendigkeit zum Ausbilden der P-Wanne 3103 vermieden wird. Die N-Wanne 3102 wird in herkömmlicher Weise ausgebildet, z. B. mit einer Dotierungskonzentration, die einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. In ähnlicher Weise wird die P-Wanne 3103 in herkömmlicher Weise mit einer Dotierungskonzentration ausgebildet, die z. B. einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. Eine Schicht von Feldoxid 3104 wird in wohlbekannter Weise ausgebildet, um diejenigen Abschnitte der N-Wanne 3102 und der P-Wanne 3103 freizulegen, für die zusätzliche Implantierungen durchgeführt werden sollen. Eine Schicht von Gateoxid (nicht gezeigt) wird anschließend z. B. bis zu einer Dicke von ungefähr 150 Ångström (15 nm) ausgebildet, wobei eine Schicht aus polykristallinem Silicium bis zu einer gewünschten Leitfähigkeit auf diesem Gateoxid ausgebildet und in herkömmlicher Weise gemustert wird, um Gateelektroden 3105 und 3106 auszubilden. Anschließend wird die Maskierungsschicht 3201 ausgebildet und gemustert, wie gezeigt, wobei anschließend eine Implantierung verwendet wird, um den leicht dotierten N-Bereich 3110 auszubilden. Diese Implantierung wird z. B. unter Verwendung von Phosphordotierstoffen durchgeführt, die bis zu einer Dosis von ungefähr 2,5 · 10¹³ bei ungefähr 60 keV implantiert werden, um eine Dotierungskonzentration von ungefähr 2 · 10¹&sup8; cm³ auszubilden. In dieser Ausführungsform werden die leicht dotierten Drain-Bereiche 3115 und 3120 (Fig. 11B) in wohlbekannter Weise ausgebildet, z. B. entweder vor dem Maskierungsschritt, der die Maskierungsschicht 3201 verwendet, oder nach einem oder beiden Maskierungsschritten, die die Maskierungsschichten 3201 und 3107 verwenden. Die Vorrichtung wird anschließend oxidiert, wodurch Seitenwandabstandhalter 3108 und 3109 (Fig. 11C) auf den Gateelektroden 3105 bzw. 3106 ausgebildet werden. Das Oxid, das diese Seitenwandabstandhalter bildet, wird bis zu einer größeren Dicke auf den Seitenwänden der polykristallinen Siliciumgates ausgebildet, als das Oxid, das gleichzeitig auf den Einzelkristall-Abschnitten der Vorrichtung ausgebildet wird.
Wie in Fig. 11B gezeigt, wird die Resistschicht 3107 verwendet, um nur diejenigen Abschnitte freizulegen, in denen ein leicht dotierter P-Typ-Bereich 3121 ausgebildet werden soll. Zu diesem Zeitpunkt wird eine P-Typ-Implantierung durchgeführt z. B. unter Verwendung von Bor, das bis zu einer Dosis von ungefähr 6 · 10¹³ bei ungefähr 50 keV implantiert wird bis zu einer Dotierungskonzentration von ungefähr 3 · 10¹&sup8; cm&supmin;³.
Wie in Fig. 11C gezeigt, wird eine weitere Maskierungsschicht 3113 verwendet, um diejenigen Abschnitte der Vorrichtung freizulegen, die eine N-Typ- Implantierung aufnehmen sollen. Diese N-Typ-Implantierung wird durchgeführt z. B. unter Verwendung von Arsen, das bis zu einer Dosis von ungefähr 5,5 · 10¹&sup5; bei ungefähr 60 keV implantiert wird bis zu einem Schichtwiderstand von ungefähr 75 Ohm pro Quadrat. Dies erzeugt Source/Drain-Bereiche 3111 bis zu einer gewünschten Dotierungskonzentration, während die Seitenwandabstandhalter 3109 den vorher erreichten Dotierungspegel der leicht dotierten SourcelDrain-Bereiche 3115 beibehalten, wie im Stand der Technik wohlbekannt ist. Der N+-Bereich 3114 wird ebenfalls innerhalb der P-Wanne 3103 ausgebildet, ebenso wie der N-Typ- Bereich 3116 innerhalb der N-Wanne 3102.
Wie in Fig. 11D gezeigt, wird eine weitere Maskierungsschicht 3124 ausgebildet, um diejenigen Bereiche freizulegen, die eine P+-Implantierung aufnehmen sollen, was z. B. unter Verwendung von Bor (BF&sub2;) durchgeführt wird, das bis zu einer Dosis von ungefähr 6 · 10¹&sup5; bei ungefähr 60 keV implantiert wird, um einen Schichtwiderstand von ungefähr 105 Ohm pro Quadrat zu erreichen. Dies erzeugt P-Typ-Source/Drain-Bereiche 3118, während die Seitenwandabstandhalter 3108 den vorherigen Dotierungspegel der P-Typ-Source/Drain-Erweiterungen 3120 beibehalten. Der P+-Bereich 3117 wird ebenfalls innerhalb der N-Wanne 3102 ausgebildet, ebenso wie der P+-Bereich 3119 innerhalb der P-Wanne 3103. Dies ergibt die im Querschnitt der Fig. 11 E gezeigte Vorrichtung, die eine N- Wanne 3102 mit leicht dotierter P-Kanal-Drain-Vorrichtung 3128 und eine neuartige Diode 416 enthält, die gemäß den Lehren dieser Erfindung konstruiert ist, sowie eine P-Wanne 3103, die die leicht dotierte N-Kanal-Drain-Vorrichtung 3129 und die neuartige Diode 516 enthält, die gemäß den Lehren dieser Erfindung konstruiert ist. Die in Fig. 11E gezeigte Struktur enthält neuartige Dioden, die gemäß den Lehren dieser Erfindung konstruiert sind, sowie typische leicht dotierte Drain-(LDD)-CMOS-Vorrichtungen des Standes der Technik, die mit zusätzlichen Maskierungsschritten hergestellt sind, um die zusätzlichen Dioden dieser Erfindung auszubilden.
Die Fig. 12A bis 12E zeigen die Herstellungsschritte einer alternativen Ausführungsform eines Verfahrens zum Konstruieren der neuartigen Dioden der Erfindung. Wie in Fig. 12A gezeigt, kann das Substrat 4101 entweder ein N-Typ- Substrat oder ein P-Typ-Substrat sein, da darin sowohl eine N-Wanne 4102 als auch eine P-Wanne 4103 ausgebildet werden. Bei Bedarf kann ein N-Typ-Substrat mit der gewünschten Dotierung verwendet werden, wodurch die Notwendigkeit zum Ausbilden einer N-Wanne 4102 vermieden wird, oder es kann ein P-Typ- Substrat mit gewünschter Dotierung verwendet werden, um somit die Notwendigkeit zum Ausbilden einer P-Wanne 4103 zu vermeiden. Die N-Wanne 4102 wird in herkömmlicher Weise ausgebildet, z. B. mit einer Dotierungskonzentration, die einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. In ähnlicher Weise wird die P-Wanne 4103 in herkömmlicher Weise mit einer Dotierungskonzentration ausgebildet, die z. B. einen Schichtwiderstand von ungefähr 3000 Ohm pro Quadrat ergibt. Eine Schicht eines Feldoxids 4104 wird in wohlbekannter Weise ausgebildet, um diejenigen Abschnitte der N-Wanne 4102 und der P- Wanne 4103 freizulegen, für die zusätzliche Implantierungen durchzuführen sind. Eine (nicht gezeigte) Schicht eines Gateoxids wird anschließend z. B. bis zu einer Dicke von ungefähr 150 Ångström (15 nm) ausgebildet, wobei eine Schicht von polykristallinem Silicium bis zu einer gewünschten Leitfähigkeit auf diesem Gateoxid ausgebildet wird und in herkömmlicher Weise gemustert wird, um eine P- Kanal-Gateelektrode 4105 und eine N-Kanal-Gateelektrode 4106 auszubilden. Die Maskierungsschicht 4107 wird ausgebildet und gemustert, wobei anschließend eine N-Typ-Implantierung durchgeführt wird, z. B. unter Verwendung von Phosphordotierstoffen, die bis zu einer Dosis von ungefähr 2,5 · 10¹³ bei ungefähr 60 keV implementiert werden, um eine Dotierungskonzentration von ungefähr 2 · 10¹&sup8; cm&supmin;³ auszubilden. Dies bildet leicht dotierte Drain-Bereiche 4111 und einen leicht dotierten N-Bereich 4110, sowie eine Implantierung der N-Typ-Dotierstoffe in andere freiliegende Abschnitte der Vorrichtung.
Wie in Fig. 12B gezeigt, wird die Resistschicht 4109 verwendet, um nur diejenigen Abschnitte freizulegen, in denen eine erste P-Typ-Implantierung ge wünscht ist. Zu diesem Zeitpunkt wird eine P-Typ-Implantierung durchgeführt, z. B. unter Verwendung von Bor, das bis zu einer Dosis von ungefähr 2 · 10¹³ bei ungefähr 50 keV dotiert wird bis zu einer Dotierungskonzentration von ungefähr 3 · 10¹&sup8; cm&supmin;³. Dies erzeugt leicht dotierte Source/Drain-Bereiche 4120, die auf das Gate 4105 innerhalb der N-Wanne 4102 ausgerichtet sind, sowie einen P-Typ- Bereich 4121 innerhalb der P-Wanne 4103. Die Maskierungsschicht 4109 wird entfernt und die Seitenwandabstandhalter 4108 und 4109 werden auf den Gateelektroden 4105 bzw. 4106 ausgebildet (Fig. 12C). Das Oxid, das die Seitenwandabstandhalter bildet, wird mit einer größeren Dicke an den Seitenwänden der polykristallinen Siliciumgateelektroden ausgebildet, als das Oxid, das gleichzeitig auf den Einzelkristall-Abschnitten der Vorrichtung ausgebildet wird.
Wie in Fig. 12C gezeigt, wird eine weitere Maskierungsschicht 4113 verwendet, um diejenigen Abschnitte der Vorrichtung freizulegen, die eine N-Typ- Implantierung aufnehmen sollen. Diese N-Typ-Implantierung wird durchgeführt z. B. unter Verwendung von Arsen, das bis zu einer Dosis von ungefähr 5,5 · 10¹&sup5; bei ungefähr 60 keV implantiert wird bis zu einem Schichtwiderstand von ungefähr 75 Ohm pro Quadrat. Dies erzeugt Source/Drain-Bereiche 4115 bis zu einer gewünschten Dotierungskonzentration, während die Seitenwandabstandhalter 4109 den vorher erreichten Dotierungspegel der leicht dotierten Source/Drain-Bereiche 4111 beibehalten, wie im Stand der Technik bekannt ist. Der N+-Bereich 4114 wird ebenfalls innerhalb der P-Wanne 4103 ausgebildet, ebenso wie der N-Typ- Bereich 4116 innerhalb der N-Wanne 4102.
Wie in Fig. 12D gezeigt, wird eine weitere Maskierungsschicht 4124 ausgebildet, um diejenigen Bereiche freizulegen, die eine zweite P-Typ-Implantierung aufnehmen sollen, welche z. B. unter Verwendung von Bor (Bf&sub2;) durchgeführt wird, das mit einer Dosis von ungefähr 2 · 10¹&sup5; bei ungefähr 60 keV implantiert wird, um einen Schichtwiderstand von ungefähr 105 Ohm pro Quadrat zu erreichen. Dies erzeugt P-Typ-Source/Drain-Bereiche 4118, während Seitenwandabstandhalter 2108 den vorherigen Dotierungspegel der leicht dotierten P-Typ- Source/Drain-Erweiterungen 4120 beibehalten. Der P+-Bereich 4117 wird ebenfalls innerhalb der N-Wanne 4102 ausgebildet, ebenso wie der P+-Bereich 4119 innerhalb der P-Wanne 4103. Dies ergibt die im Querschnitt der Fig. 12E gezeigte Vorrichtung, die eine N-Wanne 4102 mit einer leicht dotierten P-Kanal-Drain-Vorrichtung 4128 und einer neuartigen Diode 416 enthält, die gemäß den Lehren dieser Erfindung konstruiert ist, sowie eine P-Wanne 4103, die eine leicht dotierte N-Kanal-Drain-Vorrichtung 4129 und neuartige Diode 516 enthält, die gemäß den Lehren dieser Erfindung konstruiert ist. Die in Fig. 12E gezeigte Struktur enthält neuartige Dioden, die gemäß den Lehren dieser Erfindung konstruiert sind, sowie eine typische leicht dotierte Drain-(LDD)-CMOS-Vorrichtung des Standes der Technik, die unter Verwendung eines einfachen Prozesses hergestellt wird, ohne Notwendigkeit von zusätzlichen Maskierungsschritten, um die zusätzlichen Dioden dieser Erfindung auszubilden. Der Prozeß der Fig. 12 vermeidet die N-Typ-Deckimplantierung des Prozesses der Fig. 9 und somit die Notwendigkeit zur Überkompensation mit P-Typ-Dotierstoffen zum Ausbilden der P-Typ-Bereiche. Ferner dient die Maskierungsschicht 4107 zum Abblocken der N-Typ-Implantierung in dem Bereich 4121, wodurch dieser Bereich 4121 eine effektiv höhere P-Typ-Konzentration ausweisen kann. Dies reduziert die Durchbruchspannung der resultierenden Diode 516 (Fig. 12E).
Alternative Verfahren der N+- und P+-Dotierung sind geeignet, z. B. unter Verwendung von polykristallinen Siliciumbarrieren und Oxidbarrieren der Source- Drain-Bereiche, gemäß den Lehren dieser Erfindung, in denen erhöhte N-Wanne- und P-Wanne-Konzentrationen vorgesehen sind unter Verwendung der entsprechenden LDD-Diffusionen. Dieses Schutzverfahren kann in Prozessen verwendet werden, die andere Gatematerialien verwenden, wie z. B. Silicide und Metall.
BiCMOS-Vorrichtungen verwenden ebenfalls LDD-Diffusionen, wie bei CMOS, wobei dementsprechend das Verfahren dieser Erfindung für die Verwendung mit BiCMOS-Schaltungen geeignet ist.
Eine Ausführungsform von ESD-Schutzvorrichtungen bei der Verwendung gemäß dieser Erfindung ist in der Draufsicht der Fig. 13 gezeigt. In dieser Ausführungsform ist die Außenkante einer integrierten Schaltung (jedoch innerhalb des Ortes der Bond-Flächen 101/102) umschlossen (obwohl nicht unbedingt vollständig) mit den Schutzdioden dieser Erfindung.
Fig. 14a zeigt eine genauere Draufsicht des hervorgehobenen Abschnitts des in Fig. 13 gezeigten Chips. Wie gezeigt, enthält der Umfangsring mehrere diffundierte Bereiche, die innerhalb der P-Wanne 511 und der N-Wanne 411 ausgebildet sind. Es werden in Fig. 14a Bezugszeichen verwendet, die denjenigen der Fig. 4, 5 und 6 entsprechen. Fig. 14b ist eine Querschnittsansicht, die die Struktur der Fig. 14a unter Verwendung ähnlicher Bezugszeichen darstellt. Auch in Fig. 14b sind die Dioden gezeigt, die gemäß den Lehren dieser Erfindung konstruiert sind. Falls gewünscht, kann eine Metallverdrahtung verwendet werden, um Pfade mit niedriger Impedanz zu schaffen, z. B. für die VSS- und VDD-Verteilung, sowie für die übrigen Diffusionen, die in Fig. 14a gezeigt sind. Ferner kann eine beliebige Anzahl von Diffusionsstreifen auf diese Weise verwendet werden, wodurch eine gewünschte Anzahl von ESD-Schutzdioden geschaffen wird. Falls gewünscht, muß auf diese Weise nur ein einzelner Substratbereich verwendet werden, um Dioden für den ESD-Schutz zu schaffen, wie vorher mit Bezug auf die Fig. 7 und 8 beschrieben worden ist.
Fig. 15 ist eine genauere Draufsicht der Struktur der Fig. 14a, die eine Eingangs-Bond-Fläche 101 und eine Ausgangs-Bond-Fläche 102 enthält. Wie in Fig. 14B gezeigt, kann der P+-Bereich 515 außerhalb der P-Wanne 511 ausgebildet sein, wodurch Raumeinsparungen im Vergleich zu der Ausführungsform erreicht werden, die in der Querschnittsansicht der Fig. 5 gezeigt ist, in der der P+- Bereich 515 innerhalb der P-Wanne 511 und vom Bereich 514 durch das Feldoxid 512 getrennt ausgebildet ist. In ähnlicher Weise, wie in der Querschnittsansicht der Fig. 14B gezeigt, werden Raumeinsparungen erreicht durch Einschließen des N+-Bereiches 415 innerhalb der N-Wanne 411 nicht vom diffundierten Bereich 414 durch das Feldoxid 412 getrennt, wie es bei der Querschnittsausführungsform der Fig. 4 der Fall ist. Die Dioden sind zwischen verschiedenen diffundierten Bereichen gezeigt und sind entsprechend dem in Fig. 6 verwendeten Numerierungsschema numeriert. Wie gezeigt, wird eine zweite Schicht aus Metall M2 verwendet, um die Bond-Flächen 101 und 102 mit ihren jeweiligen diffundierten Bereichen zu verbinden, die ihrerseits einen Anschluß der Schutzdioden bilden, die gemäß den Lehren dieser Erfindung konstruiert sind.
Fig. 16 ist eine Querschnittsansicht, die eine alternative Ausführungsform zeigt, in der CMOS-Vorrichtungen zusammen mit einer neuartigen Diode dieser Erfindung in nur einem Substratbereich ausgebildet sind, wie oben mit Bezug auf Fig. 8 beschrieben worden ist. In Fig. 16 enthält die P-Wanne 5103 die N-Kanal- MOS-Vorrichtung 5129 und den P-Typ-P-Wannenkontakt 5119. Die N-Wanne 5102 enthält die P-Kanal-MOS-Vorrichtung 5128 (die keine leicht dotierten Source/Drain-Bereiche enthalten muß) und die neuartige Diode 416.
Fig. 17 zeigt eine alternative Ausführungsform, in der zwei getrennte N- Wannen 1102a und 1102b verwendet werden, wobei die N-Wanne 1102a eine oder mehrere neuartige Dioden dieser Erfindung enthält und die N-Wanne 1102b eine oder mehrere MOS-Vorrichtungen enthält. In ähnlicher Weise werden zwei getrennte P-Wannen 1103a und 1103b verwendet, wobei die P-Wanne 1103a eine oder mehrere neuartige Dioden dieser Erfindung und die P-Wanne 1103b eine oder mehrere N-Kanal-Vorrichtungen enthält. Es ist zu beachten, daß die gesamte Struktur, die innerhalb der Wannen 1102a, 1102b, 1103a und 1103b ausgebildet ist, gleichzeitig unter Verwendung einer einzelnen Prozeßsequenz ausgebildet wird.
In ähnlicher Weise ist klar, daß die Ausführungsform der Fig. 16 modifiziert werden kann, um zwei getrennte N-Wannen zu enthalten, von denen eine eine neuartige Diode dieser Erfindung enthält und eine eine P-Kanal-Vorrichtung enthält. In ähnlicher Weise ist klar, daß die Ausführungsform der Fig. 16 umgekehrt werden kann, so daß eine oder mehrere P-Wannen vorhanden sind, die eine N- Kanal-Vorrichtung und eine neuartige Diode dieser Erfindung enthalten, während eine einzelne N-Wanne eine P-Kanal-Vorrichtung enthält.
Wie anhand der repräsentativen Beispiele klar ist, die hier beschrieben worden sind, wird somit ein neuartiges ESD-Schutzschema vorgestellt, bei dem neuartige Halbleiterdioden gleichzeitig mit der Ausbildung typischer LDD-MOS- Vorrichtungen des Standes der Technik hergestellt werden.
Gemäß den Lehren dieser Erfindung wird der ESD-Schutz mit größerer Flächeneffizienz erreicht als mit ESD-Schutztechniken des Standes der Technik, die Dünnoxidtransistoren verwenden. Wenn ein Dünnoxidtransistor für den ESD- Schutz verwendet wird, wie im Stand der Technik, bietet nur der Abschnitt der Drain neben der Gateelektrode einen verbesserten Durchbruch, und somit einen ESD-Schutz. Im Gegensatz hierzu können gemäß den Lehren dieser Erfindung innerhalb ungefähr derselben Fläche, die zum Ausbilden einer einzelnen Gate- Dünnoxid-Schutzvorrichtung benötigt wird, zwei neuartige Dioden dieser Erfindung ausgebildet werden, die jeweils ESD-Schutz bieten. Bei den Techniken des Standes der Technik, die Gate-Dünnoxid-Transistoren verwenden, müssen ferner die Drain-Kontakte, die die unerwünscht hohe ESD-Spannung führen, geeignet von der Gateelektrode beabstandet sein, um eine Zerstörung des Gate-Dünnoxid- Transistors zu verhindern, z. B. entweder aufgrund eines Gate-Dünnoxid-Durchbruchs oder einer Aluminiumwanderung vom Aluminium-Drain-Kontakt zur Gateelektrode. Da gemäß den Lehren dieser Erfindung kein dünnes Gateoxid verwendet wird, ist die Plazierung der Kontakte kaum von Bedeutung.
Nach der nun vollständigen Beschreibung der Erfindung ist klar, daß Fachleute viele Änderungen und Abwandlungen daran vornehmen können, ohne vom Umfang der beigefügten Ansprüche abzuweichen.

Claims

1. Verfahren zum Herstellen einer Halbleiterstruktur in einem Halbleitersubstrat, umfassend die folgenden Schritte:

a) Bilden schwach dotierter Source/Drain-Bereiche (5111) eines zweiten Leitfähigkeitstyps (N) durch einen ersten Implantationsschritt in einem ersten Volumenbereich (5103) eines ersten Leitfähigkeitstyps (P), der dem zweiten Leitfähigkeitstyp entgegengesetzt ist;

b) Bilden eines schwach dotierten Abschnitts (5110) des zweiten Leitfähigkeitstyps für einen ersten Diodenbereich durch den ersten Implantationsschritt in einem oder mehreren zweiten Volumenbereichen (5102) des zweiten Leitfähigkeitstyps;

c) Bilden von Source/Drain-Bereichen (5115) des zweiten Leitfähigkeitstyps durch einen zweiten Implantationsschritt im ersten Volumenbereich (5103);

d) Bilden eines zweiten Diodenbereichs (5116) des zweiten Leitfähigkeitstyps durch den zweiten Implantationsschritt in dem einen oder den mehreren zweiten Volumenbereichen (5102), wobei der zweite Diodenbereich vom schwach dotierten Abschnitt (5110) des zweiten Leitfähigkeitstyps für den ersten Diodenbereich seitlich getrennt ist,

e) Bilden von Source/Drain-Bereichen (5118) des ersten Leitfähigkeitstyps durch einen dritten Implantationsschritt in dem einen oder den mehreren zweiten Volumenbereichen (5102); und

f) Bilden eines Abschnitts (5117) des ersten Leitfähigkeitstyps für den ersten Diodenbereich durch den dritten Implantationsschritt in dem einen oder den mehreren zweiten Volumenbereichen (5102), derart, daß der schwach dotierte Abschnitt (5110) des zweiten Leitfähigkeitstyps für den ersten Diodenbereich den Abschnitt (5117) des ersten Leitfähigkeitstyps für den ersten Diodenbereich umgibt,

wobei der erste Volumenbereich (5103) eine schwach dotierte Source/- Drain-MOS-Vorrichtung (5129) aufweist, die die schwach dotierten Source/Drain- Bereiche (5111) des zweiten Leitfähigkeitstyps enthält, und

wobei der eine oder die mehreren zweiten Volumenbereiche eine MOS- Vorrichtung (5128), die die Source/Drain-Bereiche (5118) des ersten Leitfähigkeitstyps enthält, sowie eine ESD-Schutzdiode aufweisen, die den Abschnitt (5117) des ersten Leitfähigkeitstyps für den ersten Diodenbereich in dem einen oder den mehreren zweiten Volumenbereichen, der als ein erster Anschluß der Diode dient, und den zweiten Diodenbereich (5116) in dem einen oder den mehreren zweiten Volumenbereichen, der als zweiter Anschluß der Diode dient, besitzt,

Verbinden eines der ersten und zweiten Anschlüsse der Diode mit einer Stromversorgungsleitung und Verbinden des anderen der ersten und zweiten Anschlüsse der Diode mit einer Eingangs- und/oder Ausgangsleitung der Halbleiterstruktur.

2. Verfahren nach Anspruch 1, bei dem der erste Implantationsschritt unter Verwendung eines Deckimplantationsstoffs ausgeführt wird.

3. Verfahren nach Anspruch 1, bei dem einer der oder beide Schritte des Bildens der schwach dotierten Source/Drain-Bereiche in den Volumenbereichen Gate-Elektroden als einen Abschnitt einer Maske verwenden und bei dem die Schritte des Bildens der Source/Drain-Bereiche in den Volumenbereichen Gate- Elektroden-Seitenwandabstandshalter (5108) als einen Abschnitt einer Maske verwenden, wodurch die Source/Drain-Bereiche von der Gate-Elektrode durch einen schwach dotierten Source/Drain-Bereich seitlich beabstandet werden.

4. Verfahren nach Anspruch 2, bei dem Bereiche, die mit dem Deckimplantationsstoff implantiert sind, in nachfolgenden Dotierungsschritten des entgegengesetzten Leitfähigkeitstyps überkompensiert werden.

5. Verfahren nach Anspruch 1, das ferner den Schritt des Bildens eines Wannenkontakts des ersten Leitfähigkeitstyps im ersten Volumenbereich (5103) umfaßt.

6. Verfahren nach Anspruch 5, bei dem der Schritt des Bildens des Wannenkontakts des ersten Leitfähigkeitstyps gleichzeitig mit dem Schritt des Bildens des Source/Drain-Bereichs in dem einen oder den mehreren zweiten Volumenbereichen ausgeführt wird.

7. Halbleiterstruktur, die in einem Halbleitersubstrat gebildet ist, mit:

einem ersten Volumenbereich (5103) eines ersten Leitfähigkeitstyps (P);

schwach dotierten Source/Drain-Bereichen (5111) eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps (N), die im ersten Volumenbereich gebildet sind;

einem oder mehreren zweiten Volumenbereichen (5102) des zweiten Leitfähigkeitstyps;

einem schwach dotierten Abschnitt (5110) des zweiten Leitfähigkeitstyps für einen ersten Diodenbereich, der in dem einen oder den mehreren zweiten Volumenbereichen gebildet ist;

Source/Drain-Bereichen (5115) des zweiten Leitfähigkeitstyps, die im ersten Volumenbereich (5103) gebildet sind;

einem zweiten Diodenbereich (5116) des zweiten Leitfähigkeitstyps, der in dem einen oder den mehreren zweiten Volumenbereichen (5102) gebildet ist und von dem schwach dotierten Abschnitt (5110) des zweiten Leitfähigkeitstyps für den ersten Diodenbereich seitlich getrennt ist;

Source/Drain-Bereichen (5118) des ersten Leitfähigkeitstyps, die in dem einen oder den mehreren zweiten Volumenbereichen (5102) gebildet sind; und

einem Abschnitt (5117) des ersten Leitfähigkeitstyps für den ersten Diodenbereich, der in dem einen oder den mehreren zweiten Volumenbereichen (5102) gebildet ist, derart, daß der schwach dotierte Abschnitt (5110) des zweiten Leitfähigkeitstyps für den ersten Diodenbereich den Abschnitt (5117) des ersten Leitfähigkeitstyps für den ersten Diodenbereich umgibt,

wobei der erste Volumenbereich eine schwach dotierte Source/Drain- MOS-Vorrichtung (5129), die die schwach dotierten Source/Drain-Bereiche (5111) des zweiten Leitfähigkeitstyps enthält, aufweist und

wobei der eine oder die mehreren zweiten Volumenbereiche eine MOS- Vorrichtung (5128), die die Source/Drain-Bereiche (5118) des ersten Leitfähigkeitstyps enthält, sowie eine ESD-Schutzdiode aufweisen, die den Abschnitt (5117) des ersten Leitfähigkeitstyps für den ersten Diodenbereich in dem einen oder den mehreren zweiten Volumenbereichen, der als ein erster Anschluß der Diode dient, und den zweiten Diodenbereich (5116) in dem einen oder den mehreren zweiten Volumenbereichen, der als ein zweiter Anschluß der Diode dient, besitzt, wobei einer der ersten und zweiten Anschlüsse der Diode mit einer Stromversorgungsleitung verbunden ist und der andere der ersten und zweiten Anschlüsse der Diode mit einer Eingangs- und/oder Ausgangsleitung der Halbleiterstruktur verbunden ist.

8. Halbleiterstruktur nach Anspruch 7, die einen Volumenbereich (1103a) des ersten Leitfähigkeitstyps und eine darin gebildete zweite Diode (516) enthält.