DE69806115T2

DE69806115T2 - SOI-Bauelement mit Ein-/Ausgabeschutz

Info

Publication number: DE69806115T2
Application number: DE69806115T
Authority: DE
Inventors: Yasuo Yamaguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-09-12
Filing date: 1998-03-25
Publication date: 2002-10-02
Anticipated expiration: 2018-03-26
Also published as: JPH1187727A; KR19990029167A; KR100301411B1; US20010000218A1; US6373668B2; DE69806115D1; TW416146B; EP0923133A1; EP1237196A1; EP0923133B1; US6222710B1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit zwei MOS-Transistoren, die auf einem SOI- (Silicium(Halbleiter)-auf-Insulator)Substrat gebildet sind und insbesondere auf seine I/O-Schutzfunktion.

Beschreibung der Hintergrundstechnik

In auf SOI-Substraten gebildeten MOS-Transistoren, bei denen ein dünner Siliciumfilm auf einem isolierenden Substrat gebildet sind (manchmal als "SOI-Vorrichtung" bezeichnet) erreichen ihre Source- und Drainbereiche das isolierende Substrat so, daß jegliche Übergangskapazität verringert wird, wodurch ein Betrieb hoher Geschwindigkeit und niedrigem Leistungsverbrauch ermöglicht wird.
Insbesondere ist bei MOS-Transistoren, die auf normalen massiven Siliciumsubstraten (in manchen Fällen als "Substratvorrichtung" bezeichnet) gebildet sind, die entsprechende Übergangskapazität des Drain- und Sourcebereiches bei niedrigen Spannungen vergrößert, und seine Leistung (insbesondere Betriebsgeschwindigkeit) ist extrem niedrig. Da andererseits SOI-Vorrichtungen weniger Komponenten für die entsprechende Übergangskapazität des Drain- und Sourcebereiches aufweisen, weisen sie eine geringe Leistungsverschlechterung auf, wodurch ein Betrieb hoher Geschwindigkeit und niedrigem Leistungsverbrauches ermöglicht wird.
Da wie beschrieben SOI-Vorrichtungen einen Betrieb hoher Geschwindigkeit und niedrigen Leistungsverbrauch vorsehen, werden sie hoch geschätzt zur Benutzung als Vorrichtungen für tragbare Geräte.
Obwohl SOI-Vorrichtungen erwartet werden, daß sie als Vorrichtungen für einen Niederspannungsbetrieb benutzt werden, haben sie einen schlechten ESD-(elektrostatische Entladungs- )Widerstand in I/O-Schutzschaltungen. Der Grund, daß sie I/O- Schutzschaltungen genannt werden, ist der, daß eine Stoßspannung von Ausgangsanschlüssen als auch von Eingangsanschlüssen angelegt werden kann.
Fig. 23 ist eine Schnittansicht einer SOI-Struktur. Wie in der Figur gezeigt ist, ist eine vergrabene Oxidschicht 2 auf einem Halbleitersubstrat 1 gebildet, und eine SOI-Schicht 3 ist auf der Oxidschicht 2 gebildet. Die Struktur, die das Halbleitersubstrat 1, die vergrabene Oxidschicht 2 und die SOI-Schicht 3 aufweist, wird SOI-Substrat genannt. Eine Gateoxidschicht 4 ist selektiv auf der SOI-Schicht 3 gebildet, und eine Gatelektrode S ist auf der Gateoxidschicht 4 gebildet. Die der Gateoxidschicht 4 unterliegende SOI-Schicht 3 dient als ein Kanalbereich 8, und Bereiche der SOI-Schicht 3 benachbart zu dem Kanalbereich 8 dienen als ein Drainbereich 6 und ein Sourcebereich 7.
Bei der obigen SOI-Struktur wird Wärme, die erzeugt wird, wenn eine Stoßspannung angelegt wird, durch das Vorhandensein der vergrabenen Oxidschicht 2 angesammelt, deren thermische Leitfähigkeit gering ist (ungefähr I/10 von der von Silicium). Sie neigt daher, ein thermisches Durchgehen oder einen zweiten Durchbruch zu verursachen, was in einem dauerhaften. Zusammenbruch von Halbleitervorrichtungen auf SOI-Substraten führt.
Fig. 24 ist ein Diagramm, das einen Vorgang eines thermischen Durchgehens zeigt. Die Figur zeigt einen Vorgang eines thermischen Durchgehens zu der Zeit der Rückwärtsvorspannungsverbindung, d. h., wenn eine Eingangsspannung (Stoßspannung SV) an ein Drain eines NMOS-Transistors Q1 angelegt ist, dessen Source und Gate auf Masse liegen, wie in Fig. 25 gezeigt ist. Der thermische Durchgehvorgang von Fig. 24 weist Untervorgänge P1 bis PS auf.
Wenn eine Stoßspannung SV weit jenseits von gewöhnlichen an die Drain des NMOS-Transistors Q1 in Fig. 25 angelegt wird, steigt seine Drainspannung schnell (P1) und erreicht eine induzierte Durchbruchsspannung. Dann verursacht der Transistor Q1 einen Lawinendurchbruch, so daß der Strom zu fließe beginnt, wodurch eine Haltespannung zeitweilige abgesenkt wird (P2). Danach beginnt sie wieder zu steigen (P3), und wenn sie eine thermische Durchbruchsspannung erreicht, kommen Abschnitte des Transistors Q1 in den geschmolzenen Zustand, so daß der Widerstandswert zwischen der Source und dem Drain schnell abgesenkt wird, wodurch ein rascher Spannungsabfall verursacht wird (P4). Der Stromfluß konzentriert sich auf den Transistor Q1, der solch einen raschen Abfall des Widerstandswertes zwischen der Source und dem Drain verursacht hat, das heißt, eine positive Rückkopplung wird bewirkt (P5).
Als Resultat wird der Transistor Q1 vollständig zerstört. Wie z. B. in Fig. 26 gezeigt ist, tritt ein großer Defekt 10 aufgrund des thermischen Durchbruches in der Gateelektrode 5 auf, wodurch der Transistorbetrieb unmöglich gemacht wird.
Allgemein sind in Fällen, in denen NMOS-Transistoren mit einer Rückwärtsvorspannung als eine I/O-Schutzschaltung auf einem SOI-Substrat vorgesehen sind, NMOS-Transistoren mit einer Kanalbreite W parallel zwischen einem Eingang (Spannung) IN und einem Massepegel geschaltet, wie in Fig. 27 gezeigt ist. In dem Fall von Fig. 27 sind sechs NMOS-Transistoren T1 bis T6, deren Gate auf Masse liegt, parallel zwischen einem Eingang IN und einem Massepegel vorgesehen, wie er in Fig. 28 gezeigt ist. Der NMOS-Transistor T1 weist eine Gateelektrode 51, einen Drainbereich 61 und einen Sourcebereich 71 auf. Der NMOS-Transistor T2 weist eine Gateelektrode 52, einen Drainbereich 61 und einen Sourcebereich 72 auf. Der NMOS-Transistor T3 weist eine Gateelektrode 53, einen Drainbereich 62 und einen Sourcebereich 72 auf. Der NMOS-Transistor T4 weist eine Gateelektrode 54, einen Drainbereich 62 und einen Sourcebereich 73 auf. Der NMOS-Transistor T5 weist eine Gateelektrode 55, einen Drainbereich 63 und einen Sourcebereich 73 auf. Der NMOS-Transistor T6 weist eine Gatelektrode 56, einen Drainbereich 63 und einen Sourcebereich 74 auf. Die Eingangsspannung IN als eine Stoßspannung wird von einem externen Eingangsanschluß oder einem externen Ausgangsanschluß eingegeben.
Indem die sechs NMOS-Transistoren T1 bis T6 parallel zwischen dem Eingang IN und dem Massepegel als eine I/O- Schutzschaltung auf einem SOI-Substrat vorgesehen werden, kann der Strom in die sechs Transistoren T1-T6 verteilt werden, wenn der Strom zwischen der Eingangsspannung IN und dem Massepegel fließt.
Wenn jedoch einer der NMOS-Transistoren T1 bis T6 einen Lawinendurchbruch verursacht und eine thermische Durchbruchsspannung erreicht, wird der Widerstandswert zwischen der Source und dem Drain eines solchen Transistors schnell abgesenkt. Wie in einem Untervorgang PS in Fig. 24 gezeigt ist, konzentriert sich der Stromfluß auf solch einen Transistor, der eine thermische Durchbruchsspannung erreicht hat, wodurch versagt wird, diesen Transistor daran zu hindern, zerstört zu werden.
Somit kann mit der I/O-Schutzschaltung, die die NMOS-Transistoren der herkömmlichen SOI-Struktur benutzen, selbst wenn zum Verbessern einer Stoßwiderstandsfähigkeit eine Mehrzahl von NMOS-Transistoren in Parallelverbindung eine I/O-Schutzschaltung darstellen, wie in Fig. 27 gezeigt ist, eine erwartete Verbesserung in der ESD-Widerstandsfähigkeit nicht erzielt werden.
Die EOP 0 444 686 A offenbart eine Halbleitervorrichtung mit einer erhöhten elektrostatischen Durchbruchsspannung durch Vermeiden einer Stromkonzentration im Falle eines ESD-Ereignisses.
Die EP 0 471 310 A offenbart eine MOSFET-Halbleitervorrichtung in einer Pufferschaltung, die mit einer externen Vorrichtung verbunden ist, worin der Source-Drain-Bereich des MOSFET der Pufferschaltung eines Hochwiderstandsbereiches in der Nähe der Gateelektrode zum Vergrößern der ESD-Widerstandsfähigkeit vorgesehen ist.
Die WO97/22613 A offenbart ein Verfahren und eine Struktur zum Vorsehen eines ESD-Schutzes für integrierte SOI-Schaltungen.
Die US 5 610 426 A offenbart in ihrer Fig. 7 eine Halbleitervorrichtung mit einer Überspannungsschutzschaltung mit nur NMOS-Transistoren.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung eine Halbleitervorrichtung einer SOI-Struktur vorzusehen mit einer verbesserten ESD-Widerstandsfähigkeit.
Diese Aufgabe wird gelöst durch die Halbleitervorrichtung nach Anspruch 1 oder 2.
Eine weitere Ausgestaltung der Erfindung ist in dem abhängigen Anspruch angegeben.
Bei der I/O-Schutzschaltung der Halbleitervorrichtung von Anspruch 1 oder 2 sind nur die NMOS-Transistoren zwischen einer Stromversorgung und einem Massepegel verbunden. Da die NMOS- Transistoren den PMOS-Transistoren in der ESD-Widerstandsfähigkeit überlegen sind, ist es möglich, I/O-Schutzschaltungen zu erzielen, die hervorragend in der ESD-Widerstandsfähigkeit sind.
Eine weitere I/O-Schutzschaltung der Halbleitervorrichtung enthält den NMOS-Transistor, der zwischen dem Stromversorgungsdraht und dem Massedraht durch eine Diodenverbindung vorgesehen ist, und den NMOS-Transistor für die I/O-Schutzschaltung, der zwischen dem externen Anschluß und nur einem des Stromversorgungsdrahtes und des Massedrahtes vorgesehen ist. Wenn daher eine Stoßspannung an den externen Anschluß angelegt wird, fließt der Entladestrom durch einen Strompfad, der zwischen dem externen Anschluß, dem NMOS-Transistor für den I/O-Schutz, einem des Stromversorgungsdrahtes und des Massedrahtes, der mit dem MOS-Transistor für den I/O-Schutz verbunden ist, dem NMOS-Transistor und dem anderen den Stromversorgungsdrahtes und des Massedrahtes verbunden ist. Als Resultat wird die Stoßspannung immer durch den NMOS-Transistor ausgegeben, der hervorragend in der ESD-Widerstandsfähigkeit ist, wodurch es möglich gemacht wird, I/O-Schutzschaltungen, die hervorragend in der ESD-Widerstandsfähigkeit sind, auf SOI-Substraten zu erhalten. Bei einer anderen Halbleitervorrichtung ist ein Kondensator zwischen die Stromversorgung und den Massepegel in der I/O-Schutzschaltung hinzugefügt. Daher kann eine Stoßspannung durch den Kondensator geladen werden, wodurch die Stoßspannung verteilt wird.
Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung von Ausführungsformen der vorliegenden Erfindung, wenn sie im Zusammenhang mit den begleitenden Zeichnungen genommen wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Diagramm, das eine Eigenschaft einer Stoßwiderstandsspannung eines NMOS-Transistors zu der Zeit einer Rückwärtsvorspannungsverbindung zeigt;
Fig. 2 ist ein Diagramm, das eine Eigenschaft einer Stoßwiderstandsspannung eines NMOS-Transistors zu der Zeit einer Vorwärtsvorspannungsverbindung zeigt;
Fig. 3 ist ein Schaltbild, das einen NMOS-Transistor in einer Vorwärtsvorspannungsverbindung zeigt;
Fig. 4 ist ein Diagramm zum Erläutern eines thermischen Durchgehvorgang eines NMOS-Transistors in einer Rückwärtsvorspannungsverbindung;
Fig. 5 ist ein Diagramm zum Erläutern eines thermischen Durchvorganges eines NMOS-Transistors in einer Vorwärtsvorspannungsverbindung;
Fig. 6 ist ein Schaltbild, das eine Struktur zum Herstellen einer Vorwärtsvorspannungsverbindung- zeigt, wobei eine Mehrzahl von NMOS-Transistoren benutzt wird;
Fig. 7 ist eine Draufsicht, die eine typische ebene Struktur eines NMOS-Transistors zeigt, der für eine I/O-Schutzschaltung einer Halbleitervorrichtung benutzt wird;
Fig. 8 ist eine Schnittansicht, die eine Struktur eines NMOS-Transistors zeigt, der für eine I/O-Schutzschaltung benutzt wird;
Fig. 9 ist eine Schnittansicht, die eine Struktur eines NMOS-Transistors zeigt, der für einen internen Schaltungsabschnitt benutzt wird;
Fig. 10 ist eine Schnittansicht, die eine Struktur eines NMOS-Transistors zeigt, der für einen I/O-Schutzschaltungsabschnitt benutzt wird;
Fig. 11 ist eine Schnittansicht, die eine andere Struktur eines NMOS-Transistors zeigt, der für eine I/O- Schutzschaltung benutzt wird;
Fig. 12 ist eine Draufsicht, die eine ebene Struktur eines PMOS-Transistors und eines NMOS-Transistors zeigt;
Fig. 13 ist eine Schnittansicht, die eine Struktur eines PMOS-Transistors zeigt, der für einen internen Schaltungsabschnitt benutzt wird;
Fig. 14 ist eine Schnittansicht, die eine Struktur eines PMOS-Transistors zeigt, der für einen I/O-Schutzschaltungsabschnitt benutzt wird;
Fig. 15 ist eine Schnittansicht, die eine Struktur eines PMOS-Transistors zeigt, der für einen I/O-Schutzschaltungsabschnitt benutzt wird;
Fig. 16 ist eine Schnittansicht, die eine Struktur eines PMOS-Transistors zeigt, der für einen I/O-Schutzschaltungsabschnitt benutzt wird;
Fig. 17 ist ein Schaltbild, das eine Schaltstruktur eines ersten Aspektes einer I/O-Schutzschaltung einer Halbleitervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 18 ist ein Schaltbild, das eine Schaltstuktur eines zweiten Aspektes einer I/O-Schutzschaltung einer Halbleitervorrichtung zeigt;
Fig. 19 ist ein Schaltbild, das eine Schaltungsstruktur eines ersten Beispieles eines dritten Aspektes einer I/O-Schutzschaltung zeigt;
Fig. 20 ist ein Schaltbild, das eine Schaltungsstruktur eines zweiten Beispieles des dritten Aspektes einer I/O-Schutzschaltung zeigt;
Fig. 21 ist ein Schaltbild, das eine Schaltungsstruktur einer zweiten Ausführungsform einer I/O-Schutzschaltung gemäß der Erfindung zeigt;
Fig. 22 ist ein Schaltbild, das eine Schaltungsstruktur des dritten Aspektes einer I/O-Schutzschaltung zeigt;
Fig. 23 ist eine Schnittansicht einer SOI-Struktur;
Fig. 24 ist ein Diagramm zum Erläutern eines thermischen Durchgehvorgangs in einem NMOS-Transistor in einer Rückwärtsvorspannungsverbindung;
Fig. 25 ist ein Schaltbild, das einen NMOS-Transistor in einer Rückwärtsvorspannungsverbindung zeigt;
Fig. 26 ist eine Draufsicht, die eine ebene Struktur eines MOS-Transistors zeigt, der durch ein thermisches Durchgehen zerstört ist;
Fig. 27 ist eine Draufsicht, die eine ebene Struktur einer Mehrzahl von NMOS-Transistoren zeigt, die parallel zwischen einem Eingang und einer Masse verbunden sind; und
Fig. 28 ist ein Schaltbild, das eine Schaltungsstruktur in Fig. 27 zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Das erste Prinzip

Fig. 1 ist ein Diagramm, das eine Eigenschaft eines HBM- (Modell menschlichen Körpers)Widerstandes NMOS-Transistors zeigt, der in einer Rückwärtsvorspannungsverbindung zu einem Eingang IN ist, der von einem externen Anschluß erhalten wird, wie in Fig. 25 gezeigt ist. Das Diagramm von Fig. 1 ist eine Kurve einer HBM-Stoßwiderstandsspannung gegen einen Drainwiderstandswert (hier im folgenden als Einheitskanalbreitenwiderstandswert bezeichnet) pro 1 um der Kanalbreite in einem NMOS-Transistor, dessen Kanalbreite W = 400 um ist und dessen Kanallänge L = 0,6 um ist.
Die zur Benutzung hierin angenommene Kanalbreite W bedeutet den Gesamtwert eines jeden NMOS-Transistors, wenn eine Mehrzahl von NMOS-Transistoren parallel zwischen einem Eingang IN und einem Massepegel durch Rückwärtsvorspannung vorgesehen sind. In dem Fall, in dem 6 NMOS-Transistoren T1 bis T6 benutzt werden, wie in Fig. 27 und 28 gezeigt ist, beträgt jede Gatebreite der entsprechenden NMOS-Transistoren T1 bis T6 400/6 um.
Es wird Bezug genommen auf Fig. 1. Zur Zeit der Rückwärtsvorspannungsverbindung nimmt die HBM-Stoßwiderstandsspannung proportional zu dem Einheitskanalbreitenwiderstandswert in einem Bereich von ungefähr 10-50 Ω des Einheitskanalbreitenwiderstandswertes des Drainwiderstandes zu. Über 50 Ω stabilisiert sich die HBM-Stoßwiderstandsspannung bei ungefähr 3,0 KV.
Fig. 2 ist ein Diagramm, das den HBM-Widerstand eines NMOS- Transistors Q2 zeigt, der mit einem Eingang IN verbunden ist, der von einem externen Anschluß durch eine Vorwärtsvorspannungsverbindung erhalten ist, wie in Fig. 3 gezeigt ist. Das Diagramm von Fig. 2 ist eine Kurve der HBM-Stoßwiderstandsspannung gegen den Einheitskanalbreitenwiderstandswert des Drainwiderstandes in einem NMOS-Transistor, dessen Kanalbreite W = 400 um ist und dessen Kanallänge = 0,6 um ist, wie in Fig. 1.
Wie aus Fig. 2 zu sehen ist, stabilisiert sich zu der Zeit der Vorwärtsvorspannungsverbindung die HBM-Stoßwiderstandsspannung bei ungefähr 1,5 KV unabhängig von dem Einheitskanalbreitenwiderstandswert des Drainwiderstandes.
Als nächstes wird die Beschreibung gegeben für den Grund, warum zu der Zeit der Rückwärtsvorspannungsverbindung sich die HBM-Stoßwiderstandsspannung mit dem Einheitskanalbreitenwiderstandswert ändert, während zu der Zeit der Vorwärtsvorspannungsverbindung sich die HBM-Stoßwiderstandsspannung unabhängig von dem Einheitskanalbreitenwiderstandswert stabilisiert.
Zu der Zeit der Rückwärtsvorspannungsverbindung wird ein NMOS-Transistor durch den in Fig. 24 gezeigten Vorgang zerstört. Da jedoch die thermische Durchbruchsspannung niedriger als die induzierte Durchbruchsspannung ist, selbst wenn die Drainspannung des NMOS-Transistors einmal verringert wird, nachdem die Durchbruchsspannung erreicht ist, so daß ein Lawinendurchgang verursacht wird, führt es leicht zu der thermischen Durchbruchsspannung durch eine zusätzliche Stoßspannung SV. Dieses resultiert in einem Elementdurchbruch aufgrund eines thermischen Durchgehens, wie zuvor erwähnt wurde.
Genauer, obwohl selbst eine Mehrzahl von NMOS-Transistoren parallel geschaltet ist, wie in Fig. 27 und 28 gezeigt ist, wenn ein Teil, der einen Lawinendurchbruch erzeugt, in seinem Widerstandswert zu der gleichen Zeit abgesenkt wird, wird die Drainspannung der anderen Transistoren, die keinen Lawinendurchbruch verursachen, ebenfalls abgesenkt, wodurch verhindert wird, daß die anderen Transistoren zu einem Lawinendurchgang führen. Dann konzentriert sich der Stromfluß auf die Transistoren, die zu dem Lawinendurchbruch geführt haben. Dieses verursacht eine Zunahme in der Temperatur, was leicht zu einem thermischen Durchbruch bei einer thermischen Durchbruchsspannung niedriger als eine induzierte Durchbruchsspannung führt.
Wenn andererseits eine Mehrzahl von NMOS-Transistoren parallel, bei hohen Drainwiderstandswerten geschaltet sind, selbst wenn ein Teil, der einen Lawinendurchbruch verursacht, wird wegen des hohen Drainwiderstandes der Widerstandswert zwischen Source und Drain der NMOS-Transistoren, die zu dem Lawinendurchbruch führen, nicht so abgesenkt. Daher wird vermieden, daß sich der Stromfluß auf die Transistoren konzentriert, die zu dem Lawinendurchbruch führen. Der Grad des Temperaturanstieges ist niedrig. Somit wird ein thermischer Durchbruch unterdrückt, bis eine thermische Durchbruchsspannung höher als eine induzierte Durchbruchsspannung erreicht wird.
Da zusätzlich die thermische Durchbruchsspannung höher als die induzierte Durchbruchsspannung ist, erreichen alle Transistoren einen Lawinendurchbruch, bevor ein thermisches Durchbruchsphänomen auftritt. Somit kann der Strom gleichförmig zu einer Mehrzahl von Transistoren fließen, wodurch die ESD-Widerstandsfähigkeit erhöht wird.
Das heißt, ein relativ hoher Wert eines jeden Drainwiderstandes einer Mehrzahl von NMOS-Transistoren, die parallel zwischen einem Eingang IN und einem Massepegel durch eine Rückwärtsvorspannungsverbindung vorgesehen sind, verhindert, daß der Stromfluß sich auf den Transistor konzentriert, der einen Lawinendurchbruch verursacht hat. Dieses ermöglicht es, eine thermische Durchbruchsspannung höher als eine induzierte Durchbruchsspannung zu setzen, wie durch die durchgezogene Linie in Fig. 4 gezeigt ist, wodurch die ESD-Widerstandsfähigkeit verbessert wird. Die gestrichelten Linien von Fig. 4 zeigen Fälle, in denen der Drainwiderstand relativ niedrig ist.
Aus dem obigen Grund ist es ersichtlich, daß der HBM-Widerstand verbessert werden kann durch Einstellen des Einheitskanalbreitenwiderstandes des Drainwiderstandes auf größere Werte zu der Zeit der Rückwärtsvorspannungsverbindung. Das Diagramm von Fig. 1 zeigt, daß der Sättigungswert von 3,0 KV erhalten werden kann durch Einstellen des Einheitskanalbreitenwiderstandswertes des Drainwiderstandes auf 50 Ω oder mehr. Mit anderen Worten, der Einheitskanalbreitenwiderstandswert von nicht weniger als 50 Ω ermöglicht es, in einer Mehrzahl von NMOS-Transistoren eine gleichförmige Entladung zu erzeugen, wodurch allen Transistoren ermöglicht wird, ihren vollen Bereich der Entladefähigkeit zu zeigen.
Fig. 5 ist ein Diagramm, das eine Entladeeigenschaft zu der Zeit der in Fig. 3 Vorwärtsvorspannungsverbindung zeigt. Wie aus Fig. 5 zu sehen ist, tritt zu der Zeit der Vorwärtsvorspannungsverbindung kein Rückschnappphänomen auf, das nach dem Erreichen einer induzierten Durchbruchsspannung die Drainspannung absenkt. Folglich bewirken, wie in Fig. 6 gezeigt ist, eine Mehrzahl von NMOS-Transistoren T11 bis T16, die zwischen einem Eingang IN und einem Massepegel vorgesehen sind, einen Lawinendurchbruch nahezu gleichförmig, wenn eine Stoßspannung SV angelegt wird. Dann führt eine zusätzliche Stoßspannung SV zu einer thermischen Durchbruchsspannung, was in einen thermischen Durchgehenszustand wie bei einer Rückwärtsspannungsverbindung resultiert.
Somit ist zu der Zeit der Vorwärtsvorspannungsverbindung die HBM-Stoßwiderstandsspannung unverändert durch Ändern des Einheitskanalbreitenwiderstandswertes des Drainwiderstandes der NMOS-Transistoren. Der Grund dafür ist wie folgt: Da die thermische Durchbruchsspannung höher als die induzierte Durchbruchsspannung ist unabhängig von dem Einheitskanalbreitenwiderstandswert, wenn eine Mehrzahl von NMOS-Transistoren parallel geschaltet sind, wie in Fig. 6 gezeigt ist, führt ein Teil, der einen Lawinendurchbruch verursacht und andere Transistoren, die keinen Lawinendurchbruch verursachten, als die Drainspannung zunimmt, unmittelbar zu einem Lawinendurchbruch. Als Resultat verursachen alle Transistoren einen Lawinendurchbruch, wodurch dem Strom ermöglicht wird, gleichförmig zu jedem Transistor zu fließen. Dieses resultiert in einem thermischen Durchbruch bei einer thermischen Durchbruchsspannung höher als eine induzierte Durchbruchsspannung.
Wie beschrieben wurde sind Vorwärtsvorspannungsverbindungen von Natur aus frei von dem Phänomen, daß sich der Stromfluß auf einen Transistor konzentriert, der zu einem Lawinendurchbruch geführt hat, anders als Rückwärtsvorspannungsverbindungen. Daher ist die HBM-Stoßwiderstandsspannung konstant unabhängig von dem Einheitskanalbreitenwiderstandswert, wie in Fig. 2 gezeigt ist.
Normalerweise verlangen I/O-Schutzeigenschaften nach einer ESD-Widerstandsfähigkeit, die sowohl für Vorwärts- als auch Rückwärtsvorspannungsverbindungen benötigt wird.

Aufbau und Betrieb

Fig. 7 ist ein Bild, das eine typische ebene Struktur eines NMOS-Transistors zeigt, der in einer Rückwärtsvorspannungsverbindung einer I/O-Schutzschaltung benutzt wird. In dieser Figur sind ein Drainbereich und ein Sourcebereich 7 des NMOS- Transistors durch Widerstände R1 bis R5 bzw. R6 bis R10 dargestellt. Der Drainbereich 6 und der Sourcebereich 7 können mit einer externen Verdrahtung durch Kontakte 21 bzw. 22 verbunden sein. Nur der Drainwiderstandswert des Drainbereiches 6 braucht auf einen vorbestimmten Wert gesetzt zu werden.
In Fällen, in denen mit der gesamten Kanalbreite W von 400 um und der Kanallänge L von 0,6 um eine Mehrzahl von MOS-Transistoren, deren Gate auf Masse liegen, parallel zwischen einem Eingangs- und einem Massepegel vorgesehen sind, wie in Fig. 27 und 28 gezeigt ist, und die NMOS-Transistoren eine Entladeeigenschaft zeigen, wie in Fig. 1 gezeigt ist, wird der Einheitskanalbreitenwiderstandwert des Drainwiderstandes auf ungefähr 30 Ω gesetzt. Wenn die Widerstände R1 bis R10, deren Einheitskanalbreitenwiderstandswert 30 Ω ist, durch einen Silizidvorgang hergestellt werden, verlangt der Schichtwiderstand von 2 Ω/ (z. B. Titansilizid, dessen Schichtdicke 3 · 10¹&sup0; m ist) 15 um Abstand zwischen einem Kontaktabschnitt eines Drainbereiches und einer Gateelektrode (Kanalbereich), d. h. Abstand zwischen einem Gate und einem Kontakt. Der Schichtwiderstand von 10 Ω/ (z. B. Kobaltsilizid, dessen Schichtdicke gleich 400 · 10¹&sup0; m ist und Titansilizid, dessen Schichtdicke 200 · 10¹&sup0; m ist), benötigt 3 um des Abstandes zwischen einem Gate und einem Kontakt.
Der Grund, warum der Einheitskanalbreitenwiderstandswert des Drainwiderstandes auf 30 Ω gesetzt ist, ist der, daß eine HBM-Stoßwiderstandsspannung (ungefähr 1,5 KV) ungefähr gleich der bei der Vorwärtsvorspannungsverbindung erwartet werden kann (siehe Fig. 1 und 2). Durch Setzen des Einheitskanalbreitenwiderstandswertes auf über 30 Ω wird die HBM-Stoßwiderstandsspannung bei Rückwärtsvorspannungsverbindungen größer als die bei Vorwärtsvorspannungsverbindungen. Da jedoch eine ESD-Widerstandsfähigkeit für sowohl die Vorwärts- als auch Rückwärtsvorspannungsverbindungen verlangt wird, selbst wenn eine HBM-Stoßwiderstandsspannung größer als in den Vorwärtsvorspannungsverbindungen zu der Zeit der Rückwärtsvorspannungsverbindungen eingestellt ist, kann eine wesentliche Verbesserung der I/O-Schutzeigenschaft nicht erzielt werden.
Zusätzlich nimmt, wenn die Drainspannung abnimmt, die Treiberkapazität der NMOS-Transistoren ab, wodurch seine Betriebsgeschwindigkeit verringert wird. Es ist daher unpraktisch, den Drainwiderstand mehr als notwendig zu erhöhen.
Indem die obigen Grenzbedingungen in Betracht gezogen werden, wird bei einem Halbleiter einer ersten bevorzugten Ausführungsform ein Drainwiderstand, der eine HBM-Stoßwiderstandsspannung gleich der in der Vorwärtsvorspannung erzielen kann, zu der Zeit der Rückwärtsvorspannungsverbindungen eingestellt. Dieses erzeugt den Effekt, daß eine Abnahme in der Betreibbarkeit minimiert wird zum Erzielen der maximalen Verbesserung in den I/O-Schutzeigenschaften.
Selbst bei einem Silizidschutzvorgang, bei dem Silizid nicht teilweise gebildet wird, kann ein ähnlicher Effekt erzielt werden durch Vorsehen eines Drainwiderstandes mit einem Einheitskanalbreitenwiderstandswert von ungefähr 30 Ω.
In Halbleitervorrichtungen, die auf SOI-Substraten gebildet sind, weisen interne Schaltungsabschnitte, die Signalverarbeitung auf der Grundlage von Signalen von einem externen Anschluß durchführen, bevorzugt einen relativ niedrigen Drainwiderstand im Hinblick auf die Betreibbarkeit auf, während I/O-Schutzschaltungsabschnitte bevorzugt einen relativ hohen Drainwiderstand aufweisen, wie zuvor erwähnt wurde. Wenn somit NMOS-Transistoren gebildet werden durch Vorsehen eines Silizides auf Source- und Drainbereichen, wie in Fig. 8 gezeigt ist, ist es wünschenswert, daß in einem internen Schaltungsabschnitt 15A eine Silizidschicht 12 relativ dick zum Senken des Drainwiderstandes gebildet wird und daß in einem I/O-Schutzabschnitt 15B eine Silizidschicht 13 relativ dünn zu solch einem Ausmaß gebildet wird, daß ein Drainwiderstand eine gewünschte HBM-Stoßwiderstandsspannung erreichen kann.
Es wird Bezug genommen auf Fig. 8, Seitenwände sind auf den Seitenflächen einer Gateelektrode 5 gebildet, und eine Silizidschicht 12 (13) ist benachbart zu den Seitenwänden 11 gebildet. Unterhalb der Gateelektrode, den Seitenwänden 11 und der Silizidschicht 12 (13) ist ein p&supmin;-Kanalbereich 8, ein n&spplus;- Drainbereich 6B (Sourcebereich 7B) und ein n&spplus;-Drainbereich 6A (Sourcebereich 7A) entsprechend gebildet.
Ein erstes Verfahren zum Bilden einer Silizidschicht 12 und einer Silizidschicht 13 in einem internen Schaltungsabschnitt 15A bzw. einem I/O-Schutzschaltungsabschnitt 15B, so daß sich die Silizidschichten 12 und 13 in der Schichtdicke unterscheiden, wie in Fig. 8 gezeigt ist, geht wie folgt: Ein Drainbereich 6A (Sourcebereich 7A) eines internen Schaltungsabschnittes 15A und ein Drainbereich 6A (Sourcebereich 7A) eines I/O-Schutzschaltungsabschnittes 15B werden derart gebildet, daß die Störstellenkonzentration des letzteren höher als die des ersteren ist, und dann wird eine Silizidschicht auf jedem des Drainbereiches 6A (Sourcebereich 7A) des internen Schaltungsabschnittes 15A und des I/O-Schutzschaltungsabschnittes 15B zu der gleichen Zeit gebildet, so daß die Silizidschicht 13 auf dem I/O-Schutzabschnitt 15B dünner als die Silizidschicht 12 auf dem internen Schaltungsabschnitt 15A ist.
Der Grund dafür ist der, daß bei der Bildung einer Silizidschicht auf einem Drain-(Source-)Bereich, in den Störstellen mit hohen Konzentrationen eingeführt worden sind, durch einen Selbstausrichtungssilizidvorgang die Bildungsgeschwindigkeit niedrig wird, und daher ermöglichen geeignete Herstellungsbedingungen eine Bildung einer dünneren Silizidschicht.
Ein zweites Verfahren des Bildens einer Silizidschicht 12 und einer Silizidschicht 13 in einem internen Schaltungsabschnitt 15A bzw. einem I/O-Schutzschaltungsabschnitt 15B, so daß sich die Silizidschichten 12 und 13 in der Schichtdicke unterscheiden, geht wie folgt: Eine Silizidschicht wird relativ dünn auf der gesamten Oberfläche gebildet, was von einem Silizidbildungsvorgang unter Benutzung eines Musterresists gefolgt wird, indem eine Öffnung nur über dem internen Schaltungsabschnitt 15A vorhanden ist, so daß nur das Silizid 12 des internen Schaltungsabschnittes 15A dick gebildet wird.
Ein Rückschnapphänomen, das sich die Drainspannung nach den Bereichen einer induzierten Durchbruchsspannung in Rückwärtsvorspannungsverbindungen senkt, wird bemerkbar in NMOS- Transistoren erzeugt, während es selten in PMOS-Transistoren erzeugt wird. Der Grund dafür scheint zu sein, daß in PMOS- Transistoren Löcher der Bewegung von einer Source zu einem Drain widerstehen, wodurch des schwierig ist, daß ein parasitärer Bipolartransistorbetrieb auftritt. Das heißt, der Effekt aufgrund des Hinzufügens des Drainwiderstandes, was ein Merkmal der ersten bevorzugten Ausführungsform ist, ist in NMOS-Transistoren größer.
Daher kann eine Halbleitervorrichtung auf einem SOI-Substrat durch Hinzufügen von einem Drainwiderstand nur zu NMOS-Transistoren aus MOS-Transistoren, die auf einem I/O-Schutzschaltungsabschnitt zu bilden sind, gebildet werden: Zum Beispiel brauchen nur Silizidschichten, die auf Source- und Drainbereichen von NMOS-Transistoren in einer I/O-Schaltung gebildet sind, dünn gebildet zu werden, oder keine Silizidschicht braucht auf Source- und Drainbereichen von NMOS-Transistoren gebildet zu sein.

WEITERE VORRICHTUNGEN

Das zweite Prinzip

Zum Verbessern der ESD-Widerstandsfähigkeit wird oft ein Silizidschutzverfahren verwendet, bei dem kein Silizid auf einem I/O-Schutzschaltungsabschnitt gebildet wird. Wenn jedoch Transistoren, die durch das Silizidschutzverfahren gebildet sind, als ein I/O-Puffer betrieben werden, wird seine Betriebsgeschwindigkeit niedrig, da der Widerstandswert zwischen einer Source und einem Drain relativ hoch ist.
Für SOI-Strukturen ist eine SOI-Schicht 3 dünn, d. h. 100 nm in der Schichtdicke. Daher geht durch eine Ionenimplantation zum Bilden von Source- und Drainbereichen die SOI-Schicht 3 in den amorphen Zustand in der Richtung ihrer gesamten Schichtdicke, die dann vollständig polykristallin wird durch die folgende Wärmebehandlung. Dieses erhöht den Drainwiderstandswert, was normalerweise zu einem Schichtwiderstandswert führt, der in den Bereich von 50 bis 1.000 Ω/ liegt. Der Einheitskanalbreitenwiderstandswert pro 1 um Kanalbreite W von MOS-Transistoren, deren Kanallänge L = 0,3-0,5 um ist, beträgt ungefähr 1.000 Ω. Daher beträgt in Fällen, in denen der Abstand von einem Gate zu einem Kontakt, d. h. von einem externen Kontaktabschnitt eines Drainbereiches zu einem Kanalbereich (Gateelektrode) 1 um beträgt und der Schichtwiderstand 1.000 Ω/ beträgt, der Stromwert unter dem Betrieb bei der gleichen Spannung ungefähr 1 Sekunde, und die Geschwindigkeitsfähigkeit ist eine Sekunde, das in Fälle, in denen der Drainwiderstandswert vernachlässigbar niedrig ist.
Im Hinblick auf diese Punkte ist es bevorzugt, den Drainwiderstand von MOS-Transistoren in Halbleitervorrichtungen einer SOI-Struktur zu verringern, die durch einen Silizidschutz gebildet sind.

Aufbau und Betrieb

Bei den Halbleitervorrichtungen wird, damit der Drainwiderstand des Silizidschutzabschnittes verringert wird, indem keine Silizidschicht gebildet ist, der Betrag der Störstellenimplantation für Source- und Drainbereiche des Silizidschutzabschnittes vergrößert.
Fig. 9 und 10 sind Schnittansichten, die eine Struktur einer Halbleitervorrichtung zeigen. In einem internen Schaltungsabschnitt 15A ist ein NMOS-Transistor ohne Silizidschutzabschnitt gebildet, wie in Fig. 9 gezeigt ist. In einem I/O-Schutzschaltungsabschnitt 15B ist ein NMOS-Transistor zusammen mit einer Silizidschutzschicht 14 gebildet, wie in Fig. 10 gezeigt ist.
Es wird Bezug genommen auf Fig. 9, Seitenwände 11 sind auf den Seitenflächen einer Gatelektrode 5 gebildet, und eine Silizidschicht 12 ist benachbart zu den Seitenwänden 11 gebildet. Unter der Gateelektrode 5 (Gateoxidschicht 4), den Seitenwänden 11 und der Silizidschicht. 12 sind ein p&supmin;-Kanalbereich 8, ein n&supmin;-Drainbereich 6B (Sourcebereich 7B) und ein n&spplus;-Drainbereich 6A (Sourcebereich 7A) entsprechend gebildet.
Es wird Bezug genommen auf Fig. 10, Seitenwände 11 sind auf den Seitenflächen einer Gateelektrode 5 gebildet. Eine Silizidschutzschicht 14 ist benachbart zu den Seitenwänden 11 so gebildet, daß sie die Gateelektrode 5 und die Seitenwände 11 bedeckt. Ein Silizid 13 ist benachbart zu der Silizidschutzschicht 14 gebildet. Unterhalb der Gateelektrode 5 (Gateoxidschicht 4), der Seitenwände 11, der Silizidschutzschicht 14 und der Silizidschicht 13 sind entsprechend ein p&supmin;-Kanalbereich 8, ein n&supmin;-Drainbereich 6B (Sourcebereich 7B), ein n&spplus;&spplus;- Drainbereich 6C (Sourcebereich 7C) und ein n&spplus;&spplus;-Drainbereich 6A (Sourcebereich 7A) gebildet.
Es sei angemerkt, daß die Störstellenkonzentration des Drainbereiches 6C (Sourcebereich 7C) des I/O-Schutzschaltungsabschnitts 15B höher als die des Drainbereiches 6A (Sourcebereiches 7A) des internen Schaltungsabschnittes 15A ist.
Wenn z. B. der Betrag der Störstellenimplantation in den Drainbereich 6A (Sourcebereich 7A) des internen Schaltungsabschnittes 15A auf 1-4 · 10¹&sup5;/cm² gesetzt ist, dann wird der Drainbereich 6C (Sourcebereich 7C) des I/O-Schutzschaltungsabschnittes 15B auf 5-20 · 10¹&sup5;/cm² gesetzt.
In einer multikristallisierten SOI-Schicht 3 werden implantierte Störstellen durch Korngrenzen gefangen, daher ist es notwendig, mehr Störstellen im Vergleich mit denen für eine Einkristallschicht zu implantieren. Wenn jedoch der Drainbereich 6A (Sourcebereich 7A) mit Störstellenkonzentrationen über 1 · 10¹&sup6;/cm² gebildet ist, wird die Bildung des darauf vorzusehenen Silizids beeinflußt. Das Schlimmste ist das, daß eine Schicht von Silizid abblättert. Wenn daher der Drainbereich 6C (Sourcebereich 7C) mit Störstellenkonzentrationen über 1 · 10¹&sup6;/cm² gebildet werden, ist es wünschenswert, daß die Störstellenkonzentration des Drainbereiches 6A (Sourcebereichs 7A), auf dem eine Silizidschicht 13 gebildet wird, nicht 1 · 10¹&sup6;/cm² überschreitet, d. h. niedriger als die des Drainbereiches 6C (Sourcebereichs 7C) ist.

Das dritte Prinzip

Damit PMOS-Transistoren eine niedrige ESD-Entladefähigkeit aufweisen und einen ESD-Widerstand gleich dem von NMOS- Transistoren haben, muß seine Kanalbreite größer als die von NMOS-Transistoren sein. Z. B. ist die Kanalbreite, die für LDD-Strukturen notwendig ist, zweimal so groß wie die, die für NMOS-Transistoren notwendig ist. Dieses benötigt viel Baufläche, was nachteilhaft ist. Daher ist es bevorzugt, eine Balance zwischen NMOS-Transistoren und PMOS-Transistoren anzustreben, die für I/O-Schutzschaltungen in Halbleitervorrichtungen auf SOI-Substraten benutzt werden, während der ESD-Widerstand der PMOS-Transistoren verbessert wird.

Erster Aspekt

Fig. 12 ist eine Draufsicht. In dieser Figur weist ein PMOS- Transistor ein Gate 5P, einen Drainbereich 6P und einen Sourcebereich 7P auf; und ein NMOS-Transistor weist ein Gate 5N, einen Drainbereich 6N und einen Sourcebereich 7N auf. Wie in Fig. 12 gezeigt ist, ist, damit der PMOS-Transistor einen ESD-Widerstand gleich dem eines NMOS-Transistors aufweist, eine Kanallänge LP des PMOS-Transistors kürzer als eine Kanallänge LN des NMOS-Transistors. Dieses erhöht die Entladefähigkeit des PMOS-Transistors (d. h. eine Zunahme in der Haltespannung oder induzierten Durchbruchsspannung), und es verringert die Baufläche.

Zweiter Aspekt

Fig. 13 und 14 sind Schnittansichten, die einen zweiten Aspekt zeigen. Fig. 13 zeigt einen PMOS-Transistor, der auf einem internen Schaltungsabschnitt 15A gebildet ist; und Fig. 14 zeigt einen PMOS-Transistor, der auf einem I/O-Schutzschaltungsabschnitt 15B gebildet ist.
Es wird Bezug genommen auf Fig. 13, Seitenwände 11 sind auf den Seitenflächen einer Gateelektrode 5 in dem internen Schaltungsabschnitt 15A gebildet. Unter der Gateelektrode 5 (Gateoxidschicht 4) und den Seitenwänden 11 sind entsprechend ein n&supmin;-Kanalbereich 8 und p&supmin;-Drainbereich 6B (Sourcebereich 7B) gebildet. Benachbart zu dem Drainbereich 6B (Sourcebereich 7B) ist ein p&spplus;-Drainbereich 6A (Sourcebereich 7A) gebildet.
Es wird Bezug genommen auf Fig. 14, Seitenwände 11 sind auf den Seitenflächen einer Gateelektrode 5 in dem I/O-Schutzabschnitt 15B gebildet. Ein n&supmin;-Kanalbereich 8 ist unter der Gateelektrode 5 (Gateoxidschicht 4) gebildet. Benachbart zu dem Kanalbereich 8 ist ein p&spplus;-Drainbereich 6AB (Sourcebereich 7AB) gebildet. Das heißt, die p-Störstellenkonzentration unter den Seitenwänden 11 ist höher als die des Drainbereiches 6B (Sourcebereich 7B) des internen Schaltungsabschnittes 15A gesetzt.
Als Resultat wird ein PN-Übergang zwischen dem Drainbereich 6AB (Sourcebereich 7AB) und dem Kanalbereich 8 abrupt zum Verringern der induzierten Durchbruchsspannung, wodurch die Entladefähigkeit verbessert wird.

Dritter Aspekt

Fig. 15 ist eine Schnittansicht, die einen dritten Aspekt zeigt. In der Figur ist ein auf einem I/O-Schutzschaltungsabschnitt 15B gebildeter PMOS-Transistor gezeigt.
Es wird Bezug genommen auf Fig. 15, Seitenwände 11 sind auf den Seitenflächen einer Gateelektrode 5 in dem I/O-Schutzschaltungsabschnitt 15B gebildet. Unter der Gateelektrode 5 (Gateoxidschicht 4) und den Seitenwänden 11 sind ein n Kanalbereich 8 und ein p-Drainbereich 6B (Sourcebereich 7B) entsprechend gebildet. Benachbart zu dem Drainbereich 6B (Sourcebereich 7B) ist ein p&spplus;-Drainbereich 6A (Sourcebereich 7A) gebildet. Ein in einem internen Schaltungsabschnitt 15A gebildeter PMOS-Transistor ist der gleiche wie in Fig. 13.
Als Resultat ist ein PN-Übergang zwischen dem Drainbereich 6B (Sourcebereich 7B) und dem Kanalbereich 8 des PMOS-Transistors in dem I/O-Schutzschaltungsabschnitt 15B abrupter als ein PN-Übergang zwischen dem Drainbereich 6B (Sourcebereich 7B) und dem Kanalbereich 8 des PMOS-Transistors in dem internen Schaltungsabschnitt 15A. Dieses verringert die induzierte Durchbruchsspannung zum Verbessern der Entladefähigkeit.

Vierter Aspekt

Fig. 16 ist eine Schnittansicht, die einen vierten Aspekt zeigt. In der Figur ist ein auf einem I/O-Schutzschaltungsabschnitt 15B gebildeter PMOS-Transistor gezeigt.
Es wird Bezug genommen auf Fig. 16, Seitenwände 11 sind auf den Seitenflächen einer Gateelektrode 5 in dem I/O-Schutzschaltungsabschnitt 15B gebildet. Unter der Gateelektrode 5 (Gateoxidschicht 4) ist ein n&supmin;-Kanalbereich 8 gebildet. Unter einem Bereich quer über Abschnitten der Gateelektrode 5 und der Seitenwände 11A ist ein p&supmin;-Drainbereich 6B' (Sourcebereich 7B') gebildet. Benachbart zu dem Drainbereich 6B' (Sourcebereich 7B') ist ein p&spplus;-Drainbereich 6A' (Sourcebereich 7A') gebildet. Ein in einem internen Schaltungsabschnitt 15A gebildeter PMOS-Transistor ist der gleiche wie in Fig. 13. Die Bildung der Drainbereiche 6A', 6B' und der Sourcebereiche 7A', 7B' wird durch schräge Ionenimplantation erzielt.
Als Resultat ist die Kanallänge (effektive Kanallänge) des Kanalbereiches 8 des PMOS-Transistors in der I/O-Schutzschaltung 15B kurz zum Verbessern der Entladefähigkeit des PMOS-Transistors.

Andere Aspekte

Es gibt andere Aspekte wie folgt: Durch Benutzen von Seitenwänden 11 eines internen Schaltungsabschnittes als eine Maske wird eine p&spplus;-Ionenimplantation durchgeführt zum Herstellen eines abgestuften Überganges aufgrund ihrer Dispersion, wodurch ein I/O-Schutzschaltungsabschnitt einer einzelnen Drainstruktur erzielt wird, wie in Fig. 14 gezeigt ist; eine LDD- Struktur, bei der die Störstellenkonzentration eines Drainbereiches 6B (Sourcebereiches 7B) benachbart zu einem Kanalbereich 8 hoch ist, wie in Fig. 15 gezeigt ist; und eine effektive Kanallänge verringert ist durch eine schräge Ionenimplantation, wie in Fig. 16 gezeigt ist. Diese anderen Aspekte können ebenfalls die Entladefähigkeit von PMOS-Transistoren in dem oben beschriebenen ersten bis dritten Aspekt verbessern.

Erfindung

I/O-Schutzschaltungen auf SOI-Substrat weisen das Problem auf, daß PMOS-Transistoren NMOS-Transistoren in der ESD- Widerstandsfähigkeit (ESD-Entladefähigkeit) unterlegen sind. Eine vierte bevorzugte Ausführungsform ist auf das Bilden von I/O-Schaltungen für ein SOI-Substrat durch Verwenden von NMOS-Transistoren hervorragend in der ESD-Widerstandsfähigkeit gerichtet.

Erster Aspekt

Fig. 17 ist ein Schaltbild, das eine I/O-Schutzschaltung gemäß einem ersten Aspekt der Erfindung zeigt. Wie in Fig. 17 gezeigt ist, wird eine Eingangsspannung IN an einen Signaldraht L1 durch einen I/O-Anschluß N1 angelegt und dann zu einer Eingangsschaltung (nicht gezeigt) durch einen Inverter I1 übertragen, der als ein Eingangspuffer dient.
Eine I/O-Schutzschaltung des ersten Aspektes weist NMOS- Transistoren Q11 und Q12 auf. In den NMOS-Transistor Q11 ist ein Drain mit einer Stromversorgung verbunden, ein Gate liegt auf Masse, und eine Source ist mit dem Signaldraht L1 verbunden. In dem NMOS-Transistor Q12 ist ein Drain mit dem Signaldraht L1 verbunden, und ein Gate und eine Source liegen auf Masse. Das heißt, die I/O-Schutzschaltung ist aus einer Rückwärtsvorspannungsverbindung aufgebaut, bei der die NMOS- Transistoren Q11 und Q12, die immer in einem Aus-Zustand sind, mit der Stromversorgungsseite bzw. mit der Masseseite verbunden sind.
Anders als Vorrichtungen, die mit normalen massiven Substraten gebildet sind, weisen SOI-Strukturen keine Diode zwischen einer Stromversorgung und einer Masse auf. Es ist daher gewünscht, absichtlich eine Diode hinzuzufügen. Indem jedoch NMOS-Transistor mit einer hohen Entladefähigkeit dazwischen anstelle der Diode vorgesehen wird, ist es möglich, I/O- Schutzschaltungen hervorragend in der ESD-Widerstandsfähigkeit mit einem Integrationsgrad ohne Zunahme der Gatebreite des Transistors zu bilden.

Andere Vorrichtungen

Bei der Konstruktion, bei der eine Stromversorgung und ein Massepegel gemeinsam durch einen Stromversorgungsdraht L11 bzw. einen Massedraht L12 verbunden sind, falls ein NMOS- Transistor zwischen dem Stromversorgungsdraht L11 und dem Massedraht L12 vorgesehen ist, kann entweder ein NMOS-Transistor oder ein PMOS-Transistor als ein Eingangsschutztransistor zwischen einem Eingang und dem Stromversorgungsdraht L11 und ein zwischen einem Eingang und dem Massedraht L12 benutzt werden.
Bei einer in Fig. 18 gezeigten Schaltung, selbst wenn ein PMOS-Transistor Q21 zwischen einem Stromversorgungsdraht L11 und einem Signaldraht L1 vorgesehen ist, dessen Gate mit dem Stromversorgungsdraht L11 verbunden ist, und zwischen dem Signaldraht L1 und einem Massedraht L12 ein NMOS-Transistor Q13 vorgesehen ist, dessen Gate mit dem Massedraht L12 verbunden ist, kann ein NMOS-Transistor Q14, dessen Gate auf Masse liegt und dessen Entladefähigkeit hoch ist, zwischen dem Stromversorgungsdraht L11 und dem Massedraht L12 vorgesehen werden.
Mit der Struktur in Fig. 18, selbst wenn eine Stoßspannung an einen Eingangsanschluß N1 angelegt wird, ist es möglich, ihn auf einen Massepegel durch den Signaldraht L1, den PMOS- Transistor Q21, den Stromversorgungsdraht L11, den NMOS- Transistor Q14 und den Massedraht L12 zu entladen, und sie in die Stromversorgung durch den Signaldraht L1, den NMOS-Transistor Q13, den Massedraht L12, den NMOS-Transistor Q14 und den Stromversorgungsdraht L11 zu entladen. Somit ermöglicht das Vorsehen des NMOS-Transistors Q14 in einer Diodenschaltung zwischen dem Stromversorgungsdraht L11 und dem Massedraht L12 es, I/O-Schutzschaltungen zu erzielen, die eine hervorragende ESD-Widerstandsfähigkeit auf SOI-Substraten zeigen.
Es wird Bezug genommen auf Fig. 19 bis 21, wenn ein NMOS- Transistor in einer Diodenschaltung zwischen einer Stromversorgung und einem Massedraht L12 vorgesehen ist, kann ein Eingangsschutztransistor entweder zwischen einem Eingang und einem Stromversorgungsdraht L11 oder zwischen dem Eingang und dem Massedraht L12 vorgesehen werden. Fig. 19 bis 21 zeigen eine Struktur, bei der ein NMOS-Transistor Q14, dessen Gate auf Masse liegt, zwischen dem Stromversorgungsdraht L11 und dem Massedraht L12 vorgesehen ist. Genauer, in der Struktur von Fig. 19 ist nur ein NMOS-Transistor Q13, dessen Gate mit einem Massedraht L12 verbunden ist, zwischen einem Signaldraht L1 und einem Massedraht L12 vorgesehen. Bei der Struktur von Fig. 20 ist nur ein PMOS-Transistor Q21, dessen Gate mit einem Stromversorgungsdraht L11 verbunden ist, zwischen einem Signaldraht L1 und dem Stromversorgungsdraht L11 vorgesehen. Bei der Struktur von Fig. 21 ist nur ein NMOS- Transistor Q15, dessen Gate mit einem Massedraht L12 verbunden ist, zwischen einem Signaldraht L1 und einem Stromversorgungsdraht L11 vorgesehen.
Mit der Struktur von Fig. 19 ist es möglich, selbst wenn eine Stoßspannung an einen Eingangsanschluß N1 angelegt wird, ihn in eine Stromversorgung durch den Signaldraht L1, den NMOS-Transistor Q13, den Massedraht L12, den NMOS-Transistor Q14 und dann den Stromversorgungsdraht L1 zu entladen. Mit der Struktur von Fig. 20 ist es möglich, selbst wenn eine Stoßspannung an einen Eingangsanschluß N1 angelegt wird, ihn auf einen Massepegel durch den Signaldraht L1, den PMOS-Transistor Q21, den Stromversorgungsdraht L11, den NMOS-Transistor Q14 und dann den Massedraht L12 zu entladen.
Mit der Struktur von Fig. 21 ist es möglich, selbst wenn eine Stoßspannung an einen Eingangsanschluß N1 angelegt wird, ihn in einen Massepegel durch den Signaldraht L1, den NMOS- Transistor Q15, den Stromversorgungsdraht L11, den NMOS- Transistor Q14 und dann den Massedraht L12 zu entladen.
Somit ist es selbst bei der Struktur, bei der der Eingangsschutztransistor entweder zwischen dem Eingang und dem Stromversorgungsdraht L11 oder zwischen dem Eingang und dem Massedraht L12 vorgesehen ist, möglich, schließlich eine Stoßspannung durch den NMOS-Transistor Q14 zu entladen, was zu einer ausreichend hohen ESD-Widerstandsfähigkeit führt.
Es wird Bezug genommen auf Fig. 22, ein Kondensator kann absichtlich zwischen einem Stromversorgungsdraht L11 und einem Massedraht L12 hinzugefügt werden. Die Gatekapazität eines MOS-Transistors kann als ein Kondensator benutzt werden.
Bei der Struktur von Fig. 22 ist ein NMOS-Transistor Q14, dessen Gate mit dem Massedraht L12 verbunden ist, zwischen einem Stromversorgungsdraht L11 und einem Massedraht L12 vorgesehen, ein NMOS-Transistor Q16, dessen Gate mit dem Massedraht L12 verbunden ist, ist zwischen einem Signaldraht L11 und dem Massedraht L12 vorgesehen, und ein Kondensator C1 ist zwischen dem Stromversorgungsdraht C11 und dem Massedraht L12 vorgesehen.
Mit der obigen Struktur kann eine Stoßspannung verteilt werden, indem der Kondensator C1 die zu in dem Stromversorgungsdraht L11 oder dem Massedraht L12 übertragene Stoßspannung lädt.
Obwohl die Beschreibung von Fig. 17 bis 22 sich nicht auf die Struktur bezieht, bei der ein Widerstand (Stoßwiderstand) zwischen einem Eingang und einem Eingangsschutztransistor vorgesehen ist, ist die Struktur mit einem internen Widerstand zwischen einem Entladeelement und einer internen Schaltung versehen, diese Widerstände können zum Erhöhen der ESD- Widerstandsfähigkeit vorgesehen werden.
Als die NMOS-Transistoren Q11 bis Q16 in Fig. 17 bis 22 kann der NMOS-Transistor der SOI-Struktur, die in Fig. 7 bis 11 benutzt ist, verwendet werden. Wenn jedoch der NMOS- Transistor von Fig. 7 oder 8 verwendet wird, sollten Abschnitte, in denen ein einzelner NMOS-Transistor gebildet ist, durch eine Mehrzahl von NMOS-Transistoren in Parallelverbindung ersetzt werden.
Als die PMOS-Transistoren Q21 und Q22 in Fig. 17 bis 22 kann der PMOS-Transistor der SOI-Struktur, der in Fig. 7 bis 16 benutzt ist, verwendet werden. Wenn jedoch der PMOS- Transistor von Fig. 7 oder 8 verwendet wird, sollten Abschnitte, in denen ein einzelner PMOS-Transistor gebildet ist, durch eine Mehrzahl von NMOS-Transistoren in Parallelverbindung ersetzt werden.
Während die Erfindung im einzelnen beschrieben worden ist, ist die vorangehende Beschreibung in allen Aspekten darstellend und nicht begrenzend. Es ist zu verstehen, daß viele andere Modifikationen und Variationen erdacht werden können, ohne daß von dem Umfang der Erfindung weggegangen wird, der durch die Ansprüche definiert ist.

Claims

1. Halbleitervorrichtung mit einem SOI-Substrat, einem Stromversorgungsdraht, einem Massedraht, einem externen Anschluß und einer mit dem externen Anschluß (N1) verbundenen I/O- Schutzschaltung, wobei die I/O-Schutzschaltung nur NMOS- Transistoren (Q11, Q12) aufweist, die zwischen dem Stromversorgungsdraht und dem Massedraht verbunden sind,

dadurch gekennzeichnet, daß

die NMOS-Transistoren aufweisen

einen ersten NMOS-Transistor (Q11) mit einer auf Masse gelegten Gateleektrode, der zwischen dem externen Anschluß und dem Stromversorgungsdraht verbunden ist, und

einen zweiten NMOS-Transistor (Q12) mit einer auf Masse gelegten Gateelektrode, der zwischen dem externen Anschluß und dem Massedraht verbunden ist.

2. Halbleitervorrichtung mit einem SOI-Substrat, einem Stromversorgungsdraht (L11), einem Massedraht (L12), einem externen Anschluß und einer mit dem externen Anschluß (N1) verbundenen I/O-Schutzschaltung, wobei die Schutzschaltung nur NMOS- Transistoren (Q14, Q15) aufweist, die zwischen dem Stromversorgungsdraht und dem Massedraht verbunden sind,

dadurch gekennzeichnet, daß

der Stromversorgungsdraht (L11) mit einer Stromversorgung verbunden ist, der Massedraht (L12) mit einem Massepegel verbunden ist und nur zwei der NMOS-Transistoren vorgesehen sind, die aufweisen

einen ersten NMOS-Transistor (Q14) in einer Diodenverbindung zwischen dem Stromversorgungsdraht und dem Massedraht, und

einen zweiten NMOS-Transistor zum I/O-Schutz (15), der zwischen dem externen Anschluß (N1) und nur einem von dem Stromversorgungsdraht (L11) und dem Massedraht (L12) verbunden ist,

worin der zweite NMOS-Transistor (Q15) zwischen dem externen Anschluß (N1) und dem Stromversorgungsdraht (L11) verbunden ist und eine Gateelektrode aufweist, die mit dem Massedraht (L12) verbunden ist.