KR19990029167A - 반도체 장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

ESD 내성의 향상을 꾀한 SOI 구조의 반도체 장치를 얻는다.
SOI 구조의 반도체 장치의 입출력 보호 회로에 있어서, 외부 단자에 대해 각각이 병렬로 역방향 바이어스 접속되는 복수의 NMOS 트랜지스터 각각의 드레인 저항의 단위 채널폭 저항치를, 순방향 바이어스 접속 시의 HBM 서지 내압과 동일한 정도의 HBM 서지 내압이 얻어지도록 설정한다.

Description

반도체 장치
본 발명은, SOI 기판 상에 MOS 트랜지스터를 형성한 반도체 장치에 관한 것으로서, 특히 그 입출력 보호 기능에 관한 것이다.
절연성 기판 상에 실리콘 박막을 형성한 SOI[silicon(semiconductor)- on-insulator] 기판 상에 형성되는 MOS 트랜지스터(간단히「SOI 디바이스」라고 생략하는 경우가 있음)는, 그 소스, 드레인 영역이 절연성 기판에 도달하기 때문에, 소스, 드레인 영역 각각의 접합 용량은 저감됨으로써, 고속, 저소비 전력 동작이 가능하다.
즉, 통상의 벌크 실리콘 기판 상에 형성되는 MOS 트랜지스터(간단히「기판 디바이스」라고 생략하는 경우가 있음)는, 저전압이 되면 드레인, 소스 영역 각각의 접합 용량이 증대하여 그 성능(특히, 동작 속도)이 극단적으로 저하하는데 반해, SOI 디바이스는 드레인, 소스 영역 각각의 접합 용량 성분이 적기 때문에, 성능 열화가 거의 없어 고속, 저소비 전력 동작이 가능해진다.
이와 같이, SOI 디바이스는 고속, 저소비 전력 동작이 가능해지기 때문에, 휴대 기기용 디바이스로서의 이용의 기대가 높아지고 있다.
그러나, SOI 디바이스는 저전압 동작용 디바이스로서 기대되고 있는 반면, 입출력 보호 회로에 있어서의 ESD(Electro Static Discharge; 정전 방전) 내성에 뒤떨어진다고 하는 결점을 갖고 있다. 서지 전압은 입력 단자는 물론, 출력 단자로부터 인가되는 경우도 생각되기 때문에 입출력 보호 회로라고 한다.
도 23은 SOI 구조를 나타낸 단면도이다. 이 도면에 도시한 바와 같이, 반도체 기판(1) 상에 매립 산화막(2)이 형성되고, 매립 산화막(2) 상에 SOI층(3)이 형성된다. 이와 같이, 반도체 기판(1), 매립 산화막(2) 및 SOI층(3)으로 이루어지는 구성은 SOI 기판이라고 한다. 그리고, SOI층(3) 상에 게이트 산화막(4)이 선택적으로 형성되고, 게이트 산화막(4) 상에 게이트 전극(5)이 형성된다. 게이트 산화막(4) 아래의 SOI 층(3)이 채널 영역(8)으로 되고, 채널 영역(8)에 인접한 SOI 층(3) 내의 영역이 드레인 영역(6) 및 소스 영역(7)으로 된다.
이러한 SOI 구조는, 열 전도율이 나쁜 (실리콘의 약 1/10) 매립 산화막(2)이 존재하기 때문에, 서지 전압 인가시에 발생하는 열이 축적되고, 열 폭주(thermal runaway or 2nd breakdown)에 의해, SOI 기판 상에 형성되는 반도체 소자의 영구적인 파괴가 일어나기 쉽다.
도 24는 열 폭주의 경위를 나타낸 그래프이다. 도 24의 그래프는 도 25와 같이 소스 및 게이트가 접지된 NMOS 트랜지스터(Ql)의 드레인에 입력 전압(서지 전압 SV)이 인가된 경우 등의 역방향 바이어스 접속 시의 열 폭주의 경위를 나타내고 있고, 도 24에 도시한 열 폭주의 공정은 부분 공정 P1 내지 P5로 이루어진다.
도 25에 도시한 NMOS 트랜지스터(Q1)의 드레인에 통상의 경우를 크게 상회하는 서지 전압 SV가 인가되면, 그 드레인 전압은 급격히 상승하여(P1) 항복 유기 전압에 도달하면 NMOS 트랜지스터(Q1)는 애벌란시 항복하여 전류를 흘리기 시작하기 때문에 일시적으로 유지 전압까지 저하된다(P2). 그 후, 다시 상승을 개시하여(P3), 열 파괴 전압에 도달하면 NMOS 트랜지스터(Q1)의 일부가 용융 상태로 되어, 급격히 소스, 드레인 사이의 저항치가 저하되기 때문에 전압이 급격히 저하된다(P4). 그 결과, 소스, 드레인 사이의 저항치가 급저하된 NMOS 트랜지스터(Q1)에 집중적으로 전류가 흐르는 정귀환이 이루어져서(P5), NMOS 트랜지스터(Q1)는 완전히 파괴되고 만다. 예를 들면, 도 26에 도시한 바와 같이, 열 파괴에 의해 게이트 전극(5)에 큰 결함 부분(10)이 생기게 되어, 트랜지스터 동작이 불가능해진다.
통상, SOI 기판 상의 입출력 보호 회로로서 NMOS 트랜지스터를 역방향 바이어스로 설치하는 경우, 도 27에 도시한 바와 같이, 입력(전압) IN과 접지 레벨과의 사이에 채널폭 W의 NMOS 트랜지스터가 병렬로 접속되도록 한다. 도 27의 예에서는, 도 28에 도시한 바와 같이, 게이트가 접지된 6개의 NMOS 트랜지스터(T1 내지 T6)가 입력 IN과 접지 레벨 사이에 병렬로 설치되게 된다. 또, NMOS 트랜지스터 (T1)는 게이트 전극(51), 드레인 영역(61) 및 소스 영역(71)에 의해 구성되며, NMOS 트랜지스터(T2)는 게이트 전극(52), 드레인 영역(61) 및 소스 영역(72)으로 구성되며, NMOS 트랜지스터(T3)는 게이트 전극(53), 드레인 영역(62) 및 소스 영역(72)으로 구성되며, NMOS 트랜지스터(T4)는 게이트 전극(54), 드레인 영역(62) 및 소스 영역(73)으로 구성되며, NMOS 트랜지스터(T5)는 게이트 전극(55), 드레인 영역(63) 및 소스 영역(73)으로 구성되며, NMOS 트랜지스터(T6)는 게이트 전극(56), 드레인 영역(63) 및 소스 영역(74)으로 구성된다. 또, 서지 전압으로서의 입력 전압 IN은, 외부 입력 단자 혹은 외부 출력 단자로부터 입력된다.
이와 같이, SOI 기판 상의 입출력 보호 회로로서 6개의 NMOS 트랜지스터(T1 내지 T6)를 입력 IN, 접지 레벨 사이에 병렬로 설치함으로써, 입력 IN, 접지 레벨 사이를 전류가 흐르는 경우, 6개의 NMOS 트랜지스터(T1 내지 T6)로 분할하여 전류가 흐르도록 하고 있다.
그러나, NMOS 트랜지스터(T1 내지 T6) 중, 하나의 트랜지스터가 애벌란시 항복 후에 열 파괴 전압에 도달하면, 그 트랜지스터의 소스, 드레인 사이의 저항치가 급격히 감소함으로써, 도 24의 부분 공정 P5에 나타낸 바와 같이, 열 파괴 전압에 도달한 트랜지스터에 집중하여 전류가 흘러버리기 때문에, 해당 트랜지스터가 파괴되는 것을 억제하는 것은 불가능하다.
이와 같이, 종래의 SOI 구조의 NMOS 트랜지스터에 의한 입출력 보호 회로에서는 서지 내성을 향상시키도록 도 27에 도시한 바와 같이 복수의 병렬 접속 NMOS 트랜지스터에 의한 입출력 보호 회로를 구성하더라도, 기대하는 ESD 내성의 향상은 꾀할 수 없다고 하는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, ESD 내성의 향상을 꾀한 SOI 구조의 반도체 장치를 얻는 것을 목적으로 한다.
제1 발명에 따른 반도체 장치는 SOI 기판 상에 형성되고, 외부 단자에 대해 순방향 바이어스 접속된 적어도 하나의 제1 MOS 트랜지스터와, 상기 외부 단자에 대해 각각이 병렬로 역방향 바이어스 접속된 복수의 제2 MOS 트랜지스터를 포함하는 입출력 보호 회로부를 갖고 있고, 상기 복수의 제2 MOS 트랜지스터에 의한 ESD(정전기 방전) 내성이 상기 적어도 하나의 제1 MOS 트랜지스터에 의한 ESD 내성과 동일한 정도 이상 얻어지도록, 상기 복수의 제2 MOS 트랜지스터 각각의 드레인 저항의 저항치를 설정하고 있다.
제2 발명에 따른 반도체 장치는 SOI 기판 상에 형성되며, 외부 단자에 대해 입출력 보호용 MOS 트랜지스터를 접속하여 구성되는 입출력 보호 회로부와 내부 회로용 MOS 트랜지스터를 이용하여 구성되고, 내부에서 소정의 신호 처리를 행하는 내부 회로부를 갖고 있고, 상기 입출력 보호용 MOS 트랜지스터의 드레인 영역은 상부에 실리사이드층이 형성되지 않는 제1 영역과 상부에 실리사이드층이 형성되는 제2 영역을 지니고, 상기 내부 회로용 MOS 트랜지스터의 드레인 영역은 상부에 실리사이드층이 형성되는 제3 영역을 지니고, 상기 제1 영역의 불순물 농도를 상기 제3 영역의 불순물 농도보다도 높게 하고 있다.
제3 발명에 따른 반도체 장치는, SOI 기판 상에 형성되고, 외부 단자에 대해 입출력 보호용 PMOS 트랜지스터를 접속하여 구성되는 입출력 보호 회로부를 갖고 있고, 상기 입출력 보호용 PMOS 트랜지스터의 ESD 내성이 향상하도록 채널 영역에 관한 특성을 집적도를 손상시키지 않고 설정하고 있다.
제4 발명에 따른 반도체 장치는 SOI 기판 상에 형성되고, 외부 단자에 대응한 입출력 보호 회로부를 갖고 있고, 상기 입출력 보호 회로부는 상기 외부 단자에 대해 NMOS 트랜지스터만을 접속하여 구성되어 있다.
제5 발명에 따른 반도체 장치는 SOI 기판 상에 형성되고, 외부 단자에 대응한 입출력 보호 회로부를 갖고 있고, 전원에 공통으로 접속되는 전원선, 및 접지 레벨에 공통으로 접속되는 접지선을 구비하며, 상기 입출력 보호 회로부는 상기 전원선과 상기 접지선과의 사이에 다이오드 접속되도록 설치된 NMOS 트랜지스터, 및 상기 전원선과 상기 접지선 중 적어도 한쪽의 선과 상기 외부 단자 사이에 설치된 입출력 보호용 MOS 트랜지스터를 구비하고 있다.
도 1은 역방향 바이어스 접속 시의 NMOS 트랜지스터의 서지 내압의 특성을 나타낸 그래프.
도 2는 순방향 바이어스 접속 시의 NMOS 트랜지스터의 서지 내압의 특성을 나타낸 그래프.
도 3은 순방향 바이어스 접속의 NMOS 트랜지스터를 나타낸 회로도.
도 4는 역방향 바이어스 접속된 NMOS 트랜지스터의 열 폭주 공정을 나타낸 설명도.
도 5는 순방향 바이어스 접속된 NMOS 트랜지스터의 열 폭주 공정을 나타낸 설명도.
도 6은 복수의 NMOS 트랜지스터를 이용하여 순방향 바이어스 접속을 행하는 경우의 구성을 나타낸 회로도.
도 7은 본 발명의 제1 실시예인 반도체 장치의 입출력 보호 회로에서 이용하는 NMOS 트랜지스터의 평면 구조를 모식적으로 나타낸 평면도.
도 8은 제1 실시예의 입출력 보호 회로에서 이용하는 NMOS 트랜지스터의 구조를 나타낸 단면도.
도 9는 본 발명의 제2 실시예의 반도체 장치의 내부 회로부에서 이용하는 NMOS 트랜지스터의 구조를 나타낸 단면도.
도 10은 본 발명의 제2 실시예의 반도체 장치의 입출력 보호 회로부에서 이용하는 NMOS 트랜지스터의 구조를 나타낸 단면도.
도 11은 본 발명의 제2 실시예의 반도체 장치의 입출력 보호 회로부에서 이용하는 NMOS 트랜지스터의 다른 구조를 나타낸 단면도.
도 12는 본 발명의 제3 실시예의 반도체 장치의 제1 형태에서 이용하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 평면 구조를 나타낸 평면도.
도 13은 제3 실시예의 제2 형태의 내부 회로부에서 이용하는 PMOS 트랜지스터의 구조를 나타낸 단면도.
도 14는 제3 실시예의 제2 형태의 입출력 보호 회로부에서 이용하는 PMOS 트랜지스터의 구조를 나타낸 단면도.
도 15는 제3 실시예의 제3 형태의 입출력 보호 회로부에서 이용하는 PMOS 트랜지스터의 구조를 나타낸 단면도.
도 16은 제3 실시예의 제4 형태의 입출력 보호 회로부에서 이용하는 PMOS 트랜지스터의 구조를 나타낸 단면도.
도 17은 본 발명의 제4 실시예인 반도체 장치의 입출력 보호 회로의 제1 형태의 회로 구성을 나타낸 회로도.
도 18은 본 발명의 제4 실시예인 반도체 장치의 입출력 보호 회로의 제2 형태의 회로 구성을 나타낸 회로도.
도 19는 제4 실시예의 입출력 보호 회로의 제3 형태의 회로 구성을 나타낸 회로도.
도 20은 제4 실시예의 입출력 보호 회로의 제3 형태의 회로 구성을 나타낸 회로도.
도 21은 제4 실시예의 입출력 보호 회로의 제3 형태의 회로 구성을 나타낸 회로도.
도 22는 제4 실시예의 입출력 보호 회로의 제3 형태의 회로 구성을 나타낸 회로도.
도 23은 SOI 단면 구조를 나타낸 단면도.
도 24는 역방향 바이어스 접속된 NMOS 트랜지스터의 열 폭주 공정을 나타낸 설명도.
도 25는 역방향 바이어스 접속의 NMOS 트랜지스터를 나타낸 회로도.
도 26은 열 폭주 파괴된 MOS 트랜지스터의 평면 구조를 나타낸 평면도.
도 27은 입력, 접지 사이에 복수의 NMOS 트랜지스터를 병렬로 접속한 평면 구조를 나타낸 평면도.
도 28은 도 27의 회로 구성을 나타낸 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
6, 6A 내지 6C : 드레인 영역
7, 7A 내지 7C : 소스 영역
12, 13 : 실리사이드층
14 : 실리사이드 보호층
15A : 내부 회로부
15B : 입출력 보호 회로부
L11 : 전원선
L12 : 접지선
R1 내지 R10 : 저항
Q11 내지 Q16 : NMOS 트랜지스터
Q21 내지 Q23 : PMOS 트랜지스터
제1 실시예
발명의 원리
도 1은, 도 25에 도시한 바와 같이, 외부 단자로부터 얻어지는 입력 IN에 대해 역방향 바이어스 접속된 NMOS 트랜지스터의 HBM(Human Body Model ; 인체 모델) 내성의 특성을 나타낸 그래프이다. 도 1의 그래프는 채널폭 W=400(㎛), 채널 길이 L=0.6(㎛)의 NMOS 트랜지스터에 있어서의 채널폭 1㎛당 드레인 저항치(이하, 「단위 채널폭 저항치」라 함)에 대한 HBM 서지 내압을 나타낸 그래프이다.
또, 여기서 말하는 채널폭 W는, 입력 IN과 접지 레벨간에 역방향 바이어스 접속으로 복수의 NMOS 트랜지스터가 병렬로 설치된 경우의 각 NMOS 트랜지스터의 합계치를 의미한다. 예를 들면, 도 27 및 도 28에 도시한 바와 같이, 6 개의 NMOS 트랜지스터(T1 내지 T6)를 이용한 경우에는, 각 NMOS 트랜지스터(T1 내지 T6) 각각의 게이트폭은 400/6(㎛)으로 된다.
도 1에 도시한 바와 같이, 역방향 바이어스 접속 시에는, 드레인 저항의 단위 채널폭 저항치가 약 10 내지 50(Ω)의 범위에서, 단위 채널폭 저항치에 비례하여 높은 HBM 서지 내압을 얻을 수 있다. 그리고, 단위 채널폭 저항치가 50Ω 이상의 경우에는 HBM 서지 내압은 3.0 KV 정도로 안정하다.
도 2는, 도 3에 도시한 바와 같이 순방향 바이어스 접속으로 외부 단자로부터 얻어지는 입력 IN에 대해 접속된 NMOS 트랜지스터(Q2)의 HBM 내성을 나타낸 그래프이다. 도 2의 그래프는, 도 1과 마찬가지로, 채널폭 W=400 (㎛), 채널 길이 L=0. 6(㎛)의 NMOS 트랜지스터에 있어서의 드레인 저항의 단위 채널폭 저항치에 대한 HBM 서지 내압을 나타낸 그래프이다.
도 2에 도시한 바와 같이, 순방향 바이어스 접속 시에는 드레인 저항의 단위 채널폭 저항치에 관계 없이 HBM 서지 내성은 1.5 KV 정도로 안정하다.
이하, 역방향 바이어스 접속 시에 단위 채널폭 저항치에 의해 HBM 서지 내압이 변화되고, 순방향 바이어스 접속 시에는 단위 채널폭 저항치에 관계 없이 HBM 서지 내압이 안정되는 이유에 대해 고찰한다.
역방향 바이어스 접속 시에는 도 24에 도시한 공정을 거쳐 NMOS 트랜지스터가 파괴되지만, 항복 유기 전압보다도 열 파괴 전압이 낮기 때문에, 한번 NMOS 트랜지스터의 드레인 전압이 항복 유기 전압에 도달하여 애벌란시 항복에 이르러 저하되거나, 또한 서지 전압 SV에 의해 용이하게 열 파괴 전압에 도달되어, 상술한 바와 같이 열 폭주에 의한 소자 파괴가 행해지게 된다.
즉, 도 27 및 도 28에 도시한 바와 같이 복수의 NMOS 트랜지스터를 병렬로 접속하더라도, 그 중 일부의 트랜지스터가 애벌란시 항복하면 항복한 트랜지스터의 저항치가 저하하기 때문에, 그 순간에 애벌란시 항복하지 않았던 다른 트랜지스터의 드레인 전압도 저하하여 상기 다른 NMOS 트랜지스터는 애벌란시 항복에 이르지 않는다. 그 결과, 애벌란시 항복한 일부의 트랜지스터에만 전류가 집중하여 흐르기 때문에, 열 상승하여 항복 유기 전압보다 낮은 열 파괴 전압으로 용이하게 열 파괴되고 만다.
한편, 드레인 저항을 높게 설정하여 복수의 NMOS 트랜지스터를 병렬로 접속한 경우, 그 중 일부의 트랜지스터가 애벌란시 항복하더라도 드레인 저항이 높기 때문에, 항복한 NMOS 트랜지스터의 소스와 드레인간의 저항치는 그다지 저하하지 않는다. 따라서, 애벌란시 항복한 일부의 트랜지스터에만 전류가 집중하여 흐르는 일이 없고, 열 상승의 정도는 낮으며 항복 유기 전압보다 높은 열 파괴 전압에 도달할 때까지 열 파괴되지 않게 된다.
덧붙여, 열 파괴 전압이 항복 유기 전압보다 높아지기 때문에, 열 파괴 현상이 생기기 전에 모든 트랜지스터가 애벌란시 항복하게 되어, 복수의 트랜지스터에 균등하게 전류가 흘러, 그 만큼, ESD 내성이 향상된다.
즉, 입력 IN과 접지 레벨간에 역방향 바이어스 접속으로 병렬로 설치되는 복수의 NMOS 트랜지스터 각각의 드레인 저항을 비교적 높게 설정하여 애벌란시 항복한 트랜지스터에 전류가 집중하여 흐르는 것을 회피함으로써, 도 4의 실선으로 나타낸 바와 같이, 열 파괴 전압을 항복 유기 전압보다 높게 할 수 있어, 그 결과, ESD 내성을 향상시킬 수 있다. 또, 도 4의 파선은 드레인 저항이 비교적 낮은 경우를 나타내고 있다.
이상의 이유에 의해, 역방향 바이어스 접속 시에 드레인 저항의 단위 채널폭 저항치를 크게 설정함으로써 HBM 내성의 향상이 가능함을 알 수 있다. 도 1의 그래프로부터는, 드레인 저항의 단위 채널폭 저항치를 50Ω 이상으로 하면 3.0 KV의 포화치를 얻을 수 있다. 즉, 단위 채널폭 저항치를 50Ω 이상으로 하면 병렬 접속된 복수의 NMOS 트랜지스터에 균일한 방전을 일으킬 수 있기 때문에, 모든 NMOS 트랜지스터에 방전 능력을 한껏 발휘시킬 수 있다.
도 5는, 도 3에서 도시한 순방향 바이어스 접속 시의 방전 특성을 나타낸 그래프이다. 도 5에 도시한 바와 같이, 순방향 바이어스 접속 시에는 항복 유기 전압에 도달하면 드레인 전압이 저하한다고 하는 스냅백 현상은 생기지 않는다. 따라서, 도 6에 도시한 바와 같이, 입력 IN과 접지 레벨간에 병렬로 설치된 복수의 NMOS 트랜지스터(T11 내지 T16)는, 서지 전압 SV의 인가와 함께 거의 균일하게 애벌란시 항복을 일으키고, 또한 서지 전압 SV의 인가에 의해 열 파괴 전압에 도달하면 역방향 바이어스 접속 시와 마찬가지로 열 폭주 상태가 된다.
따라서, 순방향 바이어스 접속 시에는 NMOS 트랜지스터의 드레인 저항의 단위 채널폭 저항치를 변화시키더라도 HBM 서지 내압은 변하지 않는다. 이것은, 단위 채널폭 저항치에 관계 없이 열 파괴 전압이 항복 유기 전압보다 높기 때문에, 도 6에서 도시한 바와 같이 복수의 NMOS 트랜지스터를 병렬로 접속하면, 그 중 일부의 트랜지스터가 애벌란시 항복하더라도, 드레인 전압의 상승에 따라 항복하지 않았던 다른 트랜지스터도 빠르게 애벌란시 항복한다. 그 결과, 모든 트랜지스터가 애벌란시 항복함으로써, 모든 트랜지스터에 균일하게 전류가 흐르기 때문에, 항복 유기 전압보다 높은 열 파괴 전압에서 열 파괴된다.
이와 같이, 순방향 바이어스 접속 시에는, 역방향 바이어스 접속 시와 같이 애벌란시 항복한 일부의 트랜지스터에 집중하여 전류가 흐른다고 하는 현상이 원래 발생하지 않기 때문에, 도 2에 도시한 바와 같이 단위 채널폭 저항치에 관계 없이 HBM 서지 내압은 일정해진다.
통상, 입출력 보호 특성은 순방향 및 역방향 바이어스 접속 시의 쌍방의 경우에 있어서의 ESD 내성이 요구된다. 이 때문에, 역방향 바이어스 접속의 ESD 내성이 순방향 바이어스 접속의 ESD 내성과 동일한 정도가 되도록 상승시켜, SOI 구조의 반도체 장치를 구성한 것이 제1 실시예이다.
구성과 동작
도 7은 본 발명의 제1 실시예인 입출력 보호 회로의 역방향 바이어스 접속에 이용되는 NMOS 트랜지스터의 평면 구조를 모식적으로 나타낸 설명도이다. 이 도면에 도시한 바와 같이, NMOS 트랜지스터의 드레인 영역(6) 및 소스 영역(7) 위를 저항(R1 내지 R5 및 R6 내지 R10)으로 나타내고 있다. 드레인 영역(6) 및 소스 영역(7)은 각각 콘택트(21, 22)를 통해 외부 배선과 접속할 수 있다. 또, 드레인 영역(6) 상의 드레인 저항치를 소정의 값으로 설정하는 것만으로도 족하다.
예를 들면, 총 채널폭 W = 400(㎛), 채널 길이 L = 0.6(㎛)이고, 도 27 및 도 28에서 도시한 바와 같이, 게이트가 접지된 복수의 NMOS 트랜지스터가 입력과 접지 레벨간에 병렬로 설치되어 있고, 도 1에 도시한 방전 특성을 나타내는 NMOS 트랜지스터의 경우, 드레인 저항의 단위 채널폭 저항치는 30Ω 정도의 저항치로 설정된다.
단위 채널폭 저항치가 30Ω의 저항(R1 내지 R10)을 실리사이드 공정을 이용하여 제조하는 경우에, 2Ω/□의 시트 저항(예를 들면, 막 두께가 500 Å의 티탄 실리사이드)에서는, 드레인 영역의 콘택트부로부터 게이트 전극(채널 영역)까지의 거리(게이트·콘택트 거리)가 15㎛ 필요로 되고, 10Ω/□의 시트 저항(예를 들면, 막 두께가 400 Å의 코발트 실리사이드, 막 두께가 200 Å의 티탄 실리사이드)에서는, 게이트·콘택트 거리가 3 ㎛ 필요하게 된다.
여기서, 드레인 저항의 단위 채널폭 저항치로서 30 Ω을 설정한 것은, 순방향 바이어스 설정시와 동일한 정도의 HBM 서지 내압(1.5 KV 정도)을 기대할 수 있기 때문이다(도 1, 도 2 참조). 물론, 30Ω을 초과하여 단위 채널폭 저항치를 설정하면, 역방향 바이어스 접속 시에는 순방향 바이어스 접속 시보다 HBM 서지 내압이 커지지만, 순방향 및 역방향 바이어스 접속 시의 쌍방의 경우에 있어서의 ESD 내성이 요구되기 때문에, 순방향 바이어스 접속 시 이상의 HBM 서지 내압을 역방향 바이어스 접속 시에 설정하더라도 실질적인 입출력 보호 특성의 향상으로는 이어지지 않는다.
덧붙여, 드레인 저항이 커지면, NMOS 트랜지스터의 드라이브 능력이 저하되고, 동작 속도를 손상시키기 때문에, 필요 이상으로 레인 저항을 크게 하는 것은 실용적이지 않다.
이상의 제약으로부터, 제1 실시예의 반도체 장치는, 역방향 바이어스 접속 시에 있어서, 순방향 바이어스 접속 시와 동등한 HBM 서지 내압이 얻어지는 드레인 저항을 설정함으로써, 동작 성능의 저하를 최소한으로 억제하여 입력 보호 특성을 최대한으로 향상시킨다고 하는 효과를 발휘한다.
또, 일부에 실리사이드를 형성하지 않는 실리사이드 보호 공정을 이용하는 경우에 있어서도, 단위 채널폭 저항치가 30Ω 정도의 드레인 저항을 설치하도록 하면, 마찬가지의 효과를 발휘한다.
SOI 기판 상에 제조되는 반도체 장치에 있어서, 외부 단자로부터 얻어지는 신호에 기초하여 신호 처리를 행하는 내부 회로부에서는, 동작 성능면에서 드레인 저항이 낮은 것이 바람직하고, 입출력 보호 회로부에서는 상술한 바와 같이 드레인 저항이 비교적 높은 쪽이 바람직하다. 그래서, 소스, 드레인 영역 위에 실리사이드를 설치하여 NMOS 트랜지스터를 형성하는 경우, 도 8에 도시한 바와 같이, 내부 회로부(15A)에서는 실리사이드층(12)의 막 두께를 비교적 두껍게 형성하여 드레인 저항을 낮게 억제하고, 입출력 보호 회로부(15B)에서는 실리사이드층(13)의 막 두께를 비교적 얇게 형성하여 드레인 저항을 원하는 HBM 서지 내압이 얻어지는 정도의 막 두께로 설정하는 것이 바람직하다.
또, 도 8에 있어서, 게이트 전극(5)의 측벽에 측벽(11)이 형성되고, 측벽(11)에 인접하여 실리사이드층(12, 13)이 형성된다. 게이트 전극(5)[게이트 산화막(4)] 아래, 측벽(11) 아래 및 실리사이드층(12, 13) 아래에 각각 p-형의 채널 영역(8), n-형의 드레인 영역(6B)[소스 영역(7B)] 및 n+형의 드레인 영역(6A)[소스 영역(7A)]이 형성된다.
도 8과 같이, 내부 회로부(15A)와 입출력 보호 회로부(15B)에서 실리사이드층(12)과 실리사이드층(13)의 막 두께를 바꿔 형성하는 제1 방법으로서 예를 들면 다음과 같은 방법이 있다. 내부 회로부(15A)의 드레인 영역(6A)[소스 영역(7A)]의 불순물 농도보다도 입출력 보호 회로부(15B)의 드레인 영역(6A)[소스 영역(7A)]의 불순물 농도를 높게 형성하고, 그 후, 내부 회로부(15A) 및 입출력 보호 회로부(15B)의 드레인 영역(6A)[소스 영역(7A)] 상에 동시에 실리사이드층을 형성하면, 내부 회로부(15A)에 형성되는 실리사이드층(12)의 막 두께보다도 실리사이드층(13)의 막 두께를 얇게 형성할 수 있다.
왜냐하면, 고농도로 불순물이 도입된 드레인(소스) 영역 상에 셀프 얼라인 실리사이드 공정으로 실리사이드층을 형성하는 경우, 그 형성 속도는 지연되므로, 제조 조건을 적당하게 설정함으로써, 보다 얇은 막 두께의 실리사이드층의 형성이 가능해지기 때문이다.
또한, 내부 회로부(15A)와 입출력 보호 회로부(15B)에서 실리사이드층(12)과 실리사이드층(13)의 막 두께를 바꿔 형성하는 제2 방법으로서, 전면에 비교적 얇은 막 두께로 실리사이드층을 형성한 후, 내부 회로부(15A) 위만 개구부를 갖는 패터닝 레지스트를 이용한 실리사이드 형성 처리를 행하고, 내부 회로부(15A)의 실리사이드층(12)만 선택적으로 두껍게 형성하는 방법이 고려된다.
역방향 바이어스 접속 시에 항복 유기 전압에 도달하면 드레인 전압이 저하된다고 하는 스냅백 현상은 NMOS 트랜지스터에는 현저히 나타나지만, PMOS 트랜지스터에서는 발생하기 어려운 성질이 있다. 이것은, PMOS 트랜지스터에서는 홀이 소스로부터 드레인에 도달하기 어려워 기생 바이폴라 트랜지스터 동작이 일어나기 어렵기 때문이라고 생각된다. 즉, 제1 실시예의 반도체 장치의 특징인 드레인 저항의 부가에 의한 효과는 NMOS 트랜지스터의 쪽이 크다.
따라서, 입출력 보호 회로부에 형성되는 MOS 트랜지스터 중, NMOS 트랜지스터에만 드레인 저항을 부가하여 SOI 기판 상에 반도체 장치를 형성하더라도 좋다. 예를 들면, 입출력 보호 회로부의 NMOS 트랜지스터의 소스, 드레인 영역 상에 형성되는 실리사이드층만의 막 두께를 얇게 하거나, NMOS 트랜지스터의 소스, 드레인 영역 상에 실리사이드층을 형성하지 않는 등이 생각된다.
제2 실시예
원리
ESD 내성을 향상시키기 위해 입출력 보호 회로부에 실리사이드를 형성하지 않는 실리사이드 보호법을 이용하는 경우가 많다. 그러나, 실리사이드 보호법을 이용하여 형성한 트랜지스터를 입출력 버퍼로서 동작시키면, 소스와 드레인간의 저항치가 비교적 높기 때문에, 동작 속도가 느려진다고 하는 문제가 있다.
SOI 구조의 경우, SOI층(3)의 막 두께가 100㎚로 얇기 때문에, 소스, 드레인 영역의 형성 시에 행하는 이온 주입시에, 그 막 두께 방향의 전부가 비정질화되어 버리며, 그 후의 열처리에 의해 전부가 다결정화되어 버린다. 이 때문에, 드레인 저항치는 상승하고, 통상, 50 내지 1000Ω/□의 시트 저항치가 된다. 채널 길이 L = 0.3 내지 0.5 ㎛의 MOS 트랜지스터의 채널폭 W=1㎛ 당 단위 채널폭 저항치는 약 1,000 Ω이 되기 때문에, 드레인 영역의 외부 콘택트 부분으로부터 채널 영역(게이트 전극)까지의 게이트 콘택트 거리가 1 ㎛이고 1,000 Ω/□의 시트 저항의 경우에는, 드레인 저항치가 무시할 수 있는 정도로 낮은 경우에 비해, 동일 전압 동작시에서의 전류치는 약 1/2로 되고, 속도 성능은 1/2로 되어 버린다.
이상의 점을 고려하여, 실리사이드 보호를 이용하여 형성되는 SOI 구조의 반도체 장치에 있어서의 MOS 트랜지스터의 드레인 저항의 저감을 꾀한 것이 제2 실시예이다.
구성과 동작
제2 실시예의 반도체 장치는, 실리사이드층이 형성되지 않는 실리사이드 보호부 드레인 저항을 낮추기 위해, 실리사이드 보호부의 소스, 드레인 영역에의 불순물 주입량을 증가시키고 있다.
도 9 및 도 10은 본 발명의 제2 실시예인 반도체 장치의 구조를 나타낸 단면도이다. 도 9에 도시한 바와 같이, 내부 회로부(15A)에는 실리사이드 보호부를 형성하지 않고 NMOS 트랜지스터를 형성하고, 도 10에 도시한 바와 같이, 입출력 보호 회로부(15B)에는, 실리사이드 보호층(14)을 설치하여 NMOS 트랜지스터를 형성한다.
도 9에 있어서, 게이트 전극(5)의 측벽에 측벽(11)이 형성되고, 측벽(11)에 인접하여 실리사이드층(12)이 형성된다. 게이트 전극(5)[게이트 산화막(4)] 아래, 측벽(11) 아래 및 실리사이드층(12) 아래에 각각 p-형의 채널 영역(8), n-형의 드레인 영역(6B)[소스 영역(7B)] 및 n+형의 드레인 영역(6A)[소스 영역(7A)]이 형성된다.
도 10에 있어서, 게이트 전극(5)의 측벽에 측벽(11)이 형성되고, 게이트 전극(5) 및 측벽(11)을 덮음과 동시에 측벽(11)에 인접하여 실리사이드 보호층(14)이 형성되고, 실리사이드 보호층(14)에 인접하여 실리사이드층(13)이 형성된다. 게이트 전극(5)[게이트 산화막(4)] 아래, 측벽(11) 아래, 실리사이드 보호층(14)의 바로 아래 및 실리사이드층(12, 13) 아래에 각각 p-형의 채널 영역(8), n-형의 드레인 영역(6B)[소스 영역(7B)], n+형의 드레인 영역(6C)[소스 영역(7C)] 및 n+형의 드레인 영역(6A)[소스 영역(7A)]이 형성된다.
여기서, 입출력 보호 회로부(15B)의 드레인 영역(6C)[소스 영역(7C)]의 불순물 농도를 내부 회로부(15A)의 드레인 영역(6A)[소스 영역(7A)]의 불순물 농도보다도 높게 한다.
예를 들면, 내부 회로부(15A)의 드레인 영역(6A)[소스 영역(7A)]으로의 불순물 주입량을 1 내지 4×1015/㎝2로 한 경우, 입출력 보호 회로부(15B)의 드레인 영역(6C)[소스 영역(7C)]으로의 불순물 주입량을 5 내지 20×1015/㎝2로 설정한다.
SOI층(3)이 다결정화되어 있는 경우에는, 주입 불순물이 입계에 트랩되기 때문에, 단결정층에 불순물을 주입하는 경우보다도, 많은 불순물을 주입할 필요가 있다. 그러나, 1×1016/㎝2를 초과하는 불순물 농도로 드레인 영역(6A)[소스 영역(7A)]을 형성하면, 그 상부에 형성되는 실리사이드의 형성에 지장을 초래하여 극단적인 경우에는 실리사이드의 막이 박리될 위험성이 있기 때문에, 드레인 영역(6C)[소스 영역(7C)]을 1×1016/㎝2을 초과하는 불순물 농도로 형성하는 경우에도, 도 11에 도시한 바와 같이, 실리사이드층(13)이 상부에 형성되는 드레인 영역(6A)[소스 영역(7A)]의 불순물 농도는 1×1016/㎝2을 넘지 않도록, 드레인 영역(6C)[소스 영역(7C)]보다도 낮게 하는 것이 바람직하다.
제3 실시예
원리
PMOS 트랜지스터의 ESD 방전 능력이 낮고, NMOS 트랜지스터와 동등한 ESD 내성을 얻기 위해서는, 그 채널폭을 NMOS 트랜지스터의 채널폭보다도 크게 할 필요가 있다. 예를 들면, LDD 구조의 경우에, NMOS 트랜지스터의 2배의 채널폭이 필요해지기 때문에, 보다 큰 형성 면적이 요구되는 만큼, 불리하게 되어 있다. 제3 실시예에서는, SOI 기판 상에 형성되는 반도체 장치의 입출력 보호 회로에 이용되는 PMOS 트랜지스터의 ESD 내성을 향상시키면서 NMOS 트랜지스터와의 밸런스를 유지하는 것을 목적으로 하고 있다.
제1 형태
도 12는 제3 실시예의 제1 형태를 나타낸 평면도이다. 도 12에 도시한 바와 같이, NMOS 트랜지스터와 동일한 정도의 ESD 내성까지 PMOS 트랜지스터의 ESD 내성이 향상되도록, PMOS 트랜지스터의 채널 길이 LP를 NMOS 트랜지스터의 채널 길이 LN보다 짧게 하여, PMOS 트랜지스터의 방전 능력을 향상시킴(유지 전압, 항복 유기 전압을 내림)과 함께, 형성 면적의 축소화를 꾀할 수 있다. 또, 도 12에 있어서, 5P, 6P 및 7P는 PMOS 트랜지스터의 게이트, 드레인 영역 및 소스 영역이고, 5N, 6N 및 7N은 NMOS 트랜지스터의 게이트, 드레인 영역 및 소스 영역이다.
제2 형태
도 13 및 도 14는 제3 실시예의 제2 형태를 나타낸 단면도이다. 도 13은 내부 회로부(15A)에 형성되는 PMOS 트랜지스터를 나타내고, 도 14는 입출력 보호 회로부(15B)에 형성되는 PMOS 트랜지스터를 나타내고 있다.
도 13에 도시한 바와 같이, 내부 회로부(15A)에 있어서, 게이트 전극(5)의 측벽에 측벽(11)이 형성된다. 게이트 전극(5)[게이트 산화막(4)] 아래 및 측벽(11) 아래에 각각 n-형의 채널 영역(8), p-형의 드레인 영역(6B)[소스 영역(7B)]이 형성되고, 드레인 영역(6B)[소스 영역(7B)]에 인접하여 p+형의 드레인 영역(6A)[소스 영역(7A)]이 형성된다.
한편, 도 14에 도시한 바와 같이, 입출력 보호 회로부(15B)에 있어서, 게이트 전극(5)의 측벽에 측벽(11)이 형성된다. 게이트 전극(5)[게이트 산화막(4)] 아래에 n-형의 채널 영역(8)이 형성되고, 채널 영역(8)에 인접하여 p+형의 드레인 영역(6AB)[소스 영역(7AB)]이 형성된다. 즉, 측벽(11) 아래의 p형의 불순물 농도가 내부 회로부(15A)의 드레인 영역(6B)[소스 영역(7B)]보다도 높게 설정된다.
따라서, 드레인 영역(6AB)[소스 영역(7AB)]과 채널 영역(8)과의 PN 접합이 급격해지므로, 항복 유기 전압이 내려가 방전 능력이 향상된다.
제3 형태
도 15는 제3 실시예의 제3 형태를 나타낸 단면도이다. 도 15는 입출력 보호 회로부(15B)에 형성되는 PMOS 트랜지스터를 나타내고 있다.
도 15에 도시한 바와 같이, 입출력 보호 회로부(15B)에 있어서, 게이트 전극(5)의 측벽에 측벽(11)이 형성된다. 게이트 전극(5)[게이트 산화막(4)] 아래 및 측벽(11) 아래에 각각 n-형의 채널 영역(8), p형의 드레인 영역(6B)[소스 영역(7B)]이 형성되고, 드레인 영역(6B)[소스 영역(7B)]에 인접하여 p+형의 드레인 영역(6A)[소스 영역(7A)]이 형성된다. 또, 내부 회로부(15A)에 형성되는 PMOS 트랜지스터는 도 13과 마찬가지이다.
따라서, 입출력 보호 회로부(15B)의 PMOS 트랜지스터에 있어서의 드레인 영역(6B)[소스 영역(7B)]과 채널 영역(8)과의 PN 접합이, 내부 회로부(15A)의 PMOS 트랜지스터에 있어서의 내부 회로부(15A)의 드레인 영역(6B)[소스 영역(7B)]과 채널 영역(8)과의 PN 접합보다 급격해지므로, 항복 유기 전압이 내려가 방전 능력이 향상된다.
제4 형태
도 16은 제3 실시예의 제4 형태를 나타낸 단면도이다. 도 16은 입출력 보호 회로부(15B)에 형성되는 PMOS 트랜지스터를 나타내고 있다.
도 16에 도시한 바와 같이, 입출력 보호 회로부(15B)에 있어서, 게이트 전극(5)의 측벽에 측벽(11)이 형성된다. 게이트 전극(5)[게이트 산화막(4)] 아래에 n_형의 채널 영역(8)이 형성되고, 게이트 전극(5)의 일부로부터 측벽(11)의 일부의 아래 쪽으로 드레인 영역(6B')[소스 영역(7B')]이 형성되고, 드레인 영역(6B')[(소스 영역(7B')]에 인접하여 p+형의 드레인 영역(6A')[소스 영역(7A')]이 형성된다. 또, 내부 회로부(15A)에 형성되는 PMOS 트랜지스터는 도 13과 마찬가지이다. 드레인 영역(6A', 6B') 및 소스 영역(7A', 7B')의 형성은 경사 이온 주입에 의해 실현된다.
따라서, 입출력 보호 회로부(15B)의 PMOS 트랜지스터에 있어서의 채널 영역(8')의 채널 길이(실효 채널 길이)가 짧아지기 때문에, PMOS 트랜지스터의 방전 능력을 향상시킬 수 있다.
기타
다른 형태로서, 내부 회로부를 측벽(11)을 마스크로 하여 p+이온의 주입을 행하고 확산에 의해 경사 접합을 만들어, 입출력 보호 회로부를 도 14에 도시한 바와 같이 싱글 드레인 구조로 하거나, 도 15에 도시한 바와 같이 채널 영역(8)에 인접한 드레인 영역(6B)[소스 영역(7B)]의 불순물 농도를 높게 한 LDD 구조로 하거나, 도 16에 도시한 바와 같이 경사 이온 주입보다 실효 채널 길이를 짧게 하더라도, 상기한 제1 내지 제3 형태와 마찬가지로 입출력 보호 회로부의 PMOS 트랜지스터의 방전 능력을 향상시킬 수 있다.
제4 실시예
원리
SOI 기판에 형성되는 입출력 보호 회로에 있어서, NMOS 트랜지스터보다도 PMOS 트랜지스터의 ESD 내성(ESD 방전 능력)이 나쁘다고 하는 문제가 있었다. 제4 실시예는 ESD 내성이 뛰어난 NMOS 트랜지스터를 이용하여 SOI 기판용 입출력 보호 회로를 형성한 것이다.
제1 형태
도 17은 제4 실시예의 제1 형태인 입출력 보호 회로를 나타낸 회로도이다. 상기 도면에 도시한 바와 같이, 입출력 단자(N1)로부터 신호선(L1)을 통해 입력 전압 IN이 인가된다. 입력 버퍼인 인버터(G1)를 통해 내부 회로(도시하지 않음)에 전달된다.
제1 형태의 입출력 보호 회로는, NMOS 트랜지스터(Q11, Q12)로 구성되며, NMOS 트랜지스터(Q11)는 드레인이 전원에 접속되고, 게이트가 접지되며, 소스가 신호선(L1)에 접속된다. 한편, NMOS 트랜지스터(Q12)는 드레인이 신호선(L1)에 접속되며 게이트 및 소스가 접지된다. 즉, 항상 오프 상태의 NMOS 트랜지스터(Q11, Q12)를 전원측, 접지측에 접속한 역방향 바이어스 접속에 의해 입출력 보호 회로를 구성하고 있다.
SOI 구조에서는 통상의 벌크 기판에 형성되는 디바이스와 달리, 전원, 접지 사이에 다이오드가 존재하지 않는다. 이 때문에, 의도적으로 다이오드를 부가하는 것이 요구되지만, 여기에 방전 능력이 높은 NMOS 트랜지스터를 사용하면 ESD 내성이 뛰어난 입출력 보호 회로를, 트랜지스터의 게이트폭을 크게 하지 않고 집적도 좋게 형성할 수 있다.
제2 형태
전원, 접지 레벨이 각각 전원선(L11), 접지선(L12)을 통해 공통으로 접속되어 있는 구성에서는, 전원선(L11)과 접지선(L12)간에 다이오드 접속된 NMOS 트랜지스터를 설치하면, 입력과 전원선(L11)의 사이 및 입력과 접지선(L12)의 사이에 설치하는 입력 보호 트랜지스터는 NMOS 트랜지스터 혹은 PMOS 트랜지스터 중 어느 쪽의 경우라도 좋다.
예를 들면, 도 18에 도시한 제2 형태와 같이, 전원선(L11)과 신호선(L1)의 사이에 게이트가 전원선(L11)에 접속된 PMOS 트랜지스터(Q21)를 설치하고, 신호선(L1)과 접지선(L12)의 사이에 게이트가 접지선(L12)에 접속된 NMOS 트랜지스터(Q13)를 설치하더라도, 전원선(L11)과 접지선(L12)의 사이에 방전 능력이 높고, 게이트가 접지된 NMOS 트랜지스터(Q14)를 설치하면 좋다.
도 18에 도시한 바와 같이 구성하면, 입력 단자(N1)에 서지 전압이 인가되더라도, 신호선(L1), PMOS 트랜지스터(Q21), 전원선(L11), NMOS 트랜지스터(Q14) 및 접지선(L12)을 지나서 접지 레벨에 방전되거나, 신호선(L1), NMOS 트랜지스터(Q13), 접지선(L12), NMOS 트랜지스터(Q14) 및 전원선(L11)을 통해 전원에 방전되거나 할 수 있다.
이와 같이, 전원선(L11)과 접지선(L12)간에 다이오드 접속된 NMOS 트랜지스터(Q14)를 형성함으로써, SOI 기판 상에서도 ESD 내성이 뛰어난 입출력 보호 회로를 얻을 수 있다.
제3 형태
또한, 도 19 내지 도 21에 도시한 제3 형태와 마찬가지로, 전원과 접지선(L12)간에 다이오드 접속하여 NMOS 트랜지스터를 설치하면, 입력과 전원선(L11)의 사이 및 입력과 접지선(L12)의 사이 중의 한 쪽에만 입력 보호 트랜지스터를 설치하는 것만으로 족하다. 도 19 내지 도 21에서 도시한 구성에서는, 전원선(L11)과 접지선(L12)간에, 게이트가 접지된 NMOS 트랜지스터(Q14)를 설치하고 있다. 그리고, 도 19에 도시한 구성에서는 신호선(L1)과 접지선(L12)간에 게이트가 접지선(L12)에 접속된 NMOS 트랜지스터(Q13)만을 설치하고 있고, 도 20에서 도시한 구성에서는 신호(L1)과 전원선(L11)간에 게이트가 전원선(L11)에 접속된 PMOS 트랜지스터(Q21)만을 설치하고 있고, 도 21에서 도시한 구성에서, 신호선(L1)과 전원선(L11)간에 게이트가 접지선(L12)에 접속된 NMOS 트랜지스터(Q15)만을 설치하고 있다.
도 19에 도시한 바와 같이 구성하면, 입력 단자 N1에 서지 전압이 인가되더라도, 신호선(L1), NMOS 트랜지스터(Q13), 접지선(L12), NMOS 트랜지스터(Q14) 및 전원선(L11)을 지나서 전원에 방전될 수 있다.
또한, 도 20에 도시한 바와 같이 구성하면, 입력 단자(N1)에 서지 전압이 인가되더라도, 신호선(L1), PMOS 트랜지스터(Q21), 전원선(L11), NMOS 트랜지스터(Q14) 및 접지선(L12)을 지나서 접지 레벨에 방전될 수 있다.
또한, 도 21에 도시한 바와 같이 구성하면, 입력 단자(N1)에 서지 전압이 인가되더라도, 신호선(L1), NMOS 트랜지스터(Q15), 전원선(L11), NMOS 트랜지스터(Q14) 및 접지선(L12)을 지나서 접지 레벨에 방전될 수 있다.
이와 같이, 입력과 전원선(L11)의 사이 및 입력과 접지선(L12)의 사이 중의 한 쪽에만 입력 보호 트랜지스터가 설치되는 구성이어도, 최종적으로 NMOS 트랜지스터(Q14)를 통해 서지 전압을 방전시킬 수 있기 때문에, 충분히 높은 ESD 내성을 얻을 수 있다.
제4 형태
또한, 도 22에서 도시한 제4 형태와 같이, 전원선(L11)과 접지선(L12)간에 캐패시터를 의도적으로 부가하더라도 좋다. 캐패시터로서 MOS 트랜지스터의 게이트 용량을 이용하더라도 좋다.
도 22에 도시한 구성에서는, 전원선(L11)과 접지선(L12)간에, 게이트가 접지선(L12)에 접속된 NMOS 트랜지스터(Q14)를 설치하고, 신호선(L1)과 접지선(L12)간에 게이트가 접지선(L12)에 접속된 NMOS 트랜지스터(Q16)를 설치함과 함께, 전원선(L11)과 접지선(L12)간에 캐패시터(C1)를 설치하고 있다.
이와 같이 구성하면, 전원선(L11) 혹은 접지선(L12)에 전달된 서지 전압을 캐패시터(C1)에 충전시킴으로써, 서지 전압을 분산시킬 수 있다.
또, 제4 실시예에서는, 입력과 입력 보호 트랜지스터간에 저항(돌입 저항), 방전 소자와 내부 회로간의 내부 저항을 설치하는 구성 등을 생략하였지만, ESD 내성의 향상을 위해 상기 저항을 설치하더라도 좋다.
제1 실시예 내지 제3 실시예와의 관련
제4 실시예에서 이용한 NMOS 트랜지스터(Q11 내지 Q16)로서, 제1 실시예 및 제2 실시예에서 이용한 구조의 SOI 구조의 NMOS 트랜지스터를 이용하더라도 좋다. 단, 제1 실시예의 구조인 NMOS 트랜지스터를 이용하는 경우에는 1개의 NMOS 트랜지스터를 형성하는 부분을 복수의 병렬 접속의 NMOS 트랜지스터로 치환하여 구성할 필요가 있다.
또한, 제4 실시예에서 이용한 PMOS 트랜지스터(Q21, Q22)로서, 제1 실시예 내지 제3 실시예에서 이용한 구조의 SOI 구조의 PMOS 트랜지스터를 이용하더라도 좋다. 단, 제1 실시예의 구조의 PMOS 트랜지스터를 이용하는 경우에는 1개의 PMOS 트랜지스터를 형성하는 부분을 복수의 병렬 접속의 NMOS 트랜지스터로 치환하여 구성할 필요가 있다.
제1 발명에 따른 반도체 장치는, 역방향 바이어스 접속되는 복수의 제2 MOS 트랜지스터에 의한 ESD 내성이, 순방향 바이어스 접속되는 적어도 1개의 제1 MOS 트랜지스터에 의한 ESD 내성과 동일한 정도 이상 얻어지도록 , 복수의 제2 MOS 트랜지스터 각각의 드레인 저항의 저항치를 설정하고 있기 때문에, MOS 트랜지스터의 순방향 바이어스 접속 및 역방향 바이어스 접속 중 어느 한 쪽에 있어서도 뛰어난 ESD 내성을 갖는 입출력 보호 회로를 얻을 수 있다.
제2 발명에 따른 반도체 장치에 있어서, 입출력 보호용 MOS 트랜지스터의 상부에 실리사이드층이 형성되지 않는 제1 영역의 불순물 농도를, 내부 회로용 MOS 트랜지스터의 상부에 실리사이드층이 형성되는 제3 영역의 불순물 농도보다도 높게 하고 있다.
따라서, 제1 영역의 저항치를 저하시킴으로써, 드라이브 능력이 높은 입출력 보호 회로용 트랜지스터를 얻을 수 있다.
제3 발명에 따른 반도체 장치는, 입출력 보호용 PMOS 트랜지스터의 집적도를 손상시키지 않고 ESD 내성이 향상되도록 채널 영역에 관한 특성을 설정하고 있기 때문에, 일반적으로 NMOS 트랜지스터보다도 뒤떨어져 있다. PMOS 트랜지스터의 ESD 특성을 향상시켜, 입출력 보호용 PMOS 트랜지스터와 입출력 보호용 NMOS 트랜지스터간의 ESD 내성의 차를 좁힐 수 있다. 그 결과, PMOS 트랜지스터를 이용하더라도 ESD 내성이 열화되지 않는 입출력 보호 회로를 얻을 수 있다.
제4 발명에 따른 반도체 장치에 있어서의 입출력 보호 회로부는, 외부 단자에 대해 NMOS 트랜지스터만을 접속하여 구성하고 있다. NMOS 트랜지스터는 PMOS 트랜지스터에 비해 ESD 내성에 뛰어나기 때문에, ESD 내성이 뛰어난 입출력 보호 회로를 얻을 수 있다.
제5 발명에 따른 반도체 장치에 있어서의 입출력 보호 회로부는, 전원선과 접지선간에 다이오드 접속되도록 설치한 NMOS 트랜지스터와 전원선과 접지선 중의 적어도 한 쪽의 선과 외부 단자간에 설치된 입출력 보호용 MOS 트랜지스터를 구비하고 있다.
따라서, 외부 단자에 서지 전압이 인가되면, 외부 단자, 입출력 보호용 MOS트랜지스터, 전원선 및 접지선 중 입출력 보호용 MOS 트랜지스터가 접속된 한 쪽의 선, NMOS 트랜지스터 및 전원선 및 접지선 중 다른 쪽의 선과 같은 경로로 방전 전류가 흐른다. 그 결과, 반드시 ESD 내성이 뛰어난 NMOS 트랜지스터를 통해 서지 전압이 방전되기 때문에, SOI 기판 상에서도 ESD 특성이 뛰어난 입출력 보호 회로를 얻을 수 있다.

Claims (5)

  1. SOI 기판 상에 형성되고, 외부 단자에 대해 순방향 바이어스 접속된 적어도 1개의 제1 MOS 트랜지스터와, 상기 외부 단자에 대해 각각이 병렬로 역방향 바이어스 접속된 복수의 제2 MOS 트랜지스터를 포함하는 입출력 보호 회로부를 갖는 반도체 장치에 있어서,
    상기 복수의 제2 MOS 트랜지스터에 의한 ESD(정전기 방전) 내성이 상기 적어도 1개의 제1 MOS 트랜지스터에 의한 ESD 내성과 동일한 정도 이상 얻어지도록, 상기 복수의 제2 MOS 트랜지스터 각각의 드레인 저항의 저항치를 설정한 것을 특징으로 하는 반도체 장치.
  2. SOI 기판 상에 형성되고, 외부 단자에 대해 입출력 보호용 MOS 트랜지스터를 접속하여 구성되는 입출력 보호 회로부와 내부 회로용 MOS 트랜지스터를 이용하여 구성되며, 내부에서 소정의 신호 처리를 행하는 내부 회로부를 갖는 반도체 장치에 있어서,
    상기 입출력 보호용 MOS 트랜지스터의 드레인 영역은 상부에 실리사이드층이 형성되지 않은 제1 영역과 상부에 실리사이드층이 형성되는 제2 영역을 가지고,
    상기 내부 회로용 MOS 트랜지스터의 드레인 영역은 상부에 실리사이드층이 형성되는 제3 영역을 가지며,
    상기 제1 영역의 불순물 농도를 상기 제3 영역의 불순물 농도보다도 높게 한 것을 특징으로 하는 반도체 장치.
  3. SOI 기판 상에 형성되고, 외부 단자에 대해 입출력 보호용 PMOS 트랜지스터를 접속하여 구성되는 입출력 보호 회로부를 갖는 반도체 장치에 있어서,
    상기 입출력 보호용 PMOS 트랜지스터의 ESD 내성이 향상되도록 채널 영역에 관한 특성을 집적도를 손상시키지 않고 설정한 것을 특징으로 하는 반도체 장치.
  4. SOI 기판 상에 형성되고, 외부 단자에 대응한 입출력 보호 회로부를 갖는 반도체 장치에 있어서,
    상기 입출력 보호 회로부는 상기 외부 단자에 대해 NMOS 트랜지스터만을 접속하여 구성한 것을 특징으로 하는 반도체 장치.
  5. SOI 기판 상에 형성되고, 외부 단자에 대응한 입출력 보호 회로부를 갖는 반도체 장치에 있어서,
    전원에 공통으로 접속되는 전원선, 및
    접지 레벨에 공통으로 접속되는 접지선
    을 구비하며,
    상기 입출력 보호 회로부는
    상기 전원선과 상기 접지선간에 다이오드 접속되도록 설치된 NMOS 트랜지스터, 및
    상기 전원선과 상기 접지선 중 적어도 한쪽의 선과 상기 외부 단자간에 설치된 입출력 보호용 MOS 트랜지스터
    를 구비하는 반도체 장치.
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