JP2008277846A - 半導体装置 - Google Patents

Abstract

【課題】ＥＳＤ耐性の向上を図ったＳＯＩ構造の半導体装置を得る。
【解決手段】ＳＯＩ構造の半導体装置の入出力保護回路において、外部端子に対し、各々が並列に逆方向バイアス接続される複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗の単位チャネル幅抵抗値を、順方向バイアス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐圧が得られるように設定する。
【選択図】図７

Description

この発明は、ＳＯＩ基板上にＭＯＳトランジスタを形成した半導体装置に関し、特にその入出力保護機能に関する。

絶縁性基板上にシリコン薄膜を形成したＳＯＩ（silicon(semiconductor)-on-insulator）基板上に形成されるＭＯＳトランジスタ（単に「ＳＯＩデバイス」と略する場合あり）は、そのソース，ドレイン領域が絶縁性基板に達するため、ソース，ドレイン領域それぞれの接合容量は低減されることにより、高速・低消費電力動作が可能である。

すなわち、通常のバルクシリコン基板上に形成されるＭＯＳトランジスタ（単に、「基板デバイス」と略する場合あり）は、低電圧になるとドレイン、ソース領域それぞれの接合容量が増大してその性能（特に、動作速度）が極端に低下するのに対し、ＳＯＩデバイスはドレイン，ソース領域それぞれの接合容量成分が少ないため、性能劣化はほとんどなく高速・低消費電力動作が可能となる。

このように、ＳＯＩデバイスは高速・低消費電力動作が可能となるため、携帯機器用デバイスとしての利用の期待が高まっている。

しかしながら、ＳＯＩデバイスは低電圧動作用のデバイスとして期待されている反面、入出力保護回路におけるＥＳＤ（ＥlectroＳtaticＤischarge;静電放電）耐性に劣るという欠点を有している。サージ電圧は入力端子は勿論、出力端子から印加される場合も考えられるため入出力保護回路と呼ばれる。

図２３はＳＯＩ構造を示す断面図である。同図に示すように、半導体基板１上に埋め込み酸化膜２が形成され、埋め込み酸化膜２上にＳＯＩ層３が形成される。このように、半導体基板１、埋め込み酸化膜２及びＳＯＩ層３からなる構成はＳＯＩ基板といわれている。そして、ＳＯＩ層３上にゲート酸化膜４が選択的に形成され、ゲート酸化膜４上にゲート電極５が形成される。ゲート酸化膜４下のＳＯＩ層３がチャネル領域８となり、チャネル領域８に隣接したＳＯＩ層３内の領域がドレイン領域６及びソース領域７となる。

このようなＳＯＩ構造は、熱伝導率の悪い（シリコンの約１／１０）埋め込み酸化膜２が存在するため、サージ電圧印加時に発生する熱が蓄積し、熱暴走（thermal runaway or 2nd breakdown）により、ＳＯＩ基板上に形成される半導体素子の永久的な破壊が起こりやすい。

図２４は熱暴走の経緯を示すグラフである。図２４のグラフは図２５のようにソース及びゲートが接地されたＮＭＯＳトランジスタＱ１のドレインに入力電圧（サージ電圧ＳＶ）が印加された場合等の逆方向バイアス接続時の熱暴走の経緯を示しており、図２４で示す熱暴走のプロセスは部分プロセスＰ１〜Ｐ５からなる。

図２５で示したＮＭＯＳトランジスタＱ１のドレインに通常時を大きく上回るサージ電圧ＳＶが印加されると、そのドレイン電圧は急激に上昇して（Ｐ１）降伏誘起電圧に達するとＮＭＯＳトランジスタＱ１はアバランシェ降伏して電流を流しはじめるため一時的に保持電圧まで低下する（Ｐ２）。その後、再び上昇を開始し（Ｐ３）、熱破壊電圧に達するとＮＭＯＳトランジスタＱ１の一部が溶融状態となり、急激にソース，ドレイン間の抵抗値が低下するため電圧が急に低下する（Ｐ４）。その結果、ソース，ドレイン間の抵抗値が急低下したＮＭＯＳトランジスタＱ１に集中的に電流が流れるという正帰還が働き（Ｐ５）、ＮＭＯＳトランジスタＱ１は完全に破壊されてしまう。例えば、図２６に示すように、熱破壊によってゲート電極５に大きな欠陥部分１０が生じ、トランジスタ動作が不可能となる。

通常、ＳＯＩ基板上の入出力保護回路としてＮＭＯＳトランジスタを逆方向バイアスで設ける場合、図２７に示すように、入力（電圧）ＩＮと接地レベルとの間にチャネル幅ＷのＮＭＯＳトランジスタが並列に接続されるようにする。図２７の例では、図２８に示すように、ゲートが接地された６つのＮＭＯＳトランジスタＴ１〜Ｔ６が入力ＩＮと接地レベルとの間に並列に設けられることになる。なお、ＮＭＯＳトランジスタＴ１はゲート電極５１、ドレイン領域６１及びソース領域７１により構成され、ＮＭＯＳトランジスタＴ２はゲート電極５２、ドレイン領域６１及びソース領域７２より構成され、ＮＭＯＳトランジスタＴ３はゲート電極５３、ドレイン領域６２及びソース領域７２より構成され、ＮＭＯＳトランジスタＴ４はゲート電極５４、ドレイン領域６２及びソース領域７３より構成され、ＮＭＯＳトランジスタＴ５はゲート電極５５、ドレイン領域６３及びソース領域７３より構成され、ＮＭＯＳトランジスタＴ６はゲート電極５６、ドレイン領域６３及びソース領域７４より構成される。なお、サージ電圧としての入力電圧ＩＮは、外部入力端子あるいは外部出力端子より入力される。

このように、ＳＯＩ基板上の入出力保護回路として６個のＮＭＯＳトランジスタＴ１〜Ｔ６を入力ＩＮ，接地レベル間に並列に設けることにより、入力ＩＮ，接地レベル間を電流が流れる場合、６つのＮＭＯＳトランジスタＴ１〜Ｔ６に分割して電流が流れるようにしている。

しかしながら、ＮＭＯＳトランジスタＴ１〜Ｔ６のうち、一のトランジスタがアバランシェ降伏後に熱破壊電圧に到達すると、そのトランジスタのソース，ドレイン間の抵抗値が急激に減少することにより、図２４の部分プロセスＰ５に示すように、熱破壊電圧に到達したトランジスタに集中して電流が流れてしまうため、当該トランジスタが破壊するのを抑制することはできない。

このように、従来のＳＯＩ構造のＮＭＯＳトランジスタによる入出力保護回路ではサージ耐性を向上すべく図２７に示すように複数の並列接続ＮＭＯＳトランジスタによる入出力保護回路を構成しても、期待したＥＳＤ耐性の向上は図れないという問題点があった。

この発明は上記問題点を解決するためになされたもので、ＥＳＤ耐性の向上を図ったＳＯＩ構造の半導体装置を得ることを目的とする。

この発明に係る請求項１記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に対応した入出力保護回路部を有しており、電源に共通に接続される電源線と、接地レベルに共通に接続される接地線とを備え、前記入出力保護回路部は、前記電源線と前記接地線との間にダイオード接続されるように設けられた第１のＮＭＯＳトランジスタと、前記電源線と前記接地線とのうち少なくとも一方の線と前記外部端子との間に設けられた第２のＮＭＯＳトランジスタとを備え、前記半導体装置は、前記外部端子に接続される内部回路部をさらに備え、前記内部回路部は、第３のＮＭＯＳトランジスタを含み、前記第３のＮＭＯＳトランジスタは、前記第１及び第２のＮＭＯＳトランジスタのドレイン抵抗よりも小さい抵抗値のドレイン抵抗を有する。

また、請求項２記載の半導体装置は、前記入出力保護回路部の前記電源線，前記接地線間にキャパシタをさらに設けている。

また、請求項３記載の半導体装置において、前記入出力保護回路部はＮＭＯＳトランジスタのみを接続して構成される。

また、請求項４記載の半導体装置において、前記第１及び第２のＮＭＯＳトランジスタのドレイン領域上それぞれに第１のシリサイド層が設けられ、前記第３のＮＭＯＳトランジスタのドレイン領域上に第２のシリサイド層が設けられ、前記第１のシリサイド層の膜厚は第２のシリサイド層の膜厚よりも薄い。

また、請求項５記載の半導体装置において、前記第１及び第２のトランジスタのドレイン領域はそれぞれ上部にシリサイド層が形成されない領域を有し、第３のＮＭＯＳトランジスタのドレイン領域は上部にシリサイド層が形成される領域を有する。

また、請求項６記載の半導体装置において、前記第１及び第２のトランジスタのドレイン領域はそれぞれ上部にシリサイド層が形成されない第１の領域と上部にシリサイド層が形成される第２の領域とを有し、第３のＮＭＯＳトランジスタのドレイン領域は上部にシリサイド層が形成される第３の領域を有する。

また、請求項７記載の半導体装置において、前記第１及び第２のＮＭＯＳトランジスタそれぞれのドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵抗が３０Ω以上に設定される。

この発明における請求項１記載の半導体装置における入出力保護回路部は、電源線，接地線間にダイオード接続されるように設けた第１のＮＭＯＳトランジスタと電源線と接地線とのうち少なくとも一方の線と外部端子との間に設けられた第２のＮＭＯＳトランジスタとを備えている。

したがって、外部端子にサージ電圧が印加すると、外部端子、第２のＮＭＯＳトランジスタ、電源線及び接地線のうち第２のＮＭＯＳトランジスタが接続された一方の線、第１のＮＭＯＳトランジスタ並びに電源線及び接地線のうち他方の線という経路で放電電流が流れる。その結果、ＥＳＤ耐性の優れた第１及び第２のＮＭＯＳトランジスタを介してサージ電圧が放電されるため、ＳＯＩ基板上においてもＥＳＤ特性の優れた入出力保護回路を得ることができる。

さらに、請求項１記載の本願発明は、内部回路部を構成する第３のＮＭＯＳトランジスタは、入出力保護回路部を構成する第１及び第２のＮＭＯＳトランジスタのドレイン抵抗よりも小さい抵抗値のドレイン抵抗を有するという特徴を有している。

したがって、請求項１記載の本願発明は上記特徴を有することにより、内部回路部のドライブ能力を必要以上に低下させることなく、第１及び第２のＮＭＯＳトランジスタを有する入出力保護回路のＥＳＤ耐性を高めることができるという効果を奏する。

請求項２記載の半導体装置は、入出力保護回路部の電源，接地レベル間にキャパシタをさらに設けため、サージ電圧を当該キャパシタに充電させることにより分散させることができる。

＜＜実施の形態１＞＞
＜発明の原理＞
図１は図２５に示すように逆方向バイアスで、外部端子より得られる入力ＩＮに対して逆方向バイアス接続されたＮＭＯＳトランジスタのＨＢＭ（ＨumanＢodyＭodel；人体モデル）耐性の特性を示すグラフである。図１のグラフはチャネル幅Ｗ＝４００（μｍ）、チャネル長Ｌ＝０．６（μｍ）のＮＭＯＳトランジスタにおけるチャネル幅１μｍ当たりのドレイン抵抗値（以下、「単位チャネル幅抵抗値」と略す）に対するＨＢＭサージ耐圧をプロットしたグラフを示している。

なお、ここでいうチャネル幅Ｗとは、入力ＩＮ，接地レベル間に逆方向バイアス接続で複数のＮＭＯＳトランジスタが並列に設けられた場合の各ＮＭＯＳトランジスタの合計値を意味する。例えば、図２７及び図２８で示したように、６個のＮＭＯＳトランジスタＴ１〜Ｔ６を用いた場合は、各ＮＭＯＳトランジスタＴ１〜Ｔ６それぞれのゲート幅は４００／６（μｍ）となる。

図１に示すように、逆方向バイアス接続時には、ドレイン抵抗の単位チャネル幅抵抗値が約１０〜５０（Ω）の範囲において、単位チャネル幅抵抗値に比例して高いＨＢＭサージ耐圧を得ることができる。そして、単位チャネル幅抵抗値が５０Ω以上の場合はＨＢＭサージ耐圧は３．０ＫＶ程度で安定する。

図２は、図３に示すように順方向バイアス接続で外部端子より得られる入力ＩＮに対して接続されたＮＭＯＳトランジスタＱ２のＨＢＭ耐性を示すグラフである。図２のグラフは、図１同様、チャネル幅Ｗ＝４００（μｍ）、チャネル長Ｌ＝０．６（μｍ）のＮＭＯＳトランジスタにおけるドレイン抵抗の単位チャネル幅抵抗値に対するＨＢＭサージ耐圧をプロットしたグラフを示している。

図２に示すように、順方向バイアス接続時には、ドレイン抵抗の単位チャネル幅抵抗値に関係なくＨＢＭサージ耐性は１．５ＫＶ程度で安定する。

以下、逆方向バイアス接続時に単位チャネル幅抵抗値によってＨＢＭサージ耐圧が変化し、順方向バイアス接続時には単位チャネル幅抵抗値に関係なくＨＢＭサージ耐圧は安定する理由について考察する。

逆方向バイアス接続時には図２４に示すプロセスを経てＮＭＯＳトランジスタが破壊されるわけであるが、降伏誘起電圧よりも熱破壊電圧が低いため、一度ＮＭＯＳトランジスタのドレイン電圧が降伏誘起電圧に達してアバランシェ降伏に至って低下するも、さらなるサージ電圧ＳＶによって容易に熱破壊電圧に達してしまい、前述したように熱暴走による素子破壊が行われてしまう。

すなわち、図２７及び図２８で示すように複数のＮＭＯＳトランジスタを並列に接続しても、そのうち一部のトランジスタがアバランシェ降伏すると降伏したトランジスタの抵抗値が低下するため、その瞬間にアバランシェ降伏しなかった他のトランジスタのドレイン電圧も低下して上記他のＮＭＯＳトランジスタはアバランシェ降伏に至らない。その結果、アバランシェ降伏した一部のトランジスタのみに電流が集中して流れるため、熱上昇して降伏誘起電圧より低い熱破壊電圧で容易に熱破壊されてしまう。

一方、ドレイン抵抗を高く設定して複数のＮＭＯＳトランジスタを並列に接続した場合、そのうち一部のトランジスタがアバランシェ降伏してもドレイン抵抗が高いため、降伏したＮＭＯＳトランジスタのソース，ドレイン間の抵抗値はさほど低下しない。したがって、アバランシェ降伏した一部のトランジスタのみに電流が集中して流れることはなく、熱上昇の度合いは低く降伏誘起電圧より高い熱破壊電圧に達するまで熱破壊されなくなる。

加えて、熱破壊電圧が降伏誘起電圧より高くなるため、熱破壊現象が生じる前にすべてのトランジスタがアバランシェ降伏することになり、複数のトランジスタに均等に電流が流れ、その分、ＥＳＤ耐性が向上する。

すなわち、入力ＩＮ，接地レベル間に逆方向バイアス接続で並列に設けられる複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗を比較的高く設定してアバランシェ降伏したトランジスタに電流が集中して流れるのを回避することにより、図４の実線に示すように、熱破壊電圧を降伏誘起電圧より高くすることができ、その結果、ＥＳＤ耐性を向上させることができる。なお、図４の破線はドレイン抵抗が比較的低い場合を示している。

以上の理由により、逆方向バイアス接続時にドレイン抵抗の単位チャネル幅抵抗値を大きく設定することによってＨＢＭ耐性の向上が可能なことがわかる。図１のグラフからは、ドレイン抵抗の単位チャネル幅抵抗値を５０Ω以上にすれば３．０ＫＶの飽和値を得ることができる。すなわち、単位チャネル幅抵抗値を５０Ω以上にすれば並列接続された複数のＮＭＯＳトランジスタに均一な放電を起こすことができるため、すべてのＮＭＯＳトランジスタに放電能力をフルに発揮させることができる。

図５は、図３で示す順方向バイアス接続時の放電特性を示すグラフである。図５に示すように、順方向バイアス接続時は降伏誘起電圧に達するとドレイン電圧が低下するというスナップバック現象は生じない。したがって、図６に示すように、入力ＩＮと接地レベルとの間に並列に設けられた複数のＮＭＯＳトランジスタＴ１１〜Ｔ１６は、サージ電圧ＳＶの印加とともにほぼ均一にアバランシェ降伏を起こし、さらなるサージ電圧ＳＶの印加により熱破壊電圧に達すると逆方向バイアス接続時と同様に熱暴走状態となる。

したがって、順方向バイアス接続時にはＮＭＯＳトランジスタのドレイン抵抗の単位チャネル幅抵抗値を変化させてもＨＢＭサージ耐圧は変わらない。これは、単位チャネル幅抵抗値に関係なく熱破壊電圧が降伏誘起電圧より高いため、図６で示すように複数のＮＭＯＳトランジスタを並列に接続すると、そのうち一部のトランジスタがアバランシェ降伏しても、ドレイン電圧の上昇にともない降伏しなかった他のトランジスタも速やかにアバランシェ降伏する。その結果、すべてのトランジスタがアバランシェ降伏することにより、すべてのトランジスタに均一に電流が流れるため、降伏誘起電圧より高い熱破壊電圧で熱破壊される。

このように、順方向バイアス接続時は、逆方向バイアス接続時のようにアバランシェ降伏した一部のトランジスタに集中して電流が流れるという現象が元々起こらないため、図２に示すように単位チャネル幅抵抗値に関係なくＨＢＭサージ耐圧は一定となる。

通常、入出力保護特性は順方向及び逆方向バイアス接続時の双方の場合におけるＥＳＤ耐性が要求される。このため、逆方向バイアス接続のＥＳＤ耐性が順方向バイアス接続のＥＳＤ耐性と同程度になるように上昇させて、ＳＯＩ構造の半導体装置を構成したのが実施の形態１である。

＜構成と動作＞
図７はこの発明の実施の形態１である入出力保護回路の逆方向バイアス接続に用いられるＮＭＯＳトランジスタの平面構造を模式的に示した説明図である。同図に示すように、ＮＭＯＳトランジスタのドレイン領域６及びソース領域７上を抵抗Ｒ１〜Ｒ５及びＲ６〜Ｒ１０で表している。ドレイン領域６及びソース領域７はそれぞれコンタクト２１及び２２を介して外部配線と接続することができる。なお、ドレイン領域６上のドレイン抵抗値を所定の値に設定するだけでもよい。

例えば、総チャネル幅Ｗ＝４００（μｍ）、チャネル長Ｌ＝０．６（μｍ）であり、図２７及び図２８で示したように、ゲートが接地された複数のＮＭＯＳトランジスタが入力，接地レベル間に並列に設けられており、図１で示す放電特性を示すＮＭＯＳトランジスタの場合、ドレイン抵抗の単位チャネル幅抵抗値は３０Ω程度の抵抗値に設定される。

単位チャネル幅抵抗値が３０Ωの抵抗Ｒ１〜Ｒ１０をシリサイドプロセスを用いて製造する場合、２Ω／□のシート抵抗（例えば、膜厚が５００Åのチタンシリサイド）では、ドレイン領域のコンタクト部からゲート電極（チャネル領域）までの距離（ゲート・コンタクト距離）が１５μｍ必要とされ、１０Ω／□のシート抵抗（例えば、膜厚が４００Åのコバルトシリサイド、膜厚が２００Åのチタンシリサイド）では、ゲート・コンタクト距離が３μｍ必要とされる。

ここで、ドレイン抵抗の単位チャネル幅抵抗値として３０Ωを設定したのは、順方向バイアス設定時と同程度のＨＢＭサージ耐圧（１．５ＫＶ程度）が期待できるからである（図１，図２参照）。勿論、３０Ωを超えて単位チャネル幅抵抗値を設定すれば、逆方向バイアス接続時は順方向バイアス接続時よりＨＢＭサージ耐圧が大きくなるが、順方向及び逆方向バイアス接続時の双方の場合におけるＥＳＤ耐性が要求されるため、順方向バイアス接続時以上のＨＢＭサージ耐圧を逆方向バイアス接続時に設定しても実質的な入出力保護特性の向上にはつながらない。

加えて、ドレイン抵抗が大きくなると、ＮＭＯＳトランジスタのドライブ能力が低下し、動作速度を損ねてしまうため、必要以上にレイン抵抗を大きくするのは実用的ではない。

以上の制約から、実施の形態１の半導体装置は、逆方向バイアス接続時において、順方向バイアス接続時と同等なＨＢＭサージ耐圧が得られるドレイン抵抗を設定することにより、動作性能の低下を最小限に抑えて入力保護特性を最大限に向上させるという効果を奏する。

なお、一部にシリサイドを形成しないシリサイドプロテクション工程を用いる場合においても、単位チャネル幅抵抗値が３０Ω程度のドレイン抵抗を設けるようにすれば、同様の効果を奏する。

ＳＯＩ基板上に製造される半導体装置において、外部端子から得られる信号に基づき信号処理を行う内部回路部では、動作性能の点からドレイン抵抗が低い事が望ましく入出力保護回路部では上述したようにドレイン抵抗が比較的高い方が望ましい。そこで、ソース，ドレイン領域上にシリサイドを設けてＮＭＯＳトランジスタを形成する場合、図８に示すように、内部回路部１５Ａではシリサイド層１２の膜厚を比較的厚くして形成してドレイン抵抗を低く抑え、入出力保護回路部１５Ｂではシリサイド層１３の膜厚を比較的薄く形成してドレイン抵抗を所望のＨＢＭサージ耐圧が得られる程度の膜厚に設定することが望ましい。

なお、図８において、ゲート電極５の側壁にサイドウォール１１が形成され、サイドウォール１１に隣接してシリサイド層１２（１３）が形成される。ゲート電極５（ゲート酸化膜４）下、サイドウォール１１下及びシリサイド層１２（１３）下にそれぞれｐ^-型のチャネル領域８、ｎ^-型のドレイン領域６Ｂ（ソース領域７Ｂ）及びｎ⁺型のドレイン領域６Ａ（ソース領域７Ａ）が形成される。

図８のように、内部回路部１５Ａと入出力保護回路部１５Ｂとでシリサイド層１２とシリサイド層１３の膜厚を変えて形成する第１の方法として例えば次のような方法がある。内部回路部１５Ａのドレイン領域６Ａ（ソース領域７Ａ）の不純物濃度よりも入出力保護回路部１５Ｂのドレイン領域６Ａ（ソース領域７Ａ）の不純物濃度を高くなるように形成し、その後、内部回路部１５Ａ及び入出力保護回路部１５Ｂのドレイン領域６Ａ（ソース領域７Ａ）上に同時にシリサイド層を形成すれば、内部回路部１５Ａに形成されるシリサイド層１２の膜厚よりもシリサイド層１３の膜厚を薄く形成することができる。

なぜならば、高濃度に不純物が導入されたドレイン（ソース）領域上にセルフアライドシリサイドプロセスでシリサイド層を形成する場合、その形成速度は遅くなるため、製造条件を適当に設定することにより、より薄い膜厚のシリサイド層を形成が可能となるからである。

また、内部回路部１５Ａと入出力保護回路部１５Ｂとでシリサイド層１２とシリサイド層１３の膜厚を変えて形成する第２の方法として、全面に比較的薄い膜厚でシリサイド層を形成した後、内部回路部１５Ａ上のみ開口部を有するパターニングレジストを用いたシリサイド形成処理を行い、内部回路部１５Ａのシリサイド層１２のみ選択的に厚く形成する方法が考えられる。

逆方向バイアス接続時に降伏誘起電圧に達するとドレイン電圧が低下するというスナップバック現象はＮＭＯＳトランジスタには顕著に現れるが、ＰＭＯＳトランジスタでは発生しにくい性質がある。これは、ＰＭＯＳトランジスタではホールがソースからドレインに到達しにくく寄生バイポーラトランジスタ動作が起こりにくいためであると考えられる。すなわち、実施の形態１の半導体装置の特徴であるドレイン抵抗の付加による効果はＮＭＯＳトランジスタの方が大きい。

したがって、入出力保護回路部に形成されるＭＯＳトランジスタのうち、ＮＭＯＳトランジスタのみにドレイン抵抗の付加を行なってＳＯＩ基板上に半導体装置を形成してもよい。例えば、入出力保護回路部のＮＭＯＳトランジスタのソース，ドレイン領域上に形成されるシリサイド層のみの膜厚を薄くしたり、ＮＭＯＳトランジスタのソース，ドレイン領域上にシリサイド層を形成しない等が考えられる。

＜＜実施の形態２＞＞
＜原理＞
ＥＳＤ耐性を向上させるために、入出力保護回路部にシリサイドを形成しないシリサイドプロテクション法を用いることが多い。しかしながら、シリサイドプロテクション法を用いて形成したトランジスタを入出力バッファとして動作させると、ソース、ドレイン間の抵抗値が比較的高いため、動作速度を遅くしてしまうという問題がある。

ＳＯＩ構造の場合、ＳＯＩ層３の膜厚が１００ｎｍと薄いため、ソース，ドレイン領域の形成時に行うイオン注入の際、その膜厚方向の全てがアモルファス化してしまい、その後の熱処理により全てが多結晶化してしまう。このため、ドレイン抵抗値は上昇し、通常、５０〜１０００Ω／□のシート抵抗値となる。チャネル長Ｌ＝０．３〜０．５μｍのＭＯＳトランジスタのチャネル幅Ｗ＝１μｍ当たりの単位チャネル幅抵抗値は約１０００Ωとなるため、ドレイン領域の外部コンタクト部分からチャネル領域（ゲート電極）までのゲート・コンタクト距離が１μｍで１０００Ω／□のシート抵抗の場合は、ドレイン抵抗値が無視できる程度に低い場合に比べて、同一電圧動作時での電流値は約１／２となり、速度性能は１／２になってしまう。

以上の点を考慮して、シリサイドプロテクションを用いて形成されるＳＯＩ構造の半導体装置におけるＭＯＳトランジスタのドレイン抵抗の低減を図ったのが実施の形態２である。

＜構成と動作＞
実施の形態２の半導体装置は、シリサイド層が形成されないシリサイドプロテクト部ドレイン抵抗を下げるために、シリサイドプロテクト部のソース，ドレイン領域への不純物注入量を増加させている。

図９及び図１０はこの発明の実施の形態２である半導体装置の構造を示す断面図である。図９に示すように、内部回路部１５Ａにはシリサイドプロテクト部を形成することなくＮＭＯＳトランジスタを形成し、図１０に示すように、入出力保護回路部１５Ｂには、シリサイドプロテクト層１４を設けてＮＭＯＳトランジスタを形成する。

図９において、ゲート電極５の側壁にサイドウォール１１が形成され、サイドウォール１１に隣接してシリサイド層１２が形成される。ゲート電極５（ゲート酸化膜４）下、サイドウォール１１下及びシリサイド層１２下にそれぞれｐ^-型のチャネル領域８、ｎ^-型のドレイン領域６Ｂ（ソース領域７Ｂ）及びｎ⁺型のドレイン領域６Ａ（ソース領域７Ａ）が形成される。

図１０において、ゲート電極５の側壁にサイドウォール１１が形成され、ゲート電極５及びサイドウォール１１を覆うとともにサイドウォール１１に隣接してシリサイドプロテクト層１４が形成され、シリサイドプロテクト層１４に隣接してシリサイド層１３が形成される。ゲート電極５（ゲート酸化膜４）下、サイドウォール１１下、シリサイドプロテクト層１４の直下及びシリサイド層１２（１３）下にそれぞれｐ^-型のチャネル領域８、ｎ^-型のドレイン領域６Ｂ（ソース領域７Ｂ）、ｎ⁺⁺型のドレイン領域６Ｃ（ソース領域７Ｃ）及びｎ⁺⁺型のドレイン領域６Ａ（ソース領域７Ａ）が形成される。

ここで、入出力保護回路部１５Ｂのドレイン領域６Ｃ（ソース領域７Ｃ）の不純物濃度を内部回路部１５Ａのドレイン領域６Ａ（ソース領域７Ａ）の不純物濃度よりも高くする。

例えば、内部回路部１５Ａのドレイン領域６Ａ（ソース領域７Ａ）への不純物注入量を１〜４×１０¹⁵／ｃｍ²とした場合、入出力保護回路部１５Ｂのドレイン領域６Ｃ（ソース領域７Ｃ）への不純物注入量を５〜２０×１０¹⁵／ｃｍ²に設定する。

ＳＯＩ層３が多結晶化している場合は、注入不純物が粒界にトラップされるため、単結晶層に不純物を注入する場合よりも、多くの不純物を注入する必要がある。しかしながら、１×１０¹⁶／ｃｍ²を超える不純物濃度でドレイン領域６Ａ（ソース領域７Ａ）を形成すると、その上部に形成されるシリサイドの形成に支障をきたし極端な場合にはシリサイドの膜剥がれが起こる危険性があるため、ドレイン領域６Ｃ（ソース領域７Ｃ）を１×１０¹⁶／ｃｍ²を超える不純物濃度で形成する場合も、図１１に示すように、シリサイド層１３が上部に形成されるドレイン領域６Ａ（ソース領域７Ａ）の不純物濃度は１×１０¹⁶／ｃｍ²を超えないように、ドレイン領域６Ｃ（ソース領域７Ｃ）よりも低くするのが望ましい。

＜＜実施の形態３＞＞
＜原理＞
ＰＭＯＳトランジスタのＥＳＤ放電能力が低く、ＮＭＯＳトランジスタと同等のＥＳＤ耐性を得るためには、そのチャネル幅をＮＭＯＳトランジスタのチャネル幅よりも大きくする必要がある。例えば、ＬＤＤ構造の場合、ＮＭＯＳトランジスタの２倍のチャネル幅が必要となるため、より大きな形成面積が要求される分、不利になっている。実施の形態３では、ＳＯＩ基板上に形成される半導体装置の入出力保護回路に用いられるＰＭＯＳトランジスタのＥＳＤ耐性を向上させながらＮＭＯＳトランジスタとのバランスを維持することを目的としている。

＜第１の態様＞
図１２は実施の形態３の第１の態様を示す平面図である。図１２に示すように、ＮＭＯＳトランジスタと同程度のＥＳＤ耐性までＰＭＯＳトランジスタのＥＳＤ耐性が向上するように、ＰＭＯＳトランジスタのチャネル長ＬＰをＮＭＯＳトランジスタのチャネル長ＬＮより短くして、ＰＭＯＳトランジスタの放電能力を向上させる（保持電圧，降伏誘起電圧を下げる）とともに、形成面積の縮小化を図ることができる。なお、図１２において、５Ｐ，６Ｐ及び７ＰはＰＭＯＳトランジスタのゲート、ドレイン領域及びソース領域であり、５Ｎ，６Ｎ及び７ＮはＮＭＯＳトランジスタのゲート、ドレイン領域及びソース領域である。

＜第２の態様＞
図１３及び図１４は実施の形態３の第２の態様を示す断面図である。図１３は内部回路部１５Ａに形成されるＰＭＯＳトランジスタを示し、図１４は入出力保護回路部１５Ｂに形成されるＰＭＯＳトランジスタを示している。

図１３に示すように、内部回路部１５Ａにおいて、ゲート電極５の側壁にサイドウォール１１が形成される。ゲート電極５（ゲート酸化膜４）下及びサイドウォール１１下にそれぞれｎ^-型のチャネル領域８、ｐ^-型のドレイン領域６Ｂ（ソース領域７Ｂ）が形成され、ドレイン領域６Ｂ（ソース領域７Ｂ）に隣接してｐ⁺型のドレイン領域６Ａ（ソース領域７Ａ）が形成される。

一方、図１４に示すように、入出力保護回路部１５Ｂにおいて、ゲート電極５の側壁にサイドウォール１１が形成される。ゲート電極５（ゲート酸化膜４）下にｎ^-型のチャネル領域８が形成され、チャネル領域８に隣接してｐ⁺型のドレイン領域６ＡＢ（ソース領域７ＡＢ）が形成される。すなわち、サイドウォール１１下のｐ型の不純物濃度が内部回路部１５Ａのドレイン領域６Ｂ（ソース領域７Ｂ）よりも高く設定される。

したがって、ドレイン領域６ＡＢ（ソース領域７ＡＢ）とチャネル領域８とのＰＮ接合が急峻になるため、降伏誘起電圧が下がり放電能力が向上する。

＜第３の態様＞
図１５は実施の形態３の第３の態様を示す断面図である。図１５は入出力保護回路部１５Ｂに形成されるＰＭＯＳトランジスタを示している。

図１５に示すように、入出力保護回路部１５Ｂにおいて、ゲート電極５の側壁にサイドウォール１１が形成される。ゲート電極５（ゲート酸化膜４）下及びサイドウォール１１下にそれぞれｎ^-型のチャネル領域８、ｐ型のドレイン領域６Ｂ（ソース領域７Ｂ）が形成され、ドレイン領域６Ｂ（ソース領域７Ｂ）に隣接してｐ⁺型のドレイン領域６Ａ（ソース領域７Ａ）が形成される。なお、内部回路部１５Ａに形成されるＰＭＯＳトランジスタは図１３と同様である。

したがって、入出力保護回路部１５ＢのＰＭＯＳトランジスタにおけるドレイン領域６Ｂ（ソース領域７Ｂ）とチャネル領域８とのＰＮ接合が、内部回路部１５ＡのＰＭＯＳトランジスタにおける内部回路部１５Ａのドレイン領域６Ｂ（ソース領域７Ｂ）とチャネル領域８とのＰＮ接合より急峻になるため、降伏誘起電圧が下がり放電能力が向上する。

＜第４の態様＞
図１６は実施の形態３の第４の態様を示す断面図である。図１６は入出力保護回路部１５Ｂに形成されるＰＭＯＳトランジスタを示している。

図１６に示すように、入出力保護回路部１５Ｂにおいて、ゲート電極５の側壁にサイドウォール１１が形成される。ゲート電極５（ゲート酸化膜４）下にｎ^-型のチャネル領域８が形成され、ゲート電極５の一部からサイドウォール１１の一部の下方にドレイン領域６Ｂ′（ソース領域７Ｂ′）が形成され、ドレイン領域６Ｂ′（ソース領域７Ｂ′）に隣接してｐ⁺型のドレイン領域６Ａ′（ソース領域７Ａ′）が形成される。なお、内部回路部１５Ａに形成されるＰＭＯＳトランジスタは図１３と同様である。ドレイン領域６Ａ′，６Ｂ′及びソース領域７Ａ′，７Ｂ′の形成は斜めイオン注入により実現される。

したがって、入出力保護回路部１５ＢのＰＭＯＳトランジスタにおけるチャネル領域８′のチャネル長（実効チャネル長）が短くなるため、ＰＭＯＳトランジスタの放電能力を向上させることができる。

＜その他＞
他の態様として、内部回路部をサイドウォール１１をマスクとしてｐ⁺イオンの注入を行い拡散により傾斜接合をつくり、入出力保護回路部を図１４に示すようにシングルドレイン構造にしたり、図１５に示すようにチャネル領域８に隣接したドレイン領域６Ｂ（ソース領域７Ｂ）の不純物濃度を高くしたＬＤＤ構造にしたり、図１６に示すように斜めイオン注入より実効チャネル長を短くしても、上記した第１〜第３の態様と同様に入出力保護回路部のＰＭＯＳトランジスタの放電能力を向上させることができる。

＜＜実施の形態４＞＞
＜原理＞
ＳＯＩ基板に形成される入出力保護回路において、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタのＥＳＤ耐性（ＥＳＤ放電能力）が悪いという問題があった。実施の形態４はＥＳＤ耐性の優れたＮＭＯＳトランジスタを用いてＳＯＩ基板用入出力保護回路を形成したものである。

＜第１の態様＞
図１７は実施の形態４の第１の態様である入出力保護回路を示す回路図である。同図に示すように、入出力端子Ｎ１から信号線Ｌ１を介して入力電圧ＩＮが印加される。入力バッファであるインバータＧ１を介して内部回路（図示せず）に伝達される。

第１の態様の入出力保護回路は、ＮＭＯＳトランジスタＱ１１，Ｑ１２より構成され、ＮＭＯＳトランジスタＱ１１はドレインが電源に接続され、ゲートが接地され、ソースが信号線Ｌ１に接続される。一方、ＮＭＯＳトランジスタＱ１２はドレインが信号線Ｌ１に接続されゲート及びソースが接地される。すなわち、常時オフ状態のＮＭＯＳトランジスタＱ１１，Ｑ１２を電源側，接地側に接続した逆方向バイアス接続によって入出力保護回路を構成している。

ＳＯＩ構造では通常のバルク基板に形成されるデバイスと異なり、電源，接地間にダイオードが存在しない。このため、意図的にダイオードを付加することが望まれるが、ここに放電能力の高いＮＭＯＳトランジスタを使用するとＥＳＤ耐性が優れた入出力保護回路を、トランジスタのゲート幅を大きくすることなく集積度良く形成することができる。

＜第２の態様＞
電源，接地レベルがそれぞれ電源線Ｌ１１，接地線Ｌ１２を介して共通に接続されている構成では、電源線Ｌ１１，接地線Ｌ１２間にダイオード接続したＮＭＯＳトランジスタを設ければ、入力，電源線Ｌ１１間と入力，接地線Ｌ１２間に設ける入力保護トランジスタはＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタのいずれの場合でもよい。

例えば、図１８に示す第２の態様のように、電源線Ｌ１１，信号線Ｌ１間にゲートが電源線Ｌ１１に接続されたＰＭＯＳトランジスタＱ２１を設け、信号線Ｌ１，接地線Ｌ１２間にゲートが接地線Ｌ１２に接続されたＮＭＯＳトランジスタＱ１３を設けても、電源線Ｌ１１，接地線Ｌ１２間に放電能力の高い、ゲートが接地されたＮＭＯＳトランジスタＱ１４を設ければよい。

図１８に示すように構成すると、入力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＰＭＯＳトランジスタＱ２１、電源線Ｌ１１、ＮＭＯＳトランジスタＱ１４及び接地線Ｌ１２を経て接地レベルに放電したり、信号線Ｌ１、ＮＭＯＳトランジスタＱ１３、接地線Ｌ１２、ＮＭＯＳトランジスタＱ１４及び電源線Ｌ１１を介して電源に放電したりすることができる。

このように、電源線Ｌ１１，接地線Ｌ１２間にダイオード接続したＮＭＯＳトランジスタＱ１４を形成することにより、ＳＯＩ基板上においてもＥＳＤ耐性の優れた入出力保護回路を得ることができる。

＜第３の態様＞
さらに、図１９〜図２１に示す第３の態様のように、電源，接地線Ｌ１２間にダイオード接続してＮＭＯＳトランジスタを設ければ、入力，電源線Ｌ１１間及び入力，接地線Ｌ１２間のうち、一方にのみ入力保護トランジスタを設けるだけでもよい。図１９〜図２１で示す構成では、電源線Ｌ１１，接地線Ｌ１２間に、ゲートが接地されたＮＭＯＳトランジスタＱ１４を設けている。そして、図１９で示す構成では信号線Ｌ１，接地線Ｌ１２間にゲートが接地線Ｌ１２に接続されたＮＭＯＳトランジスタＱ１３のみを設けており、図２０で示す構成では信号線Ｌ１，電源線Ｌ１１間にゲートが電源線Ｌ１１に接続されたＰＭＯＳトランジスタＱ２１のみを設けており、図２１で示す構成で、信号線Ｌ１，電源線Ｌ１１間にゲートが接地線Ｌ１２に接続されたＮＭＯＳトランジスタＱ１５のみを設けている。

図１９に示すように構成すると、入力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＮＭＯＳトランジスタＱ１３、接地線Ｌ１２、ＮＭＯＳトランジスタＱ１４及び電源線Ｌ１１を経て電源に放電することができる。

また、図２０に示すように構成すると、入力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＰＭＯＳトランジスタＱ２１、電源線Ｌ１１、ＮＭＯＳトランジスタＱ１４及び接地線Ｌ１２を経て接地レベルに放電することができる。

また、図２１に示すように構成すると、入力端子Ｎ１にサージ電圧が印加されても、信号線Ｌ１、ＮＭＯＳトランジスタＱ１５、電源線Ｌ１１、ＮＭＯＳトランジスタＱ１４及び接地線Ｌ１２を経て接地レベルに放電することができる。

このように、入力，電源線Ｌ１１間及び入力，接地線Ｌ１２間のうち、一方のみに入力保護トランジスタが設けられる構成であっても、最終的にＮＭＯＳトランジスタＱ１４を介してサージ電圧を放電させることができるため、十分に高いＥＳＤ耐性を得ることができる。

＜第４の態様＞
さらに、図２２で示す第４の態様のように、電源線Ｌ１１，接地線Ｌ１２間にキャパシタを意図的に付加しても良い。キャパシタとしてＭＯＳトランジスタのゲート容量を利用してもよい。

図２２で示す構成では、電源線Ｌ１１，接地線Ｌ１２間に、ゲートが接地線Ｌ１２に接続されたＮＭＯＳトランジスタＱ１４を設け、信号線Ｌ１，接地線Ｌ１２間にゲートが接地線Ｌ１２に接続されたＮＭＯＳトランジスタＱ１６を設けるとともに、電源線Ｌ１１，接地線Ｌ１２間にキャパシタＣ１を設けている。

このように構成すると、電源線Ｌ１１あるいは接地線Ｌ１２に伝達されたサージ電圧をキャパシタＣ１に充電させることにより、サージ電圧を分散させることができる。

なお、実施の形態４では、入力と入力保護トランジスタとの間に抵抗（突入抵抗）、放電素子と内部回路との間の内部抵抗を設ける構成等を省略したが、ＥＳＤ耐性の向上のため上記抵抗を設けても良い。

＜実施の形態１〜３との関連＞
実施の形態４で用いたＮＭＯＳトランジスタＱ１１〜Ｑ１６として、実施の形態１及び実施の形態２で用いた構造のＳＯＩ構造のＮＭＯＳトランジスタを用いても良い。ただし、実施の形態１の構造のＮＭＯＳトランジスタを用いる場合は１つのＮＭＯＳトランジスタを形成する部分を複数の並列接続のＮＭＯＳトランジスタで置き換えて構成する必要がある。

また、実施の形態４で用いたＰＭＯＳトランジスタＱ２１，Ｑ２２として、実施の形態１〜実施の形態３で用いた構造のＳＯＩ構造のＰＭＯＳトランジスタを用いても良い。ただし、実施の形態１の構造のＰＭＯＳトランジスタを用いる場合は１つのＰＭＯＳトランジスタを形成する部分を複数の並列接続のＮＭＯＳトランジスタで置き換えて構成する必要がある。

逆方向バイアス接続時のＮＭＯＳトランジスタのサージ耐圧の特性を示すグラフである。 順方向バイアス接続時のＮＭＯＳトランジスタのサージ耐圧の特性を示すグラフである。 順方向バイアス接続のＮＭＯＳトランジスタを示す回路図である。 逆方向バイアス接続されたＮＭＯＳトランジスタの熱暴走プロセスを示す説明図である。 順方向バイアス接続されたＮＭＯＳトランジスタの熱暴走プロセスを示す説明図である。 複数のＮＭＯＳトランジスタを用いて順方向バイアス接続を行う場合の構成を示す回路図である。 この発明の実施の形態１である半導体装置の入出力保護回路で用いるＮＭＯＳトランジスタの平面構造を模式的に示す平面図である。 実施の形態１の入出力保護回路で用いるＮＭＯＳトランジスタの構造を示す断面図である。 この発明の実施の形態２の半導体装置の内部回路部で用いるＮＭＯＳトランジスタの構造を示す断面図である。 この発明の実施の形態２の半導体装置の入出力保護回路部で用いるＮＭＯＳトランジスタの構造を示す断面図である。 この発明の実施の形態２の半導体装置の入出力保護回路部で用いるＮＭＯＳトランジスタの他の構造を示す断面図である。 この発明の実施の形態３の半導体装置の第１の態様で用いるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの平面構造を示す平面図である。 実施の形態３の第２の態様の内部回路部で用いるＰＭＯＳトランジスタの構造を示す断面図である。 実施の形態３の第２の態様の入出力保護回路部で用いるＰＭＯＳトランジスタの構造を示す断面図である。 実施の形態３の第３態様の入出力保護回路部で用いるＰＭＯＳトランジスタの構造を示す断面図である。 実施の形態３の第４態様の入出力保護回路部で用いるＰＭＯＳトランジスタの構造を示す断面図である。 この発明の実施の形態４である半導体装置の入出力保護回路の第１の態様の回路構成を示す回路図である。 この発明の実施の形態４である半導体装置の入出力保護回路の第２の態様の回路構成を示す回路図である。 実施の形態４の入出力保護回路の第３の態様（その１）の回路構成を示す回路図である。 実施の形態４の入出力保護回路の第３の態様（その２）の回路構成を示す回路図である。 実施の形態４の入出力保護回路の第３の態様（その３）の回路構成を示す回路図である。 実施の形態４の入出力保護回路の第３の態様の回路構成を示す回路図である。 ＳＯＩ断面構造を示す断面図である。 逆方向バイアス接続されたＮＭＯＳトランジスタの熱暴走プロセスを示す説明図である。 逆方向バイアス接続のＮＭＯＳトランジスタを示す回路図である。 熱暴走破壊されたＭＯＳトランジスタの平面構造を示す平面図である。 入力，接地間に複数のＮＭＯＳトランジスタを並列に接続した平面構造を示す平面図である。 図２７の回路構成を示す回路図である。

符号の説明

６，６Ａ〜６Ｃ ドレイン領域、７，７Ａ〜７Ｃ ソース領域、１２，１３ シリサイド層、１４ シリサイドプロテクト層、１５Ａ 内部回路部、１５Ｂ 入出力保護回路部、Ｌ１１ 電源線、Ｌ１２ 接地線、Ｒ１〜Ｒ１０ 抵抗、Ｑ１１〜Ｑ１６ ＮＭＯＳトランジスタ、Ｑ２１〜Ｑ２３ ＰＭＯＳトランジスタ。

Claims (7)

1. ＳＯＩ基板上に形成され、外部端子に対応した入出力保護回路部を有する半導体装置であって、
   電源に共通に接続される電源線と、
   接地レベルに共通に接続される接地線とを備え、
   前記入出力保護回路部は、前記電源線と前記接地線との間にダイオード接続されるように設けられた第１のＮＭＯＳトランジスタと、
   前記電源線と前記接地線とのうち少なくとも一方の線と前記外部端子との間に設けられた第２のＮＭＯＳトランジスタとを備え、
   前記半導体装置は、
   前記外部端子に接続される内部回路部をさらに備え、
   前記内部回路部は、第３のＮＭＯＳトランジスタを含み、
   前記第３のＮＭＯＳトランジスタは、前記第１及び第２のＮＭＯＳトランジスタのドレイン抵抗よりも小さい抵抗値のドレイン抵抗を有する、
   半導体装置。
2. 前記入出力保護回路部の前記電源線，前記接地線間にキャパシタをさらに設けたことを特徴とする、
   請求項１記載の半導体装置。
3. 前記入出力保護回路部はＮＭＯＳトランジスタのみを接続して構成される、
   請求項２記載の半導体装置。
4. 前記第１及び第２のＮＭＯＳトランジスタのドレイン領域上それぞれに第１のシリサイド層が設けられ、前記第３のＮＭＯＳトランジスタのドレイン領域上に第２のシリサイド層が設けられ、
   前記第１のシリサイド層の膜厚は第２のシリサイド層の膜厚よりも薄い、
   請求項１記載の半導体装置。
5. 前記第１及び第２のＮＭＯＳトランジスタのドレイン領域はそれぞれ上部にシリサイド層が形成されない領域を有し、
   第３のＮＭＯＳトランジスタのドレイン領域は上部にシリサイド層が形成される領域を有する、
   請求項１記載の半導体装置。
6. 前記第１及び第２のＮＭＯＳトランジスタのドレイン領域はそれぞれ上部にシリサイド層が形成されない第１の領域と上部にシリサイド層が形成される第２の領域とを有し、
   第３のＮＭＯＳトランジスタのドレイン領域は上部にシリサイド層が形成される第３の領域を有する、
   請求項１記載の半導体装置。
7. 前記第１及び第２のＮＭＯＳトランジスタそれぞれのドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵抗が３０Ω以上に設定される、
   請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置。

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