JP4888424B2

JP4888424B2 - 半導体装置

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Publication number: JP4888424B2
Application number: JP2008058270A
Authority: JP
Inventors: 泰久石川; 敦渡邊; 幸弘寺田; 亮池内; 拡大谷
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2008-03-07
Filing date: 2008-03-07
Publication date: 2012-02-29
Anticipated expiration: 2022-09-30
Also published as: JP2008182258A

Description

本発明は半導体装置に係り、特に、静電放電保護を行う保護回路を内蔵した半導体装置に関する。

半導体集積回路（ＩＣ；ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）を構成する素子は、微小であり、静電気放電（ＥＳＤ；ｅｌｅｃｔｒｏｓｔａｔｉｃｄｉｓｃｈａｒｇｅ）により容易に破壊される。このため、半導体集積回路には、外部で発生した静電気放電から内部回路を保護するための破壊保護回路が内蔵され、ユーザー等からの要求に合わせた多種のＥＳＤ試験が行なわれる。そのＥＳＤ試験の静電気印加モデルとしては、人体モデル、マシンモデル等が代表的である。この種（人体モデルやマシンモデル等）の保護回路には、通常、トランジスタ素子を用いた保護回路とダイオード素子を用いた保護回路とで対応している。

ここで、トランジスタ素子を用いた保護回路とダイオード素子を用いた保護回路を説明する。

図１１は電界効果トランジスタを用いた保護回路の回路構成図を示す。

電界効果トランジスタを用いた保護回路７００は、電界効果トランジスタ７０１から構成されており、内部回路７０２に電源を供給する電源端子７０３と内部回路７０２と信号をやり取りするための入出力端子７０４との間に設けられている。電界効果トランジスタ７０１は、ドレインが電源端子７０３に接続され、ソース及びゲートが入出力端子７０４に接続された構成とされている。

上記構成により入出力端子７０４の電位が静電気放電などで上昇したときに、電界効果トランジスタ７０１がオンし、静電気放電による電荷を電源端子７０２に放電させ、入出力端子７０４の電位をクランプする。

図１２はトランジスタを用いた保護回路の特性を示す図、図１３はトランジスタ及びダイオードの電圧−電流特性図を示す。図１３（Ａ）はパルスが印加されたときの時間に対する電圧の特性、図１３（Ｂ）はパルスが印加されたときの電圧に対する電流の特性を示す。

なお、図１２及び図１３（Ａ）、図１３（Ｂ）は、トランジスタとダイオードの素子サイズを同一サイズとした場合の特性図である。

トランジスタ素子は、図１２に実線で示すようにインピーダンス（ΔＩ１／ΔＶ１）は図１２に破線で示すダイオード素子のインピーダンス（ΔＩ２／ΔＶ２）に比べて小さい。しかし、トランジスタ素子７０１には、図１２、図１３（Ａ）に示す実線の曲線で表される特性、いわゆる、スナップバック現象が発生する。このスナップバック現象により図１３（Ｂ）に実線で示すように電流の立ち上がりに時間τの遅れが生じることになる。このため、例えば人体又はマシンモデル等よりも立ち上り波形が急峻なＥＳＤ入力に対しては対応が遅れ、内部回路及び保護素子を破損する恐れが生じる。

図１４はダイオードを用いた保護回路の回路構成図を示す。

ダイオードを用いた保護回路８００は、ダイオード８０１から構成され、電源端子８０３と入出力端子８０４との間に設けている。ダイオード８０１は、カソードが電源端子８０３に接続され、アノードが入出力端子８０４に接続された構成とされている。

上記構成により入出力端子８０４が静電気放電などで上昇したときに、ダイオード８０１がオンし、静電気放電を電源端子８０３に放電させ、入出力端子８０４を所定電位にクランプする。

図１５はダイオードを用いた保護回路の特性を示す図である。図１５（Ａ）はパルスを印加したときの時間に対する電圧の特性、図１５（Ｂ）はパルスを印加したときの時間に対する電流の特性を示す。

ダイオード８０１は、入力パルスに対して図１５に示すように電圧と電流とが略同時に立ち上がる。しかし、立ち上がった後、図１５（Ａ）に示すようにインピーダンスが大きい。このため、例えば人体又はマシンモデル等よりも高電圧なＥＳＤ入力に対しては内部回路を保護するためには素子を大きくしてインピーダンスを下げる必要が生じる。

近年、ユーザーからのＥＳＤ試験の要求として、人体又はマシンモデルに比べ非常に高電圧で高速のＥＳＤパルスでの試験を要望する場合がある。

そこで、上記試験をトランジスタを用いた保護回路では行なった場合、上述したスナップバック現象により、オン状態になるまでの立ち上がりが遅いため、高速で立ち上がるＥＳＤパルスには対応できず、内部回路を破壊する恐れがあるなどの問題点が生じる。

また、ダイオードを用いた保護回路で行なった場合、素子のインピーダンスを下げるために素子面積を大きくする必要がある。よって、高電圧のＥＳＤパルスに対応しようとすると、保護回路を搭載しようとする素子が大型化するなどの問題点が生じる。

本発明は上記の点に鑑みてなされたもので、小型で、応答速度及び耐量を向上させることができる半導体装置を提供することを目的とする。

本発明は、Ｎ型基板(３１)上に形成されたＰ型ウェル領域(３２)と、Ｐ型ウェル領域(３２)に形成されたＮ型拡散領域からなるソース(３３)とドレイン(３４)と、ソース(３３)とドレイン(３４)との間に形成されるゲート(３８)とを有する電界効果トランジスタ(Ｑ１)と、Ｐ型ウェル領域（３２）上からＰ型ウェル領域(３２)外周部とに跨って形成されたＰ型拡散領域(４４)と、Ｐ型拡散領域（４４）とＰ型拡散領域（４４）外周部に接するように形成されたＮ型拡散領域(４５)とで形成されたダイオード(Ｄ１)を有し、電界効果トランジスタ(Ｑ１)のドレイン(３４)とダイオード（Ｄ１）のカソードとを入出力端子（Ｔｉｎ、Ｔｏｕｔ）に接続し、電界効果トランジスタ(Ｑ１)のソース(３３)とゲート(３８)とダイオード(Ｄ１)のアノードとを接地端子（Ｔｇｎｄ）に接続して前記入出力端子（Ｔｉｎ、Ｔｏｕｔ）と前記接地端子（Ｔｇｎｄ）との間で過電流を吸収し、前記入出力端子（Ｔｉｎ、Ｔｏｕｔ）に接続された内部回路(１１)を保護することを特徴とする。

本発明によれば、電界効果トランジスタ(Ｑ１)のドレイン(３４)とダイオード（Ｄ１）のカソードとを入出力端子（Ｔｉｎ、Ｔｏｕｔ）に接続し、電界効果トランジスタ(Ｑ１)のソース(３３)とゲート(３８)とダイオード(Ｄ１)のアノードとを接地端子（Ｔｇｎｄ）に接続して入出力端子（Ｔｉｎ、Ｔｏｕｔ）と接地端子（Ｔｇｎｄ）との間で過電流を吸収し、入出力端子（Ｔｉｎ、Ｔｏｕｔ）に接続された内部回路(１１)を保護することにより、ＰＮ接合により電流の立ち上がりに対して高速に対応でき、かつ、電流が立ち上がった後には電界効果トランジスタにより低インピーダンスで電流を吸収できるため、耐量を向上させることができるなどの特長を有する。

図１は本発明の半導体装置の一実施例のブロック構成図を示す。

本実施例の半導体装置１は、内部回路１１及び保護回路１２を含む構成とされている。

内部回路１１には、電源端子Ｔｓ、接地端子Ｔｇｎｄ及び入力端子Ｔｉｎ、出力端子Ｔｏｕｔが接続されている。内部回路１１は、電源端子Ｔｓに供給される電源電圧Ｖｄｄに応じて駆動され、入力端子Ｔｉｎに供給される入力信号に所定の処理を行って、出力端子Ｔｏｕｔから出力する。

保護回路１２は、電源端子Ｔｓと入力端子Ｔｉｎとの間、入力端子Ｔｉｎと接地端子Ｔｇｎｄとの間、電源端子Ｔｓと出力端子Ｔｏｕｔとの間、出力端子Ｔｏｕｔと接地端子Ｔｇｎｄとの間、電源端子Ｔｓと接地端子Ｔｇｎｄとの間に接続される。保護回路１２は、電源端子Ｔｓ、接地端子Ｔｇｎｄ、入力端子Ｔｉｎ、出力端子Ｔｏｕｔに発生する過電流が内部回路１１に供給されないようにバイパスする。

図２は本発明の半導体装置の一実施例の保護回路の回路構成図を示す。

保護回路１２は、第１の保護素子２１及び第２の保護素子２２を並列に接続した構成とされている。第２の保護素子２２は、スナップバックとよばれる特性を有し、端子間の電圧の立ち上がり後、電界効果トランジスタと同等のインピーダンスとされる。第１の保護素子２１は、端子間の電位差に応じて流れる電流の応答がダイオードと同等の立ち上がりとなる素子であり、例えば、ダイオードＤ１から構成される。

また、第２の保護素子２２は、両端に時刻ｔ０でパルス波形を印加した場合、図１３（Ｂ）に示すように電流は緩やかに立ち上がる。一方、電圧は、スナップバック現象により一旦立ち上がった後、インピーダンスが低インピーダンスで安定することにより低電圧で安定化する。

第１の保護素子２１は、両端に時刻ｔ０でパルス波形を印加した場合、図１５（Ｂ）に示すように急峻に電流が流れる。また、第１の保護素子２１にかかる電圧は、図１５（Ａ）に示すように時刻ｔ１で安定後、一定レベルに保持される。

本実施例の保護回路１２は、上記図１３に示すような特性を示す第２の保護素子２２と図１５に示すような特性を示す第１の保護素子２１とを並列に接続した構成とされている。

図３は保護回路１２の動作説明図を示す。図３（Ａ）はパルスが印加されたときの時間に対する電圧の特性、図３（Ｂ）はパルスが印加されたときの時間に対する電圧の特性を示す。

保護回路１２は、立ち上がり時には第１の保護素子２１が動作して図３（Ｂ）に示すように立ち上がりが急峻で、パルスが立ち上がった後、第１の保護素子２１に加えて第２の保護素子２２が動作して端子間を低インピーダンスで安定し、図３（Ａ）に示すような特性を実現できる。このように、保護回路１２は、急峻な応答で、かつ、低インピーダンス化を実現できる。これによって、立ち上がりスピードが早く、かつ、電圧の高いＥＳＤサージに対して対応できる。

このとき、電流が立ち上がった後には、第２の保護素子２２を構成し、インピーダンスが比較的小さい電界効果トランジスタＱ１を通して電流がバイパスされるため、電圧が上昇することがない。このため、第１の保護素子２１を構成するダイオードＤ１の素子面積を小さくすることができる。これによって、保護回路１２を省スペース化できる。

なお、第１の保護素子２１と第２の保護素子２２とは、拡散領域を共用して作成されており、更に省スペース化が可能となる。

図４は保護回路１２の平面図、図５は保護回路１２の断面図を示す。

電界効果トランジスタＱ１は、Ｎ型の半導体基板３１上に形成されたＰ型のウェル領域３２内に形成される。Ｐウェル領域３２には、ソース領域の高濃度のＮ型拡散領域３３及びドレイン領域の高濃度のＮ型拡散領域３４が形成されている。このＮ型拡散領域３３とＮ型拡散領域３４との間にチャネル領域が形成される。

チャネル領域が形成されるチャネル形成部３５の上部に、例えば膜厚４０ｎｍ程度のＳｉＯ_２膜などからなるゲート酸化膜３６が形成される。さらに、このゲート酸化膜３６の上部には、例えば膜厚１２０ｎｍのＮＳＧ膜からなる絶縁膜３７ａ及び例えば膜厚４８０ｎｍ程度のＢＰＳＧ膜からなる絶縁膜３７ｂから構成される保護層３７が形成される。この保護層３７の上部に、例えばアルミニウムなどから構成されるメタルゲート配線３８が形成されている。メタルゲート配線３８は、端子Ｔ２に接続される。

このように電界効果トランジスタＱ１のゲートは、メタルゲート構造とされており、膜厚が厚い為酸化膜破壊が発生しにくい構造とされている。また、メタルゲートのゲート酸化膜３６上に保護層３７が形成されることで６４０ｎｍ程度と厚いため、耐圧が大きい。このため、気中放電などに充分に絶え得る構造となっている。

例えば、ゲートの絶縁膜が厚さ４０ｎｍ程度のＳｉＯ_２のゲート酸化膜だけの構成である場合には、その耐圧が４０Ｖであるのに対し、本実施例のようにゲートの絶縁層の厚さを６４０ｎｍ程度とすることによりその耐圧は７００Ｖにすることができる。

また、ソース領域を構成するＮ型拡散領域３３上には、コンタクトホール４０が形成されている。コンタクトホール４０には、メタルゲート配線３８が配設される。メタルゲート配線３８には、端子Ｔ２に接続される。

さらに、保護層３７と膜構成が同一の保護膜３９のドレイン領域を構成するＮ型拡散領域３４上には、コンタクトホール４２が形成されている。コンタクトホール４２内には、ドレイン配線４３が形成される。ドレイン配線４３は、端子Ｔ１に接続される。

また、ウェル領域３２には、ウェル領域３２にバイアス電位を与えるためのチャネルストッパと呼ばれるＰ型拡散領域４４が形成されている。Ｐ型拡散領域４４は、ウェル領域３２とその外周部の半導体基板３１に跨って形成されている。

Ｐ型拡散領域４４には、コンタクトホール４０がＮ型拡散領域３３から連通して形成されおり、メタルゲート配線３８が接続されている。

さらに、Ｐ型拡散領域４４の外周には、高濃度のＮ型拡散領域４５が形成されている。このＮ型拡散領域４５は、Ｐ型拡散領域４４に接触しており、Ｐ型拡散領域４４とＰＮ接合４６を形成している。このＰＮ接合４６がダイオードＤ１として機能する。なお、このとき、ＰＮ接合４６を構成するＰ型拡散領域４４及びＮ型拡散領域４５は、共に高濃度不純物拡散領域となるため、半導体基板３１とウェル領域３２とで構成される寄生ダイオードに比べて耐量を向上させることができるとともに、インピーダンスを低下させることができる。

Ｎ型拡散領域４５は、コンタクトホール４７を介してアルミニウムなどからなる配線４８に接続されている。また、配線４８は、端子Ｔ１に接続される。

以上のように電界効果トランジスタＱ１のチャネルストッパを構成するＰ型拡散領域４４をウェル領域３２から外部に延出させ、高濃度Ｎ型拡散領域４５と接触させることによりダイオードＤ１を構成しているため、ダイオードＤ１を別の領域に形成する必要がないので、省スペース化できる。

なお、複数の電界効果トランジスタ及び複数のダイオードを共通のウェル領域を用いて形成することもできる。

図６は保護回路１２の第１変形例の平面図、図７は保護回路１２の第１変形例の断面図を示す。同図中、図４、図５と同一構成部分には同一符号を付し、その説明は省略する。

本変形例の保護回路１１２は、ウェル領域３２内に第１〜第４の電界効果トランジスタＱ１１〜Ｑ１４を形成し、その外側にチャネルストッパを構成するＰ型拡散領域４４を用いて第１のダイオードＤ１１及び第２のダイオードＤ１２を形成した構成とされている。

第１の電界効果トランジスタＱ１１は、ソース／ゲート配線１２１を有する。ソース／ゲート配線１２１は、ソース拡散領域１２２及びチャンネル領域上の絶縁膜１２４並びにチャネルストッパを構成するＰ型拡散領域４４に跨って形成されており、コンタクトホール１２３を通してソース拡散領域１２２及びＰ型拡散領域４４に接続される。絶縁膜１２４は、図７と同様にゲート酸化膜及びＮＳＧ膜並びにＢＰＳＧ膜とが積層された構造とされており、厚膜構造とされている。なお、ソース／ゲート配線１２１は、端子Ｔ２に接続されている。

また、第１の電界効果トランジスタＱ１１と第２の電界効果トランジスタＱ１２とは、ドレイン拡散領域１２５及びドレイン配線１２６が共有化された構造とされている。ドレイン配線１２６は、コンタクトホール１２７を通してドレイン拡散領域１２５に接続される。なお、ドレイン配線１２６は、端子Ｔ２に接続されている。

また、第２の電界効果トランジスタＱ１２と第３の電界効果トランジスタＱ１３とはソース拡散領域１２８及びソース／ゲート配線１２９が共有化された構造とされている。ソース／ゲート配線１２９は、コンタクトホール１３０を通してソース拡散領域１２８に接続されるとともに、ゲート領域を上の絶縁膜１３１、１３２に跨って形成されている。絶縁膜１３１、１３２は、図７と同様にゲート酸化膜及びＮＳＧ膜並びにＢＰＳＧ膜とが積層された構造とされており、厚膜構造とされている。ソース／ゲート配線１２９は、入力端子Ｔｉｎに接続される端子Ｔ２に接続されている。

さらに、第３の電界効果トランジスタＱ１３と第４の電界効果トランジスタＱ１４とは、ドレイン拡散領域１３３及びドレイン配線１３４が共有化された構造とされている。ドレイン配線１３４は、コンタクトホール１３５を通してドレイン拡散領域１３３に接続される。なお、ドレイン配線１３４は、電源端子Ｔｓに接続される端子Ｔ１に接続される。

また、第４の電界効果トランジスタＱ１４は、ソース／ゲート配線１３６を有する。ソース／ゲート配線１３６は、ソース拡散領域１３７及び絶縁膜１３８並びにチャネルストッパを構成するＰ型拡散領域４４に跨って形成されており、コンタクトホール１３９を通して、ソースコンタクト用拡散領域１３７及びＰ型拡散領域４４に接続されている。絶縁膜１３８は、図７と同様にゲート酸化膜及びＮＳＧ膜並びにＢＰＳＧ膜とが積層された構造とされており、厚膜構造とされている。なお、ソース／ゲート配線１３６は、入力端子Ｔｉｎに接続される端子Ｔ２に接続される。

ダイオードＤは、チャネルストッパを構成するＰ型拡散領域４４と、Ｐ型拡散領域４４に外側に形成された高濃度Ｎ型拡散領域１４０とから構成されている。ダイオードＤ１１は、Ｎ型拡散領域１４０の上部に形成されたコンタクトホール１４１，１４３を通してアノード配線１４２，１４４にそれぞれ接続された構成とされ、アノード配線１４２、１４４は、電源端子Ｔｓに接続された端子Ｔ１に接続される。また、ダイオードＤ１１は、Ｐ型拡散領域４４の上部に形成されたコンタクトホール１２３，１３９を通してカソード配線であるソース／ゲート配線１２１とドレイン配線１３６にそれぞれ接続された構成とされ、配線１２１，１３６は、電源端子Ｔｓに接続された端子Ｔ２に接続される。

図８は保護回路１１２の等価回路図を示す。

保護回路１１２は、第１の電界効果トランジスタＱ１１〜第４の電界効果トランジスタＱ１４及びダイオードＤ１１から構成される。第１の電界効果トランジスタＱ１１〜第４の電界効果トランジスタＱ１４は、ソース−ドレイン間が端子Ｔ１と端子Ｔ２との間に接続され、ゲート及びバックゲートが端子Ｔ１に接続された構成とされる。また、ダイオードＤ１１は、アノードが端子Ｔ１、カソードが端子Ｔ２に接続された構成とされる。

本変形例によれば、第１の電界効果トランジスタＱ１１〜第４の電界効果トランジスタＱ１４からなる複数のトランジスタ及びダイオードＤ１１からなる複数のダイオードにより電流を吸収できるため、大電流に対応可能となる。また、複数のトランジスタ及びダイオードを一つのウェル領域３２の周辺にまとめて形成することができるため、各素子を分離するための分離領域などが不要となり、保護回路１１２を省スペース化することが可能となる。また、拡散領域及び配線を第１の電界効果トランジスタＱ１１〜第４の電界効果トランジスタＱ１４及び第１のダイオードＤ１１及び第２のダイオードＤ１２で共有化できるため、配線を簡略化できる。

なお、内部回路１１と保護回路１２との間に抵抗などのインピーダンスを挿入するようにしてもよい。

図９は本発明の半導体装置の一実施例の他の変形例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。

本変形例の半導体装置２００は、内部回路１１と保護回路１２との間に抵抗Ｒ１を間挿した構成とされている。抵抗Ｒ１は、保護回路１２が動作したときの保護回路１２のインピーダンスよりも大きいインピーダンスに設定されている。

内部回路１１と保護回路１２との間に抵抗Ｒ１を間挿することにより、保護回路１２により電流が吸収されているときに、内部回路１１側に大電流が流れ込むことを防止できる。

なお、本実施例では、電界効果トランジスタを例に説明を行ったが、バイポーラトランジスタを用いても同様な回路構成を得ることができる。

図１０はバイポーラトランジスタを用いた保護回路の回路構成図を示す。

バイポーラトランジスタを用いた保護回路３００は、ダイオードＤ２１及びバイポーラトランジスタＱ２１から構成される。バイポーラトランジスタＱ２１は、トランジスタ本体Ｑ３１、内部抵抗Ｒ３１、寄生ダイオードＤ３１を含む構成とされている。なお、ダイオードＤ２１は、バイポーラトランジスタＱ２１の寄生ダイオードＤ３１とは別に設けられている。

なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。

本発明の半導体装置の一実施例のブロック構成図である。保護回路１２の回路構成図である。保護回路１２の特性図である。保護回路１２の平面図である。保護回路１２の断面図である。保護回路１２の変形例の平面図である。保護回路１２の変形例の断面図である。保護回路１２の変形例の等価回路図である。保護回路１２の他の変形例の回路構成図である。バイポーラトランジスタを用いた保護回路の回路構成図である。電界効果トランジスタを用いた保護回路の回路構成図である。トランジスタを用いた保護回路の特性図である。トランジスタ及びダイオードの電圧−電流特性図である。ダイオードを用いた保護回路の回路構成図である。ダイオードを用いた保護回路の特性図である。

符号の説明

１、２００：半導体装置
１１：内部回路
１２：保護回路
２１：第１の素子、２２：第２の素子
Ｑ１、Ｑ１１〜Ｑ１４：電界効果トランジスタ、Ｄ１、Ｄ１１、Ｄ１２：ダイオード

Claims

Ｎ型基板上に形成されたＰ型ウェル領域と、
前記Ｐ型ウェル領域に形成されたＮ型拡散領域からなるソースとドレインと、
前記ソースと前記ドレインとの間に形成されるゲートとを有する電界効果トランジスタと、
前記Ｐ型ウェル領域から前記Ｐ型ウェル領域外周部とに跨って形成されたＰ型拡散領域と、前記Ｐ型拡散領域と前記Ｐ型拡散領域外周部に接するように形成されたＮ型拡散領域とで形成されたダイオードとを有し、
前記電界効果トランジスタの前記ドレインと前記ダイオードのカソードとを入出力端子に接続し、前記電界効果トランジスタの前記ソースと前記ゲートと前記ダイオードのアノードとを接地端子に接続して前記入出力端子と前記接地端子との間で過電流を吸収し、前記入出力端子に接続された内部回路を保護することを特徴とする半導体装置。
前記電界効果トランジスタは、ゲート酸化膜と、
前記ゲート酸化膜上に形成された絶縁膜と、
前記保護膜上に形成された導電材とを有することを特徴とする請求項１記載の半導体装置。
前記電界効果トランジスタのゲートは、メタルから構成されたことを特徴とする請求項２記載の半導体装置。
前記ウェル領域には、前記電界効果トランジスタが複数設けられ、前記複数の電界効果トランジスタは、ゲートとドレインとが共有化されたことを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
前記電界効果トランジスタ及び前記ダイオードと前記内部回路との間に前記電界効果トランジスタ及び前記ダイオードがオンしたときの前記電界効果トランジスタ及び前記ダイオードのインピーダンスより大きいインピーダンスを有するインピーダンス素子を設けたことを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。