KR100315740B1 - 반도체장치및그제조방법 - Google Patents

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요시노리 오쿠무라
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

문턱값과 확산층 리이크의 트레이드 오프 관계를 해소하는 동시에, 게이트 산화막의 형성을 복수회로 나누어서 행할 필요가 없는 반도체 장치 및 그의 제조 방법을 제공한다.
N채널형 MOS 트랜지스터 (T41∼T43)의 게이트 전극 (4A∼4C)에서는 질소 도우즈량이 각각 다르기 때문에, 질소 도입영역 (N1∼N3)에서의 질소농도도 각각 달라, 문턱값이 높은 것이 기대되는 차례로 게이트 전극중의 질소농도는 낮게 구성되어 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 한 개의 칩내에 복수 종류의 트랜지스터를 만들어 넣는 반도체 장치 및 그의 제조방법에 관한 것이다.
한 개의 칩 내에 복수 종류의 트랜지스터(예를 들면, 요구 스펙이 다른)를 만들어 넣은 반도체 장치로서 이하에 4개의 종래예를 들어 설명한다.
<제 1 종래예>
<DRAM의 전체구성>
우선, 제 1 종래예로서 복수 종류의 트랜지스터를 만들어 넣은 DRAM (600)의 구성 및 제조방법에 관해서 설명한다.
도 71에 DRAM (600)의 구성(셀 배치)을 나타낸다.
DRAM (600)은 데이터를 축적하는 메모리셀 어레이부 (601)뿐만 아니라 주변회로부(어드레스 버퍼 602, X디코더 603, 디코더 604, 로우/칼럼 클럭부 605, I/O버스부 606, 리플래쉬부 607)와 센스앰프부 (608)등도 구비하고 있다.
어느 부위나 트랜지스터로 구성되어 있지만, 각각의 부위에 따라 요구되는 특성이 다르다. 예를 들면 메모리셀 어레이부 (601)에서는 누설전류에 의한 데이터의 소실을 막기 위해서 저 리이크 전류일 것이 요구된다. 또, 주변회로부에서는 고속동작을 하기 때문에 전류량이 많을 것이 요구되고 있다. 또, 센스앰프부(608)는 하이레벨과 로우레벨을 구별하기 때문에, 예를 들면 하이레벨의 절반의 전압으로 동작시키지 않으면 안된다. 이 때문에, 센스앰프부 (608)에 사용되는 트랜지스터에는 저전압에서의 동작이 요구된다. 즉, 1칩의 DRAM 내에서 특성이 다른 여러 종류의 트랜지스터가 필요하게 된다.
예를 들어 문턱값을 비교하면, 메모리셀 어레이부의 트랜지스터는 1V정도, 주변회로부의 트랜지스터는 0.8V 정도이고, 센스앰프부의 트랜지스터는 0.4V까지 억제할 필요가 생긴다.
<각 트랜지스터의 구성>
이들 특성이 다른 트랜지스터를 1칩 내에 만들기 위해서, 종래에는 채널도우프층의 불순물 프로파일을 트랜지스터에 맞추어서 바꾸는 것으로 대응하고 있었다. 이하, 채널도우프의 불순물농도를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다.
도 72는 종래의 제조방법에 의해 제조한 DRAM의 구성예(부분도)이고, 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 (T1∼T3)의 단면을 각각 나타내고 있다.
도 72에서, N채널형 MOS 트렌지스터 (T1∼T3)는 동일한 반도체 기판 (1)(P형)상에 형성된 P형의 웰층 (101)내에 형성되어 있다. 웰층 (101)은 웰층 (101)내에 형성된 채널 커트층 (102)과, LOCOS층 (2)으로 소자간 분리되고, N채널형 MOS 트랜지스터 (T1∼T3)는 각각 소자간 분리된 영역에 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 (T1)는 웰층 (101)내에 독립하여 평행하게 형성된 한쌍의 소스·드레인층 (106)과, 그 소스·드레인층 (106)이 마주보는 에지부분(edge portion)에 접하여 형성된 한 쌍의 저도우프 드레인층 (이후 LDD층이라 칭함)(107)을 구비하고 있다.
그리고, LDD층 (107)의 상부에는 게이트 산화막 (3)이 형성되고, 그 게이트 산화막 (3)의 상부에는 게이트 전극 (4)이 형성되어 있다. 또, 게이트 산화막 (3) 및 게이트 전극 (4)의 측면에는 측벽산화막 (5)이 형성되어 있다. 또, 게이트 전극 (4)의 하층의 웰층 (101)내에는 채널 도우프층 (103)이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 (T2)는 웰층 (101)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (106)과, 그 소스·드레인층 (106)이 마주보는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (107)을 구비하고 있다.
그리고, LDD층 (107)의 상부에는 게이트 산화막 (3)이 형성되고, 그 게이트 산화막 (3)의 상부에는 게이트 전극 (4)이 형성되어 있다. 또, 게이트 산화막 (3) 및 게이트 전극 (4)의 측면에는 측벽산화막 (5)이 형성되어 있다. 또, 게이트 전극(4)의 하층의 웰층 (101)내에는 채널 도우프층 (104)이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T3)는 웰층 (101)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (106)과, 그 소스·드레인층(106)이마주보는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (107)을 구비하고 있다.
그리고, 소스·드레인층 (106) 및 LDD 층 (107)의 상부에는 게이트 산화막(3)이 형성되고, 그 게이트 산화막 (3)의 상부에는 게이트 전극 (4)이 형성되어 있다. 또, 게이트 산화막 (3) 및 게이트 전극 (4)의 측면에는 측벽 산화막 (5)이 형성되어 있다. 또, 게이트 전극 (4)의 하층의 웰층 (101)내에는 채널 도우프층(105)이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이 구조로 되어 있고, 서로 인접한 게이트 끼리 하나의 소스·드레인층 (106)을 공유하는 구조로 되어 있으며, 그 구조가 연속해서 배치된 구성으로 되어 있다.
또한, 표 1에 N채널형 MOS 트랜지스터 (T1∼T3)의 구성제원(構成諸元)을 나타낸다.
[표 1]
Figure pat00142
표 1에서, N채널형 MOS 트랜지스터 (T1∼T3)의 각자의 채널 도우프층 형성시의 불순물 도우즈량은 1×1012/㎠, 3×1012/㎠, 5×1012/㎠ 로 되어 있다. 또, 주입 불순물은 모두 붕소(B)이고, 주입 에너지는 모두 50keV 이다.
또, 도 67에서 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의, N채널형 MOS 트랜지스터 (T1∼T3)에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면(斷面)부분의 불순물 프로파일을 도 73에 나타낸다.
도 73에서, 가로축에 단면 방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어 있다.
게이트 전극에서의 불순물 농도는 표 1에 나타낸 바와 같이, 어느 트랜지스터에서도 같은 량으로 균일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'선 및 C-C'선은 서로 겹쳐지는 직선으로 표시되지만, 웰층에서는 앞서 설명한 바와 같이, 문턱값의 요구가 낮은 트랜지스터(T1 ＜ T2 ＜T3의 순서)정도로 채널 도우즈량은 적고, 산화막-벌크 계면에서의 불순물 농도가 낮게 되어 있다. 또, 각 프로파일의 피크 위치는 각각의 채널 도우프층의 형성위치와 거의 같다.
<각 트랜지스터의 제조방법>
이하에, 도 72에서 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T1∼T3)의 제조방법에 관해서, 도 74∼도 79를 사용하여 설명한다.
우선, 도 74에 나타낸 공정에 있어서, P형의 반도체 기판 (1)의 표면에 LOCOS법에 의해 LOCOS 층(필드 산화막)(2)을 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여 반도체 기판 (1)내에 P형의 웰영역 (101)을 형성한다. 또, 반도체 기판 (1)내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다.
다음에, 예를 들면 붕소이온을 130keV의 에너지로 5×1012/㎠ 의 도우즈량을 주입하여 반도체 기판 (1)내에 채널 커트층 (102)을 형성한다. 또, 채널 커트층(102)은 LOCOS 층 (2)에서 소자간 분리영역을 형성하는 것과 같은 형상으로 형성한다.
다음에, 도 75에 나타낸 공정에 있어서, 웰 영역 (101)내의 소정위치에 센스앰프부의 트랜지스터 (T1)에 맞춘 가장 불순물 농도가 낮은 채널 도우프층(103)을 형성한다. 이 때, 주변회로부 및 메모리셀 어레이부의 트랜지스터 (T2 및 T3)의 형성 영역에도 채널 도우프층 (103)이 형성된다. 또, 채널 도우프층(103)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 76에 나타낸 공정에서, 센스앰프부의 상부에 레지스트 마스크(R201)를 형성하며 주변회로부 및 메모리셀 어레이부의 채널 도우프층 (103)에 선택적으로 불순물을 추가 주입하고, 주변회로부의 트랜지스터 (T2)에 맞춘 불순물농도의 채널 도우프층 (104)을 형성한다. 이 때, 메모리셀 어레이부의 트랜지스터(T3)의 형성 영역에도 채널 도우프층 (104)이 형성된다. 또, 채널 도우프층 (104)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 2×1012/㎠의 도우즈량을 주입하는 것으로 행한다.
다음에, 도 77에 나타낸 공정에 있어서, 센스앰프부 및 주변회로부의 상부에 레지스트 마스크 (R202)를 형성하고, 메모리셀 어레이부의 채널 도우프층 (104)에 선택적으로 불순물을 추가 주입하여, 메모리셀 어레이부의 트랜지스터 (T3)에 합친 불순물 농도의 채널 도우프층 (105)을 형성한다. 또 채널 도우프층 (105)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 2×1012/㎠의 도우즈량을 주입하는 것으로 행한다.
다음에, 도 78에 나타낸 공정에서, 반도체 기관 (1)의 주면상에 게이트 산화막 (3)을 이루는 산화막 (31)을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서 예를 들면 도우프드 폴리실리콘층(doped polysilicon 층) (41)을 CVD법으로써 형성한다. 또, 산화막 (31)의 두께는 100Å정도, 도우프드 폴리실리콘층 (41)의 두께는 2000Å 정도이고, 그 불순물로서는 인(P)을 사용하며 농도는 5×1020/㎤정도이다.
다음에, 도 79에 나타낸 공정에 있어서, 도우프드 폴리실리콘층 (41)의 상부에 레지스트 마스크 (R203)를 형성하고, 패터닝에 의해 게이트 전극 (4) 및 게이트 산화막 (3)을 형성한다.
다음에, 센스앰프부, 주변회로부, 메모리셀 어레이부에 이온 주입에 의해 LDD 층 (107)을 형성한 후, 게이트 산화막 (3) 및 게이트 전극 (4)의 측면에 약 1000Å 두께의 측벽산화막 (5)을 형성한다. 그리고, 측벽산화막 (5)을 마스크로 하여 이온 주입에 의해 소스·드레인층 (106)을 형성하는 것에 의해, 도 72에 나타내는 DRAM의 구성이 얻어진다.
여기서, LDD 층 (107)은 예를 들면 비소(As) 이온을 30ksV의 에너지로, 1×1013/㎠의 도우즈량을 주입하여 형성한다. 또, 소스·드레인층 (106)은, 예를 들면 비소이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃로 60분간 어닐링하여 형성한다.
또 이 다음에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성 공정 등을 거침으로써 DRAM이 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
<종래의 DRAM의 문제점>
이상 설명한 바와 같이, 종래의 DRAM에서는 센스앰프부, 주변회로부, 메모리셀 어레이부 등으로 사용되는 특성이 다른 트랜지스터를 1칩 내에 만들기 때문에, 채널 도우프층의 불순물농도를 트랜지스터에 맞추어서 바꿈으로써 문턱값의 조정을 하고 있었다.
그러나, 채널 도우프층의 불순물 농도가 높아지면 문턱값이 상승하는 동시에, 예를 들면 확산층과 기판과의 접합부분에서의 불순물농도가 높아지기 때문에, 확산층으로부터의 누설전류(확산층 리이크)가 많아진다. 예컨대, 문턱값과 확산층리이크는 트레이드 오프의 관계를 가지며, 문턱값이 정해지면 누설전류도 일의적으로 정해져서 회로설계는 양자의 트레이드오프 관계에 의해 제약을 받고 있었다.
<제 2 종래예>
<플래쉬 메모리의 전체구성>
제 2 종래예로서 복수 종류의 트랜지스터를 형성한 플래쉬 메모리 (700)의 구성 및 제조방법에 관해서 설명한다.
도 80에는 플래쉬 메모리 (700)의 구성(셀 배치)을 나타내고 있다.
일반적으로 DRAM에 비하여 플래쉬 메모리가 다른 점은, 예를 들면 10V라고 하는 높은 전압을 기록동작과 소거동작으로 사용하는 것이다. 이 때문에, 도 80에 나타낸 플래쉬 메모리 (700)에서는 승압회로로서 챠지 펌프회로 (710)를 구비하고 있다.
그리고, 플래쉬 메모리 (700)는 데이터를 축적하는 메모리셀 어레이부 (701)뿐만 아니라 X디코더 (703)와 Y디코더 (704) 등 승압후에 사용되는 고내압부, 주변회로부(예를 들면, 어드레스 버퍼 702, 로우/컬럼 클럭부 705, I/O 패스부 706, 데이터 레지스터부 707, 센스앰프부 708, 동작제어부 709)등도 구비하고 있다. 모든 부위가 트랜지스터에 의해 구성되어 있지만 사용전압의 차이에 의해, 여러 종류의 특성이 다른 트랜지스터가 필요해진다.
예를 들면, 메모리셀 어레이부 (701)에서의 트랜지스터에서는 터널산화막의 신뢰성을 보증하기 위해, 예를 들면 100Å정도의 산화막 두께가 필요하다. 그러나, 주변회로부에서는 고속동작을 행하기 때문에 전류량이 많은 것이 요구되고 있고,산화막 두께는 메모리셀 어레이부 (701)에 비해서 얇게 설정되는 일이 많다. 단, 고내압부에서는 10V의 전압에 견딜 수 있는 트랜지스터가 필요하게 된다. 이 때문에, 예를 들면 250Å이라는 두꺼운 산화막을 사용할 필요가 생긴다. 즉, 1칩의 플래쉬 메모리내에서 산화막 두께가 다른 여러 종류의 트랜지스터가 필요하게 된다.
<각 트랜지스터의 구성>
이하에서는, 산화막 두께를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다. 도 81은 종래의 제조방법에 의해 제조한 플래쉬 메모리의 구성예(부분도)이고, 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터(T11∼T13)의 단면(斷面)을 각각 나타내고 있다.
도 81에 있어서, N채널형 MOS 트랜지스터 (T11∼T13)는 동일한 반도체 기판(21)(P형)상에 형성된 P형의 웰층 (121)내에 형성되어 있다. 웰층 (121)은, 웰층 (121)내에 형성된 채널커트층 (122)과 LOCOS 층 (22)으로 소자간 분리되고, N채널형 MOS 트랜지스터 (T11∼T13)는 각각 소자간 분리된 영역에 형성되어 있다.
고내압부의 N채널형 MOS 트랜지스터 (T11)는 웰층 (121)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (126)과, 그 소스·드레인층 (126)이 서로 마주보는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (127)을 구비하고 있다.
그리고, LDD 층 (127)의 상부에는 게이트 산화막 (26)이 형성되고, 그 게이트 산화막 (26)의 상부에는 게이트 전극 (29)이 형성되어 있다. 또, 게이트 산화막 (26) 및 게이트 전극 (29)의 측면에는 측벽산화막 (30)이 형성되어 있다. 또, 게이트 전극 (29)의 하층의 웰층 (121)내에는 채널 도우프층(123)이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 (T12)는 웰층 (121)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (126)과, 그 소스·드레인층 (126)이 서로 마주보는 에지부분에 접하여 형성된 한 쌍의 LDD층 (127)을 구비하고 있다.
그리고, LDD 층 (127)의 상부에는 게이트 산화막 (25)이 형성되고 그 게이트 산화막 (25)의 상부에는 게이트 전극 (29)이 형성되어 있다. 또, 게이트 산화막 (25) 및 게이트 전극 (29)의 측면에는 측벽산화막 (30)이 형성되어 있다. 또한 게이트 전극 (29)의 하층의 웰층 (121)내에는 채널 도우프층(124)이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS트랜지스터 (T13)는 웰층 (121)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (126)을 구비하고, 소스·드레인층 (126)의 에지부분 상부에는 터널 산화막 (23)이 형성되며, 그 터널산화막 (23)의 상부에는 플로팅 게이트 전극 (27), 층간 절연막 (24), 콘트롤 게이트 전극 (28)이 차례로 형성되어 있다.
또, 터널 산화막 (23), 플로팅 게이트 전극 (27), 층간절연막 (241), 컨트롤 게이트 전극 (28)의 측면에는 측벽산화막 (30)이 형성되어 있다.
또, 플로팅 게이트 전극 (27)의 하층의 웰층 (121)내에는 채널 도우프층 (125)이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이 구조로 되어 있고, 서로 인접하는 게이트 끼리가 하나의 소스·드레인층 (126)을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
도 76에 나타낸 플래쉬 메모리에 있어서 특징적인 것은, 고내압부의 N채널형 MOS 트랜지스터 (T11)의 게이트 산화막 (26)의 두께가 가장 두껍고, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T13)의 터널산화막 (23), 주변회로부 N채널형 MOS 트랜지스터 (T12)의 게이트 산화막 (25)의 차례로 두께가 얇아져 있는 점이다.
도 82에 각 게이트 산화막의 두께를 나타낸다.
도 82에서, 가로축 좌측에서 차례로 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다.
또, 표 2에 N채널형 MOS 트랜지스터 (T11∼T13)의 구성제원을 나타낸다.
[표 2]
Figure pat00004
표 2에 있어서, N채널형 MOS트랜지스터 (T11∼T13)의 각각의 게이트 산화막의 두께는 250Å, 80Å, 100Å으로 되어 있다.
<각 트랜지스터의 제조방법>
이하에, 도 81에서 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T11∼T13)의 제조방법에 관해서, 도 84∼도 96을 사용하여 설명한다.
우선, 도 84에 나타낸 공정에 있어서, P형의 반도체 기판 (21)이 표면에 LOCOS법에 의해 LOCOS층(필드 산화막)(22)을 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을, 700 keV의 에너지로 1×1013/㎠의 도우즈량을 주입함으로써, 반도체 기판 (21)내에 P형의 웰영역 (121)을 형성한다. 또, 반도체 기판(21)내에는 P채널형 MOS 트랜지스터를 형성하기 위해, N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다.
다음에, 예를 들면 붕소이온을 130keV의 에너지로 5×1012/㎠의 도우즈량을 주입하여, 반도체 기판 (21)내에 채널커트층 (122)을 형성한다. 또, 채널커트층 (122)은 LOCOS층 (22)에서 소자간 분리영역을 형성하는 것과 같은 형상으로 형성한다.
다음에, 웰영역 (121)내의 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 소정위치에 채널 도우프층 (120)을 형성한다. 또, 채널 도우프층 (120)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 5×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 84에 나타낸 공정에 있어서, 반도체 기판 (21)의 주면상에 터널산화막 (23)을 이루는 산화막 (231)을 열산화법에 의해 형성한 후, 그 위에 게이트 전극 재료로서 예를 들면 도우프드 폴리실리콘층 (271)을 CVD법으로써 형성한다.또 산화막 (231)의 두께는 100Å정도, 도우프드 폴리실리콘층 (271)의 두께는 1000Å이고, 그 불순물로서는 인(P)을 사용하며 농도는 1×1020/㎤ 정도이다.
다음에, 도 85에 나타낸 공정에 있어서, 메모리셀 어레이부에서의 도우프드 폴리실리콘층 (271)의 상부에 선택적으로 레지스트 마스크 (R221)를 형성한다. 이 경우, 레지스트 마스크 (R221)는 메모리셀 어레이부의 게이트폭 방향에 따라서 형성된다. 그리고, 레지스트 마스크 (R221)로 덮여져 있지 않는 부분의 도우프드 폴리실리콘층 (271)을 이방성 에칭에 의해 제거한다. 이 상태를 도 81에 나타낸다.
도 86은 도 85를 상면측(레지스트 마스크 R221를 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R221)는 메모리셀 어레이부에서 규칙적으로 배열된 장방형의 섬 모양을 이루도록 형성되어 있다. 또, 레지스트 마스크 (R221)는 장방형의 섬 모양을 이루는 활성층 AL 위와, 그 주위의 LOCOS층 LL 위를 덮도록 형성되어 있다. 또, 고내압부 및 주변회로부에서는 레지스트 마스크 (R)가 형성되어 있지 않기 때문에 활성층 AL이 노출되어 있다.
또, 도 86에서는 레지스트 마스크 (R221)의 하부의 구성을 알기 쉽게하기 위해서, 부분적으로 레지스트 마스크 (R221)를 제거하여 활성층 AL 및 LOCOS 층 LL이 보이도록 하고 있지만, 이것은 편의적인 것이다.
다음에, 레지스트 마스크 (R221)를 제거한 후, 도 7에 나타낸 공정에서 도우프드 폴리실리콘층 (271)상에 플로팅 게이트와 컨트롤 게이트를 절연하는 충간절연막 (24)이 되는 절연막 (241)을 CVD법으로 형성한다.
또, 이 막은 TEOS(tetraethyl orthosilicate)막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막두께는 100 Å이다. 또, 층간 절연막 (24)은 ONO 막이라 호칭되는 경우도 있다. 또, 절연막 (241)은 고내압부 및 주변회로부상에도 형성된다.
다음에, 도 88에 나타낸 공정에 있어서, 메모리셀 어레이부의 절연막 (241)상을 레지스트 마스크 (R222)로 덮고, 그 밖의 영역의 절연막 (241)을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막 (231)도 제거한다. 이 상태를 도 84에 나타낸다.
도 89는 도 88을 상면측(레지스트 마스크 R222를 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R222)는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 주변회로부에서는 레지스트 마스크 (R222)가 형성되어 있지 않기 때문에 활성층 AL이 노출되어 있다.
다음에, 레지스트 마스크 (R222)를 제거한 후, 도 90에 나타낸 공정에서 반도체 기판 (21)의 주면 전체면에 게이트 산화막 (26)을 이루는 산화막 (261)을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막 (241)은 질화막을 포함하고 있기 때문에, 산화되지 않고 그 두께가 유지된다. 또, 산화막(261)의 두께는 170Å정도이다.
다음에, 도 91에 나타낸 공정에 있어서, 주변회로부 이외의 영역을 레지스트 마스크 (R223)로 덮고, 주변회로부상의 산화막 (261)을 웨트에칭으로 제거한다. 이상태를 도 92에 나타낸다.
도 92는 도 91을 상면측(레지스트 마스크 R223를 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R223)는 메모리셀 어레이부 및 고내압부의 전역을 덮도록 형성되어 있지만, 주변회로부에서는 레지스트 마스크 (R223)가 형성되어 있지 않았기 때문에, 활성층 AL이 노출되어 있다.
다음에, 레지스트 마스크 (R223)를 제거한 후, 도 93에 나타내는 공정에서 게이트 산화막 (25)이 되는 산화막 (251)을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막 (241)은 질화막을 포함하고 있기 때문에 산화되지 않고 그 두께가 유지되지만, 고내압부에서는 산화막 (261)이 성장하여 막두께가 증가하게 된다. 또, 산화막 (251)의 두께는 80Å정도이고, 산화막 (261)은 250Å 정도로 성장한다.
다음에, 도 94에 나타낸 공정에 있어서, 반도체 기판 (21)의 주면 전체면에 게이트 전극 재료로서, 예를 들면 도우프드 폴리실리콘층 (291)을 CVD법으로 형성한다. 또, 도우프드 폴리실리콘층 (291)의 두께는 2000Å정도이고, 그 불순물로서는 인(P)을 사용하며 농도는 5×1020/㎤ 정도이다.
다음에, 도 95에 나타낸 공정에서, 도우프드 폴리실리콘층 (291)의 상부에 레지스트 마스크 (R224)를 형성하여 패터닝을 행한다. 이 상태를 도 96에 나타낸다.
도 96은 도 95를 상면측(레지스트 마스크 R224를 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R224)는 장방형의 활성영역 AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해, 고내압부에서는 게이트 산화막 (26) 및 게이트 전극(29)을, 주변회로부에서는 게이트 산화막 (25) 및 게이트 전극 (29)을, 메모리셀 어레이부에서는 터널산화막 (23), 플로팅 게이트 전극 (27), 층간절연막(24), 컨트롤 게이트 전극 (28)을 형성한다.
다음에, 고내압부, 주변회로부에 이온주입에 의해 LDD층 (127)을 형성한 후, 게이트 산화막 (26) 및 게이트 전극 (29)의 측면, 게이트 산화막 (25) 및 게이트 전극 (29)의 측면, 터널산화막 (23), 플로팅 게이트 전극 (27), 층간 절연막 (24), 컨트롤 게이트 전극 (28)의 측면에 약 1000Å 두께의 측벽산화막 (30)을 형성한다. 그리고, 측벽산화막 (30)을 마스크로 하여 이온주입으로 소스·드레인층 (126)을 형성함으로써, 도 81에 나타낸 플래쉬 메모리의 구성을 얻을 수 있다.
여기서, LDD 층 (127)은 예를 들면 비소이온을 30keV의 에너지로 1×1013/㎠의 도우즈량을 주입함으로써 형성된다. 또, 소스·드레인층 (126)은 예를 들면 비소 이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃로 60분간 어닐링하여 형성한다.
또 그 다음에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거침으로써 플래쉬 메모리가 형성되지만 그들 공정의 설명 및 도시는 생략한다.
<종래의 플래쉬 메모리의 문제점>
이상 설명한 바와 같이, 종래의 플래쉬 메모리에서는, 종래의 DRAM과 마찬가지로 문턱값과 확산층 리이크는 트레이드 오프의 관계를 가지기 때문에, 회로설계는 양자의 트레이드 오프에 의해 제약을 받게 된다.
또, 1칩의 플래쉬 메모리 내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성할 필요가 있어, 산화막의 형성을 복수회로 나누어서 행하는 경우가 생긴다. 예를 들어 고내압부에서는, 산화막 (261)은 레지스트 마스크 (R223)를 제거하는 공정(도 91)등을 거쳐서, 산화막 (251)을 형성할 때에 다시 성장시키게(도 93) 된다. 즉, 산화막 (261)을 2회에 나누어서 형성하게 된다.
이 때문에 불순물 혼입의 기회가 증가하는 등 으로 인해 게이트 산화막 (26)의 신뢰성 열화가 생기거나, 막 두께의 제어성이 나빠져서 고내압부의 N채널형 MOS트랜지스터 (T11)의 신뢰성이 손상되는 등의 문제가 발생하고 있었다.
<제 3 종래예>
<로직회로를 가지는 DRAM의 전체구성>
다음에, 제 3 종래예로서 로직회로를 가진 DRAM(이후, LOGIC in DRAM이라 칭함)(800)의 구성 및 제조방법에 관해서 설명한다.
LOGIC in DRAM (800)은 로직회로를 동일 칩 내에 만들어 넣음으로서, 독립된 별도의 칩으로서 만들어진 DRAM과 로직회로를 조합하여 사용함으로써 고성능과 저비용을 실현할 수 있는 장치이다.
도 97에 나타낸 바와 같이, LOGIC in DRAM (800)은 로직부와 DRAM부로 대별된다. 여기서, 로직부에서는 고속인 것, 즉 높은 구동능력과 저용량인 것이 요구되고 있다. 또, DRAM 부에는 앞서 기술한 바와 같이 낮은 리이크 전류가 요구되는 메모리셀 어레이부와, 낮은 전압에서의 동작이 요구되는 센스 앰프부 등이 포함되어 있다. 예컨대, 1칩의 LOGIC in DRAM (800)에서는 특성이 다른 여러종류의 트랜지스터가 필요해진다.
<각 트랜지스터의 구성>
이들 특성이 다른 트랜지스터를 1칩 내에 만들기 위해서, 종래에는 채널 도우프층의 불순물 프로파일이나 산화막 두께를 트랜지스터에 맞추어서 바꾸는 것으로 대응하고 있었다.
이하, DRAM 부에서는 채널 도우프층의 불순물 농도를 트랜지스터에 의해 변화시킨 예를, 로직부에서는 산화막 두께를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다.
도 98은 종래의 제조방법에 의해 제조한 LOGIC in DRAM의 구성예(부분도면)이고, 로직부와 DRAM부내의 센스앰프부 및 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 (T21∼T23)의 단면을 각각 나타내고 있다.
도 98에서, N채널형 MOS 트랜지스터 (T21∼T23)는 동일한 반도체 기판(51)(P형)상에 형성된 P형의 웰층 (151)내에 형성되어 있다. 웰층 (151)은 웰층 (151)내에 형성된 채널커트층 (152)과 LOCOS층 (52)으로 소자간 분리되고, N채널형 MOS트랜지스터 (T21∼T23)는 각각 소자간 분리된 영역으로 형성되어 있다.
로직부의 N채널형 MOS트랜지스터 (T21)는, 웰층 (151)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (156)과, 그 소스·드레인층 (156)이 서로 대향한 에지부분에 접하여 형성된 한 쌍의 LDD 층 (157)을 구비하고 있다.
그리고, LDD층 (157)의 상부에는 게이트 산화막 (54)이 형성되고, 그 게이트 산화막 (54)의 상부에는 게이트 전극 (55)이 형성되어 있다. 또, 게이트 산화막 (54) 및 게이트 전극 (55)의 측면에는 측벽산화막 (56)이 형성되어 있다. 또, 게이트 전극 (55)의 하층의 웰층 (151)내에는 채널 도우프층(155)이 형성되어 있다.
센스앰프부의 N채널형 MOS트랜지스터 (T22)는 웰층 (151)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (156)과 그 소스·드레인층 (156)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (157)을 구비하고 있다.
그리고, LDD 층 (157)의 상부에는 게이트 산화막 (53)이 형성되고 그 게이트 산화막 (53)의 상부에는 게이트 전극 (55)이 형성되어 있다. 또, 게이트 산화막 (53) 및 게이트 전극 (55)의 측면에는 측벽산화막 (56)이 형성되어 있다. 또, 게이트 전극 (55)의 하층의 웰층 (151)내에는 채널 도우프층 (154)이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T23)는 웰층 (151)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (156)과, 그 소스·드레인층(156)이 마주보는 에지부분에 접하여 형성된 한 쌍의 LDD층 (157)을 구비하고 있다.
그리고, 소스·드레인층 (156) 및 LDD 층 (157)의 상부에는 게이트 산화막 (53)이 형성되고, 그 게이트 산화막 (53)의 상부에는 게이트 전극 (55)이 형성되어 있다. 또, 게이트 산화막 (53) 및 게이트 전극 (55)의 측면에는 측벽 산화막 (56)이 형성되어 있다. 또한, 게이트 전극 (55)의 하층의 웰층(151)내에는 채널 도우프층 (153)이 형성되어 있다.
또, 메모리셀 어레이부는 게이트 어레이 구조로 되어 있고, 서로 인접하는 게이트 끼리가 하나의 소스·드레인층 (156)을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
또, 표 3에 N채널형 MOS 트랜지스터 (T21∼T23)의 구성제원을 나타낸다.
[표 3]
Figure pat00143
표 3에서, N채널형 MOS트랜지스터 (T21∼T23)의 각각의 채널 도우프층 형성시의 불순물 도우즈량은 1×1013/㎠, 1×1012/㎠, 5×1012/㎠ 로 되어 있다. 또, 주입 불순물은 모두 붕소(B)이며, 주입 에너지는 모두 50keV이다.
또, N채널형 MOS트랜지스터 (T21∼T23)의 각각의 게이트 산화막의 두께는 60Å, 100Å, 100Å으로 되어 있다.
또, 도 98에 나타낸 로직부, 센스앰프부, 메모리셀 어레이부의 N채널형 MOS트랜지스터 (T21∼T23)에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면부분이 불순물프로파일을 도 99에 나타낸다.
도 99에서, 가로축에 단면방향의 위치(깊이)를, 세로축에 불순물농도를 나타낸다. 또, 가로축은 도면을 향해서 좌측부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어 있다.
게이트 전극에서의 불순물 농도는 표 3에 나타낸 바와 같이, 어떤 트랜지스터에서도 같은 량으로 균일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'선 및 C-C'선은 서로 겹친 직선(A-A'선을 구별하기 위해서 도면으로는 2개의 직선으로 나타내고 있음)으로 나타나지만, 웰층에서는, 문턱값의 요구가 낮은 센스앰프부의 트랜지스터에서는 채널 도우즈량이 적고, 산화막-벌크 계면에서의 불순물 농도도 낮다. 또, 각 프로파일의 피크위치는 각각의 채널 도우프층의 형성위치와 거의 같다.
또, 도 100에 각 게이트 산화막의 두께를 나타낸다.
도 100에서, 가로축 좌측으로부터 차례로 로직부, 센스앰프부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다. 도 100에 나타낸 바와 같이 로직부는 전류구동 능력향상을 위해, DRAM 부의 센스앰프부, 메모리셀 어레이부에 비하여, 산화막 두께가 얇게되어 있다.
<각 트랜지스터의 제조방법>
이하, 도 98에 나타낸 로직부, DRAM 부의 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS트랜지스터 (T21∼T23)의 제조방법에 관해서 도 101∼도 109를 사용하여 설명한다.
우선, 도 101에 나타낸 공정에서, P형의 반도체 기판 (51)의 표면에 LOCOS법에 의해 LOCOS층(필드 산화막)(52)을, 예를 들면 4000Å의 두께로 형성된다. 계속해서, 예를 들면 붕소이온을 700keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여 반도체 기판 (51)내에 P형의 웰영역 (151)을 형성한다.
또, 반도체 기판 (51)내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다.
다음에, 예를 들면 붕소이온을, 130keV의 에너지로 5×1012/㎠의 도우즈량을 주입하여 반도체 기판 (1)내에 채널커트층 (152)을 형성한다. 또, 채널커트층(152)은 LOCOS층 (52)에서 소자간 분리영역을 형성하는 것과 같은 형상으로 형성한다.
다음에, 도 102에 나타낸 공정에서, 웰영역 (151)내의 소정위치에 센스앰프부의 트랜지스터 (T22)에 맞춘 가장 불순물농도가 낮은 채널 도우프층 (154)을 형성한다. 이 때, 로직부 및 메모리셀 어레이부의 트랜지스터 (T21 및 T23)의 형성 영역에도 채널 도우프층 (154)이 형성된다. 또, 채널도우프층 (154)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 1×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 103에 나타낸 공정에서, 센스앰프부의 상부에 레지스트 마스크(R251)를 형성하고, 로직부 및 메모리셀 어레이부의 채널 도우프층 (154)에 선택적으로 불순물을 추가 주입하며, 메모리셀 어레이부의 트랜지스터 (T23)에 맞춘 불순물 농도의 채널 도우프층 (153)을 형성한다. 이 때, 로직부의 트랜지 스터 (T21)의 형성영역에도 채널 도우프층 (153)이 형성된다. 또, 채널 도우프층 (153)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 4×1012/㎠ 의 도우즈량을 주입하여 행한다.
다음에, 도 104에 나타낸 공정에서, 센스앰프부 및 메모리셀 어레이부의 상부에 레지스트 마스크 (R252)를 형성하고 로직부의 채널 도우프층 (153)에 선택적으로 불순물을 추가 주입하여, 로직부의 트랜지스터 (T21)에 맞춘 불순물농도의 채널 도우프층 (155)을 형성한다. 또, 채널 도우프층 (155)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 5×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 105에 나타낸 공정에서, 반도체 기판 (51)의 주면상에 게이트 산화막 (53)이 되는 산화막 (531)을 열산화법에 의해 형성한다. 또, 산화막 (531)의 두께는 40Å정도이다.
다음에, 도 106에 나타낸 공정에서, 센스앰프부 및 메모리셀 어레이부의 절연막 (531)위를 레지스트 마스크 (R253)로 덮고, 로직부상의 산화막 (531)만을 선택적으로 제거한다.
다음에 레지스트 마스크 (R253)를 제거한 후, 도 107에 나타낸 공정에 있어서 반도체 기판 (51)의 주면상에 게이트 산화막 (54)이 되는 산화막 (541)을 열산화법에 의해 형성한다. 이 때, 센스앰프부 및 메모리셀 어레이부의 산화막 (531)이 성장하여 막 두께가 증가하게 된다. 또, 산화막 (541)의 두께는 60Å정도이고, 산화막 (531)은 100Å정도로 성장한다.
다음에, 도 108에 나타낸 공정에서 산화막 (531) 및 산화막 (541)위에 게이트 전극재료로서, 예를 들면 도우프드 폴리실리콘층 (551)을 CVD법으로 형성한다. 또, 도우프드 폴리실리콘층 (551)의 두께는 2000Å정도이고, 그 불순물로서는 인(P)을 사용하며, 농도는 1×1020/㎤ 정도이다.
다음에, 도 109에 나타낸 공정에서, 도우프드 폴리실리콘층 (551)의 상부에 레지스트 마스크 (R254)를 형성하여 패터닝을 행한다. 이 패터닝에 의해 로직부에서는 게이트 산화막 (54) 및 게이트 전극 (55)을 센스앰프부 및 메모리셀 어레이부에서는 게이트 산화막 (53) 및 게이트 전극 (55)을 형성한다.
다음에 로직부, 센스앰프부, 메모리셀 어레이부에 이온주입에 의해 LDD 층(157)을 형성한 후, 로직부에서는 게이트 산화막 (54) 및 게이트 전극 (55)의 측면에, 센스앰프부 및 메모리셀 어레이부에서는 게이트 산화막 (53) 및 게이트 전극(55)의 측면에, 약 1000Å 두께의 측벽산화막 (56)을 형성한다. 그리고, 측벽산화막 (56)을 마스크로 하여 이온주입에 의해 소스·드레인층 (156)을 형성하여, 도 98에 나타낸 LOGIC in DRAM의 구성을 얻을 수 있다.
여기서, LDD 층 (157)은, 예를 들면 비소(As) 이온을 30keV의 에너지로, 1×1013//㎠의 도우즈량을 주입하여 형성한다. 또, 소스·드레인층 (156)은 예를 들면 비소 이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃에서 30분간 어닐링하는 것에 의해 형성된다.
또, 이 후에 커패시티 형성, 충간 절연막의 형성, 배선층의 형성 공정 등을 거치는 것에 의해 LOGIC in DRAM이 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
<종래의 LOGIC in DRAM의 문제점>
이상 설명한 바와 같이, 종래의 LOGIC in DRAM에서는, 로직부, 센스앰프부, 메모리셀 어레이부 등으로 사용되는, 특성이 다른 트랜지스터를 1칩 내에 만들기 때문에, 채널 도우프층의 불순물 농도를 트랜지스터에 맞추어서 바꾸는 것으로 문턱값의 조정을 하고 있었다.
그러나, 채널 도우프층의 불순물 농도가 높아지면 문턱값이 상승하는 동시에, 예를 들면 확산층과 기판의 접합부분에서의 불순물농도가 높아지기 때문에, 확산층 리이크가 많아진다. 예컨대, 문턱값과 확산층 리이크는 트레이드 오프의 관계가 있으며, 문턱값이 결정되면 누설전류도 일의적으로 결정되어 회로설계는 양자의 트레이드 오프 관계에 의해 제약을 받고 있었다.
또, 로직부에서는 높은 구동능력을 얻기 위해서, 다른 부분보다도 두께가 얇은 게이트 산화막을 형성할 필요가 있다. 그 때문에 1칩의 플래쉬 메모리 내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성해야 할 필요 때문에, 산화막의 형성을 복수회로로 나눠 행하는 경우가 생긴다.
예를 들면, 센스앰프부, 메모리셀 어레이부 등에서는 산화막 (531)은 레지스트 마스크 (R253)를 제거하는 공정(도 106)등을 거쳐서 산화막 (541)을 형성할 때에 더욱 성장시키게(도 107)된다. 즉, 게이트 산화막 (53)을 2회에 나눠 형성하게 된다. 이 때문에 불순물 혼입의 기회가 증가하거나 해서 게이트 산화막(53)의 신뢰성 열화가 생기거나, 막두께의 제어성이 나빠져서 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T22 및 T23)의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
<제 4 종래예>
<로직회로를 가진 플래쉬 메모리의 전체구성>
다음에 제 4 종래예로서, 로직회로를 가진 플래쉬 메모리(이후, LOGIC in FLASH라 칭함)(900)의 구성 및 제조방법에 관해서 설명한다.
트랜지스터의 미세화에 따른 대용량화와 함께 주목되는 개발목표의 하나로, 마이크로 컴퓨터를 1개의 칩에 만들어 넣은 원칩 마이크로 컴퓨터가 있다.
특히, 플래쉬 메모리와 MPU(microprocessing unit)를 1칩 내에 만들어 넣는 소자를, 플래쉬 혼재로직이라고 부르며, 예를 들면 1995 IEDM 쇼트코스 프로그램등으로 발표되어 있다(1995 IEDM SHORT COURCE PROGRAM "EMBEDDED FLAH MEMORY APPLICATONS, TECHNOLOGY AND DESIGN", CLINTON KUO, MOTOROLA).
일례를 도 110에 나타낸다. 도 110에 나타낸 바와 같이 LOGIC in FLASH (900)는 로직부와 플래쉬 메모리부로 대별되며, 로직부에서는 고속인 것, 즉, 높은 구동능력과 낮은 용량인 것이 요구되고 있다.
또, 플래쉬 메모리부에서는 고전압이 인가되는 고내압부나 터널산화막에 높은 신뢰성이 요구되는 메모리셀 어레이부 등을 가지고 있다. 예컨대, 1칩의 LOGIC in FLASH 내에서 특성이 다른 여러 종류의 트랜지스터가 필요하게 된다.
<각 트랜지스터의 구성>
이들의 특성이 다른 트랜지스터를 1칩 내에 만들기 위해서, 종래에는 산화막두께를 트랜지스터에 따라 바꾸거나, 경우에 따라서는 채널 도우프층의 불순물 프로파일을 바꾸는 것으로 대응하고 있었다.
이하, 산화막 두께를 트랜지스터에 따라서 바꾸는 동시에 채널 도우프층의 불순물 농도를 변화시킨 예에 관해서 설명한다.
도 111은 종래의 제조방법에 의해 제조한 LOGIC in FLASH의 구성예(부분도면)이고, 로직부와 플래쉬 메모리부 내의 고내압부 및 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 (T31∼T33)의 단면을 각각 나타내고 있다.
도 111에 있어서, N채널형 MOS 트랜지스터 (T31∼T33)는 동일한 반도체 기판 (71)(P형)상에 형성된 P형의 웰층 (171)내에 형성되어 있다. 웰층 (171)은 웰층 (171)내에 형성된 채널커트층 (172)과 LOCOS층 (72)으로 소자간 분리되고, N채널형 MOS 트랜지스터 (T31∼T33)은 각각 소자간 분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS트랜지스터 (T31)는 웰층 (171)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (176)과, 그 소스·드레인층 (176)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD층 (177)을 구비하고 있다.
그리고, LDD층 (177)의 상부에는 게이트 산화막 (76)이 형성되고, 그 게이트 산화막 (76)의 상부에는 게이트 전극 (79)이 형성되어 있다. 또, 게이트 산화막 (76) 및 게이트 전극 (79)의 측면에는 측벽산화막 (80)이 형성 되어 있다. 또, 게이트 전극 (79)의 하층의 웰층 (171)내에는 채널 도우프층(175)이 형성되어 있다.
플래쉬 메모리부에서의 고내압부의 N채널형 MOS트랜지스터 (T32)는, 웰층 (171)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (176)과, 그 소스·드레인층 (176)이 마주보는 에지부분에 접하여 형성된 한 쌍의 LDD층 (177)을 구비하고 있다.
그리고, LDD층 (177)의 상부에는 게이트 산화막 (75)이 형성되고, 그 게이트 산화막 (75)의 상부에는 게이트 전극 (79)이 형성되어 있다. 또, 게이트 산화막 (75) 및 게이트 전극 (79)의 측면에는 측벽산화막 (80)이 형성되어 있다. 또, 게이트 전극 (79)의 하층의 웰층 (171)내에는 채널 도우프층(173)이 형성되어 있다.
플래쉬 메모리부에서의 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T33)는 웰층 (171)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (176)을 구비하고, 소스·드레인층 (176)의 에지부분 상부에는 터널산화막 (73)이 형성되며, 그 터널산화막 (73)의 상부에는 플로팅 게이트 전극 (77), 층간 절연막 (74), 컨트롤 게이트 전극 (78)이 차례로 형성되어 있다.
또, 터널 산화막 (73), 플로팅 게이트 전극 (77), 층간 절연막 (74), 컨트롤 게이트 전극 (78)의 측면에는 측벽산화막 (80)이 형성되어 있다.
또, 플로팅 게이트 전극 (77)의 하층의 웰층 (171)내에는 채널 도우프층 (175)이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이 구조로 되어 있고, 인접하는 게이트 끼리 한쌍의 소스·드레인층 (176)을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
도 111에 나타낸 플래쉬 메모리에서 특징적인 것은 고내압부의 N채널형 MOS 트랜지스터 (T32)의 게이트 산화막 (75)의 두께가 가장 두껍고, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T33)의 터널산화막 (73), 로직부의 N채널형 MOS 트랜지스터 (T31)의 게이트 산화막 (76)의 순서로 두께가 얇아지고 있는 점과, 고내압부 N채널형 MOS 트랜지스터 (T32)의 채널 도우프층 (173)의 불순물 농도가, 다른 채널 도우프층 보다도 낮게 형성되어 있는 점이다.
또, 표 4에 N채널형 MOS 트랜지스터 (T31∼T33)의 구성제원을 나타낸다.
[표 4]
Figure pat00008
표 4에서, N채널형 MOS 트랜지스터 (T31∼T33)의 각각의 게이트 산화막의 두께는 60Å, 250Å, 100Å으로 되어 있다.
또, N채널형 MOS 트랜지스터 (T32)의 채널 도우프층 (173)의 불순물의 불순물 도우즈량은 1×1012/㎠, N채널형 MOS 트랜지스터 (T31 및 T33)의 채널도우프층 (175)의 불순물의 불순물 도우즈량은 1×1013/㎠으로 되어 있다. 또, 주입 불순물은모두 붕소(B)이고, 주입 에너지는 모두 50keV이다.
또, 도 111에 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T31∼T33)에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물 프로파일을 도 112에 나타낸다.
도 112에 있어서, 가로축에 단면방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면에 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰충(벌크 실리콘층)으로 되어 있다.
게이트 전극에서 불순물 농도는 표 4에 표시한 바와 같이, 어느 트랜지스터에서도 같은 양으로 균일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'선, 및 C-C'선은 서로 겹쳐지는 직선(각각을 구별하기 위해서 도면에서는 3개의 직선으로 나타내고 있다)으로 표시되지만, 웰층에 있어서는, 문턱값의 요구가 낮은 고내압부의 트랜지스터에서는 채널 도우즈량이 적고, 산화막-벌크 계면에서의 불순물 농도도 낮다. 또, 각 프로파일의 피크위치는 각각의 채널 도우프층의 형성 위치와 거의 같다.
또, 도 113에 각 게이트 산화막의 두께를 나타낸다. 도 113에서, 가로축 좌측으로부터 차례로 로직부, 고내압부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다. 도 113에 나타낸 바와 같이, 플래쉬 메모리부의 고내압부의 산화막이 가장 두껍고, 로직부는 전류 구동능력 향상을 위해 산화막이 가장 얇게 되어 있다.
<각 트랜지스터의 제조방법>
이하, 도 111에 나타낸 로직부, 플래쉬 메모리부의 고내압부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T31∼T33)의 제조방법에 관해서, 도 114∼도 127을 사용하여 설명한다.
우선, 도 114에 나타낸 공정에서, P형의 반도체 기판 (71)의 표면에 LOCOS법에 의해 LOCOS층(필드 산화막)(72)을, 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로 1×1013/㎠의 도우즈량을 주입함으로써, 반도체 기판 (71)내에 P형의 웰영역 (171)을 형성한다. 또, 반도체 기판 (71)내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성하지만, 설명 및 도시는 생략한다.
다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/㎠의 도우즈량을 주입함으로써 반도체 기판 (71)내에 채널커트층 (172)을 형성한다. 또, 채널커트층 (172)은 LOCOS 층 (72)에서 소자간 분리영역을 형성하는 것과 같은 형상으로 형성한다.
다음에, 고내압부의 트랜지스터 (T32)의 웰영역 (171)내에 가장 불순물농도가 낮은 채널 도우프층 (173)을 형성한다. 또, 채널 도우프층 (173)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로, 1×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 로직부 및 메모리셀 어레이부의 트랜지스터 (T31 및 T33)의 웰 영역 (171)내에 불순물을 주입하고, 로직부 및 메모리셀 어레이부의 트랜지스터 (T31 및T33)에 맞춘 불순물 농도의 채널 도우프층 (175)을 형성한다. 또, 채널 도우프층 (175)의 형성은 예를 들면 붕소이온을, 50keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 115에 나타낸 공정에서, 반도체 기판 (71)의 주면상에 터널 산화막 (73)이 되는 산화막 (731)을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서 예를 들면 도우프드 폴리실리콘층 (771)을 CVD법으로 형성한다. 또, 산화막 (731)의 두께는 100Å정도, 도우프드 폴리실리콘층 (771)의 두께는 1000Å정도로, 그 불순물로서는 인(P)을 사용하고 농도는 1×1020/㎤ 정도 이다.
다음에, 도 116에 나타낸 공정에서 메모리셀 어레이부에서의 도우프드 폴리실리콘층 (771)의 상부에 선택적으로 레지스트 마스크 (R261)를 형성한다. 이 경우, 레지스트 마스크 (R261)는 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트 마스크 (R261)로 덮여져 있지 않은 부분의 도우프드 폴리실리콘층 (771)을 이방성 에칭에 의해 제거한다. 이 상태를 도 117에 나타낸다.
도 117은 도 116을 상면측(레지스트 마스크 R261을 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R261)는 메모리셀 어레이부에서, 규칙적으로 배열된 장방형의 섬 모양을 하도록 형성되어 있다. 또, 레지스트 마스크 (R261)는 장방형의 섬 모양을 한 활성층 AL 상면과 그 주위의 LOCOS층 LL 상면을 덮도록 형성되어있다. 또, 고내압부 및 로직부에서는 레지스트 마스크 (R261)가 형성 되어 있지 않기 때문에 활성층 AL이 노출되어 있다. 또, 도 87에서는, 레지스트 마스크 (R261)의 하부의 구성을 알기 쉽게하기 위해서 부분적으로 레지스트 마스크 (R261)를 제거해서 활성층 AL 및 LOCOS 층 LL이 보이도록 하고 있지만, 이것은 편의적인 것이다.
다음에, 레지스트 마스크 (R261)를 제거한 후, 도 118에 나타낸 공정에서, 도우프드 폴리실리콘층 (771)상에, 플로팅 게이트와 컨트롤 게이트를 절연하는 층간절연막 (74)이 되는 절연막 (74)1을 CVD법으로 형성한다. 또, 이 막은 TEOS막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막두께는 100Å이다. 또, 층간절연막 (74)은 ONO 막이라 칭하는 경우도 있다. 또, 절연막 (741)은 고내압부 및 로직부상에도 형성된다.
다음에, 도 119에 나타낸 공정에서, 메모리셀 어레이부의 절연막 (741)상을 레지스트 마스크 (R262)로 덮고, 그 밖의 영역의 절연막 (741)을 모두 제거한다.(이 경우, 그 밖의 영역에서는 산화막 731도 제거한다.)
이 상태를 도 120에 나타낸다.
도 120은 도 119를 상면측(레지스트 마스크 R262를 형성하는 측)에서 본 평면도이고 레지스트 마스크 (R262)는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 로직부에서는 레지스트 마스크 (R262)가 형성되어 있지 않기 때문에 활성층 AL이 노출되어 있다.
다음에, 레지스트 마스크 (R262)를 제거한 후, 도 121에 나타낸 공정에 있어서, 반도체 기판 (71)의 주면 전체면에 게이트 산화막 (75)으로 이루어지는산화막(751)을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막 (741)은 질화막을 포함하고 있기 때문에 산화되지 않고, 그 두께는 유지된다. 또, 산화막 (261)의 두께는 190Å정도이다.
다음에, 도 122에 나타낸 공정에서, 로직부 이외의 영역을 레지스트 마스크 (R263)로 덮고 로직부상의 산화막 (751)을 웨트 에칭에 의해 제거한다. 이 상태를 도 123에 나타낸다.
도 123은 도 122를 상면측(레지스트 마스크 R263를 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R263)는 메모리셀 어레이부 및 고내압부의 전역을 덮도록 형성되어 있지만, 로직부에서는 레지스트 마스크 (R263)가 형성되어 있지 않기 때문에, 활성층 AL이 노출되어 있다.
다음에, 레지스트 마스크 (R263)를 제거한 후, 도 124에 나타낸 공정에 있어서, 게이트 산화막 (76)이 되는 산화막 (761)을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막 (741)은 질화막을 포함하고 있기 때문에 산화되지 않고 그 두께는 유지되지만, 고내압부에서는 산화막 (751)이 성장하여 막두께가 증가하게 된다. 또, 산화막 (761)의 두께는 60Å정도이고, 산화막 (751)은 250Å정도로 성장한다.
다음에, 도 125에 나타낸 공정에서, 반도체 기판 (71)의 주면 전체면에 게이트 전극재료로서, 예를 들면 도우프드 폴리실리콘층 (791)을 CVD법으로 형성한다. 또, 도우프드 폴리실리콘층 (791)의 두께는 2000Å 정도이고, 그 불순물로서는인(P)을 사용하며 농도는 5×1020/㎤ 정도이다.
다음에, 도 126에 나타낸 공정에서, 도우프드 폴리실리콘층 (791)이 상부에 레지스트 마스크 (R264)를 형성하여 패터닝을 한다. 이 상태를 도 127에 나타낸다.
도 127은 도 126을 상면 측(레지스트 마스크 R264를 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R264)는 장방형의 활성영역 AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해 로직부에서는 게이트 산화막 (76) 및 게이트 전극 (79)을, 고내압부에서는 게이트 산화막 (75) 및 게이트 전극 (79)을, 메모리셀 어레이부에서는 터널산화막 (73), 플로팅 게이트 전극 (77), 층간 절연막 (74), 컨트롤 게이트 전극 (78)을 형성한다.
다음에, 로직부, 고내압부에 이온주입에 의해 LDD 층 (177)을 형성한 후, 게이트 산화막 (76) 및 게이트 전극 (79)의 측면, 게이트 산화막 (75) 및 게이트 전극 (79)의 측면, 터널산화막 (73), 플로팅 게이트 전극 (77), 층간 절연막 (74), 컨트롤 게이트 전극 (78)의 측면에, 약 1000Å의 두께의 측벽 산화막 (80)을 형성한다. 그리고, 측벽산화막 (80)을 마스크로 하여, 이온 주입에 의해 소스·드레인층 (176)을 형성하는 것에 의해, 도 111에 나타낸 플래쉬 메모리의 구성을 얻을 수 있다.
여기서 LDD 층 (177)은, 예를 들면 비소 이온을 30keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여 형성한다. 또 소스·드레인층 (176)은, 예를 들면 비소 이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃에서 30분간 어닐링하는 것에 의해 형성된다.
또, 이 다음에, 커패시터 형성, 층간 절연막의 형성, 배선충의 형성공정 등을 거침으로써 LOGIC in FLASH가 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
<종래의 LOGIC in FLASH의 문제점>
이상 설명한 바와 같이, 종래의 LOGIC in FLASH에서는 로직부, 고내압부, 메모리셀 어레이부 등으로 사용되는 특성이 다른 트랜지스터를 1칩 내에 만들기 위해, 채널 도우프층의 불순물 농도를 트랜지스터에 맞추어서 바꾸는 것으로 문턱값의 조정을 하고 있었다.
그러나, 채널 도우프층의 불순물농도가 높아지면 문턱값이 높아지는 동시에, 예를 들면 확산층과 기판과의 접합부분에서의 불순물 농도가 높아지기 때문에 확산층 리이크가 많아진다. 예컨대, 문턱값과 확산층 리이크는 트레이드오프의 관계가 있으며, 문턱값이 결정되면 누설전류도 일의적으로 결정되어 회로 설계는 양자의 트레이드오프 관계에 의해 제약을 받고 있었다.
또, 로직부에서는 고구동 능력을 구하기 때문에 다른 부분 보다도 두께가 얇은 게이트 산화막을 형성할 필요가 있다. 그 때문에, 1 칩의 플래쉬 메모리내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성할 필요가 있기 때문에, 산화막의 형성을 복수회 나눠 행하는 경우가 생긴다.
예를 들면, 고내압부 등에서는 산화막 (751)은 레지스트 마스크 (R263)을 제거하는 공정(도 122)등을 거쳐 산화막 (761)을 형성할 때에 다시 성장시키게(도 124) 된다. 즉, 산화막 (751)을 2회에 나눠 형성하게 된다. 이 때문에, 불순물 혼입의 기회가 증가하는 등 게이트 산화막 (75)의 신뢰성 열화가 생기기도 하고, 막 두께의 제어성이 나빠져서 고내압부의 N채널형 MOS 트랜지스터 (T32)의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
이상 설명한 바와 같이 1개의 칩 내에 복수 종류의 트랜지스터를 만들어 놓은 반도체 장치에서는 채널 도우프층의 불순물농도를 트랜지스터에 맞추어서 바꾸는 것으로 문턱값의 조정을 하고 있었지만, 문턱값과 확산층 리이크는 트레이드 오프의 관계가 있어, 문턱값이 결정되면 누설전류도 일의적으로 결정적어 회로설계는 양자의 트레이드 오프 관계에 의해 제약을 받고 있었다.
또, 게이트 산화막의 형성을 복수회에 나눠 행할 필요가 있고, 그 때문에 불순물 혼입의 기회가 증가하는 등 게이트 산화막의 신뢰성 열화가 생기거나, 막 두께의 제어성이 나빠져서 트랜지스터의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로, 문턱값과 확산층 리이크와의 트레이드오프 관계를 해소하는 동시에, 게이트 산화막의 형성을 복수회로 나눠 행할 필요가 없는 반도체 장치 및 제조방법을 제공한다.
본 발명에 관한 청구항 1기재의 반도체 장치는, 제 1 도전형의 반도체 기판의 주 표면에 제 1 및 제 2 트랜지스터를 구비한 반도체 장치에 있어서, 상기 제 1 트랜지스터는 상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 1 소스/드레인 영역과, 상기 한쌍의 제 1 소스/드레인 영역에 끼워진 영역과 대향하도록 상기 반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성되고, 그의 내부에 제 2 도전형의 불순물과 제 1 질소도입영역을 가지는 폴리실리콘층을 구비한 제 1 제어 전극을 구비하고, 상기 제 2 트랜지스터는, 상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 2 소스/드레인 영역과, 상기 한쌍의 제 2 소스/드레인 영역에 끼워진 영역과 대향하도록 상기 반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성되고, 그의 내부에 제 2 도전형의 불순물과 제 2 질소 도입영역을 가지는 폴리실리콘층을 구비한 제 2 제어 전극을 구비하고, 상기 제 1 및 제 2 질소도입영역의 농도분포가 다른 것을 특징으로 한다.
본 발명에 관한 청구항 2기재의 반도체 장치는 한쌍의 제 1 소스/드레인 영역에 끼워진 영역에 형성된 제 1 채널 도프층과, 한쌍의 제 2 소스/드레인 영역에 끼워진 영역에 형성된 제 2 채널 도프층을 더욱 구비하고, 제 1 및 제 2 채널 도프층은 동일한 불순물 농도를 가지며, 제 1 트랜지스터와 제 2 트랜지스터의 폴리실리콘층 및 게이트 산화막은 동일한 막두께를 가지며, 제 1 및 제 2 질소 도입영역의 불순물 농도는 모두 상기 폴리실리콘층의 상부측에서 비교적 낮고, 상기 폴리실리콘층의 하부측에서 비교적 높은 것을 특징으로 한다.
본 발명에 관한 청구항 3기재의 반도체 장치의 제조방법은, 제 1 도전형의반도체 기판에 제 1 및 제 2 트렌지스터를 가지는 반도체 장치의 제조방법에 있어서, (a) 상기 반도체 기판의 주면 상에 선택적으로 필드산화막을 형성하여, 상기 제 1 및 제 2 트랜지스터가 형성되는 제 1 및 제 2 활성영역을 규정하는 공정과, (b) 상기 제 1 및 제 2 활성영역 상에 산화막을 형성하는 공정과, (c) 상기 제 1 및 제 2 활성영역의 상기 산화막상에 폴리실리콘층을 형성 하는 공정과, (d) 상기 제 1 활성영역상의 폴리실리콘층에 질소를 도입하여 제 1 질소도입 영역을 형성하는 공정과, (e) 상기 제 2 활성영역상의 폴리실리콘층에 질소를 도입하여 상기 제 1 활성영역 상의 폴리실리콘층과는 다른 질소농도 분포를 가지는 제 2 질소 도입영역을 형성하는 공정과, (f) 상기 폴리실리콘층과 산화막을 패터닝하여, 상기 제 1 활성영역에 제 1 질소도입 영역을 가지는 제 1 제어전극을, 상기 제 2 활성영역에 제 2 질소도입 영역을 가지는 제 2 제어전극을 형성하는 공정과, (g) 상기 제 1 및 제 2 활성영역과 상기 제 1 및 제 2 제어전극에 제 2 도전형의 불순물을 도입하여 반도체 기판의 주 표면에서 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 1 소스/드레인 영역을 상기 제 1 활성영역에 형성하는 동시에, 제 2 도전형의 한쌍의 제 2 소스/드레인 영역을 상기 제 2 활성영역에 형성하는 공정을 구비한다.
본 발명에 관한 청구항 4기재의 반도체 장치는 제 1 도전형의 반도체 기판의 주 표면에 제 1 및 제 2 트랜지스터를 구비한 반도체 장치에 있어서, 상기 제 1 트랜지스터는, 상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 1 소스/드레인 영역과, 상기 한쌍의 제 1 소스/드레인 영역에 끼워진 영역에 형성된 제 1 채널 도프층과, 상기 제 1 채널 도프층과 대향하도록 상기반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성된 제 1 제어전극을 구비하고, 상기 제 2 트랜지스터는, 상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 소스/드레인 영역과, 상기 한쌍의 제 2 소스/드레인 영역에 끼워진 영역에 형성되고 상기 제 1 채널 도프층과 동일한 불순물 농도를 가지는 제 2 채널도프층과, 상기 제 2 채널 도프층과 대향하도록 상기 반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성된 제 2 제어전극을 구비하고, 제 1 트랜지스터와 제 2 트랜지스터의 게이트 절연막은 동일한 두께를 가지며, 상기 제 1 제어전극은 그의 내부에 제 1 질소도입영역을 구비한 제 1 폴리실리콘층과, 상기 제 1 폴리실리콘층상에 형성되고 그의 내부에 제 2 도전형의 불순물을 포함하는 제 2 폴리실리콘층을 구비하고, 상기 제 2 제어전극은 그의 내부에 제 2 질소도입영역을 구비한 제 3 폴리실리콘층과, 상기 제 3 폴리실리콘층상에 형성되고 그의 내부에 제 2 도전형의 불순물을 포함하는 제 4 폴리실리콘층을 구비한다.
도 1은 게이트 전극중의 질소의 작용을 설명하는 도면.
도 2는 게이트 전극중의 불순물 분포 및 질소분포를 설명하는 도면.
도 3은 게이트 전극중의 질소의 작용을 설명하는 도면.
도 4는 게이트 전극중의 질소의 작용을 설명하는 도면.
도 5는 본 발명에 의한 실시의 형태 1의 구성을 나타내는 단면도.
도 6은 본 발명에 의한 실시의 형태 1의 질소분포를 설명하는 도면.
도 7은 본 발명에 의한 실시의 형태 1의 불순물분포를 설명하는 도면.
도 8은 본 발명에 의한 실시의 형태 1의 게이트 산화막의 두께를 설명하는 도면.
도 9는 본 발명에 의한 실시의 형태 1의 제조공정을 표시한 도면.
도 10은 본 발명에 의한 실시의 형태 1의 제조공정을 표시한 도면.
도 11은 본 발명에 의한 실시의 형태 1의 제조공정을 표시한 도면.
도 12는 본 발명에 의한 실시의 형태 1의 제조공정을 표시한 도면.
도 13은 본 발명에 의한 실시의 형태 1의 제조공정을 표시한 도면.
도 14는 본 발명에 의한 실시의 형태 1의 제조공정을 표시한 도면.
도 15는 본 발명에 의한 실시의 형태 1의 제조공정을 표시한 도면.
도 16은 본 발명에 의한 실시의 형태 2의 구성을 나타내는 단면도.
도 17은 본 발명에 의한 실시의 형태 2의 질소분포를 설명하는 도면.
도 18은 본 발명에 의한 실시의 형태 2의 불순물분포를 설명하는 도면.
도 19는 본 발명에 의한 실시의 형태 2의 게이트 산화막의 두께를 설명하는 도면.
도 20은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 21은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 22는 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 23은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 24는 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 25는 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 26은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 27은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 28은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 29는 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 30은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 31은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 32는 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 33은 본 발명에 의한 실시의 형태 2의 제조공정을 표시한 도면.
도 34는 본 발명에 의한 실시의 형태 3의 구성을 나타낸 단면도.
도 35는 본 발명에 의한 실시의 형태 3의 질소분포를 설명하는 도면.
도 36은 본 발명에 의한 실시의 형태 3의 불순물 분포를 설명하는 도면.
도 37은 본 발명에 의한 실시의 형태 3의 게이트 산화막의 두께를 설명하는 도면.
도 38은 본 발명에 의한 실시의 형태 3의 제조공정을 표시한 도면.
도 39는 본 발명에 의한 실시의 형태 3의 제조공정을 표시한 도면.
도 40은 본 발명에 의한 실시의 형태 3의 제조공정을 표시한 도면.
도 41은 본 발명에 의한 실시의 형태 3의 제조공정을 표시한 도면.
도 42는 본 발명에 의한 실시의 형태 3의 제조공정을 표시한 도면.
도 43은 본 발명에 의한 실시의 형태 3의 제조공정을 표시한 도면.
도 44는 본 발명에 의한 실시의 형태 3의 제조공정을 표시한 도면.
도 45는 본 발명에 의한 실시의 형태 4의 구성을 나타낸 단면도.
도 46은 본 발명에 의한 실시의 형태 4의 질소분포를 설명하는 도면.
도 47은 본 발명에 의한 실시의 형태 4의 불순물분포를 설명하는 도면.
도 48은 본 발명에 의한 실시의 형태 4의 게이트 산화막의 두께를 설명하는 도면.
도 49는 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 50은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 51은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 52는 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 53은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 54는 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 55는 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 56은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 57은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 58은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 59는 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 60은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 61은 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 62는 본 발명에 의한 실시의 형태 4의 제조공정을 표시한 도면.
도 63은 본 발명에 의한 실시의 형태 5를 설명하는 회로 도면.
도 64는 본 발명에 의한 실시의 형태 5의 구성을 표시한 도면.
도 65는 본 발명에 의한 실시의 형태 5를 설명하는 MOS 트랜지스터의 사시도.
도 66은 본 발명에 의한 실시의 형태 5의 제조공정을 표시한 도면.
도 67은 본 발명에 의한 실시의 형태 5의 제조공정을 표시한 도면.
도 68은 본 발명에 의한 실시의 형태 5의 변형예 1을 표시한 도면.
도 69는 본 발명에 의한 실시의 형태 5의 변형예 2의 제조공정을 표시한 도면.
도 70은 본 발명에 의한 실시의 형태 5의 변형예 2의 적용례를 설명하는 도면.
도 71은 종래의 DRAM의 전체구성을 설명하는 도면.
도 72는 종래의 DRAM의 구성을 설명하는 단면도.
도 73은 종래의 DRAM의 불순물분포를 설명하는 도면.
도 74는 종래의 DRAM의 제조공정을 표시한 도면.
도 75는 종래의 DRAM의 제조공정을 표시한 도면.
도 76은 종래의 DRAM의 제조공정을 표시한 도면.
도 77은 종래의 DRAM의 제조공정을 표시한 도면.
도 78은 종래의 DRAM의 제조공정을 표시한 도면.
도 79는 종래의 DRAM의 제조공정을 표시한 도면.
도 80은 종래의 플래쉬 메모리의 전체구성을 설명하는 도면.
도 81은 종래의 플래쉬 메모리의 구성을 설명하는 단면도.
도 82는 종래의 플래쉬 메모리의 게이트 산화막의 두께를 설명하는 도면.
도 83은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 84는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 85는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 86은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 87은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 88은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 89는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 90은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 91은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 92는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 93은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 94는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 95는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 96은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 97은 종래의 LOGIC in DRAM의 전체구성을 설명하는 도면.
도 98은 종래의 LOGIC in DRAM의 구성을 설명하는 단면도.
도 99는 종래의 LOGIC in DRAM의 불순물분포를 설명하는 도면.
도 100은 종래의 LOGIC in DRAM의 게이트 산화막의 두께를 설명하는 도면.
도 101은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 102는 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 103은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 104는 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 105는 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 106은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 107은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 108은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 109는 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 110은 종래의 LOGIC in FLASH의 전체구성을 설명하는 도면.
도 111은 종래의 LOGIC in FLASH의 구성을 설명하는 단면도.
도 112는 종래의 LOGIC in FLASH의 불순물분포를 설명하는 도면.
도 113은 종래의 LOGIC in FLASH의 게이트 산화막의 두께를 설명하는 도면.
도 114는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 115는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 116은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 117은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 118은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 119는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 120은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 121은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 122는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 123은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 124는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 125는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 126은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 127은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
* 도면의 주요부분에 대한 부호의 설명
42,280,550,790,1020 : (논 도우프)폴리실리콘층
1271,421,281,551,771,791,1021 : 도우프드 폴리실리콘층
HP : 고전압회로부 LP : 저전압회로부
1010 : SOI기판 1011 : SOI층
N1∼N3, N11,N12,N21,N22,N31,N32,N40,N50 : 질소도입 영역
<발명의 실시의 형태>
일반적으로, MOS 트랜지스터를 구성하는 게이트 전극(재질은 폴리실리콘)에는 N형이나 P형의 불순물이 도우프되어 있다. 이것은 불순물을 도우프함으로서 게이트 전극의 저항을 하강시키는 효과를 겨냥한 것이다.
또, N형인가 P형인가는 웰층의 타입에 의해서 다르다. 즉, N형 웰에 대해서는 P형 게이트 전극을, P형 웰에 대해서는 N형 게이트 전극을 선택함으로서 문턱값을 낮게 억제할 수 있다.
도 1에, 이온주입에 의해 게이트 전극 중에 불순물을 도우프하여 형성된 MOS트랜지스터 M1의 구성을 나타낸다.
또, 이러한 게이트 전극에 있어서, 게이트 전극과 게이트 산화막의 접합계면 근방에 질소를 주입하면, 산화막의 신뢰성 향상이나 후의 공정의 열처리에 의해 불순물이 게이트 전극을 관통하여, 기판까지 확산하는 현상을 억제하는 효과가 있는 것이 알려져 있다.
따라서, 도 1에 나타낸 MOS 트랜지스터 M1에서는, 농도분포를 가지는 불순물층 IL 및 질소도입층 NL이 형성되어 있다.
도 2에, MOS 트랜지스터 M1의 불순물 프로파일 및 질소 프로파일을 나타낸다. 도 2에서, 도 1에 나타낸 MOS 트랜지스터 M1의 게이트 전극 G1의 A-A'선에서의 불순물 농도는 게이트 산화막(SiO2) Z1과 게이트 전극(폴리-Si)G1과의 계면으로부터 커브를 그려 상승하며, 게이트 전극 G1내에서 제 1 피크에 달한 후, 일단, 커브를 그려 하강하고, 다시 커브를 그려 상승하여, 제 2 피크에 달한 후 다시 커브를 그려 하강하는 분포로 되어 있다.
또, 질소 농도는 웰층 W1(Si)과 게이트 산화막(SiO2)Z1과의 계면으로부터 커브를 그려 상승하고, 게이트 산화막(SiO2) Z1과 게이트 전극(폴리 Si)G1과의 계면에서 피크에 달한 후, 커브를 그려 하강하는 분포로 되어 있다.
또, 도 2에서는 가로축에 질소농도 및 불순물 농도를, 세로축에 A-A'선 방향의 거리(깊이)를 나타내며, 도면중에서 Si-SiO2계면은 웰층 W1상 게이트 산화막Z1과의 접합계면, SiO2- 폴리 Si 계면은, 게이트 산화막 Z1과 게이트 전극 G1과의 접합계면을 나타낸다.
상술한 바와 같이, 질소는 불순물의 확산을 억제하는 작용을 가지고 있기 때문에, 게이트 전극 G1과 게이트 산화막 Z1의 접합계면 근방에 주입된 질소의 농도가 높을수록, 그 접합계면 근방에서의 불순물 농도는 낮아진다.
게이트 전극 내에서 불순물 농도가 지나치게 낮아지면, 트랜지스터 동작시에는 게이트 전극 내에 공핍층이 형성되는 것이 알려져 있고, 질소의 과잉주입에 의해서 공핍층이 형성되는 등의 문제가 발생한다.
도 3 및 도 4를 사용하여 질소의 과잉주입에 의한 공핍층의 형성현상을 설명한다. 도 3은 질소농도가 비교적 낮은 MOS 트랜지스터 (M2)에서, 게이트 전극 (G2)내에 형성되는 공핍층 (DP1)의 형성 상태와 게이트 전극 (G2)의 A-A'선에서의 질소프로파일 및 불순물 프로파일을 나타내고 있다.
도 4는 질소농도가 비교적 높은 경우의 MOS 트랜지스터 (M3)에서 게이트 전극 (G3)내에 형성되는 공핍층 (DP2)의 형성상태와 게이트 전극 (G3)의 A-A'선에서의 질소 프로파일 및 불순물 프로파일을 나타내고 있다.
양자의 비교에 의해, 게이트 전극과 게이트 산화막의 접합계면 근방에서의 질소 농도가 높아지면 그 접합계면 근방에서의 불순물 농도가 저하하고, 게이트 전극 (G3)내의 공핍층 (DP2)은 게이트 전극 (G2)내의 공핍층 (DP1)보다도 넓은 범위로 형성되어 있는 것을 알 수 있다.
공핍층이 형성되면 공핍층 내에서 전압강하가 생기기 때문에, 소자에 인가되는 전압은 인가된 전압보다 낮아진다. 즉, 산화막 두께가 실효적으로 두꺼워진다. 따라서, 문턱값의 증가나 드레인 전류 감소 등의 문제가 생긴다.
본원 발명은 게이트 전극 내에 형성되는 공핍층을 적극적으로 이용하는 것이고, 질소를 과잉 도입함으로서 게이트 산화막의 신뢰성이나 게이트 불순물의 확산억제를 해치지 않고, 복수 종류의 트랜지스터를 1칩 내에 형성하는 것이다.
이하, DRAM, 플래쉬 메모리, 로직인 DRAM, 로직인 플래쉬 메모리를 예로 들어 본원 발명의 실시의 형태를 설명한다.
<실시의 형태1>
<1-1. 장치구성>
도 5에 본 발명에 관한 실시의 형태 1로서 복수 종류의 트랜지스터를 형성한 DRAM (100)의 부분구성을 나타낸다.
일반적으로 DRAM은 데이터를 축적하는 메모리셀 어레이부 뿐만 아니라 센스앰프부, 주변회로부(예를 들면, 어드레스 버퍼, X디코더, Y디코더, 로우컬럼 클럭회로, I/O 버스회로, 리플레쉬 회로 등)을 구비하고 있다.
어떤 부위나 트랜지스터에 의해 구성되어 있고, 각각의 트랜지스터에 요구되는 특성은 다르다. 예를 들어 문턱값을 비교하면, 메모리셀 어레이부의 트랜지스터는 1V정도, 주변회로부의 트랜지스터는 0.8V정도로, 센스앰프부의 트랜지스터는 0.4V로까지 억제할 필요가 생긴다.
도 5에서는 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형MOS 트랜지스터 (T41∼T43)의 단면을 각각 나타내고 있다.
도 5에서 N채널형 MOS 트랜지스터 (T41∼T43)는 동일한 반도체 기판(1)(P형)상에 형성된 P형의 웰층 (101)내에 형성되어 있다. 웰층 (101)은, 웰층 (101)내에 형성된 채널커트층 (102)과 LOCOS층 (2)으로 소자간 분리되고, N채널형 MOS트랜지스터 (T41∼T43)는 각각 소자간 분리된 영역으로 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 (T41)는 웰층 (101)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (106)과, 그 소스·드레인층 (106)이 대향하는 에지부분에 접하여 형성된 한 쌍의 낮은 도우프 드레인층(이후, LDD 층이라 칭함)(107)을 구비하고 있다.
그리고, LDD 층 (107)의 상부에는 게이트 산화막 (3)이 형성되고, 그 게이트 산화막 (3)의 상부에는 게이트 전극 (4A)이 형성되어 있다. 또, 게이트 산화막 (3) 및 게이트 전극 (4A)의 측면에는 측벽산화막 (5)이 형성되어 있다. 또, 게이트 전극 (4A)의 하층의 웰층 (101)내에는 채널 도우프층 (103A)이 형성되어 있다.
또, 게이트 전극 (4A)내에는, 게이트 산화막 (3)과의 접합계면 근방에 질소도입 영역 (N1)이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 (T42)는, 웰층 (101)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (106)과, 그 소스·드레인층 (106)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (107)을 구비하고 있다.
그리고, LDD 층 (107)의 상부에는 게이트 산화막 (3)이 형성되고 그 게이트 산화막 (3)의 상부에는 게이트 전극 (4B)이 형성되어 있다. 또, 게이트 산화막 (3)및 게이트 전극 (4B)의 측면에는 측벽산화막 (5)이 형성되어 있다. 또, 게이트 전극 (4B)의 하층의 웰층 (101)내에는 채널 도우프층 (103B)이 형성되어 있다.
또, 게이트 전극 (4B)내에는 게이트 산화막 (3)과의 접합계면 근방에 질소도입영역 (N2)이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS트랜지스터 (T43)는 웰층 (101)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (106)과, 그 소스·드레인층(106)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (107)을 구비하고 있다.
그리고, 소스·드레인층 (106) 및 LDD층 (107)의 상부에는 게이트 산화막 (3)이 형성되고, 그 게이트 산화막 (3)의 상부에는 게이트 전극 (4C)이 형성되어 있다. 또, 게이트 산화막 (3) 및 게이트 전극 (4C)의 측면에는 측벽산화막 (5)이 형성되어 있다. 또, 게이트 전극 (4C)의 하층의 웰층 (101)내에는 채널 도우프층 (103C)이 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이 구조로 되어 있고, 인접하는 게이트 끼리 한쌍의 소스·드레인층 (106)을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
또, 게이트 전극 (4C)내에는 게이트 산화막 (3)과의 접합계면 근방에 질소도입 영역 (N3)이 형성되어 있다.
[표 5]
Figure pat00009
또, 표 5에 N채널형 MOS트랜지스터 (T41∼T43)의 각각의 게이트 형성시의 불순물 도우즈량은, 모두 5×1015/㎠으로 되어 있다. 또, 주입 불순물은 모두 인(P)이고 주입 에너지는 모두 30keV 이다.
그리고, 질소 도우즈량은 각각 1×1015/㎠, 3× 1015/㎠, 1×1016/㎠ 으로 되어 있고, 주입 에너지는 모두 10keV이다.
또, 도 5에서 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T41∼T43)에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 질소 프로파일 및 불순물 프로파일을 도 6 및 도 7에 나타낸다.
도 6 및 도 7에서, 가로축에 단면방향의 위치(깊이)를, 세로축에 질소농도 및 불순물농도를 각각 나타낸다. 또, 가로축은 도면에 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어 있다.
표 5에 표시한 바와 같이, N채널형 MOS 트랜지스터 (T41∼T43)의 게이트 전극 (4A∼4C)에서는, 질소 도우즈량이 각각 다르기 때문에 질소농도도 각각 달라, 문턱값이 높은 것이 기대되는 순서로, 질소도입 영역의 질소 농도는 높아지고 있다. 즉, 도 6에서 A-A'선으로 표시한 바와 같이 센스앰프부의 트랜지스터(T41)가 가장 낮으며 주변회로부의 트랜지스터 (T42)(B-B'선), 메모리셀 어레이부의 트랜지스터 (T43)(C-C'선)의 차례로 농도가 높게되어 있다.
또, 각각의 게이트 산화막 중에도 질소는 존재해 있고, 그 농도의 고저 관계는 유지되고 있다. 그리고, 웰층 중에서는 게이트 산화막과의 접합계면 근방 이외에는 질소는 거의 존재하지 않은 프로파일로 되어 있다.
또, 도 7에 나타낸 바와 같이, 게이트 전극중의 불순물 프로파일은 A-A'선으로 표시한 바와 같이, 센스앰프부의 트랜지스터 (T41)가 가장 평탄하고 B-B'선 및 C-C'선으로 표시한 바와 같이, 주변회로부의 트랜지스터 (T42), 메모리셀 어레이부의 트랜지스터 (T43)의 순서로 급준한 프로파일로 되어 있다. 이것은, 질소 주입량이 많은 게이트 전극만큼 불순물의 확산 및 활성화가 억제되어 있기 때문이다.
또, N채널형 MOS 트랜지스터 (T41∼T43)의 채널 도우프층 (103A∼103C)의 불순물 도우즈량은 동일하기 때문에 A-A'선, B-B'선 및 C-C'선은 중합되고 있다.
질소 주입량이 많은 게이트 전극 만큼 불순물의 확산 및 활성화가 억제되어,게이트 산화막 근방에서의 불순물 농도가 낮아진다. 따라서, 불순물농도가 가장 낮은 메모리셀 어레이부에서는 게이트 전극에서 공핍층이 가장 넓어지고, 산화막의 실효적인 두께가 가장 두꺼워져서 문턱값이 높아진다.
도 8에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 8에서 가로축 좌측에서 차례로 센스앰프부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 도 8에서 나타낸 바와 같이, 각 게이트 산화막의 실효적인 두께는 센스앰프부, 주변회로부, 메모리셀 어레이부의 차례로 두껍게 되어 있다.
<1-2. 제조방법>
이하, 도 5에 나타낸 DRAM (100)을 구성하는 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS트랜지스터 (T41∼T43)의 제조방법에 관해서, 도 9∼도 15를 사용하여 설명한다.
우선, 도 9에 나타낸 공정에서, P형의 반도체 기판 (1)의 표면에 LOCOS법에 의해 LOCOS층(필드 산화막)(2)을, 예를 들면 4000Å의 두께로 형성한다. 계속해서, 예를 들면 붕소이온을 700keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여, 반도체 기판 (1)내에 P형의 웰영역 (101)을 형성한다. 또, 반도체 기판 (1)내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다.
다음에, 예를 들면 붕소이온을 130keV의 에너지로 5×1012/㎠의 도우즈량을주입하여, 반도체 기판 (1)내에 채널커트층 (102)을 행성한다. 또, 채널커트층(102)은 LOCOS층 (2)으로 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 웰 영역 (101)내의 소정위치에 나중에 채널 도우프층 (103A∼103C)이 되는 채널 도우프층 (100)을 형성한다. 이 때, 주변회로부 및 메모리셀 어레이부의 트랜지스터 (T2 및 T3)의 형성영역에도 채널 도우프층 (100)이 형성된다. 또, 채널 도우프층 (100)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 1×1012/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 도 10에 나타낸 공정에 있어서, 반도체 기판 (1)의 주면상에 게이트 산화막 (3)이 되는 산화막 (31)을 열산화법에 의해 형성한 후, 그 위에 게이트 전극 재료로서(논 도프)폴리실리콘층 (42)을 CVD법으로써 형성한다. 또, 산화막(31)의 두께는 100Å정도, 폴리실리콘층 (42)의 두께는 2000Å정도 이다.
다음에, 도 11에 나타낸 공정에서, 이온 주입에 의해 폴리실리콘층 (42)중에 불순물이온을 주입하여, 도우프드 폴리실리콘층 (421)을 형성한다. 또, 도우프드 폴리실리콘층 (421)의 형성은 예를 들면 인 이온을, 30keV의 에너지로, 5×1015/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 도 12에 나타낸 공정에서, 게이트 전극중의 질소농도가 가장 낮은 센스앰프부의 N채널형 MOS 트랜지스터 (T41)에 맞추어서, 도우프드 폴리실리콘층 (421)에 질소이온을 주입하여 질소도입 영역 (N1)을 형성한다. 이 때, 질소 도입영역 (N1)은 주변회로부 및 메모리셀 어레이부상의 도우프드 폴리실리콘층 (421)에도 형성된다.
또, 질소 도입영역 (N1)의 형성은 질소이온을 예를 들면, 10keV의 에너지로, 1×1015/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 13에 나타낸 공정에서, 센스앰프부의 상부에 레지스트 마스크(R204)를 형성하고, 주변회로부 및 메모리셀 어레이부의 도우프드 폴리실리콘층 (421)에 선택적으로 질소이온을 추가 주입하여, 주변회로부의 N채널형 MOS 트랜지스터 (T42)에 맞춘 농도의 질소도입 영역 (N2)을 형성한다. 이 때 질소도입 영역(N2)은 메모리셀 어레이부상의 도우프드 폴리실리콘층 (421)에도 형성된다. 또, 질소 도입영역 (N2)의 형성은 질소이온을, 예를 들면 10keV의 에너지로 2×1015/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 레지스트 마스크 (R204)를 제거한 후, 도 14에 나타낸 공정에서, 센스 앰프부 및 주변회로부의 상부에 레지스트 마스크 (R205)를 형성하고, 메모리셀 어레이부의 도우프드 폴리실리콘층 (421)에 선택적으로 질소 이온을 추가 주입하여, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T43)에 맞춘 농도의 질소 도입영역 (N3)을 형성한다.
또, 질소도입 영역 (N3)의 형성은 질소이온을 예를 들면 10keV의 에너지로, 7×1015/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 도 15에 나타낸 공정에서 도우프드 폴리실리콘층 (421)의 각부에 레지스트 마스크 (R206)를 형성하고, 패터닝에 의해 게이트 전극 (4A∼4C) 및 게이트 산화막 (3)을 형성한다.
다음에, 센스앰프부, 주변회로부, 메모리셀 어레이부에 이온 주입에 의해 LDD 층 (107)을 형성한 후, 게이트 산화막 (3) 및 게이트 전극 (4A∼4C)의 측면에, 약 1000Å의 두께의 측벽산화막 (5)을 형성한다. 그리고, 측벽산화막 (5)를 마스크로 하여, 이온주입에 의해 소스·드레인층 (106)을 형성하는 것에 의해, 도 5에 나타낸 DRAM (100)의 구성을 얻을 수 있다.
여기서 LDD 층 (107)은, 예를 들면 비소(As)이온을 30keV의 에너지로 1×1013/㎠의 도우즈량을 주입하는 것에 의해 형성한다. 또 소스·드레인층 (106)은, 예를 들면 비소이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃로 60분간 어닐링하여 형성한다.
또, 도 15에서는 질소 도입영역 (N1∼N3)이 게이트 산화막 (3)에 접촉 하도록 되어 있지만, 이것은 주입한 질소가 소스·드레인층 등의 형성을 할 때의 열처리에 의해 확산하여, 결정 결함이 많이 존재하는 게이트 산화막 (3)과의 접합계면 근방에 모인 결과이다.
또, 이 다음에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거침으로서 DRAM이 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
<1-3. 특징적 작용효과>
이상 설명한 바와 같이, 본 발명에 관계되는 실시의 형태 1의 DRAM (100)은특성이 다른 복수 종류의 트랜지스터(예를 들면, 요구 스펙이 다른)에 대하여 게이트 전극중의 질소농도를 각각 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꿔 문턱값을 설정하는 구성으로 되어 있다. 따라서, 채널 도우프층의 불순물 농도를 트랜지스터의 특성에 맞춰서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층 리이크)를 최소한으로 억제할 수 있는 농도로 고정시킬 수 있다.
따라서, 채널 도우프층의 불순물 농도는 확산층 리이크를 최소로 하도록 설정하며, 문턱값은 게이트 전극의 질소농도에 의해 설정함으로서 문턱값과 확산층 리이크의 트레이드오프 관계를 타개(打開)(Break through)할 수 있고 회로설계의 제약을 해소할 수 있다.
또, 게이트 전극의 질소 농도를 각각 바꾸는 것은, 반도체 기판 내에 형성된 채널 도우프층의 불순물 농도를 바꾸는 경우에 비하여 다른 구성에 미치는 영향이 적다. 즉, 반도체 기판 내에 이온을 주입하는 경우, 특히 높은 도우즈의 주입을 하는 경우에는 반도체 기판의 결정성을 열화시키는 요인이 된다. 그러나, 본 발명에서는 가장 바깥층에 위치하는 게이트 전극에 질소이온을 주입하기 때문에 상기와 같은 문제는 발생하지 않는다. 질소이온이 게이트 산화막에 도달하지 않도록 주입비정(飛程)을 설정하면 된다.
또, 이상의 설명에서는 채널 도우프층 (103A∼103C)의 불순물 농도는 동일하게 했지만, 반드시 동일하게 할 필요는 없다. 예를 들면, 게이트 전극의 질소 농도를 각각 바꾸는 것만으로는 문턱값을 충분히 조정할 수 없는 경우에는, 채널 도우프층 (103A∼103C)의 불순물농도를 변경함으로서 문턱값을 조정해도 된다. 이 경우, 보조적으로 이용할뿐이기 때문에 불순물 농도 증가는 적고, 확산층 리이크가 대폭 불어나는 일도, 이온 주입에 의해 반도체 기판의 결정성이 열화하는 일도 없다.
또, 게이트 전극과 게이트 산화막의 접합계면 근방에는 결정결함이 많이 존재하지만, 게이트 전극에 질소를 도입함으로써, 결정결함의 원인의 하나인 댕글링 본드(dangling bond)에 질소원자가 결합하여 결정결함을 회복시키기 때문에 게이트 산화막의 신뢰성을 향상시킬 수 있다.
또, 게이트 전극 (4A∼4C)내의 게이트 산화막 (3)의 접합계면 근방에 질소도입영역 (N1∼N3)이 형성되어 있기 때문에, 게이트 전극중에 주입된 불순물이 관통하는 현상을 억제할 수 있다. 즉, 주입된 불순물은 농도 프로파일을 가지기 때문에 나중의 열처리 등에 의해 확산한다. 이 때, 확산이 지나치면 게이트 산화막을 뚫고 나가, 실리콘 기판에 까지 이르는 경우가 있다.
이것을 관통현상이라 칭한다. 관통현상이 발생하면 채널 영역의 불순물 농도가 변화하여 문턱값 등 기본적인 전기 특성이 변하게되지만, 질소 도입영역 (N1∼N3)의 존재에 의해 이것을 방지할 수 있게 된다.
<1-4. 변형예>
도 9∼도 15를 사용하여 설명한 실시의 형태 1의 DRAM (100)의 제조방법에서는 이온주입에 의해 폴리실리콘층 (42)중에 불순물 이온을 주입함으로서 도우프드폴리실리콘층 (421)을 형성하는 예에 관해서 설명한다 (도 11).
그러나, 도우프드 폴리실리콘층은 CVD법으로 폴리실리콘층을 형성할 때에,폴리실리콘의 적층 재료가스와 불순물, 예를 들면, 인을 포함한 가스를 함께 사용함으로써, 폴리실리콘층의 형성과 동시에 불순물을 도입하는 인시츄(Insitu)도우프로 형성해도 된다. 또, 이 방법은 후에 설명하는 실시의 형태 2∼4에서 게이트 전극의 주된 재료가 되는 폴리실리콘층을 형성할 때에 적용해도 된다.
이와 같이 해서 형성된 도우프드 폴리실리콘층은 그 내부의 불순물 농도가 균일하게 되어, 열처리 등에 의해 불순물이 확산되는 것이 억제된다.
또, 도 9∼도 15를 사용하여 설명한 실시의 형태 1의 DRAM (100)의 제조 방법에서는, 요구되는 문턱값이 가장 낮은, 즉, 공핍층의 형성영역이 가장 작은 센스앰프부의 N채널형 MOS 트랜지스터 (T41)의 게이트 전극 (4A)내에도 질소 도입영역(N1)을 형성하는 예에 관해서 설명했다(도 12).
그러나, 게이트 전극 (4A)내에는 질소 도입영역 (N1)을 형성하지 않고 채널 도우프층의 불순물 농도를 조정함으로써 문턱값을 조정하도록 해도 된다.
이러한 구성에 의해 질소주입 공정을 적어도 1회분 삭감할 수 있는 제조공정을 간략화할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 1에서는, 단결정 기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판상에 각종 트랜지스터를 형성하는 경우일지라도 마찬가지의 작용 효과를 얻을 수 있다.
<실시의 형태 2>
<2-1. 장치구성>
도 16에 본 발명에 관한 실시의 형태 2로서 복수 종류의 트랜지스터를 형성한 플래쉬 메모리 (200)의 부분구성을 나타낸다.
일반적으로 DRAM에 비하여 플래쉬 메모리가 다른 점은, 예를 들면 10V 라고 하는 높은 전압을 기록동작과 소거동작으로 사용하는 것이다. 이 때문에 플래쉬 메모리는 데이터를 축적하는 메모리셀 어레이부 뿐만 아니라, X디코더와 Y디코더등 승압 후에 사용되는 고내압부, 주변회로부(예를 들면, 어드레스 버퍼, 로우/컬럼 클럭부, I/O 패스부, 데이터 레지스터부 센스앰프부, 동작 제어부)등도 구비하고 있다. 어느 부위나 트랜지스터에 의해 구성되어 있지만, 사용전압의 차이에 의해 복수 종류의 특성이 다른 트랜지스터가 필요하게 된다.
도 16에서는 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 (T51∼T53)의 단면을 각각 나타내고 있다.
도 16에 있어서, N채널형 MOS 트랜지스터 (T51∼T53)는 동일한 반도체 기판(21)(P형)상에 형성된 P형의 웰층 (121)내에 형성되어 있다. 웰층 (121)은 웰층 (121)내에 형성된 채널커트층 (122)과 LOCOS층 (22)으로 소자간 분리되고, N채널형 MOS 트랜지스터 (T51∼T53)는 각자 소자간 분리된 영역에 형성되어 있다.
고내압부의 N채널형 MOS트랜지스터 (T51)는 웰층 (121)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (126)과, 그 소스·드레인층 (126)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (127)을 구비하고 있다.
그리고, LDD 층 (127)의 상부에는 게이트 산화막 (25A)이 형성되고, 그 게이트 산화막 (25A)의 상부에는 게이트 전극 (29A)이 형성되어 있다. 또, 게이트 산화막 (25A) 및 게이트 전극 (29A)의 측면에는 측벽산화막 (30)이 형성되어 있다. 또, 게이트 전극 (29A)의 하층의 웰층 (121)내에는 채널 도우프층 (123)이 형성되어 있다.
또, 게이트 전극 (29A)내에는 게이트 산화막 (25A)과의 접합계면 근방에 질소도입영역 (N11)이 형성되어 있다.
주변회로부의 N채널헝 MOS 트랜지스터 (T52)는 웰층 (121)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (126)과, 그 소스·드레인층 (126)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (127)을 구비하고 있다.
그리고, LDD 층 (127)의 상부에는 게이트 산화막 (25A)이 형성되고, 그 게이트 산화막 (25A)의 상부에는 게이트 전극 (29B)이 형성되어 있다. 또, 게이트 산화막 (25A) 및 게이트 전극 (29B)의 측면에는 측벽산화막 (30)이 형성되어 있다. 또, 게이트 전극 (29B)의 하층의 웰층 (121)내에는 채널 도우프층 (124)이 형성되어 있다.
또, 게이트 전극 (29B)내에는 게이트 산화막 (25A)과의 접합계면 근방에 질소도입영역 (N12)이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T53)는 웰층 (121)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (126)을 구비하고, 소스·드레인층 (126)의 에지부분 상부에는 터널산화막 (23)이 형성되며, 그 터널산화막 (23)의 상부에는 플로팅 게이트 전극 (27), 층간 절연막(ONO막)(24), 콘트롤 게이트 전극(29C)이 차례로 형성되어 있다. 또, 컨트롤 게이트 전극 (29C)은, 게이트 전극과 같은 구성이기 때문에, 이후, 게이트 전극으로서 취급한다.
또, 터널산화막 (23), 플로팅 게이트 전극 (27), 충간 절연막 (211), 컨트롤 게이트 전극 (29C)의 측면에는 측벽산화막 (30)이 형성되어 있다.
또, 컨트롤 게이트 전극 (29C)내에는, 층간 절연막 (24)과의 접합계면 근방에 질소도입 영역 (N12)이 형성되어 있다.
또, 플로팅 게이트 전극 (27)의 하층의 웰층 (121)내에는 채널 도우프층 (125)이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이 구조로 되어 있고, 인접하는 게이트 끼리 한쌍의 소스·드레인층 (126)을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
표 6에 N채널형 MOS 트랜지스터 (T51∼T53)의 구성 제원을 나타낸다.
[표 6]
Figure pat00010
표 6에 나타낸 바와 같이, 플래쉬 메모리 (200)에서 특징적인 것은, 고내압부의 N채널형 MOS 트랜지스터 (T51), 게이트 전극 (29A)의 질소 도우즈량이 가장 높고, 주변회로부의 N채널형 MOS 트랜지스터 (T52), 게이트 전극 (29B) 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T53), 컨트롤 게이트 전극(29C)의 질소 도우즈량은 같게되어 있는 점이다.
도 16에서 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T51∼T53)에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면 부분의 질소 프로파일 및 불순물 프로파일을 도 17 및 도 18에 나타낸다.
도 17 및 도 18에 있어서, 가로축에는 각각 단면 방향의 위치(깊이)를, 세로축에 질소농도 및 불순물농도를 나타낸다.
또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T53)의 구성순서를 도면상부에, 다른 MOS 트랜지스터의 구성 순서를 도면 가로축에 나타낸다.
도 17 및 도 18의 상부에서, 도면에 향해서 좌측으로부터 순차로 컨트롤 게이트 전극(폴리실리콘층), 층간 절연막(ONO 막), 플로팅 게이트 전극(폴리실리콘층), 터널산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어 있다.
또, 도 17 및 도 18의 횡축에서, 도면으로 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어있다.
도 17에서 A-A'선으로 표시한 바와 같이, 고내압부에서 게이트 전극중의 질소 농도가 가장 높고, B-B'선으로 나타낸 주변회로부의 게이트 전극중의 질소농도 및 C-C'선으로 나타낸 메모리셀 어레이부의 컨트롤 게이트 전극중의 질소농도는 같은 농도로 되어 있다.
또, 질소는 게이트 산화막 및 층간 절연막 중에도 존재해 있고, 그 농도의 고저 관계는 유지되고 있다. 그리고 웰층 중에서는, 게이트 산화막과의 접합계면 근방 이외에는 질소는 거의 존재하지 않는 프로파일로 되어 있다.
또, 도 18에 나타낸 바와 같이, 게이트 전극중의 불순물 프로파일은 A-A'선으로 표시한 바와 같이, 고내압부의 트랜지스터 (T51)가 가장 급하고, B-B'선 및 C-C'선으로 표시한 바와 같이 주변회로부의 트랜지스터 (T52) 및 메모리셀 어레이부의 트랜지스터 (T53)에서는 완만한 프로화일로 되어 있다. 이것은, 질소주입량이 많은 게이트 전극만큼 불순물의 확산 및 활성화가 억제되어 있기 때문이다.
이 때문에, 고내압부의 트랜지스터 (T51)에서는 게이트 전극에서 공핍층이 가장 넓어지고 산화막의 실효적인 두께가 가장 두꺼워져서 높은 전압에도 견딜 수 있다.
도 19에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 19에서, 가로축 좌측으로부터 차례로 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 또 메모리셀 어레이부에서는 터널산화막을 게이트 산화막으로서 취급한다. 도 19에서 밝혀진 바와 같이, 각 게이트 산화막의 실효적인 두께는 고내압부에서 특히 두껍게 되어 있다.
또, 도 18에 나타낸 바와 같이, 고내압부(A-A'선), 주변회로부(B-B'선), 메모리셀 어레이부(C-C'선)의 어느 트랜지스터에서도 채널 도우프층의 불순물 프로파일은 같다.
또, 메모리셀 어레이부의 N채널형 MOS트랜지스터 (T53)의 플로팅 게이트전극은 CVD법으로 형성하기 때문애 불순물 프로파일은 일정하다.
<2-2. 제조방법>
이하, 도 16에 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T51∼T53)의 제조방법에 관해서 도 20∼도 33을 사용하여 설명한다.
우선, 도 20에 나타내는 공정에 있어서, P형의 반도체 기판 (21)의 표면에 LOCOS법에 의해 LOCOS층(필드산화막)(22)을 예를 들면 4000Å의 두께로 형성한다. 계속해서 예를 들면 붕소이온을, 700keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여 반도체 기판 (21)내에 P형의 웰 영역 (121)을 형성한다. 또, 반도체 기판 (21)내에는 P 채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를 들면 붕소이온을 130keV의 에너지로 5×1012/㎠의 도우즈량을 주입하여 반도체 기판 (21)내에 채널커트층 (122)을 형성한다. 또, 채널커트층 (122)은 LOCOS 층 (2)에서 소자간 분리영역을 형성하는 것과 같은 형상으로 형성한다.
다음에, 웰 영역 (121)내의 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 소정 위치에 채널 도우프층 (120)을 형성한다. 또, 채널 도우프층 (120)의 형성은 예를 들면 붕소 이온을, 50keV의 에너지로 5×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 21에 나타낸 공정에서, 반도체 기판 (21)의 주면상에 터널산화막(23)이 되는 산화막 (231)을 열산화법에 의해 형성한 후, 그 위에 게이트 전극 재료로서 예를 들면 도우프드 폴리실리콘층 (271)을 CVD법으로써 형성한다. 또, 산화막 (231)의 두께는 100Å정도, 도우프드 폴리실리콘층 (271)의 두께는 1000Å정도이고, 그 불순물로서는 인(P)을 사용하며 농도는 1×1020/㎤ 정도이다.
다음에, 도 22에 나타낸 공정에서 메모리셀 어레이부에서의 도우프드 폴리실리콘층 (271)의 상부에 선택적으로 레지스트 마스크 (R221)를 형성한다. 이 경우, 레지스트 마스크 (R221)는 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트 마스크 (R221)로 덮여져 있지 않은 부분의 도우프드 폴리실리콘층 (271)을 이방성 에칭에 의해 제거한다. 이 상태를 도 23에 나타낸다.
도 23은 도 22를 상면측(레지스트 마스크 R221을 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R221)는 메모리셀 어레이부에서 규칙적으로 배열된 장방형의 섬 모양을 하도록 형성되어 있다. 또, 레지스트 마스크 (R221)는 장방형의 섬모양을 하는 활성층 AL상과, 그 주위의 LOCOS 층 LL상을 덮도록 형성되어 있다. 또, 고내압부 및 주변회로부에서는 레지스트 마스크가 형성되어 있지 않기 때문에 활성층 AL이 노출되어 있다.
또, 도 23에서는 레지스트 마스크 (R221)의 하부의 구성을 알기쉽게 하기 위해서 부분적으로 레지스트 마스크 (R221)를 제거하여 활성층 AL 및 LOCOS 층 LL이 보이도록 하고 있지만 이것은 편의적인 것이다.
다음에, 레지스트 마스크 (R221)를 제거한 후, 도 24에 나타내는 공정에서 도우프드 폴리실리콘층 (271)상에 플로팅게이트와 컨트롤게이트를 절연하는 층간 절연막 (24)이 되는 절연막 (241)을 CVD법으로써 형성한다.
층간 절연막 (24)은 ONO 막이라 칭하는 경우도 있다. 절연막 (241)은 고내압부 및 주변회로부 상에도 형성된다.
또, 이 막은 TEOS(tetraethyl orthosilicate)막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다.
다음에, 도 25에 나타낸 공정에서, 메모리셀 어레이부의 절연막 (241)상을 레지스트 마스크 (R222)로 덮고 기타 영역의 절연막 (241)을 모두 제거한다. 이 경우, 기타의 영역에서는 산화막 (231)도 제거한다. 이 상태를 도 26에 나타낸다.
도 26은 도 25를 상면측(레지스트 마스크 R222를 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R222)는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 주변회로부에서는 레지스트 마스크 (R222)가 형성되어 있지 않기 때문에, 활성층 AL이 노출되어 있다.
다음에, 레지스트 마스크 (R222)를 제거한 후, 도 27에 나타낸 공정에서, 반도체 기판 (21)의 주면 전체면에 게이트 산화막 (25A)이 되는 산화막 (251A)을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막 (241)은 질화막을포함하고 있기 때문에 산화되지 않고 그 두께는 유지된다. 또, 산화막(251A)의 두께는 80Å정도이다.
다음에, 도 28에 나타낸 공정에서, 반도체 기판 (21)의 주면 전체면에, 게이트 전극재료로서 (논 도프)폴리실리콘층 (280)을 CVD법으로써 형성한다. 또, 폴리실리콘층 (280)의 두께는 2000Å정도이다.
다음에, 도 29에 나타낸 공정에서, 폴리실리콘층 (280)에 불순물 이온을 주입하여 도우프드 폴리실리콘층 (281)을 형성한다. 또, 도우프드 폴리실리콘층 (281)의 형성은, 예를 들면 인 이온을 30keV의 에너지로 5×1015/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 30에 나타낸 공정에서, 게이트 전극중의 질소농도가 낮은 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T52 및 T53)에 맞추어서, 도우프드 폴리실리콘층 (281)에 질소이온을 주입하여 질소 도입영역 (N12)을 형성한다. 이 때, 질소도입 영역 (N12)은 고내압부상의 도우프드 폴리실리콘층 (421)에도 형성된다. 또, 질소도입 영역 (N12)의 형성은 질소이온을 예를 들면 10keV의 에너지로 1×1015/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 31에 나타낸 공정에서, 주변회로부 및 메모리셀 어레이부의 상부에 레지스트 마스크 (R225)를 형성하고, 고내압부의 도우프드 폴리실리콘층 (281)에 선택적으로 질소이온을 추가 주입하여, 고내압부의 N채널형 MOS 트랜지스터(T51)에 합친 농도의 질소도입 영역 (N11)을 형성한다. 또, 질소도입영역(N11)의 형성은 질소이온을 예를 들면 10keV의 에너지로 9×1015/㎠의 도우즈량을 주입하여 행한다.
다음에, 레지스트 마스크 (R225)를 제거한 후, 도 32에 나타낸 공정에서, 도우프드 폴리실리콘층 (280A)의 상부에 레지스트 마스크 (R227)를 형성하여 패터닝을 한다. 이 상태를 도 33에 나타낸다.
도 33은 도 32를 상면측(레지스트 마스크 R227을 형성하는 측)에서 본 평면도이고 레지스트 마스크 (R227)는 장방형의 활성영역 AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해 고내압부에서는 게이트 산화막 (25A) 및 게이트 전극 (29A)을, 주변회로부에서는 게이트 산화막 (25A) 및 게이트 전극 (29B)을, 메모리셀 어레이부에서는 터널산화막 (23), 플로팅 게이트 전극 (27), 층간 절연막 (24), 컨트롤 게이트 전극 (29C)을 형성한다.
다음에, 고내압부, 주변회로부에 이온주입에 의해 LDD 층 (127)을 형성한 후, 게이트 산화막 (25A) 및 게이트 전극 (29A)의 측면, 게이트 산화막 (25A) 및 게이트 전극 (29B)의 측면, 터널산화막 (23), 플로팅 게이트 전극 (27), 층간 절연막 (24), 컨트롤 게이트 전극 (29C)의 측면에 약 1000Å의 두께의 측벽산화막 (30)을 형성한다.
그리고, 측벽산화막 (30)을 마스크로 하여 이온 주입에 의해 소스·드레인층 (126)을 형성함으로써, 도 16에 나타낸 플래쉬 메모리의 구성을 얻을 수 있다.
여기서 LDD 층 (127)은, 예를 들면 비소 이온을 30keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여 형성한다. 또, 소스·드레인층 (126)은, 예를 들면 비소 이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃에서 60분간 어닐링하여 형성한다.
또, 이 다음에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거침으로써 플래쉬 메모리가 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
<2-3. 특징적 작용 효과>
이상 설명한 바와 같이, 본 발명에 관한 실시의 형태 2의 플래쉬 메모리(200)는, 특성이 다른 복수 종류의 트랜지스터(예를 들면, 요구 스펙이 다른)에 대하여 게이트 전극의 질소농도를 각각 바꿈으로써, 게이트 산화막의 실효적인 두께를 바꾸는 구성으로 되어 있다. 따라서, 내전압이 다른 트랜지스터의 게이트 산화막의 두께를 각각 다른 두께로 형성할 필요가 없어진다.
또, 게이트 산화막의 실효적인 두께를 바꿈으로써 문턱값을 설정할 수 있기 때문에, 채널 도우프층의 불순물 농도를 트랜지스터의 특성에 맞추어서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층 리이크)를 최소한으로 억제할 수 있는 농도로 고정할 수 있다.
따라서, 채널 도우프층의 불순물농도는 확산층 리이크를 최소로 하도록 설정하고, 내전압 특성과 문턱값은 게이트 전극의 불순물농도에 의해 조정함으로써 내전압에 관한 요구를 만족하는 동시에, 문턱값과 확산층 리이크와의 트레이드오프 관계를 타개(Break through)할 수 있어 회로설계의 제약을 해소할 수 있다.
또, 두께가 다른 게이트 산화막을 형성하는 경우라도 게이트 산화막의 실효적인 두께를 바꿈으로써 게이트 산화막의 종류를 삭감할 수 있다. 따라서, 게이트 산화막의 제조공정을 간략화할 수 있는 동시에, 신뢰성이 우수하여 막 두께의 제어성이 양호한 게이트 산화막을 얻을 수 있다.
즉, 도 16에 나타낸 구성에서는 고내압부 및 주변회로부의 트랜지스터에서의 게이트 산화막의 두께는 동일하기 때문에, 게이트 산화막의 종류는 2종류로 된다. 그리고, 산화막을 형성하는 공정은, 산화막 (231)을 형성하는 공정(도 21)과, 산화막 (251A)를 형성하는 공정(도 27)뿐 이고, 모두 1회의 열산화 공정으로 형성하고 있기 때문에, 도 84∼도 96을 사용하여 설명한 종래의 제조방법과 같이 1개의 산화막의 형성을 복수회에 나눠 행할 필요는 없고, 불순물 혼입과 막 두께의 제어성의 저하를 우려할 필요는 없다.
또, 게이트 전극과 게이트 산화막의 접합 계면 근방에는 결정결함이 많이 존재하나, 게이트 전극에 질소를 도입함으로써 결정결함의 원인의 하나인 댕글링본드에 질소원자가 결합하여 결정결함을 회복시키기 때문에, 게이트 산화막의 신뢰성을 향상시킬 수 있다.
또, 게이트 전극 (29A 및 29B)내의 게이트 산화막 (25A)의 접합계면 근방에 질소도입 영역 (N11 및 N12)이 형성되고, 컨트롤 게이트 전극 (29C)내의 층간 절연막 (24)과의 접합계면 근방에 질소도입 영역 (N12)이 형성되어 있기 때문에, 게이트 전극 중에 주입된 불순물의 관통현상을 억제할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 2에서는, 단결정 기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판상에 각종 트랜지스터를 형성하는 경우일지라도 같은 작용효과를 얻을 수 있다.
<실시의 형태 3>
<3-1. 장치구성>
도 34에 본 발명에 관한 실시의 형태 3에서 로직회로를 가진 DRAM(이후, LOGIC in DRAM이라 호칭)(300)의 부분구성을 나타낸다.
LOGIC in DRAM은 로직회로를 동일칩 내에 만들어 넣음으로써 독립된 별도칩으로서 만들어진 DRAM과 로직회로를 조합하여 사용하는 것 보다, 고성능과 저비용을 실현할 수 있는 장치이다.
일반적으로, LOGIC in DRAM은 로직부와 DRAM부로 대별된다. 여기서 로직부에서는, 고속일 것, 즉, 높은 구동능력과 저용량일 것이 요구되고 있다. 또, DRAM부에는 먼저 실시의 형태 1에서 설명한 바와 같이, 저 리이크 전류가 요구되는 메모리셀 어레이부와 저 전압에서의 동작이 요구되는 센스앰프부 등이 포함되어 있다. 예컨대, 1칩의 LOGIC in DRAM 에서는, 특성이 다른 여러 종류의 트랜지스터가 필요하게 된다.
도 34에서는 로직부, 센스앰프부, 메모리셀 어레이부에 이용되는 N채널형 MOS트랜지스터 (T61∼T63)의 단면을 각각 나타내고 있다.
도 34에서, N채널형 MOS 트랜지스터 (T61∼T63)는 동일한 반도체 기판 (51)(P형)상에 형성된 P형의 웰층 (151)내에 형성되어 있다. 웰층 (151)은 웰층 (151)내에 형성된 채널커트층 (152)과, LOCOS 층 (52)으로 소자간 분리되고, N채널형 MOS 트랜지스터 (T61∼T63)는 각각 소자간 분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 (T61)는 웰층 (151)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (156)과, 그 소스·드레인층 (156)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (157)을 구비하고 있다.
그리고, LDD층 (157)의 상부에는 게이트 산화막 (53)이 형성되고 그 게이트 산화막 (53)의 상부에는 게이트 전극 (55A)이 형성되어 있다. 또, 게이트 산화막(53) 및 게이트 전극 (55A)의 측면에는 측벽산화막 (56)이 형성되어 있다. 또, 게이트 전극 (55A)의 하층의 웰층 (151)내에는, 채널 도우프층(155A)이 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 (T62)는 웰층 (151)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (156)과 그 소스·드레인층 (156)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD층 (157)을 구비하고 있다.
그리고, LDD 층 (157)의 상부에는 게이트 산화막 (53)이 형성되고 그 게이트 산화막 (53)의 상부에는 게이트 전극 (55A)이 형성되어 있다. 또, 게이트 산화막 (53) 및 게이트 전극 (55A)의 측면에는 측벽산화막 (56)이 형성되어 있다. 또, 게이트 전극 (55A)의 하층의 웰층 (151)내에는 채널 도우프층 (154)이 형성되어 있다.
또, 게이트 전극 (55A)내에는 게이트 산화막 (53)과의 접합계면 근방에 질소도입 영역 (N21)이 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS트랜지스터 (T63)는 웰층 (151)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (156)과, 그 소스·드레인층(156)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD층 (157)을 구비하고 있다.
그리고, 소스·드레인층 (156) 및 LDD층 (157)의 상부에는 게이트 산화막 (53)이 형성되고, 그 게이트 산화막 (53)의 상부에는 게이트 전극 (55B)이 형성되어 있다. 또, 게이트 산화막 (52) 및 게이트 전극 (55B)의 측면에는 측벽산화막 (56)이 형성되어 있다.
또, 게이트 전극 (55B)내에는 게이트 산화막 (53)과의 접합계면 근방에 질소도입 영역 (N22)이 형성되어 있다.
또, 게이트 전극 (55B)의 하층의 웰층 (151)내에는 채널 도우프층 (155A)이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이 구조로 되어 있고, 인접하는 게이트 끼리 하나의 소스·드레인층 (156)을 공유하는 구조로 되어 있으며 그 구조가 연속하여 배치된 구성으로 되어 있다.
또, 표 7에 N채널형 MOS 트랜지스터 (T61∼T63)의 구성 제원을 나타낸다.
[표 7]
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표 7에서 N채널형 MOS 트랜지스터 (T61∼T63)의 각각의 게이트 전극 형성시의 불순물 도우즈량은 모두 5×1015/㎠으로 되어 있다. 또, 주입불순물은 모두 붕소(B)이고 주입에너지는 모두 10keV이다.
그리고, 질소 도우즈량은 각각 1×1015/㎠, 1×1015/㎠, 5×1015/㎠ 으로 되어 있고, 주입 에너지는 모두 10keV 이다.
또, 도 34에 나타낸 로직부, 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T61∼T63)에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면 부분의 질소 프로파일 및 불순물 프로파일을 도 35 및 도 36에 나타낸다.
도 35 및 도 36에서, 가로축에는 각각 단면방향의 위치(깊이)를, 세로축에 질소 농도 및 불순물 농도를 나타낸다.
또, 가로축은 도면을 향해서 좌측에서 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어 있다.
표 7에 표시한 바와 같이, N채널형 MOS 트랜지스터 (T61∼T63)의 게이트 전극 (55A 및 55B)에서는 질소 도우즈량이 다르기 때문에, 질소농도도 다르고 문턱값이 가장 높은 것으로 기대되는 메모리셀 어레이부의 트랜지스터에서, 질소 도입영역의 질소농도가 가장 높아지도록 구성되어 있다.
즉, 도 35에서 C-C'선으로 나타낸 바와 같이, 메모리셀 어레이부의 트랜지스터 (T63)가 가장 높고, 로직부의 트랜지스터 (T61)(A-A'선), 센스앰프부의 트랜지스터 (T42)(B-B'선)의 농도는 같으며, 트랜지스터 (T63)보다도 낮게되어 있다.
또, 각각의 게이트 산화막 중에도 질소는 존재해 있고, 그 농도의 고저관계는 유지되어 있다. 그리고, 웰층중에 있어서는 게이트 산화막과의 접합계면 근방이외에는 질소는 거의 존재하지 않는 프로파일로 되어 있다.
또, 도 36에 있어서, A-A'선 및 B-B'선으로 표시한 바와 같이, 게이트 전극에서의 불순물 농도는 트랜지스터 (T61 및 T62)에서 동일하며 겹쳐져 있다. 그리고 A-A'선 및 B-B'선은 비교적 평탄하고 C-C'선으로 나타내는 메모리셀 어레이부의 트랜지스터 (T43)는 급준한 프로파일로 되어 있다.
또, N채널형 MOS 트랜지스터 (T61) 및 (T63)의 채널 도우프층 (155A)의 불순물 도우즈량은 동일하기 때문에 A-A'선 및 C-C'선은 겹쳐져 있다.
질소 주입량이 많은 게이트 전극일수록 불순물의 확산 및 활성화가 억제되고, 불순물농도가 낮아진다. 따라서, 불순물 농도가 가장 낮은 메모리셀 어레이부에서는 게이트 전극에서 공핍층이 가장 넓게되고, 산화막의 실효적인 두께가 가장 두껍게 되어 문턱값이 높아진다.
도 37에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 37에서 가로축 좌측으로부터 순차로 로직부, 센스앰프부, 메모리셀 어레이부의 각각의 N채널형 MOS트랜지스터를 나타내고 있다. 도 37에서 알 수 있는 바와 같이, 어느 트랜지스터에서나 실제의 두께는 동일하지만 실효적인 두께는 메모리셀 어레이부에서 가장 두껍게 되어 있다.
<3-2. 제조방법>
이하, 도 34에 나타낸 로직부, DRAM 부의 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T61∼T63)의 제조방법에 관해서 도 38∼도 44를 사용하여 설명한다.
우선, 도 38에 나타낸 공정에서, P형의 반도체 기판 (51)의 표면에 LOCOS법에 의해 LOCOS 층(필드 산화막)(52)을, 예를 들면 4000Å의 두께로 형성한다. 이어서, 예를 들면 붕소이온을 700keV의 에너지로 1×1013/㎠의 도우즈량을 주입함으로써, 반도체 기판 (51)내에 P형의 웰영역 (151)을 형성한다. 또, 반도체 기판 (51)내에는 P채널형 MOS트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명 및 도시는 생략한다.
다음에, 예를 들면 붕소이온을 130keV의 에너지로, 5×1012/㎠의 도우즈량을주입하여, 반도체 기판 (1)내에 채널 커트층 (152)을 형성한다. 또, 채널커트층 (152)은 LOCOS 층 (52)으로 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 웰 영역 (151)내의 소정위치에 센스앰프부의 트렌지스터 (T62)에 맞춘 가장 불순물 농도가 낮은 채널 도우프층 (150)을 형성한다. 이 때, 로직부 및 메모리셀 어레이부의 트랜지스터 (T61 및 T63)의 형성영역에도 채널도우프층 (150)이 형성된다. 또, 채널 도우프층 (150)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 1×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 39에 나타낸 공정에서, 센스앰프부의 상부에 레지스트 마스크(R251)를 형성하고, 로직부 및 메모리셀 어레이부의 채널 도우프층 (150)에 선택적으로 불순물을 추가 주입하며, 로직부 및 메모리셀 어레이부의 트랜지스터 (T61 및 T63)에 맞춘 불순물농도의 채널 도우프층 (150A)을 형성한다. 또, 채널 도우프층 (150A)의 형성은 예를 들면 붕소이온을 50keV의 에너지로, 4×1012/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 40에 나타낸 공정에서, 반도체 기판 (51)의 주면상에 게이트 산화막 (53)이 되는 산화막 (531)을 열산화법에 의해 형성한 후, 그 위에 게이트 전극 재료로서 (논 도프)폴리실리콘층 (550)을 CVD법으로 형성한다. 또, 산화막 (531)의 두께는 60Å정도, 폴리실리콘층 (550)의 두께는 2000Å정도이다.
다음에, 도 41에 나타낸 공정에서, 폴리실리콘층 (550)에 불순물 이온을 주입하여 도우프드 폴리실리콘층 (551)을 형성한다. 또, 도우프드 폴리실리콘층(551)의 형성은 예를 들면 인 이온을 30keV의 에너지로 5×1015/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 도 42에 나타낸 공정에서, 게이트 전극중의 질소농도가 낮은 로직부 및 센스앰프부의 N채널형 MOS트랜지스터 (T61 및 T62)에 맞추어서, 도우프드 폴리실리콘층 (551)에 질소이온을 주입하여 질소 도입영역 (N21)을 형성한다. 이 때, 질소도입 영역 (N21)은 메모리셀 어레이부상의 도우프드 폴리실리콘층 (551)에도 형성된다. 또, 질소 도입영역 (N21)의 형성은, 질소이온을 예를 들면, 10keV의 에너지로 1×1015/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 도 43에 나타낸 공정에서, 로직부 및 센스앰프부의 상부에 레지스트 마스크 (R252)를 형성하고, 메모리셀 어레이부의 도우프드 폴리실리콘층 (551)에 선택적으로 질소이온을 추가 주입하여, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T63)에 맞춘 농도의 질소도입 영역 (N22)를 형성한다. 또, 질소도입 영역 (N22)의 형성은 질소 이온을 예를 들면, 10keV의 에너지로, 4×1015/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 레지스트 마스크 (R252)를 제거한 후, 도 44에 나타낸 공정에서, 도우프드 폴리실리콘층 (551)의 상부에 레지스트 마스크 (R253)를 형성하여 패터닝을 한다.
다음에 로직부, 센스앰프부, 메모리셀 어레이부에 이온주입에 의해 LDD층 (157)을 형성한 후, 게이트 산화막 (53) 및 게이트 전극 (55A, 55B)의 측면에 약1000Å의 두께의 측벽산화막 (56)을 형성한다. 그리고, 측벽산화막 (56)을 마스크로 해서 이온주입에 의해 소스·드레인층 (156)을 형성하여, 도 34에 나타내는 LOGIC in DRAM (300)의 구성을 얻을 수 있다.
여기서, LDD층 (157)은, 예를 들면 비소(As)이온을 30keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여 형성한다. 또, 소스·드레인층 (156)은, 예를 들면 비소 이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃로 30분간 어닐링하여 형성한다.
또, 이 후에 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것에 의해 LOGIC in DRAM이 형성되지만, 그들 공정의 설명 및 도시는 생략한다.
<3-3. 특징적 작용 효과>
이상 설명한 바와 같이, 본 발명에 관한 실시의 형태 3의 LOGIC in DRAM(300)은 특성이 다른 복수 종류의 트랜지스터(예를 들면, 요구 스펙이 다른)에 대하여 게이트 전극중의 질소농도를 바꾸는 것으로, 게이트 산화막의 실효적인 두께를 바꿔 문턱값을 설정하는 구성으로 되어 있다.
즉, 도 35에 나타낸 바와 같이, 게이트 전극중의 질소농도가 가장 높은 메모리셀 어레이부에서는, 불순물의 확산 및 활성화가 억제되어 게이트 전극 내에 넓은 범위에 공핍층이 형성되고, 산화막 두께가 실효적으로 두꺼워져서 문턱값을 높일 수 있다.
또, 도 36에 표시한 바와 같이, 센스앰프부에서는 채널 도우프층의 불순물 농도를 다른 것 보다도 낮게 함으로써, 확산층으로부터의 누설 전류(확산층 리이크)를 최소한으로 억제할 수 있다.
이와 같이, 채널 도우프층의 불순물농도는 확산층 리이크를 최소로 하도록 설정하고, 문턱값은 게이트 전극의 질소농도에 의해 설정함으로써, 문턱값과 확산층 리이크와의 트레이드오프 관계를 타개(Break through)할 수 있고, 회로설계의 제약을 해소할 수 있다.
또, 게이트 전극과 게이트 산화막의 접합계면 근방에는 결정결함이 많이 존재하지만, 게이트 전극에 질소를 도입하는 것에 의해 결정결함의 원인의 하나인 댕글링 본드에 질소 원자가 결합하여 결정결함을 회복시키기 때문에, 게이트 산화막의 신뢰성을 향상시킬 수 있다.
또, 게이트 전극 (55A 및 55B)내의, 게이트 산화막 (53)과의 접합계면 근방에 질소도입 영역 (N21 및 N22)이 형성되어 있기 때문에, 게이트 전극중에 주입된 불순물의 관통현상을 억제할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 3에서는 단결정 기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판 상에 각종 트랜지스터를 형성하는 경우일지라도 같은 작용효과를 얻을 수 있다.
<실시의 형태 4>
<4-1. 장치구성>
도 45에 본 발명에 관한 실시의 형태 4로서 로직회로를 가진 플래쉬 메모리(이후, LOGIC in FLASH라 호칭)(400)의 부분구성을 나타낸다.
일반적으로, LOGIC in FLASH는 로직부와 플래쉬 메모리부로 대별되고, 로직부에서는 고속인 것, 즉, 높은 구동능력과 저 용량일 것이 요구되고 있다.
또, 플래쉬 메모리부에서는, 고전압이 인가되는 고내압부나 터널산화막에 높은 신뢰성이 요구되는 메모리셀 어레이부 등을 가지고 있다. 예컨대, 1칩의 LOGIC in FLASH 내에서 특성이 다른 여러 종류의 트랜지스터가 필요하게 된다.
도 45에서는, 로직부, 고내압부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 (T71∼T73)의 단면을 각각 나타내고 있다.
도 45에서, N채널형 MOS 트랜지스터 (T71∼T73)는 동일한 반도체 기판 (71)(P형)상에 형성된 P형의 웰층 (171)내에 형성되어 있다. 웰층 (171)은, 웰층 (171)내에 형성된 채널커트층 (172)과 LOCOS 층 (72)으로 소자간 분리되고, N채널형 MOS 트랜지스터 (T71∼T73)는 각각 소자간 분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 (T71)는, 웰층 (171)내에 독립하여 평행하게 형성된 한쌍의 소스·드레인층 (176)과, 그 소스·드레인층 (176)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD 층 (177)을 구비하고 있다.
그리고, LDD층 (177)의 상부에는 게이트 산화막 (76)이 형성되고, 그 게이트 산화막 (76)의 상부에는 게이트 전극 (79A)이 형성되어 있다. 또, 게이트 산화막 (76) 및 게이트 전극 (79A)의 측면에는 측벽산화막 (80)이 형성 되어 있다. 또, 게이트 전극 (79A)의 하층의 웰층 (171)내에는 채널 도우프층(173)이 형성되어 있다.
또, 게이트 전극 (79A)내에는 게이트 산화막 (53)과의 접합계면 근방에 질소도입 영역 (N31)이 형성되어 있다.
플래쉬 메모리부에서의 고내압부의 N채널형 MOS 트랜지스터 (T72)는 웰층 (171)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (176)과 그 소스·드레인층 (176)이 대향하는 에지부분에 접하여 형성된 한 쌍의 LDD층 (177)이 구비되어 있다.
그리고, LDD층 (177)의 상부에는 게이트 산화막 (76)이 형성되고, 그 게이트 산화막 (76)의 상부에는 게이트 전극 (79B)이 형성되어 있다. 또, 게이트 산화막 (76) 및 게이트 전극 (79B)의 측면에는 측벽산화막 (80)이 형성되어 있다. 또, 게이트 전극 (79B)의 하층의 웰층 (171)내에는 채널 도우프층 (173)이 형성되어 있다.
또, 게이트 전극 (79B)내에는 게이트 산화막 (53)과의 접합계면 근방에 질소도입 영역 (N32)이 형성되어 있다.
플래쉬 메모리부에서의 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T73)는 웰층 (171)내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층 (176)을 구비하고, 소스·드레인층 (176)의 에지부분 상부에는 터널산화막 (73)이 형성되며, 그 터널산화막 (73)의 상부에는 플로팅 게이트 전극 (77), 층간 절연막 (74), 컨트롤 게이트 전극 (79C)이 차례로 형성되어 있다. 또, 컨트롤 게이트 전극 (79C)은 게이트 전극과 같은 구성이기 때문에 이후 게이트 전극으로서 취급한다.
또, 컨트롤 게이트 전극 (79C)내에는 층간 절연막 (74)의 접합계면 근방에 질소도입 영역 (N31)이 형성되어 있다.
또, 터널산화막 (73), 플로팅 게이트 전극 (77), 층간 절연막 (74), 컨트롤 게이트 전극 (79C)의 측면에는 측벽산화막 (80)이 형성되어 있다.
또, 플로팅 게이트 전극 (77)의 하층의 웰층 (171)내에는, 채널 도우프층 (173)이 형성되어 있다. 또, 메모리셀 어레이부는 게이트 어레이 구조로 되어 있고, 인접하는 게이트 끼리 한쌍의 소스·드레인층 (176)을 공유하는 구조로 되어 있으며, 그 구조가 연속하여 배치된 구성으로 되어 있다.
표 8에 N채널형 MOS 트랜지스터 (T71∼T73)의 구성 제원을 나타낸다.
[표 8]
Figure pat00014
표 8에서, N채널형 MOS 트랜지스터 (T71∼T73)의 각각의 게이트 산화막 두께는 50Å, 50Å, 100Å으로 되어 있다.
또, N채널형 MOS 트랜지스터 (T71∼T73)의 채널 도우프층 형성시의 불순물도우즈량은 모두 5×1012/㎠ 으로 되어 있다. 또, 주입불순물은 모두 붕소(B)이며, 주입 에너지는 모두 50keV 이다.
또, N채널형 MOS 트랜지스터 (T71∼T73)의 게이트 전극 형성시의 불순물 도우즈량은 모두 5×1015/㎠ 으로 되어 있다. 또, 주입불순물은 모두 인(P)이고, 주입 에너지는 30keV 이다.
그리고, 질소 도우즈량은, 각각 1×1015/㎠, 1×1016/㎠, 1×1015/㎠ 로 되어 있고, 주입 에너지는 모두 10keV 이다.
또, 도 45에 나타낸 로직부, 고내압부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T71∼T73)에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 질소 프로파일 및 불순물 프로파일을 도 46 및 도 47에 나타낸다.
도 46 및 도 47에서, 가로축에는 각각 단면 방향의 위치(깊이)를, 세로축에 질소 농도 및 불순물 농도를 나타낸다. 또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T73)의 구성순서를 도면 상부에, 다른 MOS 트랜지스터의 구성순서를 도면가로축에 나타낸다. 도면 상부에 있어서, 도면을 향해서 좌측으로부터 차례로, 컨트롤 게이트 전극(폴리실리콘층), 층간 절연막(ONO 막), 플로팅 게이트 전극(폴리실리콘층),터널산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어 있다.
또, 도면의 가로축에서, 도면을 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층), 게이트 산화막(SiO2층), 웰층(벌크 실리콘층)으로 되어 있다.
표 8에 표시한 바와 같이, 문턱값이 가장 높은 것이 기대되는 고내압부의 N채널형 MOS 트랜지스터 (T72)의 게이트 전극 (79B의) 질소 도우즈량이 가장 높고, 로직부의 N채널형 MOS 트랜지스터 (T71)의 게이트 전극 (29A) 및, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T73)의 컨트롤 게이트 전극 (79C)의 질소 도우즈량은 같게되어 있다.
그 결과, 도 46도에서 B-B'선으로 표시한 바와 같이, 고내압부의 트랜지스터 (T62)의 질소농도가 가장 높고, 로직부의 트랜지스터 (T71)(A-A'선), 메모리셀 어레이부의 트랜지스터 (T73)(C-C'선)의 농도는 같으며, 트랜지스터 (T71)보다도 낮게 되어 있다. 또, 질소는 게이트 산화막 및 층간 절연막 중에도 존재해 있고, 그 농도의 고저관계는 유지되어 있다. 그리고, 웰층 중에서는 게이트 산화막과의 접합계면 근방 이외에는 질소는 거의 존재하지 않는 프로파일로 되어 있다.
또, 도 47에 표시한 바와 같이, 게이트 전극중의 불순물 프로파일은 B-B'선으로 표시된 바와 같이, 고내압부의 트랜지스터 (T72)가 급준하고, A-A'선 및 C-C'선으로 도시하는 바와 같이 로직부의 트랜지스터 (T51) 및 메모리셀 어레이부의 트랜지스터 (T73)에서는 완만한 프로파일로 되어 있다. 이것은 질소 주입량이 많은 게이트 전극일수록 불순물의 확산 및 활성화가 억제되고 있기 때문이다.
이 때문에, 고내압부의 트랜지스터 (T72)에서는 게이트 전극에서 공핍층이 가장 넓어져서, 산화막의 실효적인 두께가 가장 두껍게 되어 높은 전압에도 견딜 수 있다.
도 48에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도48에 있어서, 가로축에서 차례로 로직부, 고내압부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다.
또, 메모리셀 어레이부에서는 터널산화막을 게이트 산화막으로서 취급한다. 도 48에서 알 수 있는 바와 같이, 각 게이트 산화막의 실효적인 두께는 고내압부에서 특히 두꺼워지고 있다.
또, 도 47에 표시한 바와 같이, 로직부(A-A'선), 고내압부(B-B'선), 메모리셀 어레이부(C-C'선)의 어느 트랜지스터에서도 채널 L 도우프층의 불순물 프로파일은 동일하다.
또, 메모리셀 어레이부의 N채널형 MOS트랜지스터 (T73)의 플로팅 게이트 전극은 CVD법으로 형성하기 때문에 불순물 프로파일은 일정하다.
<4-2. 제조방법>
이하, 도 45에 나타낸 로직부, 플래쉬 메모리부의 고내압부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T71∼T73)의 제조방법에 관해서, 도 49∼도 62를 사용하여 설명한다.
우선, 도 49에 나타낸 공정에서, P형의 반도체 기판 (71)의 표면에 LOCOS법에 의해 LOCOS 층(필드 산화막)(72)을, 예를 들면 4000Å의 두께로 형성한다. 계속해서, 예를 들면 붕소이온을, 700keV의 에너지로 1×1013/㎠의 도우즈량을 주입하여, 반도체 기판 (71)내에 P형의 웰영역 (171)을 형성한다. 또, 반도체 기판(71)내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰영역도 형성되지만, 설명및 도시는 생략한다.
다음에, 예를 들면 붕소이온을, 13keV의 에너지로, 5×1012/㎠의 도우즈량을 주입하여 반도체 기판 (71)내에 채널커트층 (172)을 형성한다. 또, 채널 커트층(172)은 LOCOS 층 (72)으로 소자간 분리영역을 형성하는 것과 같은 형상으로 형성한다.
다음에, 웰 영역 (171)내에 채널 도우프층 (170)을 형성한다. 또, 채널 도우프층 (170)의 형성은, 예를 들면 붕소이온을 50keV의 에너지로 5×1012/㎠의 도우즈량을 주입하는 것으로 행한다.
다음에, 도 50에 나타낸 공정에서, 반도체 기판 (71)의 주면상에 터널산화막 (73)이 되는 산화막 (731)을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서 예를 들면 도우프드 폴리실리콘층 (771)을 CVD법으로 형성한다. 또, 산화막 (731)의 두께는 100Å정도, 도우프드 폴리실리콘층 (771)의 두께는 1000Å정도이고, 그 불순물로서는 인(P)을 사용하며 농도는 1×1020/㎤ 정도이다.
다음에, 도 51에 나타낸 공정에서, 메모리셀 어레이부에서의 도우프드 폴리실리콘층 (771)의 상부에 선택적으로 레지스트 마스크 (R271)를 형성한다. 이 경우, 레지스트 마스크 (R271)는 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트 마스크 (R271)로 덮여져 있지 않은 부분의 도우프드 폴리실리콘층 (771)을 이방성 에칭에 의해 제거한다. 이 상태를 도 52에 나타낸다.
도 52는 도 51을 상면측(레지스트 마스크 R271을 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R271)는 메모리셀 어레이부에서 규칙적으로 배열된 장방형의 섬 모양을 하도록 형성되어 있다. 또, 레지스트 마스크 (R271)는 장방형의 섬모양을 한 활성층 AL위와, 그 주위의 LOCOS 층 LL 위를 덮도록 형성되어 있다. 또, 고내압부 및 로직부에는 레지스트 마스크가 형성되어 있지 않기 때문에 활성층 AL이 노출되어 있다.
또, 도 52에서는 레지스트 마스크 (R271)의 하부의 구성을 알기 쉽게 하기 위해서, 부분적으로 레지스트 마스크 (R271)를 제거하여 활성층 AL 및 LOCOS층 LL이 보이도록 하고 있지만, 이것은 편의적인 것이다.
다음에, 레지스트 마스크 (R271)를 제거한 후, 도 53에 나타낸 공정에서, 도우프드 폴리실리콘층 (771)상에 플로팅 게이트와 컨트롤게이트를 절연하는 층간절연막 (74)을 이루는 절연막 (74)1을 CVD법으로 형성한다. 또, 이 막은 TEOS막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다. 또 절연막 (741)은 고내압부 및 로직부상에도 형성된다.
다음에, 도 54에 나타낸 공정에서, 메모리셀 어레이부의 절연막 (741)상을 레지스트 마스크 (R272)로 덮고, 그 이외의 영역의 절연막 (741)을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막 (731)도 제거한다. 이 상태를 도 55에 나타낸다.
도 55는, 도 51을 상면측(레지스트 마스크 R272를 형성하는 측)에서 본 평면도이고 레지스트 마스크 (R272)는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 로직부에서는 레지스트 마스크 (R272)가 형성되어 있지 않기 때문에, 활성층 AL이 노출되어 있다.
다음에, 레지스트 마스크 (R272)를 제거한 후, 도 56에 나타낸 공정에서, 반도체 기판 (71)의 주면 전체면에 게이트 산화막 (76)으로 되는 산화막 (761)을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부 상의 절연막 (741)은 질화막을 포함하고 있기 때문에 산화되지 않고 그 두께는 유지된다. 또, 산화막 (761)의 두께는 50Å정도이다.
다음에, 도 57에 나타낸 공정에서, 반도체 기판 (71)의 주면 전체면에 게이트 전극 재료로서 (논 도우프)폴리실리콘층 (790)을 CVD법으로 형성한다. 또, 폴리실리콘층 (790)의 두께는 2000Å정도이다.
다음에, 도 58에 나타낸 공정에서, 폴리실리콘층 (790)에 불순물이온을 주입하여 도우프드 폴리실리콘층 (791)을 형성한다. 또, 도우프드 폴리실리콘층(791)의 형성은, 예를 들면 인 이온을 30keV의 에너지로, 5×1015/㎠의 도우즈량을 주입하는 것에 의해 행한다.
다음에, 도 59에 나타낸 공정에서, 게이트 전극중의 질소농도가 낮은 로직부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 (T71 및 T73)에 맞추어서 도우프드 폴리실리콘층 (791)에 질소 이온을 주입하여 질소도입 영역 (N31)을 형성한다. 이 때, 질소 도입영역 (N31)은 고내압부 상의 도우프드 폴리실리콘층 (791)에도 형성된다. 또, 질소도입 영역 (N31)의 형성은, 질소이온을 예를 들면 10keV의 에너지로 1×1015/㎠의 도우즈량을 주입하여 행한다.
다음에, 도 60에 나타낸 공정에서, 로직부 및 메모리셀 어레이부의 상부에 레지스트 마스크 (R275)를 형성하고, 고내압부의 도우프드 폴리실리콘층 (791)에 선택적으로 질소이온을 추가 주입하여, 고내압부의 N채널형 MOS 트랜지스터 (T72)에 맞춘 농도의 질소도입 영역 (N32)을 형성한다.
또, 질소도입 영역 (N32)의 형성은, 질소이온을 예를 들면 10keV의 에너지로 9×1015/㎠의 도우즈량을 주입하여 행한다.
다음에, 레지스트 마스크 (R275)를 제거한 후, 도 61에 나타낸 공정에서, 도우프드 폴리실리콘층 (791)의 상부에 레지스트 마스크 (R276)를 형성하여 패터닝을 한다. 이 상태를 도 62에 나타낸다.
도 62는 도 61을 상면측(레지스트 마스크 R276을 형성하는 측)에서 본 평면도이고, 레지스트 마스크 (R276)는 장방형의 활성영역 AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해 로직부에서는 게이트 산화막 (76) 및 게이트 전극 (79A)을, 고내압부에서는 게이트 산화막 (76) 및 게이트 전극 (79B)을, 메모리셀 어레이부에서는 터널산화막 (73), 플로팅 게이트 전극 (77), 층간 절연막 (74), 컨트롤 게이트 전극 (79C)을 형성한다.
다음에, 로직부 및 고내압부에 이온주입에 의해 LDD 층 (177)을 형성한 후, 게이트 산화막 (76) 및 게이트 전극 (79A)의 측면, 게이트 산화막 (76 )및 게이트전극 (79B)의 측면, 터널산화막 (73), 플로팅 게이트 전극 (71), 층간 절연막 (74), 컨트롤 게이트 전극 (79C)의 측면에, 약 1000Å의 두께의 측벽산화막 (80)을 형성한다. 그리고, 측벽산화막 (80)을 마스크로 해서 이온주입에 의해 소스·드레인층 (176)을 형성하는 것에 의해, 도 45에 나타내는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서 LDD 층 (177)은, 예를 들면 비소 이온을 30keV의 에너지로 1×1013/㎠의 도우즈량을 주입하는 것으로 형성된다.
또, 소스·드레인층 (176)은, 예를 들면 비소 이온을 50keV의 에너지로 5×1015/㎠의 도우즈량을 주입한 후, 850℃에서 30분간 어닐링하는 것에 의해 형성된다.
또, 이 후에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거침으로써 LOGIC in FLASH가 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
<4-3. 특징적 작용 효과>
이상 설명한 바와 같이, 본 발명에 관한 실시의 형태 4의 LOGIC in FLASH(400)는, 특성이 다른 복수 종류의 트랜지스터(예를 들면, 요구 스펙이 다른 )에 대하여 게이트 전극중의 질소농도를 바꿈으로써, 게이트 산화막의 실효적인 두께를 바꾸어서 문턱값을 설정하는 구성으로 되어 있다.
즉, 도 46에 표시한 바와 같이, 게이트 전극중의 질소농도가 가장 높은 고내압부에서는 불순물의 확산 및 활성화가 억제되어, 게이트 전극 내에 넓은 범위로 공핍층이 형성되어 산화막 두께가 실효적으로 두꺼워져서 문턱값을 높일 수 있다.
또, 게이트 산화막의 실효적인 두께를 바꿈으로써 문턱값을 설정할 수 있기 때문에, 채널 도우프층의 불순물농도를 트랜지스터의 특성에 맞추어서 바꿀 필요가 없고, 확산층으로부터의 누설 전류(확산층 리이크)를 최소한으로 억제할 수 있는 농도로 고정할 수 있다.
따라서, 채널 도우프층의 불순물농도는 확산층 리이크를 최소로 하도록 설정하고, 내 전압특성과 문턱값은 게이트 전극의 질소농도에 의해 조정함으로서, 내전압(耐電壓)에 대한 요구를 만족시키는 동시에 문턱값과 확산층 리이크와의 트레이드오프 관계를 타개(Break through)할 수 있어, 회로설계의 제약을 해소할 수 있다.
또, 두께가 다른 게이트 산화막을 형성하는 경우에도 게이트 산화막의 실효적인 두께를 바꿈으로써 게이트 산화막의 종류를 줄일 수 있다. 따라서, 게이트 산화막의 제조공정을 간략화할 수 있는 동시에, 신뢰성이 우수하고 막두께의 제어성이 양호한 게이트 산화막을 얻을 수 있다.
즉, 도 45에 나타낸 구성에서는 로직부 및 고내압부의 트랜지스터에서의 게이트 산화막의 두께는 동일하기 때문에, 게이트 산화막의 종류는 2종류로 된다. 그리고, 산화막을 형성하는 공정은, 산화막 (731)을 형성하는 공정(도 50)과 산화막 (761)을 형성하는 공정(도 56)뿐이고, 어느 쪽의 공정이나 1회의 열산화 공정으로 형성하고 있기 때문에, 도 114∼도 127을 사용하여 설명한 종래의 제조 방법과 같이 1개의 산화막의 형성을 복수회로 나눠 행할 필요는 없고, 불순물 혼입과 막두께의 제어성의 저하를 우려할 필요는 없다.
또, 게이트 전극과 게이트 산화막의 접합계면 근방에는 결정결함이 많이 존재하지만, 게이트 전극에 질소를 도입함으로써 결정결함의 원인의 하나인 댕글링 본드에 질소원자가 결합하여 결정 결함을 회복시키기 때문에, 게이트 산화막의 신뢰성을 향상시킬 수 있다.
또, 게이트 전극 (79A 및 79B)내의 게이트 산화막 (76)의 접합계면 근방에 질소도입 영역 (N31 및 N32)이 형성되고, 컨트롤 게이트 전극 (79C)내의 층간 절연막 (74)과의 접합계면 근방에 질소도입영역 (N32)이 형성되어 있기 때문에, 게이트 전극 중에 주입된 불순물의 관통현상을 억제할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 4에서는, 단결정 기판상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insulator)기판상에 각종 트랜지스터를 형성하는 경우라도, 본 발명을 적용함으로써 같은 작용효과를 얻을 수 있다.
<본 발명의 그 밖의 적용예>
이상 설명한 본 발명에 관한 실시의 형태 1∼4에서는, DRAM, 플래쉬메모리, LOGIC in DRAM, LOGIC in FLASH를 예로서 설명하였지만, 본원 발명의 기술적 사상의 적용은 이들 반도체 장치에 한정되지 않는다. 즉, 제어전극내의 질소농도를 조정함으로써 제어전극내의 공핍층의 두께를 임의로 설정하고, 게이트 산화막의 실효적인 두께를 바꾸어 문턱값을 임의로 설정할 수 있기 때문에, 공통된 하나의 기판상에 형성되는 각 부분의 트랜지스터에 있어서, 게이트 산화막의 두께는 공통이고, 게이트 산화막의 실효적인 두께를 바꿀 필요가 있는 경우나, 게이트 산화막의 두께는 각각 달라도 되지만 채널 도우프층의 농도는 같게 할 필요가 있는 경우에는, 본원 발명을 적용함으로써 원하는 효과를 얻을 수 있다.
또, 실시의 형태 1∼4에서는 각각 공통된 하나의 기판상의 세 부분에서 각각 특성이 다른 트랜지스터를 사용하는 예를 나타내었지만, 이것은 세 부분에 각각 1종류의 트랜지스터밖에 사용하지 않는다는 것은 아니다.
가령 LOGIC in DRAM을 예로 들면, 로직부에서 2종류 또는 더 많은 종류의 트랜지스터를 사용해도 좋고, 센스 앰프부에서도 2종류 또는 더 많은 종류의 트랜지스터를 사용하는 구성이라도 좋다. 또, 로직부에서는 2종류 메모리셀 어레이부에서는 1종류의 트랜지스터를 사용하는 구성이라도 된다.
또, 로직부, 고내압부, 센스앰프부, 메모리셀 어레이부 등과 같이, 장치 구성을 명확히 구분할 수 없는 반도체 장치일지라도, 특성이 다른 복수 종류의 트랜지스터를 필요로 하는 구성에서는 본원 발명은 유효하다.
또, 사용하는 트랜지스터의 종류는 3종류일 필요는 없다. 3종류 이상, 또는 2종류의 특성이 다른 트랜지스터를 사용하는 구성이라도 된다.
이들 여러가지 구성에서도 제어전극내의 질소농도를 조정하며 게이트 산화막의 두께, 채널 도우프층의 농도의 조합을 적의 선택함으로써 원하는 효과를 얻을 수 있다.
또, 1 종류의 트랜지스터밖에 가지지 않은 반도체 장치에서도, 게이트 산화막의 실효적인 두께를 바꿔서 문턱값을 임의로 설정하고 싶은 경우에는 유효하다.
<실시의 형태 5>
이상 설명한 본 발명에 관한 실시의 형태 1∼4에서는, DRAM, 플래쉬 메모리, LOGIC in DRAM, LOGIC in FLASH의 센스앰프부, 주변회로부, 메모리셀 어레이부, 고내압부에서, 그들을 구성하는 MOS 트랜지스터의 게이트 전극에 질소를 도입한 예에 관해서 설명하였지만, 게이트 전극에 질소를 도입함으로써 발생하는 공핍층의 이용은 상술한 부위에 한정되는 것은 아니다.
즉, 본원 발명은 1개의 칩 내에 복수 종류의 트랜지스터를 만들 필요가 있는 반도체 장치에서 유효하다.
이하, 본 발명에 관한 실시의 형태 5에 관해서 설명한다.
도 63에 일반적인 강압회로를 나타낸다.
이 강압회로는 5V(볼트)의 신호를 3.3V로 강압하여 출력하는 회로로, 전원 전위 Vcc와 접지전위 GND와의 사이에 직렬로 접속된 PMOS 트랜지스터 (Q1) 및 NMOS 트랜지스터 (Q2)와, 전원 전위 Vcc와 접지전위 GND와의 사이에 직렬로 접속된 다이오드 (D1 및 D2)와 다이오드 (D1 및 D2)의 접속점 ND1에 접속된 입력패드 ND를 구비하고 있다.
또, 다이오드 (D1)의 캐소드는 전원전위 Vcc에, 애노드는 다이오드 (D2)의 캐소드에 접속되고, 다이오드 (D2)의 애노드는 접지전위 GND에 접속되어 있다. 그리고, 접속점 ND1은 PMOS 트랜지스터 (Q1) 및 NMOS 트랜지스터 (Q2)의 게이트 전극에 공통으로 접속되는 접속점 ND2에 접속되고, PMOS 트랜지스터 (Q1) 및 NMOS 트랜지스터 (Q2)의 접속점 ND3은 3.3V로 동작하는 회로계(이후, 3.3V계 회로라고 칭함)(LC)에 접속되어 있다.
이러한 구성의 강압회로에 있어서, PMOS 트랜지스터 (Q1) 및 NMOS 트랜지스터 (Q2)의 게이트 전극에는 입력패드 (ND)에서 5V의 신호가 주어지게 된다(이후, 5V계 회로 HC라 칭함). 한편, 3.3V계 회로 LC를 구성하는 MOS 트랜지스터의 게이트 전극에는 5V계 회로 (HC)의 출력인 3.3V가 주어지게 된다.
이와 같이, 게이트 전극에 주어지는 전압이 다른 회로계에서는, 그들을 구성하는 MOS 트랜지스터의 게이트 산화막의 두께는 각각 다를 필요가 있다.
왜냐하면, 5V계 회로 (HC)의 MOS 트랜지스터의 게이트 산화막의 두께를, 3.3V계 회로 (LC)의 MOS 트랜지스터의 게이트 산화막과 같게하면, 절연능력의 점에서 문제가 발생한다. 반대로, 3.3V계 회로 (LC)의 MOS 트랜지스터의 게이트 산화막의 두께를, 5V계 회로 (HC)의 MOS 트랜지스터의 게이트 산화막과 같게하면, 3.3V계 회로 (LC)의 MOS 트랜지스터의 동작속도가 느리게 되어 동작특성의 점에서 문제가 발생한다.
그래서, 종래에는 게이트 산화막의 두께가 각각 다른 MOS 트랜지스터를 형성하고 있었다. 따라서, 두께가 다른 게이트 산화막을 형성하기 위한 공정이 필요하게 되어, 제조공정이 복잡해진다고 하는 문제가 있었다.
그러나, 본원 발명에 의하면, 5V계 회로 (HC)와 3.3V계 회로 (LC)에서 게이트 산화막의 두께를 바꿀 필요는 없고, 제조 공정을 간략화할 수 있게 된다.
<5-1. 장치구성>
도 64에 본 발명에 관한 실시의 형태 5로서, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 (H1)로 구성되는 고전압 회로부 (HP)와, 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 (L1)로 구성되는 저전압회로부 (LP)를 나타낸다.
도 64에서, MOS 트랜지스터 (H1 및 L1)는 동일한 반도체 기판 (1001)상에 형성된 웰층 (1002)내에 형성되어 있다. 웰층 (1002)은, 웰층 (1002)내에 형성된 채널커트층 (1003)과 LOCOS 층 (1004)으로 소자간 분리되어 있다.
그리고, 채널커트층 (1003)과 LOCOS 층 (1004)으로 소자간 분리된 영역내에는, 채널 도우프층 (1005)이 형성되어 있다.
또, 반도체 기판 (1001)의 주면상에는 산화막 (1006)이 형성되고 산화막 (1006)의 상부에는 폴리실리콘층 (1007)이 형성되어 있다. 또, 폴리실리콘층(1007)에는 불순물이 예를 들면, 이온주입법으로 도입되어 있다. 여기서 불순물이 종류로서는, MOS 트랜지스터를 N채널형으로 하는 경우에는, 예를 들면 인(P)이온을 30keV에서 5×1015/㎠의 도우즈량이 되도록 주입한다.
또, MOS 트랜지스터를 P채널형으로 하는 경우에는, 예를 들면 붕소(B) 이온을 10keV에서 5×1015/㎠의 도우즈량이 되도록 주입한다. 또, 산화막 (1006)의 두께는 MOS 트랜지스터 (L1)의 게이트 전극에 주어지는 전압에 알맞는 두께로 되어 있다.
그리고, 고 전압회로부 (HP)의 폴리실리콘층 (1007)내에는 산화막 (1006)의근방에 질소 도입영역 (N40)이 형성되어 있다.
여기서, 도 65에 저전압 회로부 (LP)의 부분 사시도를 나타낸다.
도 65에 있어서, D-D'선에 의한 단면도가 도 60의 저전압회로부 (LP)에 대응한다. 또, 도 65에 나타내는 폴리실리콘층 (1007)의 양측면 외측의 웰층 (1002)내에는, 후의 공정에서 소스-드레인 영역이 형성되게 된다.
질소 도입영역 (N40)을 형성하기 위해서는, 질소이온을 예를 들면, 10keV에서 1×1016/㎠의 도우즈량이 되도록 주입한다. 이 때, 저전압 회로부 (LP)의 폴리실리콘층 (1007)상에는 레지스트 마스크를 형성하여 질소가 주입되지 않도록 해놓는다.
이와 같이, 고전압회로부 (HP)의 폴리실리콘층 (1007)내에 산화막 (1006)의 근방에 질소도입 영역 (N40)을 형성함으로써, 산화막 (1006)의 근방에 불순물이 확산되는 것이 억제되고, 산화막 (1006)의 근방에서는 불순물 농도가 낮아지고, MOS 트랜지스터 (H1)의 동작시에 게이트 전극 내에 공핍층이 형성되어 산화막이 실효적으로 두꺼워지며, 문턱값이 높아진다.
따라서, 산화막 (1006)의 두께가, MOS 트랜지스터 (H1)의 게이트 전극에 주어지는 전압에 알맞은 두께가 아닌 경우라도 산화막 (1006)에 걸린 전계가 작아져, 산화막 (1006)이 절연 파괴되는 것이 방지되어, MOS 트랜지스터 (H1)의 신뢰성을 향상시킬 수 있다.
한편, MOS 트랜지스터 (L1)의 폴리실리콘층 (1007)에는 질소이온은 주입되지않기 때문에, MOS 트랜지스터 (L1)의 동작 시에, 게이트 전극 내에 공핍층이 형성되는 것이 방지되어, 산화막이 실효적으로 두꺼워지지 않는다.
<5-2. 특징적 작용 효과>
이와 같이, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 (H1)로 구성되는 고전압 회로부 (HP)와 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 (L1)로 구성되는 저 전압회로부 (LP)가 존재하는 경우에도, 산화막은 MOS 트랜지스터 (L1)에 알맞도록 형성하면 되고, 산화막을 구별하여 만드는 경우에 비하여 제조공정을 간략화할 수 있다.
또, 저 전압회로부 (LP)에서는, MOS 트랜지스터 (L1)의 폴리실리콘층 (1007)내에는 질소도입 영역을 형성하지 않기 때문에, 장치 동작시에도 공핍층은 형성되지 않아 산화막 (1006)의 실제의 두께와 실효적인 두께는 변하지 않는다.
그리고, 산화막 (1006)의 두께는 MOS 트랜지스터 (L1)에 맞추어서 얇게 설정되어 있기 때문에, 게이트 전압의 인가에 의해서 웰층 (1002)내에 발생하는 캐리어의 개수가 증가하고, 소스·드레인 전류가 증가하여 동작속도가 고조하며, 동작 특성이 우수한 MOS 트랜지스터를 얻을 수 있다.
또, 상술한 설명에서는, MOS 트랜지스터 (L1)의 폴리실리콘층 (1007)에는 질소이온을 주입하지 않은 예를 표시했지만, MOS 트랜지스터 (H1)의 폴리실리콘층 (1007)에 질소이온을 주입하지 않는 구성으로 해도 좋다.
즉, 도 66에 표시한 바와 같이, 폴리실리콘층 (1007)에의 불순물의 주입에 있어서는, 고 전압회로부 (HP) 및 저전압회로부 (LP)의 폴리실리콘층 (1007)에 비교적 낮은 도우즈량, 예를 들면 5×1014/㎠의 도우즈량으로 불순물을 주입한다.
여기서, 불순물의 종류로서는, MOS 트랜지스터를 N채널형으로 하는 경우에는, 예를 들면 인(P)이온을 30keV의 에너지로, 또 MOS 트랜지스터를 P채널형으로 하는 경우에는, 예를 들면 붕소(B) 이온을 10keV의 에너지로 주입한다.
다음에, 도 67에 표시한 바와 같이, 고전압회로부 (HP)의 폴리실리콘층 (1007)위를 덮도록 레지스트 마스크 (R10)를 형성하여 불순물의 이온주입을 하면, 저 전압회로부 (LP)의 폴리실리콘층 (1007)에는 불순물이 추가 주입되게 된다. 여기서, 도우즈량은 5×1015/㎠ 정도로 한다.
이어서, 질소 이온을, 예를 들면 10keV에서 1×1015/㎠의 도우즈량이 되도록 주입하여 질소도입 영역 (N40)을 형성한다.
이러한 구성으로 함으로써 고전압회로부 (HP)의 폴리실리콘층 (1007)에서는, 불순물 농도가 낮기 때문에 장치 동작시에 공핍층이 넓은 범위로 형성되어, 산화막 (1006)의 실효적인 두께가 두꺼워진다.
한편, 저전압회로부 (LP)의 폴리실리콘층 (1007)에서는 불순물농도가 높기 때문에, 질소도입 영역 (N40)의 존재에 의해서도 장치 동작시에 공핍층이 형성되는 것이 억제된다. 또, 저전압 회로부 (LP)의 폴리실리콘층 (1007)에 질소를 도입함으로써, 불순물이 고전압 회로부 (HP)측으로 확산되는 것이 방지된다. 또, 고전압 회로부 (HP)의 폴리실리콘층 (1007)에는 전혀 불순물을 도입하지 않아도 된다.
<5-3. 변형예 1>
이상 설명한 본 발명에 관한 실시의 형태 5에서는 저전압회로 (LP) 및 고전압회로부 (HP)의 MOS 트랜지스터 (H1)상에 1층의 폴리실리콘층 (1007)을 형성하여, 거기에 질소이온을 주입하는 예를 나타냈지만, 이하에 설명하는 바와 같이 폴리실리콘층을 2층 구조로 해도 좋다.
도 68에 고전압 회로부 (HP)의 주요부를 나타낸다.
도 68에서, 고전압 회로부 HP의 산화막 (1006)의 상부에는 논도우프 폴리실리콘 (1020), 도우프드 폴리실리콘층 (1021)이 차례로 형성되어 있다.
이 상태에서 레지스트 마스크 (R14)로 덮여 있지 않은 도우프드 폴리실리콘층 (1021)의 상부로부터 질소이온을 주입함으로써, 고전압회로 (HP)의 논도우프 폴리실리콘층 (1020)중에 질소도입 영역(도시하지 않음)을 형성한다.
그 결과, 도우프드 폴리실리콘층 (1021)로부터 논도우프 폴리실리콘 (1020)에는 불순물이 확산되지 않게 되고, 고전압회로 (HP)의 MOS 트랜지스터 (H1)의 동작시에는 논 도우프 폴리실리콘 (1020)내에 공핍층이 형성되어, 산화막 (1006)이 실효적으로 두꺼워져서 문턱값이 높아진다.
따라서, 산화막 (1006)의 두께가 MOS 트랜지스터 (H1)의 게이트 전극에 주어지는 전압에 알맞은 두께가 아닌 경우라도, 산화막 (1006)에 걸린 전계가 작아져서 산화막 (1006)이 절연파괴되는 것이 방지되어, MOS 트랜지스터 (H1)의 신뢰성을 향상시킬 수 있다.
또 질소이온은, 예를 들면 10keV에서 1×1015/㎠의 도우즈량이 되도록 주입한다.
<5-4. 변형예 2>
이상 설명한 본 발명에 관한 실시의 형태 5에서는 고전압회로부 (HP)의 MOS 트랜지스터 (H1)상의 활성층상의 폴리실리콘층 (1007)의 전역(LOCOS 층 1004상도 포함)에 질소 이온을 주입하는 예를 표시하였지만, 이하에 설명하는 바와 같이, 폴리실리콘층 (1007)의 활성층의 에지부분에만 질소이온을 주입하도록 해도 된다.
도 69에 고전압 회로부 (HP)의 주요부를 나타낸다.
또, 도 69에서는 채널커트층 (1003) 및 채널 도우프층 (1005)은 생략되어 있다.
도 69에서, LOCOS 층 (1004)에 끼워진 활성영역 AL의 중앙부의 폴리실리콘층 (1007)상에 레지스트 마스크 (R12)가 형성되어 있다.
그리고, 이 상태에서, 레지스트 마스크 (R12로) 덮여지지 않은 폴리실리콘 (1007)의 상부로부터 질소 이온을 주입함으로써, 활성영역 AL 에지부분의 폴리실리콘층 (1007)내에 질소이온이 주입되어 질소도입 영역 (N40)이 형성되게 된다. 또, 질소이온은 예를 들면 10keV로 1×1015/㎠의 도우즈량이 되도록 주입한다.
따라서, MOS 트랜지스터 (H1)의 동작시에는 활성영역 AL의 에지부분의 폴리실리콘층 (1007)내에서는 공핍층의 형성범위가 넓어지고, 실효적인 산화막의 두께가 두꺼워져서 부분적으로 문턱값이 높아진다.
또, 이와 같이 부분적으로 문턱값을 높게하는 것이면, 고전압회로부 (HP)뿐만 아니라 저전압회로부 (LP)의 MOS 트랜지스터 (L1)에 적용해도 좋다.
이러한 구성을 채용함에 의한 이점은, 벌크 실리콘 기판상에 형성하는 MOS 트랜지스터에서는 적지만, SOI(silicon on insulator)기판상에 형성하는 MOS 트랜지스터에서는, 활성영역 AL의 에지부분의 구조에 기인하는 문턱값 저하의 문제를 해소할 수 있다.
도 70에 SOI(silicon on insulator)기판 상에 형성한 MOS 트랜지스터를 나타낸다. SOI 기판 (1010)은, 실리콘 기판 (1013), 실리콘 기판 (1013)상에 형성된 매립절연막 (1012), 매립절연막 (1012)상에 형성된 SOI 층 (1011)으로 구성되어, SOI층 (1011)상에 MOS 트랜지스터 등을 형성하는 것이다.
그리고, SOI 층 (1011)은 두께가 얇게 형성되어 있다. 특히, 도 64의 E-E'선으로 나타내는 부분과 같이, 활성영역 AL의 에지부분에서는 SOI 층 (1011)은 매우 얇고, 이 부분에서의 MOS 트랜지스터의 문턱값은 다른 부분(F-F'선으로 나타내는 부분)에 비해서 저하하여, MOS 트랜지스터 전체의 문턱값이 저하한다고 하는 문제가 있었다.
그러나, 본원 발명에 의하면 활성영역 AL의 에지부분상의 폴리실리콘 (1007)내에 있어서 질소 도입영역 (N50)이 형성되어 공핍층의 형성 범위가 커지고, 실효적인 산화막의 두께가 두터워져서, 부분적으로 문턱값을 높게 할 수 있기 때문에 이 문제를 해소할 수가 있다.
이상 설명한 본 발명에 관한 실시의 형태 5 및 그 변형예에서는, 기본적으로 벌크 실리콘 기판에 형성되는 반도체 장치를 예로 해서 설명하였지만, 변형예 2에서 도 70에 표시한 바와 같은, SOI기판에 형성되는 반도체 장치에 적용해도 좋은 것은 말할 필요도 없다.
또, 실시의 형태 5의 변형예 1∼3에서는 고전압 회로부 (HP)에의 적용을 예로 해서 설명했지만, 저전압회로부 (LP)에 적용해도 좋은 것은 말할 필요도 없다.
또, 본 발명에 관한 실시의 형태 5에서는 강압회로(降壓回路)를 예로 하여, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 (H1)로 구성되는 고전압회로부 (HP)와, 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 (L1)로 구성되는 저전압 회로부 (LP)의 존재를 전제로 하여 설명하였지만, 일반적인 입출력회로에 본 발명을 적용해도 좋다.
즉, 입출력회로에서는 외부에서 정전기(靜電氣)에 기인하는 고 전압, 예를 들면 전원전압에 비하여 높은 전압이 게이트 전극에 입력하는 경우가 있다. 그러나, 본 발명을 적용함으로써 게이트 산화막의 실효적인 두께가 두껍게 되어 있기 때문에, 이러한 경우라도 게이트 산화막이 절연파괴 되는 것이 방지되어 신뢰성이 높은 입출력회로를 얻을 수 있다.
본 발명에 관한 청구항 1기재의 반도체 장치에 의하면, 제어전극이 그 내부에 제 2 도전형의 불순물과 질소를 가지는 폴리실리콘층을 구비하며, 질소는, 불순물이 폴리실리콘층의 상부측으로 농도가 비교적 높고, 하부측으로 농도가 비교적 낮은 농도분포를 가지도록 폴리실리콘층의 하부측에 도입되어 있기 때문에, 불순물의 농도가 비교적 낮은 부분에 따라서 장치 동작시에 폴리실리콘층 내에 공핍층이형성되어, 공핍층의 형성 영역에 따라서 게이트 산화막의 실효적인 두께가 결정되게 된다.
따라서, 특성(예를 들면, 요구 스펙)이 다른 복수 종류의 트랜지스터가 필요한 경우에는, 불순물의 농도분포를 각각 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꿔서, 문턱값을 설정할 수 있다. 따라서, 종래와 같이 채널도우프층의 불순물농도를 트랜지스터의 특성에 맞추어서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층 리이크)를 최소한으로 억제할 수 있는 농도로 고정할 수 있다.
예를 들면, 채널 도우프층의 불순물 농도는 확산층 리이크를 최소로 하도록 설정하고, 문턱값은 불순물 농도와 질소농도로 설정함으로써, 문턱값과 확산층 리이크와의 트레이드오프 관계를 타개(Break through)할 수 있어, 회로 설계의 제약을 해소할 수 있다. 또, 게이트 산화막의 실효적인 두께를 바꿀 수 있기 때문에, 내전압이 다른 트랜지스터의 게이트 산화막 두께를 각각 다른 두께로 형성할 필요가 없어진다.
본 발명에 관한 청구항 2기재의 반도체 장치에 의하면, 제어전극이 산화막상 및 필드 산화막상에 형성되며, 그 내부에 질소가 도입된 제 1 폴리실리콘층과 그 제 1 폴리실리콘층상에 형성되고, 그 내부에 소스·드레인층과 같은 도전형의 불순물이 도입된 제 2 폴리실리콘층을 가지고 있기 때문에, 제 2 폴리실리콘층으로부터 제 1 폴리실리콘층에는 불순물이 확산하지 않게되며, 트랜지스터 동작시에는 제 1 폴리실리콘층에 공핍층이 형성되고, 산화막이 실효적으로 두꺼워져서 문턱값이 높아진다.
따라서, 산화막의 두께가 게이트 전극에 주어지는 전압에 알맞는 두께가 아닌 경우라도 산화막에 걸린 전계가 작아져서, 산화막이 절연 파피되는 것이 방지되어 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 발명에 관한 청구항 3기재의 반도체 장치의 제조방법에 의하면, 불순물이 폴리실리콘층의 상부측에서 농도가 비교적 높고, 하부 측에서 농도가 비교적 낮은 농도 분포를 가지게 되고, 청구항 1기재의 반도체 장치를 제조하는데 적합한 제조방법을 얻을 수 있다.
본 발명에 관한 청구항 4기재의 반도체 장치의 제조방법에 의하면, 제 1 종류의 트랜지스터의 폴리실리콘층은 불순물 농도가 낮기 때문에, 장치가 동작할 때에 공굅층이 넓은 범위로 형성되어 산화막의 실효적인 두께가 두꺼워진다.
따라서, 예를 들면 제 1 및 제 2 종류의 트랜지스터의 제어전극에 주어지는 전압이 각각 다른 경우일지라도 산화막의 두께를 바꿀 필요가 없고, 산화막을 구별하여 만드는 경우에 비하여 제조공정을 간략화한 제조방법을 얻을 수 있다.
한편, 제 2 종류의 트랜지스터의 폴리실리콘층은 불순물농도가 높기 때문에, 질소의 존재에 의해서도 장치가 동작할 때에 공핍층이 형성되는 것이 억제된다. 또, 제 2 종류의 트랜지스터의 폴리실리콘층에 질소를 도입함으로써, 불순물이 제 1 종류의 트랜지스터측으로 확산되는 것이 방지된다.

Claims (4)

  1. 제 1 도전형의 반도체 기판의 주 표면에 제 1 및 제 2 트랜지스터를 구비한 반도체 장치에 있어서,
    상기 제 1 트랜지스터는
    상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 1 소스/드레인 영역과,
    상기 한쌍의 제 1 소스/드레인 영역에 끼워진 영역과 대향하도록 상기 반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성되고, 그의 내부에 제 2 도전형의 불순물과 제 1 질소도입영역을 가지는 폴리실리콘층을 구비한 제 1 제어전극을 구비하고,
    상기 제 2 트랜지스터는,
    상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 2 소스/드레인 영역과,
    상기 한쌍의 제 2 소스/드레인 영역에 끼워진 영역과 대향하도록 상기 반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성되고, 그의 내부에 제 2 도전형의 불순물과 제 2 질소 도입영역을 가지는 폴리실리콘층을 구비한 제 2 제어전극을 구비하고,
    상기 제 1 및 제 2 질소도입영역의 농도분포가 다른 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    한쌍의 제 1 소스/드레인 영역에 끼워진 영역에 형성된 제 1 채널 도프층과,
    한쌍의 제 2 소스/드레인 영역에 끼워진 영역에 형성된 제 2 채널 도프층을 더욱 구비하고,
    제 1 및 제 2 채널 도프층은 동일한 불순물 농도를 가지며,
    제 1 트랜지스터와 제 2 트랜지스터의 폴리실리콘층 및 게이트 산화막은 동일한 막두께를 가지며,
    제 1 및 제 2 질소 도입영역의 불순물 농도는 모두 상기 폴리실리콘층의 상부측에서 비교적 낮고, 상기 폴리실리콘층의 하부측에서 비교적 높은 것을 특징으로 하는 반도체 장치.
  3. 제 1 도전형의 반도체 기판에 제 1 및 제 2 트랜지스터를 가지는 반도체 장치의 제조방법에 있어서,
    (a) 상기 반도체 기판의 주면 상에 선택적으로 필드산화막을 형성하여, 상기 제 1 및 제 2 트랜지스터가 형성되는 제 1 및 제 2 활성영역을 규정하는 공정과,
    (b) 상기 제 1 및 제 2 활성영역 상에 산화막을 형성하는 공정과,
    (c) 상기 제 1 및 제 2 활성영역의 상기 산화막상에 폴리실리콘층을 형성하는 공정과,
    (d) 상기 제 1 활성영역상의 폴리실리콘층에 질소를 도입하여 제 1 질소도입영역을 형성하는 공정과,
    (e) 상기 제 2 활성영역상의 폴리실리콘층에 질소를 도입하여 상기 제 1 활성영역 상의 폴리실리콘층과는 다른 질소농도 분포를 가지는 제 2 질소 도입영역을 형성하는 공정과,
    (f) 상기 폴리실리콘층과 산화막을 패터닝하여, 상기 제 1 활성영역에 제 1 질소도입 영역을 가지는 제 1 제어전극을, 상기 제 2 활성영역에 제 2 질소도입 영역을 가지는 제 2 제어전극을 형성하는 공정과,
    (g) 상기 제 1 및 제 2 활성영역과 상기 제 1 및 제 2 제어전극에 제 2 도전형의 불순물을 도입하여 반도체 기판의 주 표면에서 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 1 소스/드레인 영역을 상기 제 1 활성영역에 형성하는 동시에, 제 2 도전형의 한쌍의 제 2 소스/드레인 영역을 상기 제 2 활성영역에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 도전형의 반도체 기판의 주 표면에 제 1 및 제 2 트랜지스터를 구비한 반도체 장치에 있어서,
    상기 제 1 트랜지스터는,
    상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 1 소스/드레인 영역과,
    상기 한쌍의 제 1 소스/드레인 영역에 끼워진 영역에 형성된 제 1 채널 도프층과,
    상기 제 1 채널 도프층과 대향하도록 상기 반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성된 제 1 제어전극을 구비하고,
    상기 제 2 트랜지스터는,
    상기 반도체 기판의 주 표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 소스/드레인 영역과,
    상기 한쌍의 제 2 소스/드레인 영역에 끼워진 영역에 형성되고 상기 제 1 채널 도프층과 동일한 불순물 농도를 가지는 제 2 채널도프층과,
    상기 제 2 채널 도프층과 대향하도록 상기 반도체 기판의 주 표면상에 게이트 절연막을 개재하여 형성된 제 2 제어전극을 구비하고,
    제 1 트랜지스터와 제 2 트랜지스터의 게이트 절연막은 동일한 두께를 가지며, 상기 제 1 제어전극은 그의 내부에 제 1 질소도입영역을 구비한 제 1 폴리실리콘층과, 상기 제 1 폴리실리콘층상에 형성되고 그의 내부에 제 2 도전형의 불순물을 포함하는 제 2 폴리실리콘층을 구비하고,
    상기 제 2 제어전극은 그의 내부에 상기 제1의 질소도입영역과 다른 질소농도분포를 가지는 제 2 질소도입영역을 구비한 제 3 폴리실리콘층과,
    상기 제 3 폴리실리콘층상에 형성되고 그의 내부에 제 2 도전형의 불순물을 포함하는 제 4 폴리실리콘층을 구비하는 것을 특징으로 하는 반도체 장치.
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