JPH10313098A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10313098A
JPH10313098A JP9123941A JP12394197A JPH10313098A JP H10313098 A JPH10313098 A JP H10313098A JP 9123941 A JP9123941 A JP 9123941A JP 12394197 A JP12394197 A JP 12394197A JP H10313098 A JPH10313098 A JP H10313098A
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茂伸 前田
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Abstract

(57)【要約】 【課題】 しきい値と拡散層リークとのトレードオフ関
係を解消するとともに、ゲート酸化膜の形成を複数回に
分けて行う必要のない半導体装置および製造方法を提供
する。 【解決手段】 Ｎチャネル型ＭＯＳトランジスタＴ４１
〜Ｔ４３のゲート電極４Ａ〜４Ｃにおいては、窒素ドー
ズ量がそれぞれ異なっているので、窒素導入領域Ｎ１〜
Ｎ３における窒素濃度もそれぞれ異なり、しきい値が高
いことを期待される順に、ゲート電極中の窒素濃度は低
く構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に１つのチップ内に複数種類のト
ランジスタを作り込む半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】１つのチップ内に複数種類のトランジス
タ（例えば要求スペックの異なる）を作り込んだ半導体
装置として、以下に４つの従来例を挙げて説明する。
【０００３】＜第１の従来例＞ ＜ＤＲＡＭの全体構成＞まず、第１の従来例として、複
数種類のトランジスタを作り込んだＤＲＡＭ６００の構
成および製造方法について説明する。図７１にＤＲＡＭ
６００の構成（セル配置）を示す。
【０００４】ＤＲＡＭ６００は、データを蓄積するメモ
リセルアレイ部６０１だけでなく、周辺回路部（アドレ
スバッファ６０２、Ｘデコーダ６０３、Ｙデコーダ６０
４）、ロウ／カラムクロック部６０５、Ｉ／Ｏパス部６
０６、リフレッシュ部６０７）やセンスアンプ部６０８
なども備えている。
【０００５】いずれの部位もトランジスタにより構成さ
れているが、それぞれの部位により要求される特性が異
なる。例えばメモリセルアレイ部６０１では、漏れ電流
によるデータの消失を防ぐため低リーク電流であること
が求められる。また、周辺回路部では高速動作を行うた
め電流量が多いことが求められている。さらに、センス
アンプ部６０８はハイレベルとローレベルを区別するた
め、例えばハイレベルの半分の電圧で動作させなければ
ならない。このため、センスアンプ部６０８に用いられ
るトランジスタには低電圧での動作が要求される。つま
り、１チップのＤＲＡＭ内で特性の異なる数種類のトラ
ンジスタが必要となるのである。
【０００６】例えばしきい値を比較すると、メモリセル
アレイ部のトランジスタは１Ｖ程度、周辺回路部のトラ
ンジスタは０．８Ｖ程度で、センスアンプ部のトランジ
スタは０．４Ｖにまで抑える必要が生じる。
【０００７】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来はチ
ャネルドープ層の不純物プロファイルをトランジスタに
合わせて変えることで対応していた。以下、チャネルド
ープの不純物濃度をトランジスタにより変化させた例に
ついて説明する。
【０００８】図７２は従来の製造方法により製造したＤ
ＲＡＭの構成例（部分図）であり、センスアンプ部、周
辺回路部、メモリセルアレイ部に用いられるＮチャネル
型ＭＯＳトランジスタＴ１〜Ｔ３の断面をそれぞれ示し
ている。
【０００９】図７２において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ１〜Ｔ３は同一の半導体基板１（Ｐ型）上に
形成されたＰ型のウエル層１０１内に形成されている。
ウエル層１０１はウエル層１０１内に形成されたチャネ
ルカット層１０２と、ＬＯＣＯＳ層２とで素子間分離さ
れ、Ｎチャネル型ＭＯＳトランジスタＴ１〜Ｔ３は、そ
れぞれ素子間分離された領域に形成されている。
【００１０】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ１は、ウエル層１０１内に独立して平行に形
成された１対のソース・ドレイン層１０６と、当該ソー
ス・ドレイン層１０６の向かい合う端縁部に接して形成
された１対の低ドープドレイン層（以後、ＬＤＤ層と呼
称）１０７とを備えている。
【００１１】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４が形成されている。また、ゲート酸化膜３お
よびゲート電極４の側面にはサイドウォール酸化膜５が
形成されている。また、ゲート電極４の下層のウエル層
１０１内には、チャネルドープ層１０３が形成されてい
る。
【００１２】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ２は、ウエル層１０１内に独立して平行に形成さ
れた１対のソース・ドレイン層１０６と、当該ソース・
ドレイン層１０６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１０７とを備えている。
【００１３】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４が形成されている。また、ゲート酸化膜３お
よびゲート電極４の側面にはサイドウォール酸化膜５が
形成されている。また、ゲート電極４の下層のウエル層
１０１内には、チャネルドープ層１０４が形成されてい
る。
【００１４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ３は、ウエル層１０１内に独立して平行
に形成された一対のソース・ドレイン層１０６と、当該
ソース・ドレイン層１０６の向かい合う端縁部に接して
形成された一対のＬＤＤ層１０７とを備えている。
【００１５】そして、ソース・ドレイン層１０６および
ＬＤＤ層１０７の上部にはゲート酸化膜３が形成され、
当該ゲート酸化膜３の上部にはゲート電極４が形成され
ている。また、ゲート酸化膜３およびゲート電極４の側
面にはサイドウォール酸化膜５が形成されている。ま
た、ゲート電極４の下層のウエル層１０１内には、チャ
ネルドープ層１０５が形成されている。なお、メモリセ
ルアレイ部はゲートアレイ構造となっており、隣合うゲ
ートどうしが１のソース・ドレイン層１０６を共有する
構造となっており、その構造が連続して配設された構成
となっている。
【００１６】なお、表１にＮチャネル型ＭＯＳトランジ
スタＴ１〜Ｔ３の構成諸元を示す。
【００１７】
【表１】
【００１８】表１において、Ｎチャネル型ＭＯＳトラン
ジスタＴ１〜Ｔ３のそれぞれのチャネルドープ層形成時
の不純物ドーズ量は、１×１０12／ｃｍ2、３×１０12
／ｃｍ2、５×１０12／ｃｍ2となっている。なお、注入
不純物は何れもボロン（Ｂ）であり、注入エネルギーは
何れも５０ｋｅＶである。
【００１９】また、図６７で示したセンスアンプ部、周
辺回路部、およびメモリセルアレイ部のＮチャネル型Ｍ
ＯＳトランジスタＴ１〜Ｔ３における、Ａ−Ａ’線、Ｂ
−Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プ
ロファイルを図７３に示す。
【００２０】図７３において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【００２１】ゲート電極における不純物濃度は表１に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線で示される
が、ウエル層においては、先に説明したように、しきい
値の要求が低いトランジスタ（Ｔ１＜Ｔ２＜Ｔ３の順）
ほどチャネルドーズ量は少なく、酸化膜−バルク界面で
の不純物濃度が低くなっている。なお、各プロファイル
のピーク位置は、それぞれのチャネルドープ層の形成位
置にほぼ等しい。
【００２２】＜各トランジスタの製造方法＞以下に、図
７２で示したセンスアンプ部、周辺回路部、およびメモ
リセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１
〜Ｔ３の製造方法について、図７４〜図７９を用いて説
明する。
【００２３】まず、図７４に示す工程において、Ｐ型の
半導体基板１の表面にロコス法によりＬＯＣＯＳ層（フ
ィールド酸化膜）２を、例えば４０００オングストロー
ムの厚さに形成する。続いて、例えばボロンイオンを、
７００ｋｅＶのエネルギーで、１×１０13／ｃｍ2のド
ーズ量を注入することで、半導体基板１内にＰ型のウエ
ル領域１０１を形成する。なお、半導体基板１内にはＰ
チャネル型ＭＯＳトランジスタを形成するためにＮ型の
ウエル領域も形成されるが、説明および図示は省略す
る。次に、例えばボロンイオンを、１３０ｋｅＶのエネ
ルギーで、５×１０12／ｃｍ2のドーズ量を注入するこ
とで、半導体基板１内にチャネルカット層１０２を形成
する。なお、チャネルカット層１０２は、ＬＯＣＯＳ層
２とで素子間分離領域を形成するような形状に形成す
る。
【００２４】次に、図７５に示す工程において、ウエル
領域１０１内の所定位置に、センスアンプ部のトランジ
スタＴ１に合わせた最も不純物濃度の低いチャネルドー
プ層１０３を形成する。このとき、周辺回路部およびメ
モリセルアレイ部のトランジスタＴ２およびＴ３の形成
領域にもチャネルドープ層１０３が形成される。なお、
チャネルドープ層１０３の形成は、例えばボロンイオン
を、５０ｋｅＶのエネルギーで、１×１０12／ｃｍ2の
ドーズ量を注入することで行う。
【００２５】次に、図７６に示す工程において、センス
アンプ部の上部にレジストマスクＲ２０１を形成し、周
辺回路部およびメモリセルアレイ部のチャネルドープ層
１０３に選択的に不純物を追加注入し、周辺回路部のト
ランジスタＴ２に合わせた不純物濃度のチャネルドープ
層１０４を形成する。このとき、メモリセルアレイ部の
トランジスタＴ３の形成領域にもチャネルドープ層１０
４が形成される。なお、チャネルドープ層１０４の形成
は、例えばボロンイオンを、５０ｋｅＶのエネルギー
で、２×１０12／ｃｍ2のドーズ量を注入することで行
う。
【００２６】次に、図７７に示す工程において、センス
アンプ部および周辺回路部の上部にレジストマスクＲ２
０２を形成し、メモリセルアレイ部のチャネルドープ層
１０４に選択的に不純物を追加注入し、メモリセルアレ
イ部のトランジスタＴ３に合わせた不純物濃度のチャネ
ルドープ層１０５を形成する。なお、チャネルドープ層
１０５の形成は、例えばボロンイオンを、５０ｋｅＶの
エネルギーで、２×１０12／ｃｍ2のドーズ量を注入す
ることで行う。
【００２７】次に、図７８に示す工程において、半導体
基板１の主面上にゲート酸化膜３となる酸化膜３１を熱
酸化法により形成した後、その上にゲート電極材料とし
て、例えばドープトポリシリコン層４１をＣＶＤ法にて
形成する。なお、酸化膜３１の厚みは１００オングスト
ローム程度、ドープトポリシリコン層４１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【００２８】次に、図７９に示す工程において、ドープ
トポリシリコン層４１の上部にレジストマスクＲ２０３
を形成し、パターンニングによりゲート電極４およびゲ
ート酸化膜３を形成する。
【００２９】次に、センスアンプ部、周辺回路部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１０７を形
成した後、ゲート酸化膜３およびゲート電極４の側面
に、約１０００オングストロームの厚さのサイドウォー
ル酸化膜５を形成する。そして、サイドウォール酸化膜
５をマスクとして、イオン注入によりソース・ドレイン
層１０６を形成することで、図７２に示すＤＲＡＭの構
成が得られる。
【００３０】ここで、ＬＤＤ層１０７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１０６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で６０分間アニールするこ
とで形成する。
【００３１】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＤＲ
ＡＭが形成されるが、それらの工程の説明および図示は
省略する。
【００３２】＜従来のＤＲＡＭの問題点＞以上説明した
ように、従来のＤＲＡＭにおいては、センスアンプ部、
周辺回路部、メモリセルアレイ部などで使用される、特
性が異なるトランジスタを１チップ内に作るため、チャ
ネルドープ層の不純物濃度をトランジスタに合わせて変
えることでしきい値の調整をしていた。
【００３３】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層からの漏れ電流（拡散層リーク）が多くなる。つま
り、しきい値と拡散層リークとはトレードオフの関係を
有し、しきい値が決まると漏れ電流も一義的に決定さ
れ、回路設計は両者のトレードオフ関係により制約を受
けていた。
【００３４】＜第２の従来例＞ ＜フラッシュメモリの全体構成＞第２の従来例として、
複数種類のトランジスタを作り込んだフラッシュメモリ
７００の構成および製造方法について説明する。
【００３５】図８０にはフラッシュメモリ７００の構成
（セル配置）を示している。一般にＤＲＡＭに比べてフ
ラッシュメモリの異なる点は、例えば１０Ｖといった高
い電圧を書込動作や消去動作で用いることである。この
ため、図８０に示すフラッシュメモリ７００において
は、昇圧回路としてチャージポンプ回路７１０を備えて
いる。
【００３６】そして、フラッシュメモリ７００は、デー
タを蓄積するメモリセルアレイ部７０１だけでなく、Ｘ
デコーダー７０３やＹデコーダー７０４など昇圧後に使
われる高耐圧部、周辺回路部（例えば、アドレスバッフ
ァ７０２、ロウ／カラムクロック部７０５、Ｉ／Ｏパス
部７０６、データレジスタ部７０７、センスアンプ部７
０８、動作制御部７０９）なども備えている。いずれの
部位もトランジスタにより構成されているが、使用電圧
の差異により、数種類の特性の異なるトランジスタが必
要となる。
【００３７】例えば、メモリセルアレイ部７０１でのト
ランジスタでは、トンネル酸化膜の信頼性を保証するた
め、例えば１００オングストローム程度の酸化膜厚が必
要である。しかし、周辺回路部では高速動作を行うため
電流量が多いことが求められており、酸化膜厚はメモリ
セルアレイ部７０１に比べて薄く設定されることが多
い。ただし、高耐圧部では、１０Ｖの電圧に耐えうるト
ランジスタが必要となる。このため、例えば２５０オン
グストロームといった厚い酸化膜を用いる必要が生じ
る。すなわち、１チップのフラッシュメモリ内で酸化膜
厚の異なる数種類のトランジスタが必要となる。
【００３８】＜各トランジスタの構成＞以下では、酸化
膜厚をトランジスタにより変化させた例について説明す
る。図８１は従来の製造方法により製造したフラッシュ
メモリの構成例（部分図）であり、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ１１〜Ｔ１３の断面をそれぞれ示して
いる。
【００３９】図８１において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ１１〜Ｔ１３は同一の半導体基板２１（Ｐ
型）上に形成されたＰ型のウエル層１２１内に形成され
ている。ウエル層１２１は、ウエル層１２１内に形成さ
れたチャネルカット層１２２と、ＬＯＣＯＳ層２２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ１
１〜Ｔ１３は、それぞれ素子間分離された領域に形成さ
れている。
【００４０】高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ１１は、ウエル層１２１内に独立して平行に形成さ
れた１対のソース・ドレイン層１２６と、当該ソース・
ドレイン層１２６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１２７とを備えている。
【００４１】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２６が形成され、当該ゲート酸化膜２６の上部に
はゲート電極２９が形成されている。また、ゲート酸化
膜２６およびゲート電極２９の側面にはサイドウォール
酸化膜３０が形成されている。また、ゲート電極２９の
下層のウエル層１２１内には、チャネルドープ層１２３
が形成されている。
【００４２】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ１２は、ウエル層１２１内に独立して平行に形成
された１対のソース・ドレイン層１２６と、当該ソース
・ドレイン層１２６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１２７とを備えている。
【００４３】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５が形成され、当該ゲート酸化膜２５の上部に
はゲート電極２９が形成されている。また、ゲート酸化
膜２５およびゲート電極２９の側面にはサイドウォール
酸化膜３０が形成されている。また、ゲート電極２９の
下層のウエル層１２１内には、チャネルドープ層１２４
が形成されている。
【００４４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ１３は、ウエル層１２１内に独立して平
行に形成された一対のソース・ドレイン層１２６を備
え、ソース・ドレイン層１２６の端縁部上部にはトンネ
ル酸化膜２３が形成され、当該トンネル酸化膜２３の上
部にはフローティングゲート電極２７、層間絶縁膜２
４、コントロールゲート電極２８が順次形成されてい
る。
【００４５】また、トンネル酸化膜２３、フローティン
グゲート電極２７、層間絶縁膜２４、コントロールゲー
ト電極２８の側面にはサイドウォール酸化膜３０が形成
されている。
【００４６】また、フローティングゲート電極２７の下
層のウエル層１２１内には、チャネルドープ層１２５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１２６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【００４７】図７６に示すフラッシュメモリにおいて特
徴的なのは、高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ１１のゲート酸化膜２６の厚みが最も厚く、メモリ
セルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１３
のトンネル酸化膜２３、周辺回路部Ｎチャネル型ＭＯＳ
トランジスタＴ１２のゲート酸化膜２５の順に厚みが薄
くなっている点である。
【００４８】図８２に各ゲート酸化膜の厚みを示す。図
８２において、横軸左側から順に高耐圧部、周辺回路
部、メモリセルアレイ部のそれぞれのＮチャネル型ＭＯ
Ｓトランジスタを表示している。
【００４９】なお、表２にＮチャネル型ＭＯＳトランジ
スタＴ１１〜Ｔ１３の構成諸元を示す。
【００５０】
【表２】
【００５１】表２において、Ｎチャネル型ＭＯＳトラン
ジスタＴ１１〜Ｔ１３のそれぞれのゲート酸化膜の厚み
は、２５０オングストローム、８０オングストローム、
１００オングストロームとなっている。
【００５２】＜各トランジスタの製造方法＞以下に、図
８１で示した高耐圧部、周辺回路部、およびメモリセル
アレイ部のＮチャネル型ＭＯＳトランジスタＴ１１〜Ｔ
１３の製造方法について、図８４〜図９６を用いて説明
する。
【００５３】まず、図８４に示す工程において、Ｐ型の
半導体基板２１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）２２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板２１内にＰ
型のウエル領域１２１を形成する。なお、半導体基板２
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板２１内にチャネルカット層１
２２を形成する。なお、チャネルカット層１２２は、Ｌ
ＯＣＯＳ層２２とで素子間分離領域を形成するような形
状に形成する。
【００５４】次に、ウエル領域１２１内の高耐圧部、周
辺回路部、メモリセルアレイ部のそれぞれの所定位置
に、チャネルドープ層１２０を形成する。なお、チャネ
ルドープ層１２０の形成は、例えばボロンイオンを、５
０ｋｅＶのエネルギーで、５×１０12／ｃｍ2のドーズ
量を注入することで行う。
【００５５】次に、図８４に示す工程において、半導体
基板２１の主面上にトンネル酸化膜２３となる酸化膜２
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層２７１をＣ
ＶＤ法にて形成する。なお、酸化膜２３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層２７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【００５６】次に、図８５に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層２７１の
上部に選択的にレジストマスクＲ２２１を形成する。こ
の場合、レジストマスクＲ２２１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２２１で覆われていない部分のドープトポリシ
リコン層２７１を異方性エッチングにより除去する。こ
の状態を図８１に示す。
【００５７】図８６は、図８５を上面側（レジストマス
クＲ２２１を形成する側）から見た平面図であり、レジ
ストマスクＲ２２１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２２１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部および周辺回
路部においてはレジストマスクＲが形成されていないの
で、活性層ＡＬが露出している。なお、図８６において
は、レジストマスクＲ２２１の下部の構成を判りやすく
するため、部分的にレジストマスクＲ２２１を除いて活
性層ＡＬおよびＬＯＣＯＳ層ＬＬが見えるようにしてい
るが、これは便宜的なものである。
【００５８】次に、レジストマスクＲ２２１を除去した
後、図８７に示す工程において、ドープトポリシリコン
層２７１上に、フローティングゲートとコントロールゲ
ートとを絶縁する層間絶縁膜２４となる絶縁膜２４１を
ＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ（tetr
aethyl orthosilicate）膜、窒化膜（Ｓｉ3Ｎ4）、ＴＥ
ＯＳ膜を順に積層した構成となっており、それぞれの膜
厚は１００オングストロームである。また、層間絶縁膜
２４はＯＮＯ膜と呼称される場合もある。また、絶縁膜
２４１は高耐圧部および周辺回路部上にも形成される。
【００５９】次に、図８８に示す工程において、メモリ
セルアレイ部の絶縁膜２４１上をレジストマスクＲ２２
２で覆い、その他の領域の絶縁膜２４１を全て除去す
る。この場合、その他の領域においては酸化膜２３１も
除去する。この状態を図８４に示す。
【００６０】図８９は、図８８を上面側（レジストマス
クＲ２２２を形成する側）から見た平面図であり、レジ
ストマスクＲ２２２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部および周辺回路部にお
いてはレジストマスクＲ２２２が形成されていないの
で、活性層ＡＬが露出している。
【００６１】次に、レジストマスクＲ２２２を除去した
後、図９０に示す工程において、半導体基板２１の主面
全面にゲート酸化膜２６となる酸化膜２６１を熱酸化法
により形成する。このときメモリセルアレイ部上の絶縁
膜２４１は、窒化膜を含んでいるため酸化されることは
なく、その厚さは保たれる。なお、酸化膜２６１の厚み
は１７０オングストローム程度である。
【００６２】次に、図９１に示す工程において、周辺回
路部以外の領域をレジストマスクＲ２２３で覆い、周辺
回路部上の酸化膜２６１をウエットエッチングにより除
去する。この状態を図９２に示す。
【００６３】図９２は、図９１を上面側（レジストマス
クＲ２２３を形成する側）から見た平面図であり、レジ
ストマスクＲ２２３はメモリセルアレイ部および高耐圧
部の全域を覆うように形成されているが、周辺回路部に
おいてはレジストマスクＲ２２３が形成されていないの
で、活性層ＡＬが露出している。
【００６４】次に、レジストマスクＲ２２３を除去した
後、図９３に示す工程において、ゲート酸化膜２５とな
る酸化膜２５１を熱酸化法により形成する。このときメ
モリセルアレイ部上の絶縁膜２４１は、窒化膜を含んで
いるため酸化されることはなく、その厚さは保たれる
が、高耐圧部では酸化膜２６１が成長し膜厚が増加する
ことになる。なお、酸化膜２５１の厚みは８０オングス
トローム程度であり、酸化膜２６１は２５０オングスト
ローム程度に成長する。
【００６５】次に、図９４に示す工程において、半導体
基板２１の主面全面に、ゲート電極材料として、例えば
ドープトポリシリコン層２９１をＣＶＤ法にて形成す
る。なお、ドープトポリシリコン層２９１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【００６６】次に、図９５に示す工程において、ドープ
トポリシリコン層２９１の上部にレジストマスクＲ２２
４を形成してパターンニングを行う。この状態を図９６
に示す。
【００６７】図９６は、図９５を上面側（レジストマス
クＲ２２４を形成する側）から見た平面図であり、レジ
ストマスクＲ２２４は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【００６８】このパターンニングにより、高耐圧部にお
いては、ゲート酸化膜２６およびゲート電極２９を、周
辺回路部においては、ゲート酸化膜２５およびゲート電
極２９を、メモリセルアレイ部においては、トンネル酸
化膜２３、フローティングゲート電極２７、層間絶縁膜
２４、コントロールゲート電極２８を形成する。
【００６９】次に、高耐圧部、周辺回路部にイオン注入
によりＬＤＤ層１２７を形成した後、ゲート酸化膜２６
およびゲート電極２９の側面、ゲート酸化膜２５および
ゲート電極２９の側面、トンネル酸化膜２３、フローテ
ィングゲート電極２７、層間絶縁膜２４、コントロール
ゲート電極２８の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜３０を形成する。そし
て、サイドウォール酸化膜３０をマスクとして、イオン
注入によりソース・ドレイン層１２６を形成すること
で、図８１に示すフラッシュメモリの構成が得られる。
【００７０】ここで、ＬＤＤ層１２７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１２６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で６０分間アニールすることで形成す
る。
【００７１】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりフラ
ッシュメモリが形成されるが、それらの工程の説明およ
び図示は省略する。
【００７２】＜従来のフラッシュメモリの問題点＞以上
説明したように、従来のフラッシュメモリにおいては、
従来のＤＲＡＭ同様、しきい値と拡散層リークはトレー
ドオフの関係を有するため、回路設計は両者のトレード
オフにより制約を受けることになる。
【００７３】また、１チップのフラッシュメモリ内で酸
化膜厚の異なる数種類のトランジスタを形成する必要か
ら、酸化膜の形成を複数回に分けて行う場合が生じる。
例えば、高耐圧部では、酸化膜２６１は、レジストマス
クＲ２２３を除去する工程（図９１）等を経て、酸化膜
２５１を形成する際にさらに成長させる（図９３）こと
になる。すなわち、酸化膜２６１を２回に分けて形成す
ることになる。このため、不純物混入の機会が増えるな
どしてゲート酸化膜２６の信頼性劣化が生じたり、膜厚
の制御性が悪くなって、高耐圧部のＮチャネル型ＭＯＳ
トランジスタＴ１１の信頼性が損なわれるなどの問題が
生じていた。
【００７４】＜第３の従来例＞ ＜ロジック回路を有したＤＲＡＭの全体構成＞次に、第
３の従来例として、ロジック回路を有したＤＲＡＭ（以
後、ＬＯＧＩＣ ｉｎ ＤＲＡＭと呼称）８００の構成
および製造方法について説明する。
【００７５】ＬＯＧＩＣ ｉｎ ＤＲＡＭ８００は、ロ
ジック回路を同一チップ内に作りこむことにより、独立
した別チップとして作られたＤＲＡＭとロジック回路と
を組み合わせて使用するより、高性能かつ低コストを実
現できる装置である。
【００７６】図９７に示すように、ＬＯＧＩＣ ｉｎ
ＤＲＡＭ８００はロジック部とＤＲＡＭ部とに大別され
る。ここで、ロジック部では、高速であること、すなわ
ち、高駆動能力と低容量であることが求められている。
また、ＤＲＡＭ部には先に述べたように、低リーク電流
が求められるメモリセルアレイ部や、低電圧での動作が
要求されるセンスアンプ部などが含まれている。つま
り、１チップのＬＯＧＩＣ ｉｎ ＤＲＡＭ８００にお
いては、特性の異なる数種類のトランジスタが必要とな
る。
【００７７】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来はチ
ャネルドープ層の不純物プロファイルや酸化膜厚をトラ
ンジスタに合わせて変えることで対応していた。以下、
ＤＲＡＭ部ではチャネルドープ層の不純物濃度をトラン
ジスタにより変化させた例を、ロジック部では酸化膜厚
をトランジスタにより変化させた例について説明する。
【００７８】図９８は従来の製造方法により製造したＬ
ＯＧＩＣ ｉｎ ＤＲＡＭの構成例（部分図）であり、
ロジック部と、ＤＲＡＭ部内のセンスアンプ部およびメ
モリセルアレイ部に用いられるＮチャネル型ＭＯＳトラ
ンジスタＴ２１〜Ｔ２３の断面をそれぞれ示している。
【００７９】図９８において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ２１〜Ｔ２３は同一の半導体基板５１（Ｐ
型）上に形成されたＰ型のウエル層１５１内に形成され
ている。ウエル層１５１はウエル層１５１内に形成され
たチャネルカット層１５２と、ＬＯＣＯＳ層５２とで素
子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ２１
〜Ｔ２３は、それぞれ素子間分離された領域に形成され
ている。
【００８０】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ２１は、ウエル層１５１内に独立して平行に形成
された１対のソース・ドレイン層１５６と、当該ソース
・ドレイン層１５６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１５７とを備えている。
【００８１】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５４が形成され、当該ゲート酸化膜５４の上部に
はゲート電極５５が形成されている。また、ゲート酸化
膜５４およびゲート電極５５の側面にはサイドウォール
酸化膜５６が形成されている。また、ゲート電極５５の
下層のウエル層１５１内には、チャネルドープ層１５５
が形成されている。
【００８２】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ２２は、ウエル層１５１内に独立して平行に
形成された１対のソース・ドレイン層１５６と、当該ソ
ース・ドレイン層１５６の向かい合う端縁部に接して形
成された１対のＬＤＤ層１５７とを備えている。
【００８３】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３が形成され、当該ゲート酸化膜５３の上部に
はゲート電極５５が形成されている。また、ゲート酸化
膜５３およびゲート電極５５の側面にはサイドウォール
酸化膜５６が形成されている。また、ゲート電極５５の
下層のウエル層１５１内には、チャネルドープ層１５４
が形成されている。
【００８４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ２３は、ウエル層１５１内に独立して平
行に形成された一対のソース・ドレイン層１５６と、当
該ソース・ドレイン層１５６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１５７とを備えている。
【００８５】そして、ソース・ドレイン層１５６および
ＬＤＤ層１５７の上部にはゲート酸化膜５３が形成さ
れ、当該ゲート酸化膜５３の上部にはゲート電極５５が
形成されている。また、ゲート酸化膜５３およびゲート
電極５５の側面にはサイドウォール酸化膜５６が形成さ
れている。また、ゲート電極５５の下層のウエル層１５
１内には、チャネルドープ層１５３が形成されている。
なお、メモリセルアレイ部はゲートアレイ構造となって
おり、隣合うゲートどうしが１のソース・ドレイン層１
５６を共有する構造となっており、その構造が連続して
配設された構成となっている。
【００８６】なお、表３にＮチャネル型ＭＯＳトランジ
スタＴ２１〜Ｔ２３の構成諸元を示す。
【００８７】
【表３】
【００８８】表３において、Ｎチャネル型ＭＯＳトラン
ジスタＴ２１〜Ｔ２３のそれぞれのチャネルドープ層形
成時の不純物ドーズ量は、１×１０13／ｃｍ2、１×１
０12/cm2、５×１０12／ｃｍ2となっている。なお、注
入不純物は何れもボロン（Ｂ）であり、注入エネルギー
は何れも５０ｋｅＶである。
【００８９】また、Ｎチャネル型ＭＯＳトランジスタＴ
２１〜Ｔ２３のそれぞれのゲート酸化膜の厚みは、６０
オングストローム、１００オングストローム、１００オ
ングストロームとなっている。
【００９０】また、図９８で示したロジック部、センス
アンプ部、メモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ２１〜Ｔ２３における、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プロ
ファイルを図９９に示す。
【００９１】図９９において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【００９２】ゲート電極における不純物濃度は表３に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線（Ａ−Ａ’
線を区別するため図面的には２つの直線で示している）
で示されるが、ウエル層においては、しきい値の要求が
低いセンスアンプ部のトランジスタでは、チャネルドー
ズ量が少なく、酸化膜−バルク界面での不純物濃度も低
い。なお、各プロファイルのピーク位置は、それぞれの
チャネルドープ層の形成位置にほぼ等しい。
【００９３】また、図１００に各ゲート酸化膜の厚みを
示す。図１００において、横軸左側から順にロジック
部、センスアンプ部、メモリセルアレイ部のそれぞれの
Ｎチャネル型ＭＯＳトランジスタを表示している。図１
００に示されるように、ロジック部は、電流駆動能力向
上のため、ＤＲＡＭ部のセンスアンプ部、メモリセルア
レイ部に比べ、酸化膜厚が薄くなっている。
【００９４】＜各トランジスタの製造方法＞以下に、図
９８で示したロジック部、ＤＲＡＭ部のセンスアンプ部
およびメモリセルアレイ部のＮチャネル型ＭＯＳトラン
ジスタＴ２１〜Ｔ２３の製造方法について、図１０１〜
図１０９を用いて説明する。
【００９５】まず、図１０１に示す工程において、Ｐ型
の半導体基板５１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）５２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板５１内にＰ
型のウエル領域１５１を形成する。なお、半導体基板５
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板１内にチャネルカット層１５
２を形成する。なお、チャネルカット層１５２は、ＬＯ
ＣＯＳ層５２とで素子間分離領域を形成するような形状
に形成する。
【００９６】次に、図１０２に示す工程において、ウエ
ル領域１５１内の所定位置に、センスアンプ部のトラン
ジスタＴ２２に合わせた最も不純物濃度の低いチャネル
ドープ層１５４を形成する。このとき、ロジック部およ
びメモリセルアレイ部のトランジスタＴ２１およびＴ２
３の形成領域にもチャネルドープ層１５４が形成され
る。なお、チャネルドープ層１５４の形成は、例えばボ
ロンイオンを、５０ｋｅＶのエネルギーで、１×１０12
／ｃｍ2のドーズ量を注入することで行う。
【００９７】次に、図１０３に示す工程において、セン
スアンプ部の上部にレジストマスクＲ２５１を形成し、
ロジック部およびメモリセルアレイ部のチャネルドープ
層１５４に選択的に不純物を追加注入し、メモリセルア
レイ部のトランジスタＴ２３に合わせた不純物濃度のチ
ャネルドープ層１５３を形成する。このとき、ロジック
部のトランジスタＴ２１の形成領域にもチャネルドープ
層１５３が形成される。なお、チャネルドープ層１５３
の形成は、例えばボロンイオンを、５０ｋｅＶのエネル
ギーで、４×１０12／ｃｍ2のドーズ量を注入すること
で行う。
【００９８】次に、図１０４に示す工程において、セン
スアンプ部およびメモリセルアレイ部の上部にレジスト
マスクＲ２５２を形成し、ロジック部のチャネルドープ
層１５３に選択的に不純物を追加注入し、ロジック部の
トランジスタＴ２１に合わせた不純物濃度のチャネルド
ープ層１５５を形成する。なお、チャネルドープ層１５
５の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、５×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【００９９】次に、図１０５に示す工程において、半導
体基板５１の主面上にゲート酸化膜５３となる酸化膜５
３１を熱酸化法により形成する。なお、酸化膜５３１の
厚みは４０オングストローム程度である。
【０１００】次に、図１０６に示す工程において、セン
スアンプ部およびメモリセルアレイ部の絶縁膜５３１上
をレジストマスクＲ２５３で覆い、ロジック部上の酸化
膜５３１のみを選択的に除去する。
【０１０１】次に、レジストマスクＲ２５３を除去した
後、図１０７に示す工程において、半導体基板５１の主
面上にゲート酸化膜５４となる酸化膜５４１を熱酸化法
により形成する。このとき、センスアンプ部およびメモ
リセルアレイ部の酸化膜５３１が成長し膜厚が増加する
ことになる。なお、酸化膜５４１の厚みは６０オングス
トローム程度であり、酸化膜５３１は１００オングスト
ローム程度に成長する。
【０１０２】次に、図１０８に示す工程において、酸化
膜５３１および酸化膜５４１の上にゲート電極材料とし
て、例えばドープトポリシリコン層５５１をＣＶＤ法に
て形成する。なお、ドープトポリシリコン層５５１の厚
みは２０００オングストローム程度で、その不純物とし
てはリン（Ｐ）を使用し、濃度は１×１０20／ｃｍ３程
度である。
【０１０３】次に、図１０９に示す工程において、ドー
プトポリシリコン層５５１の上部にレジストマスクＲ２
５４を形成しパターンニングを行う。このパターンニン
グにより、ロジック部においては、ゲート酸化膜５４お
よびゲート電極５５を、センスアンプ部およびメモリセ
ルアレイ部においては、ゲート酸化膜５３およびゲート
電極５５を形成する。
【０１０４】次に、ロジック部、センスアンプ部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１５７を形
成した後、ロジック部においては、ゲート酸化膜５４お
よびゲート電極５５の側面に、センスアンプ部およびメ
モリセルアレイ部においては、ゲート酸化膜５３および
ゲート電極５５の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜５６を形成する。そし
て、サイドウォール酸化膜５６をマスクとして、イオン
注入によりソース・ドレイン層１５６を形成すること
で、図９８に示すＬＯＧＩＣ ｉｎ ＤＲＡＭの構成が
得られる。
【０１０５】ここで、ＬＤＤ層１５７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
１３／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１５６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で３０分間アニールするこ
とで形成する。
【０１０６】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＤＲＡＭが形成されるが、それらの工程
の説明および図示は省略する。
【０１０７】＜従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの問
題点＞以上説明したように、従来のＬＯＧＩＣ ｉｎ
ＤＲＡＭにおいては、ロジック部、センスアンプ部、メ
モリセルアレイ部などで使用される、特性が異なるトラ
ンジスタを１チップ内に作るため、チャネルドープ層の
不純物濃度をトランジスタに合わせて変えることでしき
い値の調整をしていた。
【０１０８】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層リークが多くなる。つまり、しきい値と拡散層リー
クとはトレードオフの関係を有し、しきい値が決まると
漏れ電流も一義的に決定され、回路設計は両者のトレー
ドオフ関係により制約を受けていた。
【０１０９】また、ロジック部では、高駆動能力を得る
ため他の部分よりも厚さの薄いゲート酸化膜を形成する
必要がある。そのため、１チップのフラッシュメモリ内
で酸化膜厚の異なる数種類のトランジスタを形成する必
要から、酸化膜の形成を複数回に分けて行う場合が生じ
る。例えば、センスアンプ部、メモリセルアレイ部など
では、酸化膜５３１は、レジストマスクＲ２５３を除去
する工程（図１０６）等を経て、酸化膜５４１を形成す
る際にさらに成長させる（図１０７）ことになる。すな
わち、ゲート酸化膜５３を２回に分けて形成することに
なる。このため、不純物混入の機会が増えるなどしてゲ
ート酸化膜５３の信頼性劣化が生じたり、膜厚の制御性
が悪くなって、センスアンプ部およびメモリセルアレイ
部のＮチャネル型ＭＯＳトランジスタＴ２２およびＴ２
３の信頼性が損なわれるなどの問題が生じていた。
【０１１０】＜第４の従来例＞ ＜ロジック回路を有したフラッシュメモリの全体構成＞
次に、第４の従来例として、ロジック回路を有したフラ
ッシュメモリ（以後、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨと
呼称）９００の構成および製造方法について説明する。
【０１１１】トランジスタの微細化に伴い、大容量化と
共に注目される開発目標の１つに、マイクロコンピュー
タを１つのチップに作り込んだワンチップマイコンがあ
る。特に、フラッシュメモリとＭＰＵ（microprocessin
g unit）とを１チップ内に作り込む素子を、フラッシュ
混載ロジックと呼び、例えば１９９５ＩＥＤＭショート
コースプログラム等で発表されている（１９９５ＩＥＤ
Ｍ ＳＨＯＲＴ ＣＯＵＲＣＥ ＰＲＯＧＲＡＭ ”Ｅ
ＭＢＥＤＤＥＤ ＦＬＡＳＨ ＭＥＭＯＲＹＡＰＰＬＩ
ＣＡＴＩＯＮＳ、ＴＥＣＨＮＯＬＯＧＹ ＡＮＤ ＤＥ
ＳＩＧＮ”、ＣＬＩＮＴＯＮ ＫＵＯ、ＭＯＴＯＲＯＬ
Ａ）。
【０１１２】一例を図１１０に示す。図１１０に示すよ
うに、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨ９００は、ロジッ
ク部とフラッシュメモリ部とに大別され、ロジック部で
は、高速であること、すなわち、高駆動能力と低容量で
あることが求められている。
【０１１３】また、フラッシュメモリ部では、高電圧が
印加される高耐圧部やトンネル酸化膜に高い信頼性が求
められるメモリセルアレイ部などを有している。つま
り、１チップのＬＯＧＩＣ ｉｎ ＦＬＡＳＨ内で特性
の異なる数種類のトランジスタが必要となる。
【０１１４】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来は酸
化膜厚をトランジスタによって変えたり、場合によって
はチャネルドープ層の不純物プロファイルを変えること
で対応していた。以下、酸化膜厚をトランジスタによっ
て変えるとともに、チャネルドープ層の不純物濃度を変
化させた例について説明する。
【０１１５】図１１１は従来の製造方法により製造した
ＬＯＧＩＣ ｉｎ ＦＬＡＳＨの構成例（部分図）であ
り、ロジック部と、フラッシュメモリ部内の高耐圧部お
よびメモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ３１〜Ｔ３３の断面をそれぞれ示して
いる。
【０１１６】図１１１において、Ｎチャネル型ＭＯＳト
ランジスタＴ３１〜Ｔ３３は同一の半導体基板７１（Ｐ
型）上に形成されたＰ型のウエル層１７１内に形成され
ている。ウエル層１７１は、ウエル層１７１内に形成さ
れたチャネルカット層１７２と、ＬＯＣＯＳ層７２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ３
１〜Ｔ３３は、それぞれ素子間分離された領域に形成さ
れている。
【０１１７】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ３１は、ウエル層１７１内に独立して平行に形成
された１対のソース・ドレイン層１７６と、当該ソース
・ドレイン層１７６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１７７とを備えている。
【０１１８】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９が形成されている。また、ゲート酸化
膜７６およびゲート電極７９の側面にはサイドウォール
酸化膜８０が形成されている。また、ゲート電極７９の
下層のウエル層１７１内には、チャネルドープ層１７５
が形成されている。
【０１１９】フラッシュメモリ部における高耐圧部のＮ
チャネル型ＭＯＳトランジスタＴ３２は、ウエル層１７
１内に独立して平行に形成された１対のソース・ドレイ
ン層１７６と、当該ソース・ドレイン層１７６の向かい
合う端縁部に接して形成された１対のＬＤＤ層１７７と
を備えている。
【０１２０】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７５が形成され、当該ゲート酸化膜７５の上部に
はゲート電極７９が形成されている。また、ゲート酸化
膜７５およびゲート電極７９の側面にはサイドウォール
酸化膜８０が形成されている。また、ゲート電極７９の
下層のウエル層１７１内には、チャネルドープ層１７３
が形成されている。
【０１２１】フラッシュメモリ部におけるメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ３３は、ウ
エル層１７１内に独立して平行に形成された一対のソー
ス・ドレイン層１７６を備え、ソース・ドレイン層１７
６の端縁部上部にはトンネル酸化膜７３が形成され、当
該トンネル酸化膜７３の上部にはフローティングゲート
電極７７、層間絶縁膜７４、コントロールゲート電極７
８が順次形成されている。
【０１２２】また、トンネル酸化膜７３、フローティン
グゲート電極７７、層間絶縁膜７４、コントロールゲー
ト電極７８の側面にはサイドウォール酸化膜８０が形成
されている。
【０１２３】また、フローティングゲート電極７７の下
層のウエル層１７１内には、チャネルドープ層１７５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１７６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０１２４】図１１１に示すフラッシュメモリにおいて
特徴的なのは、高耐圧部のＮチャネル型ＭＯＳトランジ
スタＴ３２のゲート酸化膜７５の厚みが最も厚く、メモ
リセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ３
３のトンネル酸化膜７３、ロジック部のＮチャネル型Ｍ
ＯＳトランジスタＴ３１のゲート酸化膜７６の順に厚み
が薄くなっている点と、高耐圧部のＮチャネル型ＭＯＳ
トランジスタＴ３２のチャネルドープ層１７３の不純物
濃度が、他のチャネルドープ層よりも低く形成されてい
る点である。
【０１２５】なお、表４にＮチャネル型ＭＯＳトランジ
スタＴ３１〜Ｔ３３の構成諸元を示す。
【０１２６】
【表４】
【０１２７】表４において、Ｎチャネル型ＭＯＳトラン
ジスタＴ３１〜Ｔ３３のそれぞれのゲート酸化膜の厚み
は、６０オングストローム、２５０オングストローム、
１００オングストロームとなっている。
【０１２８】また、Ｎチャネル型ＭＯＳトランジスタＴ
３２のチャネルドープ層１７３の不純物の不純物ドーズ
量は１×１０12／ｃｍ2、Ｎチャネル型ＭＯＳトランジ
スタＴ３１およびＴ３３のチャネルドープ層１７５の不
純物の不純物ドーズ量は１×１０13／ｃｍ2となってい
る。なお、注入不純物は何れもボロン（Ｂ）であり、注
入エネルギーは何れも５０ｋｅＶである。
【０１２９】また、図１１１で示したセンスアンプ部、
周辺回路部、およびメモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ３１〜Ｔ３３における、Ａ−Ａ’
線、Ｂ−Ｂ’線、およびＣ−Ｃ’線による断面部分の不
純物プロファイルを図１１２に示す。
【０１３０】図１１２において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【０１３１】ゲート電極における不純物濃度は表４に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線（それぞれ
を区別するため図面的には３つの直線で示している）で
示されるが、ウエル層においては、しきい値の要求が低
い高耐圧部のトランジスタでは、チャネルドーズ量が少
なく、酸化膜−バルク界面での不純物濃度も低い。な
お、各プロファイルのピーク位置は、それぞれのチャネ
ルドープ層の形成位置にほぼ等しい。
【０１３２】また、図１１３に各ゲート酸化膜の厚みを
示す。図１１３において、横軸左側から順にロジック
部、高耐圧部、メモリセルアレイ部のそれぞれのＮチャ
ネル型ＭＯＳトランジスタを表示している。図１１３に
示されるように、フラッシュメモリ部の高耐圧部の酸化
膜が最も厚く、ロジック部は、電流駆動能力向上のた
め、酸化膜が最も薄くなっている。
【０１３３】＜各トランジスタの製造方法＞以下に、図
１１１で示したロジック部、フラッシュメモリ部の高耐
圧部およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ３１〜Ｔ３３の製造方法について、図１１
４〜図１２７を用いて説明する。
【０１３４】まず、図１１４に示す工程において、Ｐ型
の半導体基板７１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）７２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板７１内にＰ
型のウエル領域１７１を形成する。なお、半導体基板７
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板７１内にチャネルカット層１
７２を形成する。なお、チャネルカット層１７２は、Ｌ
ＯＣＯＳ層７２とで素子間分離領域を形成するような形
状に形成する。
【０１３５】次に、高耐圧部のトランジスタＴ３２のウ
エル領域１７１内に、最も不純物濃度の低いチャネルド
ープ層１７３を形成する。なお、チャネルドープ層１７
３の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、１×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【０１３６】次に、ロジック部およびメモリセルアレイ
部のトランジスタＴ３１およびＴ３３のウエル領域１７
１内に不純物を注入し、ロジック部およびメモリセルア
レイ部のトランジスタＴ３１およびＴ３３に合わせた不
純物濃度のチャネルドープ層１７５を形成する。なお、
チャネルドープ層１７５の形成は、例えばボロンイオン
を、５０ｋｅＶのエネルギーで、１×１０13／ｃｍ2の
ドーズ量を注入することで行う。
【０１３７】次に、図１１５に示す工程において、半導
体基板７１の主面上にトンネル酸化膜７３となる酸化膜
７３１を熱酸化法により形成した後、その上にゲート電
極材料として、例えばドープトポリシリコン層７７１を
ＣＶＤ法にて形成する。なお、酸化膜７３１の厚みは１
００オングストローム程度、ドープトポリシリコン層７
７１の厚みは１０００オングストローム程度で、その不
純物としてはリン（Ｐ）を使用し、濃度は１×１０20／
ｃｍ3程度である。
【０１３８】次に、図１１６に示す工程において、メモ
リセルアレイ部におけるドープトポリシリコン層７７１
の上部に選択的にレジストマスクＲ２６１を形成する。
この場合、レジストマスクＲ２６１はメモリセルアレイ
部のゲート幅方向に沿って形成される。そして、レジス
トマスクＲ２６１で覆われていない部分のドープトポリ
シリコン層７７１を異方性エッチングにより除去する。
この状態を図１１７に示す。
【０１３９】図１１７は、図１１６を上面側（レジスト
マスクＲ２６１を形成する側）から見た平面図であり、
レジストマスクＲ２６１はメモリセルアレイ部におい
て、規則的に配列された矩形の島状をなすように形成さ
れている。なお、レジストマスクＲ２６１は、矩形の島
状をなす活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ
上を覆うように形成されている。また、高耐圧部および
ロジック部においてはレジストマスクＲ２６１が形成さ
れていないので、活性層ＡＬが露出している。なお、図
８７においては、レジストマスクＲ２６１の下部の構成
を判りやすくするため、部分的にレジストマスクＲ２６
１を除いて活性層ＡＬおよびＬＯＣＯＳ層ＬＬが見える
ようにしているが、これは便宜的なものである。
【０１４０】次に、レジストマスクＲ２６１を除去した
後、図１１８に示す工程において、ドープトポリシリコ
ン層７７１上に、フローティングゲートとコントロール
ゲートとを絶縁する層間絶縁膜７４となる絶縁膜７４１
をＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ膜、
窒化膜（Ｓｉ3Ｎ4）、ＴＥＯＳ膜を順に積層した構成と
なっており、それぞれの膜厚は１００オングストローム
である。また、層間絶縁膜７４はＯＮＯ膜と呼称される
場合もある。また、絶縁膜７４１は高耐圧部およびロジ
ック部上にも形成される。
【０１４１】次に、図１１９に示す工程において、メモ
リセルアレイ部の絶縁膜７４１上をレジストマスクＲ２
６２で覆い、その他の領域の絶縁膜７４１を全て除去す
る。（この場合、その他の領域においては酸化膜７３１
も除去する。）この状態を図１２０に示す。
【０１４２】図１２０は、図１１９を上面側（レジスト
マスクＲ２６２を形成する側）から見た平面図であり、
レジストマスクＲ２６２はメモリセルアレイ部全域を覆
うように形成されているが、高耐圧部およびロジック部
においてはレジストマスクＲ２６２が形成されていない
ので、活性層ＡＬが露出している。
【０１４３】次に、レジストマスクＲ２６２を除去した
後、図１２１に示す工程において、半導体基板７１の主
面全面にゲート酸化膜７５となる酸化膜７５１を熱酸化
法により形成する。このときメモリセルアレイ部上の絶
縁膜７４１は、窒化膜を含んでいるため酸化されること
はなく、その厚さは保たれる。なお、酸化膜２６１の厚
みは１９０オングストローム程度である。
【０１４４】次に、図１２２に示す工程において、ロジ
ック部以外の領域をレジストマスクＲ２６３で覆い、ロ
ジック部上の酸化膜７５１をウエットエッチングにより
除去する。この状態を図１２３に示す。
【０１４５】図１２３は、図１２２を上面側（レジスト
マスクＲ２６３を形成する側）から見た平面図であり、
レジストマスクＲ２６３はメモリセルアレイ部および高
耐圧部の全域を覆うように形成されているが、ロジック
部においてはレジストマスクＲ２６３が形成されていな
いので、活性層ＡＬが露出している。
【０１４６】次に、レジストマスクＲ２６３を除去した
後、図１２４に示す工程において、ゲート酸化膜７６と
なる酸化膜７６１を熱酸化法により形成する。このとき
メモリセルアレイ部上の絶縁膜７４１は、窒化膜を含ん
でいるため酸化されることはなく、その厚さは保たれる
が、高耐圧部では酸化膜７５１が成長し膜厚が増加する
ことになる。なお、酸化膜７６１の厚みは６０オングス
トローム程度であり、酸化膜７５１は２５０オングスト
ローム程度に成長する。
【０１４７】次に、図１２５に示す工程において、半導
体基板７１の主面全面に、ゲート電極材料として、例え
ばドープトポリシリコン層７９１をＣＶＤ法にて形成す
る。なお、ドープトポリシリコン層７９１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【０１４８】次に、図１２６に示す工程において、ドー
プトポリシリコン層７９１の上部にレジストマスクＲ２
６４を形成してパターンニングを行う。この状態を図１
２７に示す。
【０１４９】図１２７は、図１２６を上面側（レジスト
マスクＲ２６４を形成する側）から見た平面図であり、
レジストマスクＲ２６４は、矩形状の活性領域ＡＬに垂
直になるように形成されている。
【０１５０】このパターンニングにより、ロジック部に
おいては、ゲート酸化膜７６およびゲート電極７９を、
高耐圧部においては、ゲート酸化膜７５およびゲート電
極７９を、メモリセルアレイ部においては、トンネル酸
化膜７３、フローティングゲート電極７７、層間絶縁膜
７４、コントロールゲート電極７８を形成する。
【０１５１】次に、ロジック部、高耐圧部にイオン注入
によりＬＤＤ層１７７を形成した後、ゲート酸化膜７６
およびゲート電極７９の側面、ゲート酸化膜７５および
ゲート電極７９の側面、トンネル酸化膜７３、フローテ
ィングゲート電極７７、層間絶縁膜７４、コントロール
ゲート電極７８の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜８０を形成する。そし
て、サイドウォール酸化膜８０をマスクとして、イオン
注入によりソース・ドレイン層１７６を形成すること
で、図１１１に示すフラッシュメモリの構成が得られ
る。
【０１５２】ここで、ＬＤＤ層１７７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１７６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で３０分間アニールすることで形成す
る。
【０１５３】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＦＬＡＳＨが形成されるが、それらの工
程の説明および図示は省略する。
【０１５４】＜従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
問題点＞以上説明したように、従来のＬＯＧＩＣ ｉｎ
ＦＬＡＳＨにおいては、ロジック部、高耐圧部、メモ
リセルアレイ部などで使用される、特性が異なるトラン
ジスタを１チップ内に作るため、チャネルドープ層の不
純物濃度をトランジスタに合わせて変えることでしきい
値の調整をしていた。
【０１５５】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層リークが多くなる。つまり、しきい値と拡散層リー
クとはトレードオフの関係を有し、しきい値が決まると
漏れ電流も一義的に決定され、回路設計は両者のトレー
ドオフ関係により制約を受けていた。
【０１５６】また、ロジック部では、高駆動能力を得る
ため他の部分よりも厚さの薄いゲート酸化膜を形成する
必要がある。そのため、１チップのフラッシュメモリ内
で酸化膜厚の異なる数種類のトランジスタを形成する必
要から、酸化膜の形成を複数回に分けて行う場合が生じ
る。例えば、高耐圧部などでは、酸化膜７５１は、レジ
ストマスクＲ２６３を除去する工程（図１２２）等を経
て、酸化膜７６１を形成する際にさらに成長させる（図
１２４）ことになる。すなわち、酸化膜７５１を２回に
分けて形成することになる。このため、不純物混入の機
会が増えるなどしてゲート酸化膜７５の信頼性劣化が生
じたり、膜厚の制御性が悪くなって、高耐圧部のＮチャ
ネル型ＭＯＳトランジスタＴ３２の信頼性が損なわれる
などの問題が生じていた。
【０１５７】
【発明が解決しようとする課題】以上説明したように、
１つのチップ内に複数種類のトランジスタを作り込んだ
半導体装置においては、チャネルドープ層の不純物濃度
をトランジスタに合わせて変えることでしきい値の調整
をしていたが、しきい値と拡散層リークとはトレードオ
フの関係を有し、しきい値が決まると漏れ電流も一義的
に決定され、回路設計は両者のトレードオフ関係により
制約を受けていた。また、ゲート酸化膜の形成を複数回
に分けて行う必要があり、そのため、不純物混入の機会
が増えるなどしてゲート酸化膜の信頼性劣化が生じた
り、膜厚の制御性が悪くなって、トランジスタの信頼性
が損なわれるなどの問題が生じていた。
【０１５８】本発明は上記のような問題点を解消するた
めになされたもので、しきい値と拡散層リークとのトレ
ードオフ関係を解消するとともに、ゲート酸化膜の形成
を複数回に分けて行う必要のない半導体装置および製造
方法を提供する。
【０１５９】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板に少なくとも１のトラン
ジスタを備えた半導体装置であって、前記少なくとも１
のトランジスタは、前記半導体基板の表面内に形成され
た第１導電型の半導体層と、前記半導体層内に選択的に
形成された第１導電型のチャネルドープ層と、前記半導
体層の上部の、前記チャネルドープ層に相対する位置に
形成された制御電極とを備え、前記制御電極は、その内
部に第２導電型の不純物と窒素とを有するポリシリコン
層を備え、前記窒素は、前記不純物が、前記ポリシリコ
ン層の上部側で濃度が比較的高く、下部側で濃度が比較
的低くなった濃度分布を有するように、前記ポリシリコ
ン層の下部側に導入されている。
【０１６０】本発明に係る請求項２記載の半導体装置
は、前記少なくとも１のトランジスタが、少なくとも２
種類のトランジスタを有し、前記少なくとも２種類のト
ランジスタは、前記窒素の濃度が異なるように構成され
ている。
【０１６１】本発明に係る請求項３記載の半導体装置
は、前記少なくとも２種類のトランジスタがＭ第１〜第
３の種類のトランジスタを有し、前記第１の種類のトラ
ンジスタは、前記第１の種類のトランジスタの前記半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の種類のトランジスタの前記半導体層の上
部に形成された第１のゲート酸化膜とを備え、前記第１
の種類のトランジスタの前記チャネルドープ層は、前記
１対の第１の半導体領域の間に形成され、前記第１の種
類のトランジスタの前記制御電極は、前記第１のゲート
酸化膜上に形成された第１のポリシリコン層と、前記第
１のポリシリコン層内に形成された第１の窒素導入領域
とを有し、前記第２の種類のトランジスタは、前記第２
の種類のトランジスタの前記半導体層内に選択的に独立
して形成された１対の第２導電型の第２の半導体領域
と、前記１対の第２の半導体領域の間の前記第２の種類
のトランジスタの前記半導体層の上部に形成された第２
のゲート酸化膜とを備え、前記第２の種類のトランジス
タの前記チャネルドープ層は、前記１対の第２の半導体
領域の間に形成され、前記第２の種類のトランジスタの
前記制御電極は、前記第２のゲート酸化膜上に形成され
た第２のポリシリコン層と、前記第２のポリシリコン層
内に形成された第２の窒素導入領域とを有し、前記第３
の種類のトランジスタは、前記第３の種類のトランジス
タの前記半導体層内に選択的に独立して形成された１対
の第２導電型の第３の半導体領域と、前記１対の第３の
半導体領域の間の前記第３の種類のトランジスタの前記
半導体層の上部に形成された第３のゲート酸化膜とを備
え、前記第３の種類のトランジスタの前記チャネルドー
プ層は、前記１対の第３の半導体領域の間に形成され、
前記第３の種類のトランジスタの前記制御電極は、前記
第３のゲート酸化膜上に形成された第３のポリシリコン
層と、前記第３のポリシリコン層内に形成された第３の
窒素導入領域とを有し、前記第１〜第３の窒素導入領域
の濃度はそれぞれ異なり、前記第１〜第３のゲート酸化
膜は同じ厚さを有し、前記第１〜第３の種類のトランジ
スタの前記チャネルドープ層は同じ不純物濃度を有して
いる。
【０１６２】本発明に係る請求項４記載の半導体装置
は、前記少なくとも２種類のトランジスタが、第１〜第
３の種類のトランジスタを有し、前記第１の種類のトラ
ンジスタは、前記第１の種類のトランジスタの前記半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の種類のトランジスタの前記半導体層の上
部に形成された第１のゲート酸化膜とを備え、前記第１
の種類のトランジスタの前記チャネルドープ層は、前記
１対の第１の半導体領域の間に形成され、前記第１の種
類のトランジスタの前記制御電極は、前記第１のゲート
酸化膜上に形成された第１のポリシリコン層と、前記第
１のポリシリコン層内に形成された第１の窒素導入領域
とを有し、前記第２の種類のトランジスタは、前記第２
の種類のトランジスタの前記半導体層内に選択的に独立
して形成された１対の第２導電型の第２の半導体領域
と、前記１対の第２の半導体領域の間の前記第２の種類
のトランジスタの前記半導体層の上部に形成された第２
のゲート酸化膜とを備え、前記第２の種類のトランジス
タの前記チャネルドープ層は、前記１対の第２の半導体
領域の間に形成され、前記第２の種類のトランジスタの
前記制御電極は、前記第２のゲート酸化膜上に形成され
た第２のポリシリコン層と、前記第２のポリシリコン層
内に形成された第２の窒素導入領域とを有し、前記第３
の種類のトランジスタは、前記第３の種類のトランジス
タの前記半導体層内に選択的に独立して形成された１対
の第２導電型の第３の半導体領域と、前記１対の第３の
半導体領域の間の前記第３の種類のトランジスタの前記
半導体層の上部に形成された第３のゲート酸化膜と、前
記第３のゲート酸化膜上に形成されたフローティングゲ
ート電極と、前記フローティングゲート上に形成された
層間絶縁膜とを備え、前記３のチャネルドープ層は、前
記１対の第３の半導体領域の間に形成され、前記第３の
種類のトランジスタの前記制御電極は、前記層間絶縁膜
上に形成された第３のポリシリコン層と、前記第３のポ
リシリコン層内に形成された第３の窒素導入領域とを有
し、前記第１の窒素導入領域の濃度は、前記第２および
第３の窒素導入領域よりも高く、前記第１および第２の
ゲート酸化膜は同じ第１の厚さを有し、前記第３のゲー
ト酸化膜は前記第１の厚さよりも厚い第２の厚さを有
し、前記第１〜第３の種類のトランジスタの前記チャネ
ルドープ層は同じ不純物濃度を有している。
【０１６３】本発明に係る請求項５記載の半導体装置
は、前記少なくとも２種類のトランジスタが、第１〜第
３の種類のトランジスタを有し、前記第１の種類のトラ
ンジスタは、前記第１の種類のトランジスタの前記半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の種類のトランジスタの前記半導体層の上
部に形成された第１のゲート酸化膜とを備え、前記第１
の種類のトランジスタの前記チャネルドープ層は、前記
１対の第１の半導体領域の間に形成され、前記第１の種
類のトランジスタの前記制御電極は、前記第１のゲート
酸化膜上に形成された第１のポリシリコン層と、前記第
１のポリシリコン層内に形成された第１の窒素導入領域
とを有し、前記第２の種類のトランジスタは、前記第２
の種類のトランジスタの前記半導体層内に選択的に独立
して形成された１対の第２導電型の第２の半導体領域
と、前記１対の第２の半導体領域の間の前記第２の種類
のトランジスタの前記半導体層の上部に形成された第２
のゲート酸化膜とを備え、前記第２の種類のトランジス
タの前記チャネルドープ層は、前記１対の第２の半導体
領域の間に形成され、前記第２の種類のトランジスタの
前記制御電極は、前記第２のゲート酸化膜上に形成され
た第２のポリシリコン層と、前記第２のポリシリコン層
内に形成された第２の窒素導入領域とを有し、前記第３
の種類のトランジスタは、前記第３の種類のトランジス
タの前記半導体層内に選択的に独立して形成された１対
の第２導電型の第３の半導体領域と、前記１対の第３の
半導体領域の間の前記第３の種類のトランジスタの前記
半導体層の上部に形成された第３のゲート酸化膜とを備
え、前記第３の種類のトランジスタの前記チャネルドー
プ層は、前記１対の第３の半導体領域の間に形成され、
前記第３の種類のトランジスタの前記制御電極は、前記
第３のゲート酸化膜上に形成された第３のポリシリコン
層と、前記第３のポリシリコン層内に形成された第３の
窒素導入領域とを有し、前記第３の窒素導入領域の濃度
は、前記第１および第２の窒素導入領域よりも高く、前
記第１〜第３のゲート酸化膜は同じ厚さを有し、前記第
１および第３の種類のトランジスタの前記チャネルドー
プ層は同じ不純物濃度を有している。
【０１６４】本発明に係る請求項６記載の半導体装置
は、半導体基板に、少なくとも１のトランジスタを備え
た半導体装置であって、前記少なくとも１のトランジス
タは、前記半導体基板の主面上に選択的に形成されたフ
ィールド酸化膜によって規定される活性領域と、前記活
性領域上に形成された酸化膜と、前記酸化膜上および前
記フィールド酸化膜上に形成され、その内部に、ソース
・ドレイン層と同じ導電型の不純物と窒素とが導入され
たポリシリコン層を有した制御電極とを備え、前記窒素
は、前記不純物が、前記ポリシリコン層の上部側で濃度
が比較的高く、下部側で濃度が比較的低くなった濃度分
布を有するように、前記活性領域の端縁部上の前記ポリ
シリコン層の下部側に選択的に導入されている。
【０１６５】本発明に係る請求項７記載の半導体装置
は、半導体基板に少なくとも１のトランジスタを備えた
半導体装置であって、前記少なくとも１のトランジスタ
は、前記半導体基板の主面上に選択的に形成されたフィ
ールド酸化膜によって規定される活性領域と、前記活性
領域上に形成された酸化膜と、前記酸化膜上および前記
フィールド酸化膜上に形成され、その内部に窒素が導入
された第１のポリシリコン層と、該第１のポリシリコン
層上に形成され、その内部に、ソース・ドレイン層と同
じ導電型の不純物が導入された第２のポリシリコン層と
を有している。
【０１６６】本発明に係る請求項８記載の半導体装置
は、前記窒素が、ドーズ量が１×１０15〜１×１０16／
ｃｍ2となるように導入されている。
【０１６７】本発明に係る請求項９記載の半導体装置の
製造方法は、半導体基板に少なくとも１のトランジスタ
を備えた半導体装置の製造方法であって、前記半導体基
板の表面内の前記少なくとも１のトランジスタが形成さ
れる位置に、第１導電型の半導体層を形成する工程(ａ)
と、前記少なくとも１のトランジスタの前記半導体層内
に、イオン注入により第１導電型チャネルドープ層を選
択的に形成する工程(ｂ)と、前記少なくとも１のトラン
ジスタの前記半導体層の上部の、前記チャネルドープ層
に相対する位置に制御電極を形成する工程(ｃ)とを備
え、前記工程(ｃ)は、その内部に第２導電型の不純物と
窒素とを有するポリシリコン層を形成する工程(ｃ−１)
を備え、前記工程(ｃ−１)は、前記窒素を、前記ポリシ
リコン層の下部側に導入する工程を備えている。
【０１６８】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記少なくとも１のトランジスタが、第
１〜第３の種類のトランジスタを有し、前記工程(ｃ)
は、前記第１〜第３の種類のトランジスタの前記半導体
層の上部に酸化膜を形成する工程と、前記酸化膜上に第
１のポリシリコン層を形成する工程と、前記第１のポリ
シリコン層に第２導電型の不純物を導入して第２のポリ
シリコン層を形成する工程と、前記第２のポリシリコン
層の下部側にドーズ量ｎ１で窒素を注入して第１の窒素
領域を形成する工程と、前記第１の種類のトランジスタ
が形成される位置の前記第２のポリシリコン層上をマス
クし、残る前記第２のポリシリコン層内の前記第１の窒
素導入領域にドーズ量ｎ２で窒素を注入して第２の窒素
領域を形成する工程と、前記第１および第２の種類のト
ランジスタが形成される位置の前記第２のポリシリコン
層上をマスクし、残る前記第２のポリシリコン層内の前
記第２の窒素領域にドーズ量ｎ３で窒素を注入して第３
の窒素領域を形成する工程と、前記第２のポリシリコン
層、および前記酸化膜をパターニングにより選択的に除
去することで、前記第１の種類のトランジスタの前記半
導体層上に、第１のゲート酸化膜および前記第１の種類
のトランジスタの前記制御電極を、前記第２の種類のト
ランジスタの前記半導体層上に、第２のゲート酸化膜お
よび前記第２の種類のトランジスタの前記制御電極を、
前記第３の種類のトランジスタの前記半導体層上に、第
３のゲート酸化膜および前記第３の種類のトランジスタ
の前記制御電極を形成する工程とを備えている。
【０１６９】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記少なくとも１のトランジスタが、第
１〜第３の種類のトランジスタを有し、前記工程(ｃ)
が、前記第１〜第３の種類のトランジスタの前記半導体
層の上部に第１の厚さを有する第１の酸化膜を形成する
工程と、前記第３の種類のトランジスタの前記半導体層
上の前記第１の酸化膜上に第２導電型の不純物を均一に
有した第１のポリシリコン層を選択的に形成する工程
と、前記第１のポリシリコン層上に選択的に絶縁膜を形
成するとともに、前記第１および第２の種類のトランジ
スタが形成される位置の前記第１の酸化膜を除去する工
程と、前記第１および第２の種類のトランジスタの前記
半導体層の上部に前記第１の厚さよりも薄い第２の厚さ
を有した第２の酸化膜を形成する工程と、前記第２の酸
化膜上および前記絶縁膜上に第２のポリシリコン層を形
成する工程と、前記第２のポリシリコン層の下部側にド
ーズ量ｎ１で窒素を注入して第１の窒素領域を形成する
工程と、前記第２および第３の種類のトランジスタが形
成される位置の前記第２のポリシリコン層上をマスク
し、残る前記第２のポリシリコン層内の前記第１の窒素
領域にドーズ量ｎ２で窒素を注入して第２の窒素領域を
形成する工程と、前記第２のポリシリコン層、および前
記第１および第２の酸化膜をパターニングにより選択的
に除去することで、前記第１の種類のトランジスタの前
記半導体層上に、第１のゲート酸化膜および前記第１の
種類のトランジスタの前記制御電極を、前記第２の種類
のトランジスタの前記半導体層上に、第２のゲート酸化
膜および前記第２の種類のトランジスタの前記制御電極
を、前記第３の種類のトランジスタの前記半導体層上
に、第３のゲート酸化膜、フローティングゲート電極、
層間絶縁膜、前記第３の種類のトランジスタの前記制御
電極を形成する工程を備えている。
【０１７０】本発明に係る請求項１２記載の半導体装置
の製造方法は、前記少なくとも１のトランジスタが、第
１〜第３の種類のトランジスタを有し、前記工程(ｂ)
が、前記第１および第３の種類のトランジスタの前記チ
ャネルドープ層を、同じ不純物濃度となるように形成す
る工程を備え、前記工程(ｃ)は、前記第１〜第３の種類
のトランジスタの前記半導体層の上部に酸化膜を形成す
る工程と、前記酸化膜上に第１のポリシリコン層を形成
する工程と、前記第１のポリシリコン層に第２導電型の
不純物を導入して第２のポリシリコン層を形成する工程
と、前記第２のポリシリコン層の下部側にドーズ量ｎ１
で窒素を注入して第１の窒素領域を形成する工程と、前
記第１および第２の種類のトランジスタが形成される位
置の前記第２のポリシリコン層上をマスクし、残る前記
第２のポリシリコン層内の前記第１の窒素領域にドーズ
量ｎ２で窒素を注入して第２の窒素領域を形成する工程
と、前記第２のポリシリコン層、および前記酸化膜をパ
ターニングにより選択的に除去することで、前記第１の
種類のトランジスタの前記半導体層上に、第１のゲート
酸化膜および前記第１の種類のトランジスタの前記制御
電極を、前記第２の種類のトランジスタの前記半導体層
上に、第２のゲート酸化膜および前記第２の種類のトラ
ンジスタの前記制御電極を、前記第３の種類のトランジ
スタの前記半導体層上に、第３のゲート酸化膜および前
記第３の種類のトランジスタの前記制御電極を形成する
工程とを備えている。
【０１７１】本発明に係る請求項１３記載の半導体装置
の製造方法は、半導体基板に、第１および第２の種類の
トランジスタを有した半導体装置の製造方法であって、
前記半導体基板の主面上に選択的にフィールド酸化膜を
形成し、前記第１および第２の種類のトランジスタが形
成される第１および第２の活性領域を規定する工程(ａ)
と、前記第１および第２の領域上に酸化膜を形成する工
程(ｂ)と、前記第１および第２の領域の前記酸化膜上
に、ポリシリコン層で制御電極を形成する工程(ｃ)とを
備え、前記工程(ｃ)は、前記第１の活性領域の前記ポリ
シリコン層に、比較的低いドーズ量ｎ１でソース・ドレ
イン層と同じ導電型の不純物を導入する工程(ｃ−１)
と、前記第２の活性領域の前記ポリシリコン層に、比較
的高いドーズ量ｎ２で前記不純物を導入するとともに、
前記第２の活性領域の前記ポリシリコン層の下部側に窒
素をドーズ量ｎ３で注入する工程(ｃ−２)とを備えてい
る。
【０１７２】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記第１のドーズ量ｎ１が、５×１０14
／ｃｍ2であって、前記ドーズ量ｎ２が、５×１０15／
ｃｍ2であって、前記第３のドーズ量ｎ３が、１×１０
15／ｃｍ2となっている。
【０１７３】
【発明の実施の形態】一般的にＭＯＳトランジスタを構
成するゲート電極（材質はポリシリコン）には、Ｎ型か
Ｐ型の不純物がドープされている。これは、不純物をド
ープすることによりゲート電極の抵抗を下げる効果を狙
ったものである。また、Ｎ型かＰ型かは、ウエル層のタ
イプによって異なる。すなわち、Ｎ型ウエルに対しては
Ｐ型ゲート電極を、Ｐ型ウエルに対してはＮ型ゲート電
極を選択することによりしきい値を低く抑えることがで
きる。
【０１７４】図１に、イオン注入によりゲート電極中に
不純物をドープして形成されたＭＯＳトランジスタＭ１
の構成を示す。なお、このようなゲート電極において、
ゲート電極とゲート酸化膜との接合界面近傍に窒素を注
入すると、酸化膜の信頼性向上や、後の工程の熱処理に
より不純物がゲート電極を突き抜けて、基板まで拡散す
るという現象を抑制する効果があることが知られてい
る。
【０１７５】従って、図１に示すＭＯＳトランジスタＭ
１においては、濃度分布を有する不純物層ＩＬおよび窒
素導入層ＮＬが形成されている。
【０１７６】図２に、ＭＯＳトランジスタＭ１の不純物
プロファイルおよび窒素プロファイルを示す。図２にお
いて、図１に示すＭＯＳトランジスタＭ１のゲート電極
Ｇ１のＡ−Ａ’線での不純物濃度は、ゲート酸化膜（Ｓ
ｉＯ2）Ｚ１とゲート電極（ポリＳｉ）Ｇ１との界面か
らカーブを描いて立ち上がり、ゲート電極Ｇ１内におい
て第１のピークに達した後、一旦、カーブを描いて立ち
下がり、再びカーブを描いて立ち上がり、第２のピーク
に達した後、再びカーブを描いて立ち下がるような分布
となっている。
【０１７７】また、窒素濃度は、ウエル層Ｗ１（Ｓｉ）
とゲート酸化膜（ＳｉＯ2）Ｚ１との界面からカーブを
描いて立ち上がり、ゲート酸化膜（ＳｉＯ2）Ｚ１とゲ
ート電極（ポリＳｉ）Ｇ１との界面でピークに達した
後、カーブを描いて立ち下がるような分布となってい
る。
【０１７８】なお、図２においては、横軸に窒素濃度お
よび不純物濃度を、縦軸にＡ−Ａ’線方向の距離（深
さ）を示し、図中において、Ｓｉ−ＳｉＯ2界面とは、
ウエル層Ｗ１とゲート酸化膜Ｚ１との接合界面、ＳｉＯ
2−ポリＳｉ界面とは、ゲート酸化膜Ｚ１とゲート電極
Ｇ１との接合界面を示す。
【０１７９】先に説明したように、窒素は不純物の拡散
を抑制する作用を有しているので、ゲート電極Ｇ１とゲ
ート酸化膜Ｚ１との接合界面近傍に注入された窒素の濃
度が高いほど、当該接合界面近傍での不純物濃度は低く
なる。ゲート電極内において不純物濃度が低くなり過ぎ
ると、トランジスタ動作時にはゲート電極内に空乏層が
形成されることが知られており、窒素の過剰注入によっ
て空乏層が形成されるなどの問題が発生する。
【０１８０】図３および図４を用いて、窒素の過剰注入
による空乏層の形成現象を説明する。図３は、窒素濃度
が比較的低いＭＯＳトランジスタＭ２において、ゲート
電極Ｇ２内に形成される空乏層ＤＰ１の形成状態と、ゲ
ート電極Ｇ２のＡ−Ａ’線での窒素プロファイルおよび
不純物プロファイルを示している。
【０１８１】図４は、窒素濃度が比較的高い場合のＭＯ
ＳトランジスタＭ３において、ゲート電極Ｇ３内に形成
される空乏層ＤＰ２の形成状態と、ゲート電極Ｇ３のＡ
−Ａ’線での窒素プロファイルおよび不純物プロファイ
ルを示している。
【０１８２】両者の比較により、ゲート電極とゲート酸
化膜との接合界面近傍での窒素濃度が高くなると、当該
接合界面近傍での不純物濃度が低下し、ゲート電極Ｇ３
内の空乏層ＤＰ２は、ゲート電極Ｇ２内の空乏層ＤＰ１
よりも広い範囲に形成されていることがわかる。
【０１８３】空乏層が形成されると、空乏層内で電圧ド
ロップが生じるため、素子に印加される電圧は、印加さ
れた電圧より低くなる。すなわち、酸化膜厚が実効的に
厚くなる。従って、しきい値の増加やドレイン電流の減
少などの問題が生じる。
【０１８４】本願発明はゲート電極内に形成される空乏
層を積極的に利用するものであり、過剰に窒素を導入す
ることにより、ゲート酸化膜の信頼性や、ゲート不純物
の拡散抑制を損なうことなく、複数種類のトランジスタ
を１チップ内に作り込むものである。
【０１８５】以下、ＤＲＡＭ、フラッシュメモリ、ロジ
ックインＤＲＡＭ、ロジックインフラッシュメモリを例
にとって、本願発明の実施の形態を説明する。
【０１８６】＜実施の形態１＞ ＜１−１．装置構成＞図５に本発明に係る実施の形態１
として、複数種類のトランジスタを作り込んだＤＲＡＭ
１００の部分構成を示す。一般的にＤＲＡＭは、データ
を蓄積するメモリセルアレイ部だけでなく、センスアン
プ部、周辺回路部（例えば、アドレスバッファ、Ｘデコ
ーダ、Ｙデコーダ、ロウ−カラムクロック回路、Ｉ／Ｏ
パス回路、リフレッシュ回路など）を備えている。
【０１８７】いずれの部位もトランジスタにより構成さ
れており、それぞれのトランジスタに要求される特性は
異なっている。例えばしきい値を比較すると、メモリセ
ルアレイ部のトランジスタは１Ｖ程度、周辺回路部のト
ランジスタは０．８Ｖ程度で、センスアンプ部のトラン
ジスタは０．４Ｖにまで抑える必要が生じる。
【０１８８】図５においては、センスアンプ部、周辺回
路部、メモリセルアレイ部に用いられるＮチャネル型Ｍ
ＯＳトランジスタＴ４１〜Ｔ４３の断面をそれぞれ示し
ている。
【０１８９】図５において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４１〜Ｔ４３は同一の半導体基板１（Ｐ型）上
に形成されたＰ型のウエル層１０１内に形成されてい
る。ウエル層１０１はウエル層１０１内に形成されたチ
ャネルカット層１０２と、ＬＯＣＯＳ層２とで素子間分
離され、Ｎチャネル型ＭＯＳトランジスタＴ４１〜Ｔ４
３は、それぞれ素子間分離された領域に形成されてい
る。
【０１９０】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ４１は、ウエル層１０１内に独立して平行に
形成された１対のソース・ドレイン層１０６と、当該ソ
ース・ドレイン層１０６の向かい合う端縁部に接して形
成された１対の低ドープドレイン層（以後、ＬＤＤ層と
呼称）１０７とを備えている。
【０１９１】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４Ａが形成されている。また、ゲート酸化膜３
およびゲート電極４Ａの側面にはサイドウォール酸化膜
５が形成されている。また、ゲート電極４Ａの下層のウ
エル層１０１内には、チャネルドープ層１０３Ａが形成
されている。
【０１９２】なお、ゲート電極４Ａ内には、ゲート酸化
膜３との接合界面近傍に窒素導入領域Ｎ１が形成されて
いる。
【０１９３】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ４２は、ウエル層１０１内に独立して平行に形成
された１対のソース・ドレイン層１０６と、当該ソース
・ドレイン層１０６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１０７とを備えている。
【０１９４】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４Ｂが形成されている。また、ゲート酸化膜３
およびゲート電極４Ｂの側面にはサイドウォール酸化膜
５が形成されている。また、ゲート電極４Ｂの下層のウ
エル層１０１内には、チャネルドープ層１０３Ｂが形成
されている。
【０１９５】なお、ゲート電極４Ｂ内には、ゲート酸化
膜３との接合界面近傍に窒素導入領域Ｎ２が形成されて
いる。
【０１９６】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ４３は、ウエル層１０１内に独立して平
行に形成された一対のソース・ドレイン層１０６と、当
該ソース・ドレイン層１０６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１０７とを備えている。
【０１９７】そして、ソース・ドレイン層１０６および
ＬＤＤ層１０７の上部にはゲート酸化膜３が形成され、
当該ゲート酸化膜３の上部にはゲート電極４Ｃが形成さ
れている。また、ゲート酸化膜３およびゲート電極４Ｃ
の側面にはサイドウォール酸化膜５が形成されている。
また、ゲート電極４Ｃの下層のウエル層１０１内には、
チャネルドープ層１０３Ｃが形成されている。なお、メ
モリセルアレイ部はゲートアレイ構造となっており、隣
合うゲートどうしが１のソース・ドレイン層１０６を共
有する構造となっており、その構造が連続して配設され
た構成となっている。
【０１９８】なお、ゲート電極４Ｃ内には、ゲート酸化
膜３との接合界面近傍に窒素導入領域Ｎ３が形成されて
いる。
【０１９９】なお、表５にＮチャネル型ＭＯＳトランジ
スタＴ４１〜Ｔ４３の構成諸元を示す。
【０２００】
【表５】
【０２０１】表５において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４１〜Ｔ４３のそれぞれのゲート電極形成時の
不純物ドーズ量は、何れも５×１０15／ｃｍ2となって
いる。なお、注入不純物は何れもリン（Ｐ）であり、注
入エネルギーは何れも３０ｋｅＶである。
【０２０２】そして、窒素ドーズ量は、それぞれ１×１
０15／ｃｍ2、３×１０15／ｃｍ2、１×１０16／ｃｍ2
となっており、注入エネルギーは何れも１０ｋｅＶであ
る。
【０２０３】また、図５で示したセンスアンプ部、周辺
回路部、およびメモリセルアレイ部のＮチャネル型ＭＯ
ＳトランジスタＴ４１〜Ｔ４３における、Ａ−Ａ’線、
Ｂ−Ｂ’線、およびＣ−Ｃ’線による断面部分の窒素プ
ロファイルおよび不純物プロファイルを図６および図７
に示す。
【０２０４】図６および図７において、横軸に断面方向
の位置（深さ）を、縦軸に窒素濃度および不純物濃度を
それぞれ示す。なお、横軸は図に向かって左側から順
に、ゲート電極（ポリシリコン層）、ゲート酸化膜（Ｓ
ｉＯ2層）、ウエル層（バルクシリコン層）となってい
る。
【０２０５】表５に示すように、Ｎチャネル型ＭＯＳト
ランジスタＴ４１〜Ｔ４３のゲート電極４Ａ〜４Ｃにお
いては、窒素ドーズ量がそれぞれ異なっているので、窒
素濃度もそれぞれ異なり、しきい値が高いことを期待さ
れる順に、窒素導入領域の窒素濃度は高くなっている。
すなわち、図６においてＡ−Ａ’線で示すようにセンス
アンプ部のトランジスタＴ４１が最も低く、周辺回路部
のトランジスタＴ４２（Ｂ−Ｂ’線）、メモリセルアレ
イ部のトランジスタＴ４３（Ｃ−Ｃ’線）の順に濃度が
高くなっている。
【０２０６】また、それぞれのゲート酸化膜中にも窒素
は存在しており、その濃度の高低関係は維持されてい
る。そして、ウエル層中においてはゲート酸化膜との接
合界面近傍以外には窒素は殆ど存在しないプロファイル
となっている。
【０２０７】また、図７に示すようにゲート電極中の不
純物プロファイルは、Ａ−Ａ’線で示すようにセンスア
ンプ部のトランジスタＴ４１が最も平坦であり、Ｂ−
Ｂ’線、およびＣ−Ｃ’線で示すように、周辺回路部の
トランジスタＴ４２、メモリセルアレイ部のトランジス
タＴ４３の順に、急峻なプロファイルとなっている。こ
れは、窒素注入量の多いゲート電極ほど不純物の拡散お
よび活性化が抑制されているためである。
【０２０８】なお、Ｎチャネル型ＭＯＳトランジスタＴ
４１〜Ｔ４３のチャネルドープ層１０３Ａ〜１０３Ｃの
不純物ドーズ量は同一なので、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線は重なり合っている。
【０２０９】窒素注入量の多いゲート電極ほど不純物の
拡散および活性化が抑制され、ゲート酸化膜近傍での不
純物濃度が低くなる。従って、不純物濃度の最も低いメ
モリセルアレイ部では、ゲート電極において空乏層が最
も広くなり、酸化膜の実効的な厚さが最も厚くなり、し
きい値が高くなる。
【０２１０】図８に各ゲート酸化膜の実際の厚みと、実
効的な厚みを示す。図８において、横軸左側から順にセ
ンスアンプ部、周辺回路部、メモリセルアレイ部のそれ
ぞれのＮチャネル型ＭＯＳトランジスタを示している。
図８から明らかなように、各ゲート酸化膜の実効的な厚
みは、センスアンプ部、周辺回路部、メモリセルアレイ
部の順に厚くなっている。
【０２１１】＜１−２．製造方法＞以下に、図５に示し
たＤＲＡＭ１００を構成するセンスアンプ部、周辺回路
部、およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ４１〜Ｔ４３の製造方法について、図９〜
図１５を用いて説明する。
【０２１２】まず、図９に示す工程において、Ｐ型の半
導体基板１の表面にロコス法によりＬＯＣＯＳ層（フィ
ールド酸化膜）２を、例えば４０００オングストローム
の厚さに形成する。続いて、例えばボロンイオンを、７
００ｋｅＶのエネルギーで、１×１０13／ｃｍ2のドー
ズ量を注入することで、半導体基板１内にＰ型のウエル
領域１０１を形成する。なお、半導体基板１内にはＰチ
ャネル型ＭＯＳトランジスタを形成するためにＮ型のウ
エル領域も形成されるが、説明および図示は省略する。
次に、例えばボロンイオンを、１３０ｋｅＶのエネルギ
ーで、５×１０12／ｃｍ2のドーズ量を注入すること
で、半導体基板１内にチャネルカット層１０２を形成す
る。なお、チャネルカット層１０２は、ＬＯＣＯＳ層２
とで素子間分離領域を形成するような形状に形成する。
【０２１３】次に、ウエル領域１０１内の所定位置に、
後にチャネルドープ層１０３Ａ〜１０３Ｃとなるチャネ
ルドープ層１００を形成する。このとき、周辺回路部お
よびメモリセルアレイ部のトランジスタＴ２およびＴ３
の形成領域にもチャネルドープ層１００が形成される。
なお、チャネルドープ層１００の形成は、例えばボロン
イオンを、５０ｋｅＶのエネルギーで、１×１０12／ｃ
ｍ2のドーズ量を注入することで行う。
【０２１４】次に、図１０に示す工程において、半導体
基板１の主面上にゲート酸化膜３となる酸化膜３１を熱
酸化法により形成した後、その上にゲート電極材料とし
て、（ノンドープ）ポリシリコン層４２をＣＶＤ法にて
形成する。なお、酸化膜３１の厚みは１００オングスト
ローム程度、ポリシリコン層４２の厚みは２０００オン
グストローム程度である。
【０２１５】次に、図１１に示す工程において、イオン
注入によりポリシリコン層４２中に不純物イオンを注入
し、ドープトポリシリコン層４２１を形成する。なお、
ドープトポリシリコン層４２１の形成は、例えばリンイ
オンを、３０ｋｅＶのエネルギーで、５×１０15／ｃｍ
2のドーズ量を注入することで行う。
【０２１６】次に、図１２に示す工程において、ゲート
電極中の窒素濃度が最も低いセンスアンプ部のＮチャネ
ル型ＭＯＳトランジスタＴ４１に合わせて、ドープトポ
リシリコン層４２１に窒素イオンを注入し、窒素導入領
域Ｎ１を形成する。このとき、窒素導入領域Ｎ１は周辺
回路部およびメモリセルアレイ部上のドープトポリシリ
コン層４２１にも形成される。なお、窒素導入領域Ｎ１
の形成は、窒素イオンを、例えば、１０ｋｅＶのエネル
ギーで、１×１０15／ｃｍ2のドーズ量を注入すること
で行う。
【０２１７】次に、図１３に示す工程において、センス
アンプ部の上部にレジストマスクＲ２０４を形成し、周
辺回路部およびメモリセルアレイ部のドープトポリシリ
コン層４２１に選択的に窒素イオンを追加注入し、周辺
回路部のＮチャネル型ＭＯＳトランジスタＴ４２に合わ
せた濃度の窒素導入領域Ｎ２を形成する。このとき、窒
素導入領域Ｎ２はメモリセルアレイ部上のドープトポリ
シリコン層４２１にも形成される。なお、窒素導入領域
Ｎ２の形成は、窒素イオンを、例えば、１０ｋｅＶのエ
ネルギーで、２×１０15／ｃｍ2のドーズ量を注入する
ことで行う。
【０２１８】次に、レジストマスクＲ２０４を除去した
後、図１４に示す工程において、センスアンプ部および
周辺回路部の上部にレジストマスクＲ２０５を形成し、
メモリセルアレイ部のドープトポリシリコン層４２１に
選択的に窒素イオンを追加注入し、メモリセルアレイ部
のＮチャネル型ＭＯＳトランジスタＴ４３に合わせた濃
度の窒素導入領域Ｎ３を形成する。なお、窒素導入領域
Ｎ３の形成は、窒素イオンを、例えば、１０ｋｅＶのエ
ネルギーで、７×１０15／ｃｍ2のドーズ量を注入する
ことで行う。
【０２１９】次に、図１５に示す工程において、ドープ
トポリシリコン層４２１の上部にレジストマスクＲ２０
６を形成し、パターンニングによりゲート電極４Ａ〜４
Ｃおよびゲート酸化膜３を形成する。
【０２２０】次に、センスアンプ部、周辺回路部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１０７を形
成した後、ゲート酸化膜３およびゲート電極４Ａ〜４Ｃ
の側面に、約１０００オングストロームの厚さのサイド
ウォール酸化膜５を形成する。そして、サイドウォール
酸化膜５をマスクとして、イオン注入によりソース・ド
レイン層１０６を形成することで、図５に示すＤＲＡＭ
１００の構成が得られる。
【０２２１】ここで、ＬＤＤ層１０７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１０６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で６０分間アニールするこ
とで形成する。
【０２２２】なお、図１５においては、窒素導入領域Ｎ
１〜Ｎ３がゲート酸化膜３に接触するようになっている
が、これは注入した窒素がソース・ドレイン層などの形
成に際しての熱処理により拡散し、結晶欠陥が多く存在
するゲート酸化膜３との接合界面近傍に集まった結果で
ある。
【０２２３】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＤＲ
ＡＭが形成されるが、それらの工程の説明および図示は
省略する。
【０２２４】＜１−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態１のＤＲＡＭ１００は、
特性の異なる複数種類のトランジスタ（例えば、要求ス
ペックの異なる）に対して、ゲート電極中の窒素濃度を
それぞれ変えることでゲート酸化膜の実効的な厚みを変
えてしきい値を設定する構成となっている。従って、チ
ャネルドープ層の不純物濃度をトランジスタの特性に合
わせて変える必要がなく、拡散層からの漏れ電流（拡散
層リーク）を最小限に抑制できる濃度に固定することが
できる。
【０２２５】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、しきい値はゲ
ート電極の窒素濃度により設定することで、しきい値と
拡散層リークとのトレードオフ関係を打開（ブレークス
ルー）することができ、回路設計の制約を解消すること
ができる。
【０２２６】また、ゲート電極の窒素濃度をそれぞれ変
えることは、半導体基板内に形成されたチャネルドープ
層の不純物濃度を変える場合に比べて、他の構成に及ぼ
す影響が少なくて済む。すなわち、半導体基板内にイオ
ンを注入する場合、特に高ドーズの注入を行う場合に
は、半導体基板の結晶性を劣化させる要因となる。しか
し、本発明では最外層に位置するゲート電極に窒素イオ
ンを注入するので、上記のような問題は発生しない。窒
素イオンがゲート酸化膜に到達しないように注入飛程を
設定すれば良い。
【０２２７】なお、以上の説明においては、チャネルド
ープ層１０３Ａ〜１０３Ｃの不純物濃度は同一とした
が、必ずしも同一である必要はない。例えば、ゲート電
極の窒素濃度をそれぞれ変えるだけでは、しきい値を十
分に調整できない場合には、チャネルドープ層１０３Ａ
〜１０３Ｃの不純物濃度を変更することで、しきい値を
調整しても良い。この場合、補助的に利用するだけなの
で不純物濃度増加は少なく、拡散層リークが大幅に増え
ることも、イオン注入により半導体基板の結晶性が劣化
することもない。
【０２２８】また、ゲート電極とゲート酸化膜との接合
界面近傍には結晶欠陥が多く存在するが、ゲート電極に
窒素を導入することで、結晶欠陥の原因の１つであるダ
ングリングボンドに窒素原子が結合して結晶欠陥を回復
させるので、ゲート酸化膜の信頼性を向上させることが
できる。
【０２２９】また、ゲート電極４Ａ〜４Ｃ内の、ゲート
酸化膜３との接合界面近傍に窒素導入領域Ｎ１〜Ｎ３が
形成されているので、ゲート電極中に注入された不純物
の突き抜け現象を抑制することができる。すなわち、注
入された不純物は濃度プロファイルを有するため後の熱
処理等により拡散する。このとき、拡散し過ぎるとゲー
ト酸化膜を突き抜けて、シリコン基板にまで達する場合
がある。これを突き抜け現象と呼称する。突き抜け現象
が発生すると、チャネル領域の不純物濃度が変化し、し
きい値など基本的な電気特性が変わることになるが、窒
素導入領域Ｎ１〜Ｎ３の存在によりこれを防止ことがで
きる。
【０２３０】＜１−４．変形例＞図９〜図１５を用いて
説明した実施の形態１のＤＲＡＭ１００の製造方法にお
いては、イオン注入によりポリシリコン層４２中に不純
物イオンを注入することでドープトポリシリコン層４２
１を形成する例について説明した（図１１）。
【０２３１】しかし、ドープトポリシリコン層は、ＣＶ
Ｄ法でポリシリコン層を形成する際に、ポリシリコンの
積層材料ガスと、不純物、例えばリンを含んだガスとを
併せて用いることで、ポリシリコン層の形成と同時に不
純物を導入するＩｎｓｉｔｕドープで形成しても良い。
なお、この方法は、後に説明する実施の形態２〜４にお
いて、ゲート電極の主材となるポリシリコン層の形成の
際に適用しても良い。
【０２３２】このようにして形成されたドープトポリシ
リコン層は、その内部の不純物濃度が均一になり、熱処
理等により不純物が拡散することが抑制されることにな
る。
【０２３３】また、図９〜図１５を用いて説明した実施
の形態１のＤＲＡＭ１００の製造方法においては、要求
されるしきい値の最も低い、すなわち、空乏層の形成領
域が最も小さいセンスアンプ部のＮチャネル型ＭＯＳト
ランジスタＴ４１のゲート電極４Ａ内にも窒素導入領域
Ｎ１を形成する例について説明した（図１２）。
【０２３４】しかし、ゲート電極４Ａ内には窒素導入領
域Ｎ１を形成せず、チャネルドープ層の不純物濃度を調
整することで、しきい値を調整するようにしても良い。
【０２３５】このような構成により、窒素注入工程を少
なくとも１回分削減することができ、製造工程を簡略化
することができる。
【０２３６】なお、以上説明した本発明に係る実施の形
態１では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０２３７】＜実施の形態２＞ ＜２−１．装置構成＞図１６に本発明に係る実施の形態
２として、複数種類のトランジスタを作り込んだフラッ
シュメモリ２００の部分構成を示す。一般的に、ＤＲＡ
Ｍに比べてフラッシュメモリの異なる点は、例えば１０
Ｖといった高い電圧を書込動作や消去動作で用いること
である。このため、フラッシュメモリは、データを蓄積
するメモリセルアレイ部だけでなく、ＸデコーダーやＹ
デコーダーなど昇圧後に使われる高耐圧部、周辺回路部
（例えば、アドレスバッファ、ロウ／カラムクロック
部、Ｉ／Ｏパス部、データレジスタ部センスアンプ部、
動作制御部）なども備えている。いずれの部位もトラン
ジスタにより構成されているが、使用電圧の差異によ
り、複数種類の特性の異なるトランジスタが必要とな
る。
【０２３８】図１６においては、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ５１〜Ｔ５３の断面をそれぞれ示して
いる。
【０２３９】図１６において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ５１〜Ｔ５３は同一の半導体基板２１（Ｐ
型）上に形成されたＰ型のウエル層１２１内に形成され
ている。ウエル層１２１は、ウエル層１２１内に形成さ
れたチャネルカット層１２２と、ＬＯＣＯＳ層２２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ５
１〜Ｔ５３は、それぞれ素子間分離された領域に形成さ
れている。
【０２４０】高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ５１は、ウエル層１２１内に独立して平行に形成さ
れた１対のソース・ドレイン層１２６と、当該ソース・
ドレイン層１２６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１２７とを備えている。
【０２４１】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５Ａが形成され、当該ゲート酸化膜２５Ａの上
部にはゲート電極２９Ａが形成されている。また、ゲー
ト酸化膜２５Ａおよびゲート電極２９Ａの側面にはサイ
ドウォール酸化膜３０が形成されている。また、ゲート
電極２９Ａの下層のウエル層１２１内には、チャネルド
ープ層１２３が形成されている。
【０２４２】なお、ゲート電極２９Ａ内には、ゲート酸
化膜２５Ａとの接合界面近傍に窒素導入領域Ｎ１１が形
成されている。
【０２４３】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ５２は、ウエル層１２１内に独立して平行に形成
された１対のソース・ドレイン層１２６と、当該ソース
・ドレイン層１２６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１２７とを備えている。
【０２４４】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５Ａが形成され、当該ゲート酸化膜２５Ａの上
部にはゲート電極２９Ｂが形成されている。また、ゲー
ト酸化膜２５Ａおよびゲート電極２９Ｂの側面にはサイ
ドウォール酸化膜３０が形成されている。また、ゲート
電極２９Ｂの下層のウエル層１２１内には、チャネルド
ープ層１２４が形成されている。
【０２４５】なお、ゲート電極２９Ｂ内には、ゲート酸
化膜２５Ａとの接合界面近傍に窒素導入領域Ｎ１２が形
成されている。
【０２４６】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ５３は、ウエル層１２１内に独立して平
行に形成された一対のソース・ドレイン層１２６を備
え、ソース・ドレイン層１２６の端縁部上部にはトンネ
ル酸化膜２３が形成され、当該トンネル酸化膜２３の上
部にはフローティングゲート電極２７、層間絶縁膜（Ｏ
ＮＯ膜）２４、コントロールゲート電極２９Ｃが順次形
成されている。なお、コントロールゲート電極２９Ｃ
は、ゲート電極と同じ構成であるので、以後、ゲート電
極として扱う。
【０２４７】また、トンネル酸化膜２３、フローティン
グゲート電極２７、層間絶縁膜２４、コントロールゲー
ト電極２９Ｃの側面にはサイドウォール酸化膜３０が形
成されている。
【０２４８】なお、コントロールゲート電極２９Ｃ内に
は、層間絶縁膜２４との接合界面近傍に窒素導入領域Ｎ
１２が形成されている。
【０２４９】また、フローティングゲート電極２７の下
層のウエル層１２１内には、チャネルドープ層１２５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１２６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０２５０】表６にＮチャネル型ＭＯＳトランジスタＴ
５１〜Ｔ５３の構成諸元を示す。
【０２５１】
【表６】
【０２５２】表６に示すように、フラッシュメモリ２０
０において特徴的なのは、高耐圧部のＮチャネル型ＭＯ
ＳトランジスタＴ５１のゲート電極２９Ａの窒素ドーズ
量が最も高く、周辺回路部のＮチャネル型ＭＯＳトラン
ジスタＴ５２のゲート電極２９Ｂおよび、メモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ５３のコン
トロールゲート電極２９Ｃの窒素ドーズ量は同じになっ
ている点である。
【０２５３】図１６で示した高耐圧部、周辺回路部、お
よびメモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタＴ５１〜Ｔ５３における、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線による断面部分の窒素プロファイ
ルおよび不純物プロファイルを図１７および図１８に示
す。
【０２５４】図１７および図１８において、横軸にはそ
れぞれ断面方向の位置（深さ）を、縦軸に窒素濃度およ
び不純物濃度を示す。なお、メモリセルアレイ部のＮチ
ャネル型ＭＯＳトランジスタＴ５３の構成順序を図面上
部に、他のＭＯＳトランジスタの構成順序を図面横軸に
示す。
【０２５５】図１７および図１８の上部において、図に
向かって左側から順に、コントロールゲート電極（ポリ
シリコン層）、層間絶縁膜（ＯＮＯ膜）、フローティン
グゲート電極（ポリシリコン層）、トンネル酸化膜（Ｓ
ｉＯ2層）、ウエル層（バルクシリコン層）となってい
る。
【０２５６】また、図１７および図１８の横軸におい
て、図に向かって左側から順に、ゲート電極（ポリシリ
コン層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バ
ルクシリコン層）となっている。
【０２５７】図１７において、Ａ−Ａ’線で示すよう
に、高耐圧部においてゲート電極中の窒素濃度が最も高
く、Ｂ−Ｂ’線で示す周辺回路部のゲート電極中の窒素
濃度および、Ｃ−Ｃ’線で示すメモリセルアレイ部のコ
ントロールゲート電極中の窒素濃度は同じ濃度となって
いる。
【０２５８】なお、窒素はゲート酸化膜および層間絶縁
膜中にも存在しており、その濃度の高低関係は維持され
ている。そして、ウエル層中においてはゲート酸化膜と
の接合界面近傍以外には窒素は殆ど存在しないプロファ
イルとなっている。
【０２５９】また、図１８に示すようにゲート電極中の
不純物プロファイルは、Ａ−Ａ’線で示すように高耐圧
部のトランジスタＴ５１が最も急峻であり、Ｂ−Ｂ’
線、およびＣ−Ｃ’線で示すように、周辺回路部のトラ
ンジスタＴ５２およびメモリセルアレイ部のトランジス
タＴ５３においては緩やかなロファイルとなっている。
これは、窒素注入量の多いゲート電極ほど不純物の拡散
および活性化が抑制されているためである。
【０２６０】このため、高耐圧部のトランジスタＴ５１
ではゲート電極において空乏層が最も広くなり、酸化膜
の実効的な厚さが最も厚くなり、高い電圧にも耐えるこ
とができる。
【０２６１】図１９に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図１９において、横軸左側から順
に高耐圧部、周辺回路部、メモリセルアレイ部のそれぞ
れのＮチャネル型ＭＯＳトランジスタを示している。な
おメモリセルアレイ部においてはトンネル酸化膜をゲー
ト酸化膜として取り扱う。図１９から明らかなように、
各ゲート酸化膜の実効的な厚みは、高耐圧部において特
に厚くなっている。
【０２６２】また、図１８に示すように、高耐圧部（Ａ
−Ａ’線）、周辺回路部（Ｂ−Ｂ’線）、メモリセルア
レイ部（Ｃ−Ｃ’線）の何れのトランジスタにおいて
も、チャネルドープ層の不純物プロファイルは同じであ
る。
【０２６３】なお、メモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ５３のフローティングゲート電極
はＣＶＤ法で形成するため、不純物プロファイルは一定
である。
【０２６４】＜２−２．製造方法＞以下に、図１６で示
した高耐圧部、周辺回路部、およびメモリセルアレイ部
のＮチャネル型ＭＯＳトランジスタＴ５１〜Ｔ５３の製
造方法について、図２０〜図３３を用いて説明する。
【０２６５】まず、図２０に示す工程において、Ｐ型の
半導体基板２１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）２２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板２１内にＰ
型のウエル領域１２１を形成する。なお、半導体基板２
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板２１内にチャネルカット層１
２２を形成する。なお、チャネルカット層１２２は、Ｌ
ＯＣＯＳ層２とで素子間分離領域を形成するような形状
に形成する。
【０２６６】次に、ウエル領域１２１内の高耐圧部、周
辺回路部、メモリセルアレイ部のそれぞれの所定位置
に、チャネルドープ層１２０を形成する。なお、チャネ
ルドープ層１２０の形成は、例えばボロンイオンを、５
０ｋｅＶのエネルギーで、５×１０12／ｃｍ2のドーズ
量を注入することで行う。
【０２６７】次に、図２１に示す工程において、半導体
基板２１の主面上にトンネル酸化膜２３となる酸化膜２
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層２７１をＣ
ＶＤ法にて形成する。なお、酸化膜２３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層２７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【０２６８】次に、図２２に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層２７１の
上部に選択的にレジストマスクＲ２２１を形成する。こ
の場合、レジストマスクＲ２２１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２２１で覆われていない部分のドープトポリシ
リコン層２７１を異方性エッチングにより除去する。こ
の状態を図２３に示す。
【０２６９】図２３は、図２２を上面側（レジストマス
クＲ２２１を形成する側）から見た平面図であり、レジ
ストマスクＲ２２１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２２１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部および周辺回
路部においてはレジストマスクが形成されていないの
で、活性層ＡＬが露出している。
【０２７０】なお、図２３においては、レジストマスク
Ｒ２２１の下部の構成を判りやすくするため、部分的に
レジストマスクＲ２２１を除いて活性層ＡＬおよびＬＯ
ＣＯＳ層ＬＬが見えるようにしているが、これは便宜的
なものである。
【０２７１】次に、レジストマスクＲ２２１を除去した
後、図２４に示す工程において、ドープトポリシリコン
層２７１上にフローティングゲートとコントロールゲー
トとを絶縁する層間絶縁膜２４となる絶縁膜２４１をＣ
ＶＤ法にて形成する。層間絶縁膜２４はＯＮＯ膜と呼称
される場合もある。絶縁膜２４１は高耐圧部および周辺
回路部上にも形成される。なお、この膜はＴＥＯＳ（te
traethyl orthosilicate）膜、窒化膜（Ｓｉ3Ｎ4）、Ｔ
ＥＯＳ膜を順に積層した構成となっており、それぞれの
膜厚は１００オングストロームである。
【０２７２】次に、図２５に示す工程において、メモリ
セルアレイ部の絶縁膜２４１上をレジストマスクＲ２２
２で覆い、その他の領域の絶縁膜２４１を全て除去す
る。この場合、その他の領域においては酸化膜２３１も
除去する。この状態を図２６に示す。
【０２７３】図２６は、図２５を上面側（レジストマス
クＲ２２２を形成する側）から見た平面図であり、レジ
ストマスクＲ２２２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部および周辺回路部にお
いてはレジストマスクＲ２２２が形成されていないの
で、活性層ＡＬが露出している。
【０２７４】次に、レジストマスクＲ２２２を除去した
後、図２７に示す工程において、半導体基板２１の主面
全面にゲート酸化膜２５Ａとなる酸化膜２５１Ａを熱酸
化法により形成する。このときメモリセルアレイ部上の
絶縁膜２４１は、窒化膜を含んでいるため酸化されるこ
とはなく、その厚さは保たれる。なお、酸化膜２５１Ａ
の厚みは８０オングストローム程度である。
【０２７５】次に、図２８に示す工程において、半導体
基板２１の主面全面に、ゲート電極材料として、（ノン
ドープ）ポリシリコン層２８０をＣＶＤ法にて形成す
る。なお、ポリシリコン層２８０の厚みは２０００オン
グストローム程度である。
【０２７６】次に、図２９に示す工程において、ポリシ
リコン層２８０に不純物イオンを注入し、ドープトポリ
シリコン層２８１を形成する。なお、ドープトポリシリ
コン層２８１の形成は、例えばリンイオンを、３０ｋｅ
Ｖのエネルギーで、５×１０15／ｃｍ2のドーズ量を注
入することで行う。
【０２７７】次に、図３０に示す工程において、ゲート
電極中の窒素濃度が低い周辺回路部およびメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ５２および
Ｔ５３に合わせて、ドープトポリシリコン層２８１に窒
素イオンを注入し、窒素導入領域Ｎ１２を形成する。こ
のとき、窒素導入領域Ｎ１２は高耐圧部上のドープトポ
リシリコン層４２１にも形成される。なお、窒素導入領
域Ｎ１２の形成は、窒素イオンを、例えば、１０ｋｅＶ
のエネルギーで、１×１０15／ｃｍ2のドーズ量を注入
することで行う。
【０２７８】次に、図３１に示す工程において、周辺回
路部およびメモリセルアレイ部の上部にレジストマスク
Ｒ２２５を形成し、高耐圧部のドープトポリシリコン層
２８１に選択的に窒素イオンを追加注入し、高耐圧部の
Ｎチャネル型ＭＯＳトランジスタＴ５１に合わせた濃度
の窒素導入領域Ｎ１１を形成する。なお、窒素導入領域
Ｎ１１の形成は、窒素イオンを、例えば、１０ｋｅＶの
エネルギーで、９×１０15／ｃｍ2のドーズ量を注入す
ることで行う。
【０２７９】次に、レジストマスクＲ２２５を除去した
後、図３２に示す工程において、ドープトポリシリコン
層２８０Ａの上部にレジストマスクＲ２２７を形成して
パターンニングを行う。この状態を図３３に示す。
【０２８０】図３３は、図３２を上面側（レジストマス
クＲ２２７を形成する側）から見た平面図であり、レジ
ストマスクＲ２２７は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【０２８１】このパターンニングにより、高耐圧部にお
いては、ゲート酸化膜２５Ａおよびゲート電極２９Ａ
を、周辺回路部においては、ゲート酸化膜２５Ａおよび
ゲート電極２９Ｂを、メモリセルアレイ部においては、
トンネル酸化膜２３、フローティングゲート電極２７、
層間絶縁膜２４、コントロールゲート電極２９Ｃを形成
する。
【０２８２】次に、高耐圧部、周辺回路部にイオン注入
によりＬＤＤ層１２７を形成した後、ゲート酸化膜２５
Ａおよびゲート電極２９Ａの側面、ゲート酸化膜２５Ａ
およびゲート電極２９Ｂの側面、トンネル酸化膜２３、
フローティングゲート電極２７、層間絶縁膜２４、コン
トロールゲート電極２９Ｃの側面に、約１０００オング
ストロームの厚さのサイドウォール酸化膜３０を形成す
る。そして、サイドウォール酸化膜３０をマスクとし
て、イオン注入によりソース・ドレイン層１２６を形成
することで、図１６に示すフラッシュメモリの構成が得
られる。
【０２８３】ここで、ＬＤＤ層１２７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１２６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で６０分間アニールすることで形成す
る。
【０２８４】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりフラ
ッシュメモリが形成されるが、それらの工程の説明およ
び図示は省略する。
【０２８５】＜２−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態２のフラッシュメモリ２
００は、特性の異なる複数種類のトランジスタ（例え
ば、要求スペックの異なる）に対して、ゲート電極の窒
素濃度をそれぞれ変えることでゲート酸化膜の実効的な
厚みを変える構成となっている。従って、耐電圧の異な
るトランジスタのゲート酸化膜の厚さを、それぞれ異な
った厚さに形成する必要がなくなる。
【０２８６】また、ゲート酸化膜の実効的な厚みを変え
ることで、しきい値を設定することができるので、チャ
ネルドープ層の不純物濃度をトランジスタの特性に合わ
せて変える必要がなく、拡散層からの漏れ電流（拡散層
リーク）を最小限に抑制できる濃度に固定することがで
きる。
【０２８７】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、耐電圧特性や
しきい値はゲート電極の不純物濃度により調整すること
で、耐電圧についての要求を満足するとともに、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０２８８】また、厚さの異なるゲート酸化膜を形成す
る場合でも、ゲート酸化膜の実効的な厚みを変えること
で、ゲート酸化膜の種類を削減することができる。従っ
て、ゲート酸化膜の製造工程を簡略化できるとともに、
信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得
ることができる。
【０２８９】すなわち、図１６に示す構成においては、
高耐圧部および周辺回路部のトランジスタにおけるゲー
ト酸化膜の厚みは同じであるので、ゲート酸化膜の種類
は２種類となる。そして、酸化膜を形成する工程は、酸
化膜２３１を形成する工程（図２１）と、酸化膜２５１
Ａを形成する工程（図２７）だけであり、いずれの工程
も１回の熱酸化工程で形成しているので、図８４〜図９
６を用いて説明した従来の製造方法のように、１つの酸
化膜の形成を複数回に分けて行う必要はなく、不純物混
入や膜厚の制御性の低下を心配する必要はない。
【０２９０】また、ゲート電極とゲート酸化膜との接合
界面近傍には結晶欠陥が多く存在するが、ゲート電極に
窒素を導入することで、結晶欠陥の原因の１つであるダ
ングリングボンドに窒素原子が結合して結晶欠陥を回復
させるので、ゲート酸化膜の信頼性を向上させることが
できる。
【０２９１】また、ゲート電極２９Ａおよび２９Ｂ内
の、ゲート酸化膜２５Ａとの接合界面近傍に窒素導入領
域Ｎ１１およびＮ１２が形成され、コントロールゲート
電極２９Ｃ内の、層間絶縁膜２４との接合界面近傍に窒
素導入領域Ｎ１２が形成されているので、ゲート電極中
に注入された不純物の突き抜け現象を抑制することがで
きる。
【０２９２】なお、以上説明した本発明に係る実施の形
態２では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０２９３】＜実施の形態３＞ ＜３−１．装置構成＞図３４に本発明に係る実施の形態
３として、ロジック回路を有したＤＲＡＭ（以後、ＬＯ
ＧＩＣ ｉｎ ＤＲＡＭと呼称）３００の部分構成を示
す。
【０２９４】ＬＯＧＩＣ ｉｎ ＤＲＡＭは、ロジック
回路を同一チップ内に作りこむことにより、独立した別
チップとして作られたＤＲＡＭとロジック回路とを組み
合わせて使用するより、高性能かつ低コストを実現でき
る装置である。
【０２９５】一般的に、ＬＯＧＩＣ ｉｎ ＤＲＡＭは
ロジック部とＤＲＡＭ部とに大別される。ここで、ロジ
ック部では、高速であること、すなわち、高駆動能力と
低容量であることが求められている。また、ＤＲＡＭ部
には先に実施の形態１で説明したように、低リーク電流
が求められるメモリセルアレイ部や、低電圧での動作が
要求されるセンスアンプ部などが含まれている。つま
り、１チップのＬＯＧＩＣ ｉｎ ＤＲＡＭにおいて
は、特性の異なる数種類のトランジスタが必要となる。
【０２９６】図３４においては、ロジック部、センスア
ンプ部、メモリセルアレイ部に用いられるＮチャネル型
ＭＯＳトランジスタＴ６１〜Ｔ６３の断面をそれぞれ示
している。
【０２９７】図３４において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ６１〜Ｔ６３は同一の半導体基板５１（Ｐ
型）上に形成されたＰ型のウエル層１５１内に形成され
ている。ウエル層１５１はウエル層１５１内に形成され
たチャネルカット層１５２と、ＬＯＣＯＳ層５２とで素
子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ６１
〜Ｔ６３は、それぞれ素子間分離された領域に形成され
ている。
【０２９８】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ６１は、ウエル層１５１内に独立して平行に形成
された１対のソース・ドレイン層１５６と、当該ソース
・ドレイン層１５６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１５７とを備えている。
【０２９９】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３形成され、当該ゲート酸化膜５３の上部には
ゲート電極５５Ａが形成されている。また、ゲート酸化
膜５３およびゲート電極５５Ａの側面にはサイドウォー
ル酸化膜５６が形成されている。また、ゲート電極５５
Ａの下層のウエル層１５１内には、チャネルドープ層１
５５Ａが形成されている。
【０３００】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ６２は、ウエル層１５１内に独立して平行に
形成された１対のソース・ドレイン層１５６と、当該ソ
ース・ドレイン層１５６の向かい合う端縁部に接して形
成された１対のＬＤＤ層１５７とを備えている。
【０３０１】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３が形成され、当該ゲート酸化膜５３の上部に
はゲート電極５５Ａが形成されている。また、ゲート酸
化膜５３およびゲート電極５５Ａの側面にはサイドウォ
ール酸化膜５６が形成されている。また、ゲート電極５
５Ａの下層のウエル層１５１内には、チャネルドープ層
１５４が形成されている。
【０３０２】なお、ゲート電極５５Ａ内には、ゲート酸
化膜５３との接合界面近傍に窒素導入領域Ｎ２１が形成
されている。
【０３０３】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ６３は、ウエル層１５１内に独立して平
行に形成された一対のソース・ドレイン層１５６と、当
該ソース・ドレイン層１５６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１５７とを備えている。
【０３０４】そして、ソース・ドレイン層１５６および
ＬＤＤ層１５７の上部にはゲート酸化膜５３が形成さ
れ、当該ゲート酸化膜５３の上部にはゲート電極５５Ｂ
が形成されている。また、ゲート酸化膜５３およびゲー
ト電極５５Ｂの側面にはサイドウォール酸化膜５６が形
成されている。
【０３０５】なお、ゲート電極５５Ｂ内には、ゲート酸
化膜５３との接合界面近傍に窒素導入領域Ｎ２２が形成
されている。
【０３０６】また、ゲート電極５５Ｂの下層のウエル層
１５１内には、チャネルドープ層１５５Ａが形成されて
いる。なお、メモリセルアレイ部はゲートアレイ構造と
なっており、隣合うゲートどうしが１のソース・ドレイ
ン層１５６を共有する構造となっており、その構造が連
続して配設された構成となっている。
【０３０７】なお、表７にＮチャネル型ＭＯＳトランジ
スタＴ６１〜Ｔ６３の構成諸元を示す。
【０３０８】
【表７】
【０３０９】表７において、Ｎチャネル型ＭＯＳトラン
ジスタＴ６１〜Ｔ６３のそれぞれのゲート電極形成時の
不純物ドーズ量は、何れも５×１０15／ｃｍ2となって
いる。なお、注入不純物は何れもボロン（Ｂ）であり、
注入エネルギーは何れも１０ｋｅＶである。
【０３１０】そして、窒素ドーズ量は、それぞれ１×１
０15／ｃｍ2、１×１０15／ｃｍ2、５×１０15／ｃｍ2
となっており、注入エネルギーは何れも１０ｋｅＶであ
る。
【０３１１】また、図３４で示したロジック部、センス
アンプ部、およびメモリセルアレイ部のＮチャネル型Ｍ
ＯＳトランジスタＴ６１〜Ｔ６３における、Ａ−Ａ’
線、Ｂ−Ｂ’線、およびＣ−Ｃ’線による断面部分の窒
素プロファイルおよび不純物プロファイルを図３５およ
び図３６に示す。
【０３１２】図３５および図３６において、横軸にはそ
れぞれ断面方向の位置（深さ）を、縦軸に窒素濃度およ
び不純物濃度を示す。なお、横軸は図に向かって左側か
ら順に、ゲート電極（ポリシリコン層）、ゲート酸化膜
（ＳｉＯ2層）、ウエル層（バルクシリコン層）となっ
ている。
【０３１３】表７に示すように、Ｎチャネル型ＭＯＳト
ランジスタＴ６１〜Ｔ６３のゲート電極５５Ａおよび５
５Ｂにおいては、窒素ドーズ量が異なっているので、窒
素濃度も異なり、しきい値が最も高いことを期待される
メモリセルアレイ部のトランジスタにおいて、窒素導入
領域の窒素濃度が最も高くなるように構成されている。
すなわち、図３５においてＣ−Ｃ’線で示すようにメモ
リセルアレイ部のトランジスタＴ６３が最も高く、ロジ
ック部のトランジスタＴ６１（Ａ−Ａ’線）、センスア
ンプ部のトランジスタＴ４２（Ｂ−Ｂ’線）の濃度は同
じで、トランジスタＴ６３よりも低くなっている。
【０３１４】また、それぞれのゲート酸化膜中にも窒素
は存在しており、その濃度の高低関係は維持されてい
る。そして、ウエル層中においてはゲート酸化膜との接
合界面近傍以外には窒素は殆ど存在しないプロファイル
となっている。
【０３１５】また、図３６において、Ａ−Ａ’線および
Ｂ−Ｂ’線で示すように、ゲート電極における不純物濃
度はトランジスタＴ６１およびＴ６２において同一であ
り、重なり合っている。そして、Ａ−Ａ’線およびＢ−
Ｂ’線は比較的平坦であり、Ｃ−Ｃ’線で示すメモリセ
ルアレイ部のトランジスタＴ４３は急峻なプロファイル
となっている。
【０３１６】なお、Ｎチャネル型ＭＯＳトランジスタＴ
６１およびＴ６３のチャネルドープ層１５５Ａの不純物
ドーズ量は同一なので、Ａ−Ａ’線およびＣ−Ｃ’線は
重なり合っている。
【０３１７】窒素注入量の多いゲート電極ほど不純物の
拡散および活性化が抑制され、不純物濃度が低くなる。
従って、不純物濃度の最も低いメモリセルアレイ部で
は、ゲート電極において空乏層が最も広くなり、酸化膜
の実効的な厚さが最も厚くなり、しきい値が高くなる。
【０３１８】図３７に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図３７において、横軸左側から順
にロジック部、センスアンプ部、メモリセルアレイ部の
それぞれのＮチャネル型ＭＯＳトランジスタを示してい
る。図３７から明らかなように、何れのトランジスタに
おいても実際の厚みは同じであるが、実効的な厚みは、
メモリセルアレイ部において最も厚くなっている。
【０３１９】＜３−２．製造方法＞以下に、図３４で示
したロジック部、ＤＲＡＭ部のセンスアンプ部およびメ
モリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ
６１〜Ｔ６３の製造方法について、図３８〜図４４を用
いて説明する。
【０３２０】まず、図３８に示す工程において、Ｐ型の
半導体基板５１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）５２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板５１内にＰ
型のウエル領域１５１を形成する。なお、半導体基板５
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板１内にチャネルカット層１５
２を形成する。なお、チャネルカット層１５２は、ＬＯ
ＣＯＳ層５２とで素子間分離領域を形成するような形状
に形成する。
【０３２１】次に、ウエル領域１５１内の所定位置に、
センスアンプ部のトランジスタＴ６２に合わせた最も不
純物濃度の低いチャネルドープ層１５０を形成する。こ
のとき、ロジック部およびメモリセルアレイ部のトラン
ジスタＴ６１およびＴ６３の形成領域にもチャネルドー
プ層１５０が形成される。なお、チャネルドープ層１５
０の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、１×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【０３２２】次に、図３９に示す工程において、センス
アンプ部の上部にレジストマスクＲ２５１を形成し、ロ
ジック部およびメモリセルアレイ部のチャネルドープ層
１５０に選択的に不純物を追加注入し、ロジック部およ
びメモリセルアレイ部のトランジスタＴ６１およびＴ６
３に合わせた不純物濃度のチャネルドープ層１５０Ａを
形成する。なお、チャネルドープ層１５０Ａの形成は、
例えばボロンイオンを、５０ｋｅＶのエネルギーで、４
×１０12／ｃｍ2のドーズ量を注入することで行う。
【０３２３】次に、図４０に示す工程において、半導体
基板５１の主面上にゲート酸化膜５３となる酸化膜５３
１を熱酸化法により形成した後、その上にゲート電極材
料として、（ノンドープ）ポリシリコン層５５０をＣＶ
Ｄ法にて形成する。なお、酸化膜５３１の厚みは６０オ
ングストローム程度、ポリシリコン層５５０の厚みは２
０００オングストローム程度である。
【０３２４】次に、図４１に示す工程において、ポリシ
リコン層５５０に不純物イオンを注入し、ドープトポリ
シリコン層５５１を形成する。なお、ドープトポリシリ
コン層５５１の形成は、例えばリンイオンを、３０ｋｅ
Ｖのエネルギーで、５×１０15／ｃｍ2のドーズ量を注
入することで行う。
【０３２５】次に、図４２に示す工程において、ゲート
電極中の窒素濃度が低いロジック部およびセンスアンプ
部のＮチャネル型ＭＯＳトランジスタＴ６１およびＴ６
２に合わせて、ドープトポリシリコン層５５１に窒素イ
オンを注入し、窒素導入領域Ｎ２１を形成する。このと
き、窒素導入領域Ｎ２１はメモリセルアレイ部上のドー
プトポリシリコン層５５１にも形成される。なお、窒素
導入領域Ｎ２１の形成は、窒素イオンを、例えば、１０
ｋｅＶのエネルギーで、１×１０15／ｃｍ2のドーズ量
を注入することで行う。
【０３２６】次に、図４３に示す工程において、ロジッ
ク部およびセンスアンプ部の上部にレジストマスクＲ２
５２を形成し、メモリセルアレイ部のドープトポリシリ
コン層５５１に選択的に窒素イオンを追加注入し、メモ
リセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ６
３に合わせた濃度の窒素導入領域Ｎ２２を形成する。な
お、窒素導入領域Ｎ２２の形成は、窒素イオンを、例え
ば、１０ｋｅＶのエネルギーで、４×１０15／ｃｍ2の
ドーズ量を注入することで行う。
【０３２７】次に、レジストマスクＲ２５２を除去した
後、図４４に示す工程において、ドープトポリシリコン
層５５１の上部にレジストマスクＲ２５３を形成してパ
ターンニングを行う。
【０３２８】次に、ロジック部、センスアンプ部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１５７を形
成した後、ゲート酸化膜５３およびゲート電極５５Ａ、
５５Ｂの側面に、約１０００オングストロームの厚さの
サイドウォール酸化膜５６を形成する。そして、サイド
ウォール酸化膜５６をマスクとして、イオン注入により
ソース・ドレイン層１５６を形成することで、図３４に
示すＬＯＧＩＣ ｉｎＤＲＡＭ３００の構成が得られ
る。
【０３２９】ここで、ＬＤＤ層１５７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１５６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で３０分間アニールするこ
とで形成する。
【０３３０】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＤＲＡＭが形成されるが、それらの工程
の説明および図示は省略する。
【０３３１】＜３−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態３のＬＯＧＩＣ ｉｎ
ＤＲＡＭ３００は、特性の異なる複数種類のトランジス
タ（例えば、要求スペックの異なる）に対して、ゲート
電極中の窒素濃度を変えることでゲート酸化膜の実効的
な厚みを変えてしきい値を設定する構成となっている。
【０３３２】すなわち、図３５に示すように、ゲート電
極中の窒素濃度が最も高いメモリセルアレイ部では、不
純物の拡散および活性化が抑制されゲート電極内に広い
範囲で空乏層が形成され、酸化膜厚が実効的に厚くなっ
て、しきい値が高くできる。
【０３３３】また、図３６に示すように、センスアンプ
部においては、チャネルドープ層の不純物濃度を他より
も低くすることで、拡散層からの漏れ電流（拡散層リー
ク）を最小限に抑制することができる。
【０３３４】このように、チャネルドープ層の不純物濃
度は拡散層リークを最小にするように設定し、しきい値
はゲート電極の窒素濃度により設定することで、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０３３５】また、ゲート電極とゲート酸化膜との接合
界面近傍には結晶欠陥が多く存在するが、ゲート電極に
窒素を導入することで、結晶欠陥の原因の１つであるダ
ングリングボンドに窒素原子が結合して結晶欠陥を回復
させるので、ゲート酸化膜の信頼性を向上させることが
できる。
【０３３６】また、ゲート電極５５Ａおよび５５Ｂ内
の、ゲート酸化膜５３との接合界面近傍に窒素導入領域
Ｎ２１およびＮ２２が形成されているので、ゲート電極
中に注入された不純物の突き抜け現象を抑制することが
できる。
【０３３７】なお、以上説明した本発明に係る実施の形
態３では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０３３８】＜実施の形態４＞ ＜４−１．装置構成＞図４５に本発明に係る実施の形態
４として、ロジック回路を有したフラッシュメモリ（以
後、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨと呼称）４００の部
分構成を示す。
【０３３９】一般に、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨ
は、ロジック部とフラッシュメモリ部とに大別され、ロ
ジック部では、高速であること、すなわち、高駆動能力
と低容量であることが求められている。
【０３４０】また、フラッシュメモリ部では、高電圧が
印加される高耐圧部やトンネル酸化膜に高い信頼性が求
められるメモリセルアレイ部などを有している。つま
り、１チップのＬＯＧＩＣ ｉｎ ＦＬＡＳＨ内で特性
の異なる数種類のトランジスタが必要となる。
【０３４１】図４５においては、ロジック部、高耐圧
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ７１〜Ｔ７３の断面をそれぞれ示して
いる。
【０３４２】図４５において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ７１〜Ｔ７３は同一の半導体基板７１（Ｐ
型）上に形成されたＰ型のウエル層１７１内に形成され
ている。ウエル層１７１は、ウエル層１７１内に形成さ
れたチャネルカット層１７２と、ＬＯＣＯＳ層７２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ７
１〜Ｔ７３は、それぞれ素子間分離された領域に形成さ
れている。
【０３４３】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ７１は、ウエル層１７１内に独立して平行に形成
された１対のソース・ドレイン層１７６と、当該ソース
・ドレイン層１７６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１７７とを備えている。
【０３４４】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９Ａが形成されている。また、ゲート酸
化膜７６およびゲート電極７９Ａの側面にはサイドウォ
ール酸化膜８０が形成されている。また、ゲート電極７
９Ａの下層のウエル層１７１内には、チャネルドープ層
１７３が形成されている。
【０３４５】なお、ゲート電極７９Ａ内には、ゲート酸
化膜５３との接合界面近傍に窒素導入領域Ｎ３１が形成
されている。
【０３４６】フラッシュメモリ部における高耐圧部のＮ
チャネル型ＭＯＳトランジスタＴ７２は、ウエル層１７
１内に独立して平行に形成された１対のソース・ドレイ
ン層１７６と、当該ソース・ドレイン層１７６の向かい
合う端縁部に接して形成された１対のＬＤＤ層１７７と
を備えている。
【０３４７】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９Ｂが形成されている。また、ゲート酸
化膜７６およびゲート電極７９Ｂの側面にはサイドウォ
ール酸化膜８０が形成されている。また、ゲート電極７
９Ｂの下層のウエル層１７１内には、チャネルドープ層
１７３が形成されている。
【０３４８】なお、ゲート電極７９Ｂ内には、ゲート酸
化膜５３との接合界面近傍に窒素導入領域Ｎ３２が形成
されている。
【０３４９】フラッシュメモリ部におけるメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ７３は、ウ
エル層１７１内に独立して平行に形成された一対のソー
ス・ドレイン層１７６を備え、ソース・ドレイン層１７
６の端縁部上部にはトンネル酸化膜７３が形成され、当
該トンネル酸化膜７３の上部にはフローティングゲート
電極７７、層間絶縁膜７４、コントロールゲート電極７
９Ｃが順次形成されている。なお、コントロールゲート
電極７９Ｃは、ゲート電極と同じ構成であるので、以
後、ゲート電極として扱う。
【０３５０】また、コントロールゲート電極７９Ｃ内に
は、層間絶縁膜７４との接合界面近傍に窒素導入領域Ｎ
３１が形成されている。
【０３５１】また、トンネル酸化膜７３、フローティン
グゲート電極７７、層間絶縁膜７４、コントロールゲー
ト電極７９Ｃの側面にはサイドウォール酸化膜８０が形
成されている。
【０３５２】また、フローティングゲート電極７７の下
層のウエル層１７１内には、チャネルドープ層１７３が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１７６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０３５３】表８にＮチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３の構成諸元を示す。
【０３５４】
【表８】
【０３５５】表８において、Ｎチャネル型ＭＯＳトラン
ジスタＴ７１〜Ｔ７３のそれぞれのゲート酸化膜の厚み
は、５０オングストローム、５０オングストローム、１
００オングストロームとなっている。
【０３５６】また、Ｎチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３のチャネルドープ層形成時の不純物ドーズ
量は、何れも５×１０12／ｃｍ2となっている。なお、
注入不純物は何れもボロン（Ｂ）であり、注入エネルギ
ーは何れも５０ｋｅＶである。
【０３５７】また、Ｎチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３のゲート電極形成時の不純物ドーズ量は、
何れも５×１０15／ｃｍ2となっている。なお、注入不
純物は何れもリン（Ｐ）であり、注入エネルギーは３０
ｋｅＶである。
【０３５８】そして、窒素ドーズ量は、それぞれ１×１
０15／ｃｍ2、１×１０16／ｃｍ2、１×１０15／ｃｍ2
となっており、注入エネルギーは何れも１０ｋｅＶであ
る。
【０３５９】また、図４５で示したロジック部、高耐圧
部、およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ７１〜Ｔ７３における、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線による断面部分の窒素プロフ
ァイルおよび不純物プロファイルを図４６および図４７
に示す。
【０３６０】図４６および図４７において、横軸にはそ
れぞれ断面方向の位置（深さ）を、縦軸に窒素濃度およ
び不純物濃度を示す。なお、メモリセルアレイ部のＮチ
ャネル型ＭＯＳトランジスタＴ７３の構成順序を図面上
部に、他のＭＯＳトランジスタの構成順序を図面横軸に
示す。図面上部において、図に向かって左側から順に、
コントロールゲート電極（ポリシリコン層）、層間絶縁
膜（ＯＮＯ膜）、フローティングゲート電極（ポリシリ
コン層）、トンネル酸化膜（ＳｉＯ2層）、ウエル層
（バルクシリコン層）となっている。
【０３６１】また、図面横軸において、図に向かって左
側から順に、ゲート電極（ポリシリコン層）、ゲート酸
化膜（ＳｉＯ2層）、ウエル層（バルクシリコン層）と
なっている。
【０３６２】表８に示すように、しきい値が最も高いこ
とを期待される高耐圧部のＮチャネル型ＭＯＳトランジ
スタＴ７２のゲート電極７９Ｂの窒素ドーズ量が最も高
く、ロジック部のＮチャネル型ＭＯＳトランジスタＴ７
１のゲート電極２９Ａおよび、メモリセルアレイ部のＮ
チャネル型ＭＯＳトランジスタＴ７３のコントロールゲ
ート電極７９Ｃの窒素ドーズ量は同じになっている。
【０３６３】その結果、図４６においてＢ−Ｂ’線で示
すように高耐圧部のトランジスタＴ６２の窒素濃度が最
も高く、ロジック部のトランジスタＴ７１（Ａ−Ａ’
線）、メモリセルアレイ部のトランジスタＴ７３（Ｃ−
Ｃ’線）の濃度は同じで、トランジスタＴ７１よりも低
くなっている。
【０３６４】なお、窒素はゲート酸化膜および層間絶縁
膜中にも存在しており、その濃度の高低関係は維持され
ている。そして、ウエル層中においてはゲート酸化膜と
の接合界面近傍以外には窒素は殆ど存在しないプロファ
イルとなっている。
【０３６５】また、図４７に示すようにゲート電極中の
不純物プロファイルは、Ｂ−Ｂ’線で示すように高耐圧
部のトランジスタＴ７２が最も急峻であり、Ａ−Ａ’
線、およびＣ−Ｃ’線で示すように、ロジック部のトラ
ンジスタＴ５１およびメモリセルアレイ部のトランジス
タＴ７３においては緩やかなプロファイルとなってい
る。これは、窒素注入量の多いゲート電極ほど不純物の
拡散および活性化が抑制されているためである。
【０３６６】このため、高耐圧部のトランジスタＴ７２
ではゲート電極において空乏層が最も広くなり、酸化膜
の実効的な厚さが最も厚くなり、高い電圧にも耐えるこ
とができる。
【０３６７】図４８に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図４８において、横軸左側から順
にロジック部、高耐圧部、メモリセルアレイ部のそれぞ
れのＮチャネル型ＭＯＳトランジスタを示している。な
おメモリセルアレイ部においてはトンネル酸化膜をゲー
ト酸化膜として取り扱う。図４８から明らかなように、
各ゲート酸化膜の実効的な厚みは、高耐圧部において特
に厚くなっている。
【０３６８】また、図４７に示すように、ロジック部
（Ａ−Ａ’線）、高耐圧部（Ｂ−Ｂ’線）、メモリセル
アレイ部（Ｃ−Ｃ’線）の何れのトランジスタにおいて
も、チャネルドープ層の不純物プロファイルは同じであ
る。
【０３６９】なお、メモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ７３のフローティングゲート電極
はＣＶＤ法で形成するため、不純物プロファイルは一定
である。
【０３７０】＜４−２．製造方法＞以下に、図４５で示
したロジック部、フラッシュメモリ部の高耐圧部および
メモリセルアレイ部のＮチャネル型ＭＯＳトランジスタ
Ｔ７１〜Ｔ７３の製造方法について、図４９〜図６２を
用いて説明する。
【０３７１】まず、図４９に示す工程において、Ｐ型の
半導体基板７１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）７２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板７１内にＰ
型のウエル領域１７１を形成する。なお、半導体基板７
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板７１内にチャネルカット層１
７２を形成する。なお、チャネルカット層１７２は、Ｌ
ＯＣＯＳ層７２とで素子間分離領域を形成するような形
状に形成する。
【０３７２】次に、ウエル領域１７１内にチャネルドー
プ層１７０を形成する。なお、チャネルドープ層１７０
の形成は、例えばボロンイオンを、５０ｋｅＶのエネル
ギーで、５×１０12／ｃｍ2のドーズ量を注入すること
で行う。
【０３７３】次に、図５０に示す工程において、半導体
基板７１の主面上にトンネル酸化膜７３となる酸化膜７
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層７７１をＣ
ＶＤ法にて形成する。なお、酸化膜７３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層７７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【０３７４】次に、図５１に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層７７１の
上部に選択的にレジストマスクＲ２７１を形成する。こ
の場合、レジストマスクＲ２７１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２７１で覆われていない部分のドープトポリシ
リコン層７７１を異方性エッチングにより除去する。こ
の状態を図５２に示す。
【０３７５】図５２は、図５１を上面側（レジストマス
クＲ２７１を形成する側）から見た平面図であり、レジ
ストマスクＲ２７１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２７１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部およびロジッ
ク部においてはレジストマスクが形成されていないの
で、活性層ＡＬが露出している。
【０３７６】なお、図５２においては、レジストマスク
Ｒ２７１の下部の構成を判りやすくするため、部分的に
レジストマスクＲ２７１を除いて活性層ＡＬおよびＬＯ
ＣＯＳ層ＬＬが見えるようにしているが、これは便宜的
なものである。
【０３７７】次に、レジストマスクＲ２７１を除去した
後、図５３に示す工程において、ドープトポリシリコン
層７７１上に、フローティングゲートとコントロールゲ
ートとを絶縁する層間絶縁膜７４となる絶縁膜７４１を
ＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ膜、窒
化膜（Ｓｉ3Ｎ4）、ＴＥＯＳ膜を順に積層した構成とな
っており、それぞれの膜厚は１００オングストロームで
ある。また、絶縁膜７４１は高耐圧部およびロジック部
上にも形成される。
【０３７８】次に、図５４に示す工程において、メモリ
セルアレイ部の絶縁膜７４１上をレジストマスクＲ２７
２で覆い、その他の領域の絶縁膜７４１を全て除去す
る。この場合、その他の領域においては酸化膜７３１も
除去する。この状態を図５５に示す。
【０３７９】図５５は、図５１を上面側（レジストマス
クＲ２７２を形成する側）から見た平面図であり、レジ
ストマスクＲ２７２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部およびロジック部にお
いてはレジストマスクＲ２７２が形成されていないの
で、活性層ＡＬが露出している。
【０３８０】次に、レジストマスクＲ２７２を除去した
後、図５６に示す工程において、半導体基板７１の主面
全面にゲート酸化膜７６となる酸化膜７６１を熱酸化法
により形成する。このときメモリセルアレイ部上の絶縁
膜７４１は、窒化膜を含んでいるため酸化されることは
なく、その厚さは保たれる。なお、酸化膜７６１の厚み
は５０オングストローム程度である。
【０３８１】次に、図５７に示す工程において、半導体
基板７１の主面全面に、ゲート電極材料として、（ノン
ドープ）ポリシリコン層７９０をＣＶＤ法にて形成す
る。なお、ポリシリコン層７９０の厚みは２０００オン
グストローム程度である。
【０３８２】次に、図５８に示す工程において、ポリシ
リコン層７９０に不純物イオンを注入し、ドープトポリ
シリコン層７９１を形成する。なお、ドープトポリシリ
コン層７９１の形成は、例えばリンイオンを、３０ｋｅ
Ｖのエネルギーで、５×１０15／ｃｍ2のドーズ量を注
入することで行う。
【０３８３】次に、図５９に示す工程において、ゲート
電極中の窒素濃度が低いロジック部およびメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ７１および
Ｔ７３に合わせて、ドープトポリシリコン層７９１に窒
素イオンを注入し、窒素導入領域Ｎ３１を形成する。こ
のとき、窒素導入領域Ｎ３１は高耐圧部上のドープトポ
リシリコン層７９１にも形成される。なお、窒素導入領
域Ｎ３１の形成は、窒素イオンを、例えば、１０ｋｅＶ
のエネルギーで、１×１０15／ｃｍ2のドーズ量を注入
することで行う。
【０３８４】次に、図６０に示す工程において、ロジッ
ク部およびメモリセルアレイ部の上部にレジストマスク
Ｒ２７５を形成し、高耐圧部のドープトポリシリコン層
７９１に選択的に窒素イオンを追加注入し、高耐圧部の
Ｎチャネル型ＭＯＳトランジスタＴ７２に合わせた濃度
の窒素導入領域Ｎ３２を形成する。なお、窒素導入領域
Ｎ３２の形成は、窒素イオンを、例えば、１０ｋｅＶの
エネルギーで、９×１０15／ｃｍ2のドーズ量を注入す
ることで行う。
【０３８５】次に、レジストマスクＲ２７５を除去した
後、図６１に示す工程において、ドープトポリシリコン
層７９１の上部にレジストマスクＲ２７６を形成してパ
ターンニングを行う。この状態を図６２に示す。
【０３８６】図６２は、図６１を上面側（レジストマス
クＲ２７６を形成する側）から見た平面図であり、レジ
ストマスクＲ２７６は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【０３８７】このパターンニングにより、ロジック部に
おいては、ゲート酸化膜７６およびゲート電極７９Ａ
を、高耐圧部においては、ゲート酸化膜７６およびゲー
ト電極７９Ｂを、メモリセルアレイ部においては、トン
ネル酸化膜７３、フローティングゲート電極７７、層間
絶縁膜７４、コントロールゲート電極７９Ｃを形成す
る。
【０３８８】次に、ロジック部および高耐圧部にイオン
注入によりＬＤＤ層１７７を形成した後、ゲート酸化膜
７６およびゲート電極７９Ａの側面、ゲート酸化膜７６
およびゲート電極７９Ｂの側面、トンネル酸化膜７３、
フローティングゲート電極７７、層間絶縁膜７４、コン
トロールゲート電極７９Ｃの側面に、約１０００オング
ストロームの厚さのサイドウォール酸化膜８０を形成す
る。そして、サイドウォール酸化膜８０をマスクとし
て、イオン注入によりソース・ドレイン層１７６を形成
することで、図４５に示すフラッシュメモリの構成が得
られる。
【０３８９】ここで、ＬＤＤ層１７７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１７６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で３０分間アニールすることで形成す
る。
【０３９０】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＦＬＡＳＨが形成されるが、それらの工
程の説明および図示は省略する。
【０３９１】＜４−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態４のＬＯＧＩＣ ｉｎ
ＦＬＡＳＨ４００は、特性の異なる複数種類のトランジ
スタ（例えば、要求スペックの異なる）に対して、ゲー
ト電極中の窒素濃度を変えることでゲート酸化膜の実効
的な厚みを変えてしきい値を設定する構成となってい
る。
【０３９２】すなわち、図４６に示すように、ゲート電
極中の窒素濃度が最も高い高耐圧部では、不純物の拡散
および活性化が抑制されゲート電極内に広い範囲で空乏
層が形成され、酸化膜厚が実効的に厚くなって、しきい
値が高くできる。
【０３９３】また、ゲート酸化膜の実効的な厚みを変え
ることで、しきい値を設定することができるので、チャ
ネルドープ層の不純物濃度をトランジスタの特性に合わ
せて変える必要がなく、拡散層からの漏れ電流（拡散層
リーク）を最小限に抑制できる濃度に固定することがで
きる。
【０３９４】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、耐電圧特性や
しきい値はゲート電極の窒素濃度により調整すること
で、耐電圧についての要求を満足するとともに、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０３９５】また、厚さの異なるゲート酸化膜を形成す
る場合でも、ゲート酸化膜の実効的な厚みを変えること
で、ゲート酸化膜の種類を削減することができる。従っ
て、ゲート酸化膜の製造工程を簡略化できるとともに、
信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得
ることができる。
【０３９６】すなわち、図４５に示す構成においては、
ロジック部および高耐圧部のトランジスタにおけるゲー
ト酸化膜の厚みは同じであるので、ゲート酸化膜の種類
は２種類となる。そして、酸化膜を形成する工程は、酸
化膜７３１を形成する工程（図５０）と、酸化膜７６１
を形成する工程（図５６）だけであり、いずれの工程も
１回の熱酸化工程で形成しているので、図１１４〜図１
２７を用いて説明した従来の製造方法のように、１つの
酸化膜の形成を複数回に分けて行う必要はなく、不純物
混入や膜厚の制御性の低下を心配する必要はない。
【０３９７】また、ゲート電極とゲート酸化膜との接合
界面近傍には結晶欠陥が多く存在するが、ゲート電極に
窒素を導入することで、結晶欠陥の原因の１つであるダ
ングリングボンドに窒素原子が結合して結晶欠陥を回復
させるので、ゲート酸化膜の信頼性を向上させることが
できる。
【０３９８】また、ゲート電極７９Ａおよび７９Ｂ内の
ゲート酸化膜７６との接合界面近傍に窒素導入領域Ｎ３
１およびＮ３２が形成され、コントロールゲート電極７
９Ｃ内の、層間絶縁膜７４との接合界面近傍に窒素導入
領域Ｎ３２が形成されているので、ゲート電極中に注入
された不純物の突き抜け現象を抑制することができる。
【０３９９】なお、以上説明した本発明に係る実施の形
態４では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、本発明を適用することで同様の作用効果を得ること
ができる。
【０４００】＜本発明のその他の適用例＞以上説明した
本発明に係る実施の形態１〜４では、ＤＲＡＭ、フラッ
シュメモリ、ＬＯＧＩＣ ｉｎ ＤＲＡＭ、ＬＯＧＩＣ
ｉｎ ＦＬＡＳＨを例として説明したが、本願発明の
技術的思想の適用はこれらの半導体装置に限られない。
すなわち、制御電極内の窒素濃度を調整することで、制
御電極内の空乏層の厚みを任意に設定し、ゲート酸化膜
の実効的な厚みを変えてしきい値を任意に設定すること
ができるので、共通した１の基板上に形成される各部分
のトランジスタにおいて、ゲート酸化膜の厚みは共通
で、ゲート酸化膜の実効的な厚みを変える必要がある場
合や、ゲート酸化膜の厚みはそれぞれ異なっても良い
が、チャネルドープ層の濃度は同じにする必要がある場
合には、本願発明を適用することで、所望の効果を得る
ことができる。
【０４０１】また、実施の形態１〜４では、それぞれ共
通した１の基板上の３つの部分において、それぞれ特性
が異なるトランジスタを使用する例を示したが、これ
は、３つの部分にそれぞれ１種類のトランジスタしか使
用しないということではない。例えば、ＬＯＧＩＣ ｉ
ｎ ＤＲＡＭを例にとれば、ロジック部で２種類あるい
はもっと多くの種類のトランジスタを使用しても良い
し、センスアンプ部でも２種類あるいはもっと多くの種
類のトランジスタを使用する構成であっても良い。ま
た、ロジック部では２種類、メモリセルアレイ部では１
種類のトランジスタを使用する構成であっても良い。
【０４０２】また、ロジック部、高耐圧部、センスアン
プ部、メモリセルアレイ部などのように装置構成を明確
に区分できないような半導体装置であっても、特性の異
なる複数の種類のトランジスタを必要とする構成におい
ては、本願発明は有効である。
【０４０３】また、使用するトランジスタの種類は３種
類である必要はない。３種類以上、あるいは、２種類の
特性の異なるトランジスタを使用する構成であっても良
い。
【０４０４】これら種々の構成においても、制御電極内
の窒素濃度を調整し、ゲート酸化膜の厚み、チャネルド
ープ層の濃度の組み合わせを適宜選択することで、所望
の効果を得ることができる。
【０４０５】また、１種類のトランジスタしか有さない
半導体装置においても、ゲート酸化膜の実効的な厚みを
変えてしきい値を任意に設定したい場合には有効であ
る。
【０４０６】＜実施の形態５＞以上説明した本発明に係
る実施の形態１〜４においては、ＤＲＡＭ、フラッシュ
メモリ、ＬＯＧＩＣ ｉｎ ＤＲＡＭ、ＬＯＧＩＣ ｉ
ｎ ＦＬＡＳＨの、センスアンプ部、周辺回路部、メモ
リセルアレイ部、高耐圧部において、それらを構成する
ＭＯＳトランジスタのゲート電極に窒素を導入した例に
ついて説明したが、ゲート電極に窒素を導入することで
発生する空乏層の利用は、上述した部位に限定されるも
のではない。
【０４０７】すなわち、本願発明は１つのチップ内に複
数種類のトランジスタを作り込む必要のある半導体装置
おいて有効である。以下、本発明に係る実施の形態５に
ついて説明する。
【０４０８】図６３に、一般的な降圧回路を示す。この
降圧回路は５Ｖ（ボルト）の信号を３．３Ｖに降圧して
出力する回路で、電源電位Ｖccと接地電位ＧＮＤとの間
に直列に接続されたＰＭＯＳトランジスタＱ１およびＮ
ＭＯＳトランジスタＱ２と、電源電位Ｖccと接地電位Ｇ
ＮＤとの間に直列に接続されたダイオードＤ１およびＤ
２と、ダイオードＤ１およびＤ２の接続点ＮＤ１に接続
された入力パッドＮＤとを備えている。なお、ダイオー
ドＤ１のカソードは電源電位Ｖccに、アノードはダイオ
ードＤ２のカソードに接続され、ダイオードＤ２のアノ
ードは接地電位ＧＮＤに接続されている。そして、接続
点ＮＤ１は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳ
トランジスタＱ２のゲート電極に共通に接続される接続
点ＮＤ２に接続され、ＰＭＯＳトランジスタＱ１および
ＮＭＯＳトランジスタＱ２の接続点ＮＤ３は、３．３Ｖ
で動作する回路系（以後、３．３Ｖ系回路と呼称）ＬＣ
に接続されている。
【０４０９】このような構成の降圧回路において、ＰＭ
ＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２
のゲート電極には、入力パッドＮＤから５Ｖの信号が与
えられることになる（以後、５Ｖ系回路ＨＣと呼称）。
一方、３．３Ｖ系回路ＬＣを構成するＭＯＳトランジス
タのゲート電極には、５Ｖ系回路ＨＣの出力である３．
３Ｖが与えられることになる。
【０４１０】このように、ゲート電極に与えられる電圧
が異なる回路系においては、それらを構成するＭＯＳト
ランジスタのゲート酸化膜の厚さは、それぞれ異なって
いる必要がある。なぜなら、５Ｖ系回路ＨＣのＭＯＳト
ランジスタのゲート酸化膜の厚さを、３．３Ｖ系回路Ｌ
ＣのＭＯＳトランジスタのゲート酸化膜と同じにする
と、絶縁能力の点で問題が発生する。逆に、３．３Ｖ系
回路ＬＣのＭＯＳトランジスタのゲート酸化膜の厚さ
を、５Ｖ系回路ＨＣのＭＯＳトランジスタのゲート酸化
膜と同じにすると、３．３Ｖ系回路ＬＣのＭＯＳトラン
ジスタの動作速度が遅くなり、動作特性の点で問題が発
生する。
【０４１１】そこで、従来はゲート酸化膜の厚さがそれ
ぞれ異なったＭＯＳトランジスタを形成していた。従っ
て、厚さが異なるゲート酸化膜を形成するための工程が
必要になり、製造工程が複雑になるという問題があっ
た。
【０４１２】しかし、本願発明によれば５Ｖ系回路ＨＣ
と３．３Ｖ系回路ＬＣとでゲート酸化膜の厚さを変える
必要はなく、製造工程を簡略化できる。
【０４１３】＜５−１．装置構成＞図６４に本発明に係
る実施の形態５として、ゲート電極に与えられる電圧が
比較的高いＭＯＳトランジスタＨ１で構成される高電圧
回路部ＨＰと、ゲート電極に与えられる電圧が比較的低
いＭＯＳトランジスタＬ１で構成される低電圧回路部Ｌ
Ｐを示す。
【０４１４】図６４において、ＭＯＳトランジスタＨ１
およびＬ１は、同一の半導体基板１００１上に形成され
たウエル層１００２内に形成されている。ウエル層１０
０２はウエル層１００２内に形成されたチャネルカット
層１００３と、ＬＯＣＯＳ層１００４とで素子間分離さ
れている。そして、チャネルカット層１００３とＬＯＣ
ＯＳ層１００４とで素子間分離された領域内には、チャ
ネルドープ層１００５が形成されている。
【０４１５】また、半導体基板１００１の主面上には酸
化膜１００６が形成され、酸化膜１００６の上部にはポ
リシリコン層１００７が形成されている。なお、ポリシ
リコン層１００７には不純物が例えばイオン注入法で導
入されている。ここで、不純物の種類としては、ＭＯＳ
トランジスタをＮチャネル型とする場合には、例えばリ
ン（Ｐ）イオンを、３０ｋｅＶで５×１０15／ｃｍ2の
ドーズ量となるように注入する。また、ＭＯＳトランジ
スタをＰチャネル型とする場合には、例えばボロン
（Ｂ）イオンを、１０ｋｅＶで５×１０15／ｃｍ2のド
ーズ量となるように注入する。なお、酸化膜１００６の
厚みは、ＭＯＳトランジスタＬ１のゲート電極に与えら
れる電圧に適した厚さとなっている。
【０４１６】そして、高電圧回路部ＨＰのポリシリコン
層１００７内には、酸化膜１００６の近傍に窒素導入領
域Ｎ４０が形成されている。
【０４１７】ここで、図６５に低電圧回路部ＬＰの部分
斜視図を示す。図６５において、Ｄ−Ｄ’線による断面
図が図６０の低電圧回路部ＬＰに対応する。なお、図６
５に示す、ポリシリコン層１００７の両側面外側のウエ
ル層１００２内には、後の工程でソース−ドレイン領域
が形成されることになる。
【０４１８】窒素導入領域Ｎ４０を形成するためには、
窒素イオンを例えば、１０ｋｅＶで１×１０16／ｃｍ2
のドーズ量となるように注入する。このとき、低電圧回
路部ＬＰのポリシリコン層１００７上にはレジストマス
クを形成し、窒素が注入されないようにしておく。
【０４１９】このように、高電圧回路部ＨＰのポリシリ
コン層１００７内に、酸化膜１００６の近傍に窒素導入
領域Ｎ４０を形成することで、酸化膜１００６の近傍に
不純物が拡散することが抑制され、酸化膜１００６の近
傍においては不純物濃度が低くなり、ＭＯＳトランジス
タＨ１の動作時において、ゲート電極内に空乏層が形成
され、酸化膜が実効的に厚くなり、しきい値が高くな
る。従って、酸化膜１００６の厚みが、ＭＯＳトランジ
スタＨ１のゲート電極に与えられる電圧に適した厚さで
はない場合でも、酸化膜１００６にかかる電界が小さく
なり、酸化膜１００６が絶縁破壊されることが防止され
て、ＭＯＳトランジスタＨ１の信頼性を向上することが
できる。
【０４２０】一方、ＭＯＳトランジスタＬ１のポリシリ
コン層１００７には、窒素イオンは注入されないので、
ＭＯＳトランジスタＬ１の動作時に、ゲート電極内に空
乏層が形成されることが防止され、酸化膜が実効的に厚
くなることはない。
【０４２１】＜５−２．特徴的作用効果＞このように、
ゲート電極に与えられる電圧が比較的高いＭＯＳトラン
ジスタＨ１で構成される高電圧回路部ＨＰと、ゲート電
極に与えられる電圧が比較的低いＭＯＳトランジスタＬ
１で構成される低電圧回路部ＬＰが存在する場合あって
も、酸化膜はＭＯＳトランジスタＬ１に適するように形
成すれば良く、酸化膜を作り分ける場合に比べて製造工
程を簡略化できる。
【０４２２】また、低電圧回路部ＬＰにおいてはＭＯＳ
トランジスタＬ１のポリシリコン層１００７内には窒素
導入領域を形成しないので装置動作時にも空乏層は形成
されず、酸化膜１００６の実際の厚さと実効的な厚さは
変わらない。そして、酸化膜１００６の厚みはＭＯＳト
ランジスタＬ１に合わせて薄く設定されているので、ゲ
ート電圧の印加によってウエル層１００２内に発生する
キャリアの個数が増え、ソース・ドレイン電流が増加し
て動作速度が高まり、動作特性が優れたＭＯＳトランジ
スタを得ることができる。
【０４２３】なお、上記の説明では、ＭＯＳトランジス
タＬ１のポリシリコン層１００７には窒素イオンを注入
しない例を示したが、ＭＯＳトランジスタＨ１のポリシ
リコン層１００７に窒素イオンを注入しない構成として
も良い。
【０４２４】すなわち、図６６に示すように、ポリシリ
コン層１００７への不純物の注入に際しては、高電圧回
路部ＨＰおよび低電圧回路部ＬＰのポリシリコン層１０
０７に比較的低いドーズ量、例えば５×１０14／ｃｍ2
のドーズ量で不純物を注入する。ここで、不純物の種類
としては、ＭＯＳトランジスタをＮチャネル型とする場
合には、例えばリン（Ｐ）イオンを３０ｋｅＶのエネル
ギーで、また、ＭＯＳトランジスタをＰチャネル型とす
る場合には、例えばボロン（Ｂ）イオンを１０ｋｅＶの
エネルギーで注入する。
【０４２５】次に、図６７に示すように、高電圧回路部
ＨＰのポリシリコン層１００７上を覆うように、レジス
トマスクＲ１０を形成し、不純物のイオン注入を行う
と、低電圧回路部ＬＰのポリシリコン層１００７には不
純物が追加注入されることになる。ここで、ドーズ量は
５×１０15／ｃｍ2程度とする。
【０４２６】続いて、窒素イオンを例えば、１０ｋｅＶ
で１×１０15／ｃｍ2のドーズ量となるように注入し
て、窒素導入領域Ｎ４０を形成する。
【０４２７】このような構成とすることで、高電圧回路
部ＨＰのポリシリコン層１００７では、不純物濃度が低
いので装置動作時に空乏層が広い範囲で形成され、酸化
膜１００６の実効的な厚さが厚くなる。一方、低電圧回
路部ＬＰのポリシリコン層１００７では、不純物濃度が
高いので、窒素導入領域Ｎ４０の存在によっても、装置
動作時に空乏層が形成されることが抑制される。なお、
低電圧回路部ＬＰのポリシリコン層１００７に窒素を導
入することで、不純物が高電圧回路部ＨＰ側に拡散する
ことが防止される。なお、高電圧回路部ＨＰのポリシリ
コン層１００７には全く不純物を導入しなくても良い。
【０４２８】＜５−３．変形例１＞以上説明した本発明
に係る実施の形態５においては、低電圧回路ＬＰおよび
高電圧回路部ＨＰのＭＯＳトランジスタＨ１上に１層の
ポリシリコン層１００７を形成し、そこに窒素イオンを
注入する例を示したが、以下に説明するようにポリシリ
コン層を２層構造としても良い。
【０４２９】図６８に、高電圧回路部ＨＰの主要部を示
す。図６８において、高電圧回路部ＨＰの酸化膜１００
６の上部にはノンドープポリシリコン層１０２０、ドー
プトポリシリコン層１０２１が順に形成されている。
【０４３０】この状態において、レジストマスクＲ１４
で覆われないドープトポリシリコン層１０２１の上部か
ら窒素イオンを注入することで、高電圧回路ＨＰのノン
ドープポリシリコン層１０２０中に窒素導入領域（図示
せず）を形成する。
【０４３１】この結果、ドープトポリシリコン層１０２
１からノンドープポリシリコン層１０２０には不純物が
拡散しないことになり、高電圧回路ＨＰのＭＯＳトラン
ジスタＨ１の動作時には、ノンドープポリシリコン層１
０２０内に空乏層が形成され、酸化膜１００６が実効的
に厚くなり、しきい値が高くなる。従って、酸化膜１０
０６の厚みが、ＭＯＳトランジスタＨ１のゲート電極に
与えられる電圧に適した厚さではない場合でも、酸化膜
１００６にかかる電界が小さくなり、酸化膜１００６が
絶縁破壊されることが防止されて、ＭＯＳトランジスタ
Ｈ１の信頼性を向上することができる。
【０４３２】なお、窒素イオンは、例えば、１０ｋｅＶ
で１×１０15／ｃｍ2のドーズ量となるように注入す
る。
【０４３３】＜５−４．変形例２＞以上説明した本発明
に係る実施の形態５においては、高電圧回路部ＨＰのＭ
ＯＳトランジスタＨ１上の活性層上のポリシリコン層１
００７の全域（ＬＯＣＯＳ層１００４上も含む）に窒素
イオンを注入する例を示したが、以下に説明するよう
に、ポリシリコン層１００７の活性層の端縁部のみに窒
素イオンを注入するようにしても良い。
【０４３４】図６９に高電圧回路部ＨＰの主要部を示
す。なお、図６９においては、チャネルカット層１００
３およびチャネルドープ層１００５は省略されている。
【０４３５】図６９において、ＬＯＣＯＳ層１００４に
挟まれた活性領域ＡＬの中央部のポリシリコン層１００
７上にレジストマスクＲ１２が形成されている。
【０４３６】そして、この状態において、レジストマス
クＲ１２で覆われないポリシリコン１００７の上部から
窒素イオンを注入することで、活性領域ＡＬの端縁部の
ポリシリコン層１００７内に窒素イオンが注入され、窒
素導入領域Ｎ４０が形成されることになる。
【０４３７】なお、窒素イオンは、例えば、１０ｋｅＶ
で１×１０15／ｃｍ2のドーズ量となるように注入す
る。
【０４３８】従って、ＭＯＳトランジスタＨ１の動作時
には、活性領域ＡＬの端縁部のポリシリコン層１００７
内においては空乏層の形成範囲が広がり、実効的な酸化
膜の厚さが厚くなり、実効的な酸化膜の厚さが厚くなっ
て、部分的にしきい値が高くなる。
【０４３９】なお、このように部分的にしきい値を高く
するのであれば、高電圧回路部ＨＰだけでなく低電圧回
路部ＬＰのＭＯＳトランジスタＬ１に適用しても良い。
【０４４０】このような構成を採ることによる利点は、
バルクシリコン基板上に形成するＭＯＳトランジスタに
おいては少ないが、ＳＯＩ（silicon on insulator）基
板上に形成するＭＯＳトランジスタにおいては、活性領
域ＡＬの端縁部の構造に起因するしきい値低下の問題を
解消できる。
【０４４１】図７０に、ＳＯＩ（silicon on insulato
r）基板上に形成したＭＯＳトランジスタを示す。ＳＯ
Ｉ基板１０１０は、シリコン基板１０１３、シリコン基
板１０１３上に形成された埋め込み絶縁膜１０１２、埋
め込み絶縁膜１０１２上に形成されたＳＯＩ層１０１１
とで構成され、ＳＯＩ層１０１１上にＭＯＳトランジス
タ等を形成するものである。そして、ＳＯＩ層１０１１
は厚みが薄く形成されている。特に、図６４のＥ−Ｅ’
線で示す部分のように、活性領域ＡＬの端縁部ではＳＯ
Ｉ層１０１１は極めて薄く、この部分におけるＭＯＳト
ランジスタのしきい値は、他の部分（Ｆ−Ｆ’線で示す
部分）に比べて低下し、ＭＯＳトランジスタ全体のしき
い値が低下するという問題があった。
【０４４２】しかし、本願発明によれば、活性領域ＡＬ
の端縁部上のポリシリコン１００７内において窒素導入
領域Ｎ５０が形成され、空乏層の形成範囲が大きくな
り、実効的な酸化膜の厚さが厚くなって、部分的にしき
い値を高くすることができるので、この問題を解消する
ことができる。
【０４４３】以上説明した本発明に係る実施の形態５お
よびその変形例においては、基本的にバルクシリコン基
板に形成される半導体装置を例として説明したが、変形
例２において図７０に示したようなＳＯＩ基板に形成さ
れる半導体装置に適用しても良いことは言うまでもな
い。
【０４４４】また、実施の形態５の変形例１〜３におい
ては、高電圧回路部ＨＰへの適用を例として説明した
が、低電圧回路部ＬＰに適用しても良いことは言うまで
もない。
【０４４５】また、本発明に係る実施の形態５において
は、降圧回路を例に採り、ゲート電極に与えられる電圧
が比較的高いＭＯＳトランジスタＨ１で構成される高電
圧回路部ＨＰと、ゲート電極に与えられる電圧が比較的
低いＭＯＳトランジスタＬ１で構成される低電圧回路部
ＬＰの存在を前提として説明したが、一般的な入出力回
路に本発明を適用しても良い。すなわち、入出力回路に
おいては、外部から静電気に起因する高電圧、例えば電
源電圧に比べて高い電圧がゲート電極に入力する場合が
ある。しかし、本発明を適用することで、ゲート酸化膜
の実効的な厚さが厚くなっているので、このような場合
でも、ゲート酸化膜が絶縁破壊することが防止され、信
頼性の高い入出力回路を得ることができる。
【０４４６】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、制御電極が、その内部に第２導電型の不純物
と窒素とを有するポリシリコン層を備え、窒素は、不純
物が、ポリシリコン層の上部側で濃度が比較的高く、下
部側で濃度が比較的低くなった濃度分布を有するよう
に、ポリシリコン層の下部側に導入されているので、不
純物の濃度が比較的低い部分に応じて装置動作時にポリ
シリコン層内に空乏層が形成され、空乏層の形成領域に
応じてゲート酸化膜の実効的な厚みが決まることにな
る。従って、特性（例えば、要求スペック）の異なる複
数の種類のトランジスタが必要な場合には、不純物の濃
度分布をそれぞれ変えることでゲート酸化膜の実効的な
厚みを変えてしきい値を設定することができる。従っ
て、従来のようにチャネルドープ層の不純物濃度をトラ
ンジスタの特性に合わせて変える必要がなく、拡散層か
らの漏れ電流（拡散層リーク）を最小限に抑制できる濃
度に固定することができる。例えば、チャネルドープ層
の不純物濃度は拡散層リークを最小にするように設定
し、しきい値は不純物濃度と窒素濃度とで設定すること
で、しきい値と拡散層リークとのトレードオフ関係を打
開（ブレークスルー）することができ、回路設計の制約
を解消することができる。また、ゲート酸化膜の実効的
な厚みを変えることができるので、耐電圧の異なるトラ
ンジスタのゲート酸化膜の厚さを、それぞれ異なった厚
さに形成する必要がなくなる。
【０４４７】本発明に係る請求項２記載の半導体装置に
よれば、少なくとも２種類のトランジスタにおいて、窒
素の濃度が異なるように構成しているので、それぞれの
ポリシリコン層内の不純物の濃度分布を異なったものに
することができる。すなわち、不純物の濃度が同じであ
れば、窒素の濃度が高い方のトランジスタでは、不純物
の濃度分布が他方のトランジスタよりも急峻になる。そ
の結果、装置動作時にポリシリコン層内に形成される空
乏層の形成領域が広くなり、ゲート酸化膜の実効的な厚
みが広くなる。従って、例えば、最も厚いゲート酸化膜
が要求されるトランジスタについて適用すれば、実際の
ゲート酸化膜の厚みを薄くすることができる。また、窒
素の濃度を変えれば、ゲート酸化膜の実効的な厚みを変
えることができるので、厚さの異なるゲート酸化膜を多
種類作る必要がなくなる。
【０４４８】本発明に係る請求項３記載の半導体装置に
よれば、第１〜第３の窒素導入領域の濃度はそれぞれ異
なり、第１〜第３のゲート酸化膜は同じ厚さを有し、第
１〜第３の種類のトランジスタのチャネルドープ層は同
じ不純物濃度を有しているので、例えば、ＤＲＡＭにお
いて、第１の種類のトランジスタをセンスアンプ回路
に、第２の種類のトランジスタを周辺回路、第３の種類
のトランジスタをメモリセルアレイに適用すれば、ゲー
ト電極の不純物濃度を同じとし、第１〜第３の窒素導入
領域の濃度をそれぞれ変えることで、ゲート酸化膜の実
効的な厚みを変えてしきい値を設定することができる。
従って、従来のようにチャネルドープ層の不純物濃度を
トランジスタの特性に合わせて変える必要がなく、拡散
層からの漏れ電流（拡散層リーク）を最小限に抑制でき
る濃度に固定することができる。従って、チャネルドー
プ層の不純物濃度は拡散層リークを最小にするように設
定し、しきい値は第１〜第３の窒素導入領域の濃度によ
り設定することで、しきい値と拡散層リークとのトレー
ドオフ関係を打開（ブレークスルー）することができ、
回路設計の制約を解消することができる。また、第１〜
第３の窒素導入領域の濃度をそれぞれ変えることは、半
導体基板内に形成されたチャネルドープ層の不純物濃度
を変える場合に比べて、他の構成に及ぼす影響が少なく
て済む。すなわち、半導体基板内にイオンを注入する場
合、特に高ドーズの注入を行う場合には、半導体基板の
結晶性を劣化させる要因となる。しかし、本発明では最
外層に位置する制御電極に手を加えるので、上記のよう
な問題は発生しない。
【０４４９】本発明に係る請求項４記載の半導体装置に
よれば、第１の窒素導入領域の濃度は、第２および第３
の窒素導入領域よりも高く、第１および第２のゲート酸
化膜は同じ第１の厚さを有し、第３のゲート酸化膜は第
１の厚さよりも厚い第２の厚さを有し、第１〜第３の種
類のトランジスタのチャネルドープ層は同じ不純物濃度
を有しているので、例えば、フラッシュメモリにおい
て、第１の種類のトランジスタを高耐圧を要求される回
路に、第２の種類のトランジスタを周辺回路に、第３の
種類のトランジスタをメモリセルアレイに適用すれば、
耐電圧の異なるトランジスタのゲート酸化膜の厚さを、
それぞれ異なった厚さに形成する必要がなくなる。ま
た、例えば、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨにおいて
は、第１の種類のトランジスタを高耐圧を要求される回
路に、第２の種類のトランジスタをロジック回路に、第
３の種類のトランジスタをメモリセルアレイに適用すれ
ば良い。また、ゲート酸化膜の実効的な厚みを変えるこ
とで、しきい値を設定することができるので、チャネル
ドープ層の不純物濃度をトランジスタの特性に合わせて
変える必要がなく、拡散層からの漏れ電流（拡散層リー
ク）を最小限に抑制できる濃度に固定することができ
る。従って、チャネルドープ層の不純物濃度は拡散層リ
ークを最小にするように設定し、耐電圧特性やしきい値
は窒素濃度により設定することで、耐電圧についての要
求を満足するとともに、しきい値と拡散層リークとのト
レードオフ関係を打開（ブレークスルー）することがで
き、回路設計の制約を解消することができる。また、厚
さの異なるゲート酸化膜を形成する場合でも、ゲート酸
化膜の実効的な厚みを変えることで、ゲート酸化膜の種
類を削減することができる。従って、ゲート酸化膜の製
造工程を簡略化できるとともに、信頼性に優れ、膜厚の
制御性が良好なゲート酸化膜を得ることができる。
【０４５０】本発明に係る請求項５記載の半導体装置に
よれば、第３の窒素導入領域の濃度は、第１および第２
の窒素導入領域よりも高く、第１〜第３のゲート酸化膜
は同じ厚さを有し、第１および第３の種類のトランジス
タのチャネルドープ層は同じ不純物濃度を有しているの
で、例えば、ＬＯＧＩＣ ｉｎ ＤＲＡＭにおいて、第
１の種類のトランジスタをロジック回路に、第２の種類
のトランジスタをセンスアンプ回路に、第３の種類のト
ランジスタをメモリセルアレイに適用すれば、窒素濃度
が最も高いメモリセルアレイでは、制御電極内に広い範
囲で空乏層が形成され、酸化膜厚が実効的に厚くなっ
て、しきい値を高くできる。このように、第１〜第３の
種類のトランジスタの前記チャネルドープ層の不純物濃
度は拡散層リークを最小にするように設定し、しきい値
は窒素濃度により設定することで、しきい値と拡散層リ
ークとのトレードオフ関係を打開（ブレークスルー）す
ることができ、回路設計の制約を解消することができ
る。
【０４５１】本発明に係る請求項６記載の半導体装置に
よれば、窒素がポリシリコン層の上部側で濃度が比較的
高く、下部側で濃度が比較的低くなった濃度分布を有す
るように活性領域の端縁部のポリシリコン層の上部に選
択的に導入されているので、不純物の濃度が比較的低い
部分に応じて装置動作時にポリシリコン層内に空乏層が
形成され、空乏層の形成領域に応じてゲート酸化膜の実
効的な厚みが決まることになる。従って、装置動作時に
は、活性領域の端縁部のポリシリコン層内において空乏
層の形成範囲が広がり、実効的な酸化膜の厚さが厚くな
り、実効的な酸化膜の厚さが厚くなって、部分的にしき
い値を高くでき、例えば、半導体基板としてＳＯＩ基板
を使用する場合、端縁部の構造に起因するしきい値低下
の問題を解消できる。
【０４５２】本発明に係る請求項７記載の半導体装置に
よれば、制御電極が、酸化膜上およびフィールド酸化膜
上に形成され、その内部に窒素が導入された第１のポリ
シリコン層と、該第１のポリシリコン層上に形成され、
その内部に、ソース・ドレイン層と同じ導電型の不純物
が導入された第２のポリシリコン層とを有しているの
で、第２のポリシリコン層から第１のポリシリコン層に
は不純物が拡散しないことになり、トランジスタ動作時
には、第１のポリシリコン層に空乏層が形成され、酸化
膜が実効的に厚くなり、しきい値が高くなる。従って、
酸化膜の厚みが、ゲート電極に与えられる電圧に適した
厚さではない場合でも、酸化膜にかかる電界が小さくな
り、酸化膜が絶縁破壊されることが防止されて、トラン
ジスタの信頼性を向上することができる。
【０４５３】本発明に係る請求項８記載の半導体装置に
よれば、請求項６または請求項７記載の半導体装置に適
した窒素濃度が得られる。
【０４５４】本発明に係る請求項９記載の半導体装置の
製造方法によれば、不純物が、ポリシリコン層の上部側
で濃度が比較的高く、下部側で濃度が比較的低くなった
濃度分布を有することになり、請求項１記載の半導体装
置を製造するのに適した製造方法を得ることができる。
【０４５５】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、請求項３記載の半導体装置を製造
するのに適した製造方法を得ることができる。
【０４５６】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、請求項４記載の半導体装置を製造
するのに適した製造方法を得ることができる。
【０４５７】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、請求項５記載の半導体装置を製造
するのに適した製造方法を得ることができる。
【０４５８】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、第１の種類のトランジスタのポリ
シリコン層は不純物濃度が低いので、装置動作時に空乏
層が広い範囲で形成され、酸化膜の実効的な厚さが厚く
なる。従って、例えば、第１および第２の種類のトラン
ジスタの制御電極に与えられる電圧がそれぞれ異なる場
合であっても、酸化膜の厚さを変える必要がなく、酸化
膜を作り分ける場合に比べて製造工程を簡略化した製造
方法を得ることができる。一方、第２の種類のトランジ
スタのポリシリコン層は不純物濃度が高いので、窒素の
存在によっても、装置動作時に空乏層が形成されること
が抑制される。なお、第２の種類のトランジスタのポリ
シリコン層に窒素を導入することで、不純物が第１の種
類のトランジスタ側に拡散することが防止される。
【０４５９】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、不純物濃度および窒素濃度の最適
な値を得ることができ、より現実的な半導体装置を製造
するのに適した製造方法を得ることができる。
【図面の簡単な説明】
【図１】 ゲート電極中の窒素の作用を説明する図であ
る。
【図２】 ゲート電極中の不純物分布および窒素分布を
説明する図である。
【図３】 ゲート電極中の窒素の作用を説明する図であ
る。
【図４】 ゲート電極中の窒素の作用を説明する図であ
る。
【図５】 本発明に係る実施の形態１の構成を示す断面
図である。
【図６】 本発明に係る実施の形態１の窒素分布を説明
する図である。
【図７】 本発明に係る実施の形態１の不純物分布を説
明する図である。
【図８】 本発明に係る実施の形態１のゲート酸化膜の
厚みを説明する図である。
【図９】 本発明に係る実施の形態１の製造工程を示す
図である。
【図１０】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１１】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１２】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１３】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１４】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１５】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１６】 本発明に係る実施の形態２の構成を示す断
面図である。
【図１７】 本発明に係る実施の形態２の窒素分布を説
明する図である。
【図１８】 本発明に係る実施の形態２の不純物分布を
説明する図である。
【図１９】 本発明に係る実施の形態２のゲート酸化膜
の厚みを説明する図である。
【図２０】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２１】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２２】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２３】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２４】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２５】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２６】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２７】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２８】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２９】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３０】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３１】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３２】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３３】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３４】 本発明に係る実施の形態３の構成を示す断
面図である。
【図３５】 本発明に係る実施の形態３の窒素分布を説
明する図である。
【図３６】 本発明に係る実施の形態３の不純物分布を
説明する図である。
【図３７】 本発明に係る実施の形態３のゲート酸化膜
の厚みを説明する図である。
【図３８】 本発明に係る実施の形態３の製造工程を示
す図である。
【図３９】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４０】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４１】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４２】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４３】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４４】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４５】 本発明に係る実施の形態４の構成を示す断
面図である。
【図４６】 本発明に係る実施の形態４の窒素分布を説
明する図である。
【図４７】 本発明に係る実施の形態４の不純物分布を
説明する図である。
【図４８】 本発明に係る実施の形態４のゲート酸化膜
の厚みを説明する図である。
【図４９】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５０】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５１】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５２】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５３】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５４】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５５】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５６】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５７】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５８】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５９】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６０】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６１】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６２】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６３】 本発明に係る実施の形態５を説明する回路
図である。
【図６４】 本発明に係る実施の形態５の構成を示す図
である。
【図６５】 本発明に係る実施の形態５を説明するＭＯ
Ｓトランジスタの斜視図である。
【図６６】 本発明に係る実施の形態５の製造工程を示
す図である。
【図６７】 本発明に係る実施の形態５の製造工程を示
す図である。
【図６８】 本発明に係る実施の形態５の変形例１を示
す図である。
【図６９】 本発明に係る実施の形態５の変形例２の製
造工程を示す図である。
【図７０】 本発明に係る実施の形態５の変形例２の適
用例を説明する図である。
【図７１】 従来のＤＲＡＭの全体構成を説明する図で
ある。
【図７２】 従来のＤＲＡＭの構成を説明する断面図で
ある。
【図７３】 従来のＤＲＡＭの不純物分布を説明する図
である。
【図７４】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７５】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７６】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７７】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７８】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７９】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図８０】 従来のフラッシュメモリの全体構成を説明
する図である。
【図８１】 従来のフラッシュメモリの構成を説明する
断面図である。
【図８２】 従来のフラッシュメモリのゲート酸化膜の
厚みを説明する図である。
【図８３】 従来のフラッシュメモリの製造工程を示す
図である。
【図８４】 従来のフラッシュメモリの製造工程を示す
図である。
【図８５】 従来のフラッシュメモリの製造工程を示す
図である。
【図８６】 従来のフラッシュメモリの製造工程を示す
図である。
【図８７】 従来のフラッシュメモリの製造工程を示す
図である。
【図８８】 従来のフラッシュメモリの製造工程を示す
図である。
【図８９】 従来のフラッシュメモリの製造工程を示す
図である。
【図９０】 従来のフラッシュメモリの製造工程を示す
図である。
【図９１】 従来のフラッシュメモリの製造工程を示す
図である。
【図９２】 従来のフラッシュメモリの製造工程を示す
図である。
【図９３】 従来のフラッシュメモリの製造工程を示す
図である。
【図９４】 従来のフラッシュメモリの製造工程を示す
図である。
【図９５】 従来のフラッシュメモリの製造工程を示す
図である。
【図９６】 従来のフラッシュメモリの製造工程を示す
図である。
【図９７】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの全体
構成を説明する図である。
【図９８】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの構成
を説明する断面図である。
【図９９】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの不純
物分布を説明する図である。
【図１００】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭのゲ
ート酸化膜の厚みを説明する図である。
【図１０１】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０２】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０３】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０４】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０５】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０６】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０７】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０８】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０９】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１１０】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
全体構成を説明する図である。
【図１１１】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
構成を説明する断面図である。
【図１１２】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
不純物分布を説明する図である。
【図１１３】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
ゲート酸化膜の厚みを説明する図である。
【図１１４】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１５】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１６】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１７】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１８】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１９】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２０】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２１】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２２】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２３】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２４】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２５】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２６】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２７】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【符号の説明】
４２，２８０，５５０，７９０，１０２０ （ノンドー
プ）ポリシリコン層、２７１，４２１，２８１，５５
１，７７１，７９１，１０２１ ドープトポリシリコン
層、ＨＰ 高電圧回路部、ＬＰ 低電圧回路部、１０１
０ ＳＯＩ基板、１０１１ ＳＯＩ層、Ｎ１〜Ｎ３，Ｎ
１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３１，Ｎ３２，Ｎ４
０，Ｎ５０ 窒素導入領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３０１Ｘ 29/78 (72)発明者 前川 繁登 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に少なくとも１のトランジス
    タを備えた半導体装置であって、 前記少なくとも１のトランジスタは、 前記半導体基板の表面内に形成された第１導電型の半導
    体層と、 前記半導体層内に選択的に形成された第１導電型のチャ
    ネルドープ層と、 前記半導体層の上部の、前記チャネルドープ層に相対す
    る位置に形成された制御電極とを備え、 前記制御電極は、その内部に第２導電型の不純物と窒素
    とを有するポリシリコン層を備え、 前記窒素は、前記不純物が、前記ポリシリコン層の上部
    側で濃度が比較的高く、下部側で濃度が比較的低くなっ
    た濃度分布を有するように、前記ポリシリコン層の下部
    側に導入されていることを特徴とする半導体装置。
  2. 【請求項２】 前記少なくとも１のトランジスタは、少
    なくとも２種類のトランジスタを有し、 前記少なくとも２種類のトランジスタは、前記窒素の濃
    度が異なるように構成される請求項１記載の半導体装
    置。
  3. 【請求項３】 前記少なくとも２種類のトランジスタ
    は、第１〜第３の種類のトランジスタを有し、 前記第１の種類のトランジスタは、 前記第１の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第１の半導
    体領域と、 前記１対の第１の半導体領域の間の前記第１の種類のト
    ランジスタの前記半導体層の上部に形成された第１のゲ
    ート酸化膜とを備え、 前記第１の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第１の半導体領域の間に形成され、 前記第１の種類のトランジスタの前記制御電極は、 前記第１のゲート酸化膜上に形成された第１のポリシリ
    コン層と、 前記第１のポリシリコン層内に形成された第１の窒素導
    入領域とを有し、 前記第２の種類のトランジスタは、 前記第２の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第２の半導
    体領域と、 前記１対の第２の半導体領域の間の前記第２の種類のト
    ランジスタの前記半導体層の上部に形成された第２のゲ
    ート酸化膜とを備え、 前記第２の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第２の半導体領域の間に形成され、 前記第２の種類のトランジスタの前記制御電極は、 前記第２のゲート酸化膜上に形成された第２のポリシリ
    コン層と、 前記第２のポリシリコン層内に形成された第２の窒素導
    入領域とを有し、 前記第３の種類のトランジスタは、 前記第３の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第３の半導
    体領域と、 前記１対の第３の半導体領域の間の前記第３の種類のト
    ランジスタの前記半導体層の上部に形成された第３のゲ
    ート酸化膜とを備え、 前記第３の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第３の半導体領域の間に形成され、 前記第３の種類のトランジスタの前記制御電極は、 前記第３のゲート酸化膜上に形成された第３のポリシリ
    コン層と、 前記第３のポリシリコン層内に形成された第３の窒素導
    入領域とを有し、 前記第１〜第３の窒素導入領域の濃度はそれぞれ異な
    り、 前記第１〜第３のゲート酸化膜は同じ厚さを有し、 前記第１〜第３の種類のトランジスタの前記チャネルド
    ープ層は同じ不純物濃度を有する請求項２記載の半導体
    装置。
  4. 【請求項４】 前記少なくとも２種類のトランジスタ
    は、第１〜第３の種類のトランジスタを有し、 前記第１の種類のトランジスタは、 前記第１の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第１の半導
    体領域と、 前記１対の第１の半導体領域の間の前記第１の種類のト
    ランジスタの前記半導体層の上部に形成された第１のゲ
    ート酸化膜とを備え、 前記第１の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第１の半導体領域の間に形成され、 前記第１の種類のトランジスタの前記制御電極は、 前記第１のゲート酸化膜上に形成された第１のポリシリ
    コン層と、 前記第１のポリシリコン層内に形成された第１の窒素導
    入領域とを有し、 前記第２の種類のトランジスタは、 前記第２の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第２の半導
    体領域と、 前記１対の第２の半導体領域の間の前記第２の種類のト
    ランジスタの前記半導体層の上部に形成された第２のゲ
    ート酸化膜とを備え、 前記第２の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第２の半導体領域の間に形成され、 前記第２の種類のトランジスタの前記制御電極は、 前記第２のゲート酸化膜上に形成された第２のポリシリ
    コン層と、 前記第２のポリシリコン層内に形成された第２の窒素導
    入領域とを有し、 前記第３の種類のトランジスタは、 前記第３の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第３の半導
    体領域と、 前記１対の第３の半導体領域の間の前記第３の種類のト
    ランジスタの前記半導体層の上部に形成された第３のゲ
    ート酸化膜と、 前記第３のゲート酸化膜上に形成されたフローティング
    ゲート電極と、 前記フローティングゲート上に形成された層間絶縁膜と
    を備え、 前記３のチャネルドープ層は、前記１対の第３の半導体
    領域の間に形成され、 前記第３の種類のトランジスタの前記制御電極は、 前記層間絶縁膜上に形成された第３のポリシリコン層
    と、 前記第３のポリシリコン層内に形成された第３の窒素導
    入領域とを有し、 前記第１の窒素導入領域の濃度は、前記第２および第３
    の窒素導入領域よりも高く、 前記第１および第２のゲート酸化膜は同じ第１の厚さを
    有し、前記第３のゲート酸化膜は前記第１の厚さよりも
    厚い第２の厚さを有し、 前記第１〜第３の種類のトランジスタの前記チャネルド
    ープ層は同じ不純物濃度を有する請求項２記載の半導体
    装置。
  5. 【請求項５】 前記少なくとも２種類のトランジスタ
    は、第１〜第３の種類のトランジスタを有し、 前記第１の種類のトランジスタは、 前記第１の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第１の半導
    体領域と、 前記１対の第１の半導体領域の間の前記第１の種類のト
    ランジスタの前記半導体層の上部に形成された第１のゲ
    ート酸化膜とを備え、 前記第１の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第１の半導体領域の間に形成され、 前記第１の種類のトランジスタの前記制御電極は、 前記第１のゲート酸化膜上に形成された第１のポリシリ
    コン層と、 前記第１のポリシリコン層内に形成された第１の窒素導
    入領域とを有し、 前記第２の種類のトランジスタは、 前記第２の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第２の半導
    体領域と、 前記１対の第２の半導体領域の間の前記第２の種類のト
    ランジスタの前記半導体層の上部に形成された第２のゲ
    ート酸化膜とを備え、 前記第２の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第２の半導体領域の間に形成され、 前記第２の種類のトランジスタの前記制御電極は、 前記第２のゲート酸化膜上に形成された第２のポリシリ
    コン層と、 前記第２のポリシリコン層内に形成された第２の窒素導
    入領域とを有し、 前記第３の種類のトランジスタは、 前記第３の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第３の半導
    体領域と、 前記１対の第３の半導体領域の間の前記第３の種類のト
    ランジスタの前記半導体層の上部に形成された第３のゲ
    ート酸化膜とを備え、 前記第３の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第３の半導体領域の間に形成され、 前記第３の種類のトランジスタの前記制御電極は、 前記第３のゲート酸化膜上に形成された第３のポリシリ
    コン層と、 前記第３のポリシリコン層内に形成された第３の窒素導
    入領域とを有し、 前記第３の窒素導入領域の濃度は、前記第１および第２
    の窒素導入領域よりも高く、 前記第１〜第３のゲート酸化膜は同じ厚さを有し、 前記第１および第３の種類のトランジスタの前記チャネ
    ルドープ層は同じ不純物濃度を有する請求項２記載の半
    導体装置。
  6. 【請求項６】 半導体基板に、少なくとも１のトランジ
    スタを備えた半導体装置であって、 前記少なくとも１のトランジスタは、 前記半導体基板の主面上に選択的に形成されたフィール
    ド酸化膜によって規定される活性領域と、 前記活性領域上に形成された酸化膜と、 前記酸化膜上および前記フィールド酸化膜上に形成さ
    れ、その内部に、ソース・ドレイン層と同じ導電型の不
    純物と窒素とが導入されたポリシリコン層を有した制御
    電極とを備え、 前記窒素は、 前記不純物が、前記ポリシリコン層の上部側で濃度が比
    較的高く、下部側で濃度が比較的低くなった濃度分布を
    有するように、前記活性領域の端縁部上の前記ポリシリ
    コン層の下部側に選択的に導入されることを特徴とする
    半導体装置。
  7. 【請求項７】 半導体基板に少なくとも１のトランジス
    タを備えた半導体装置であって、 前記少なくとも１のトランジスタは、 前記半導体基板の主面上に選択的に形成されたフィール
    ド酸化膜によって規定される活性領域と、 前記活性領域上に形成された酸化膜と、 前記酸化膜上および前記フィールド酸化膜上に形成さ
    れ、その内部に窒素が導入された第１のポリシリコン層
    と、該第１のポリシリコン層上に形成され、その内部
    に、ソース・ドレイン層と同じ導電型の不純物が導入さ
    れた第２のポリシリコン層とを有した制御電極とを備え
    た半導体装置。
  8. 【請求項８】 前記窒素は、ドーズ量が１×１０15〜１
    ×１０16／ｃｍ2となるように導入される、請求項６ま
    たは請求項７記載の半導体装置。
  9. 【請求項９】 半導体基板に少なくとも１のトランジス
    タを備えた半導体装置の製造方法であって、 (ａ)前記半導体基板の表面内の前記少なくとも１のトラ
    ンジスタが形成される位置に、第１導電型の半導体層を
    形成する工程と、 (ｂ)前記少なくとも１のトランジスタの前記半導体層内
    に、イオン注入により第１導電型チャネルドープ層を選
    択的に形成する工程と、 (ｃ)前記少なくとも１のトランジスタの前記半導体層の
    上部の、前記チャネルドープ層に相対する位置に制御電
    極を形成する工程とを備え、 前記工程(ｃ)は、 (ｃ−１)その内部に第２導電型の不純物と窒素とを有す
    るポリシリコン層を形成する工程を備え、 前記工程(ｃ−１)は、 前記窒素を、前記ポリシリコン層の下部側に導入する工
    程を備えることを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記少なくとも１のトランジスタは、
    第１〜第３の種類のトランジスタを有し、 前記工程(ｃ)は、 前記第１〜第３の種類のトランジスタの前記半導体層の
    上部に酸化膜を形成する工程と、 前記酸化膜上に第１のポリシリコン層を形成する工程
    と、 前記第１のポリシリコン層に第２導電型の不純物を導入
    して第２のポリシリコン層を形成する工程と、 前記第２のポリシリコン層の下部側にドーズ量ｎ１で窒
    素を注入して第１の窒素領域を形成する工程と、 前記第１の種類のトランジスタが形成される位置の前記
    第２のポリシリコン層上をマスクし、残る前記第２のポ
    リシリコン層内の前記第１の窒素導入領域にドーズ量ｎ
    ２で窒素を注入して第２の窒素領域を形成する工程と、 前記第１および第２の種類のトランジスタが形成される
    位置の前記第２のポリシリコン層上をマスクし、残る前
    記第２のポリシリコン層内の前記第２の窒素領域にドー
    ズ量ｎ３で窒素を注入して第３の窒素領域を形成する工
    程と、 前記第２のポリシリコン層、および前記酸化膜をパター
    ニングにより選択的に除去することで、 前記第１の種類のトランジスタの前記半導体層上に、第
    １のゲート酸化膜および前記第１の種類のトランジスタ
    の前記制御電極を、 前記第２の種類のトランジスタの前記半導体層上に、第
    ２のゲート酸化膜および前記第２の種類のトランジスタ
    の前記制御電極を、 前記第３の種類のトランジスタの前記半導体層上に、第
    ３のゲート酸化膜および前記第３の種類のトランジスタ
    の前記制御電極を形成する工程とを備える請求項９記載
    の半導体装置の製造方法。
  11. 【請求項１１】 前記少なくとも１のトランジスタは、
    第１〜第３の種類のトランジスタを有し、前記工程(ｃ)
    は、 前記第１〜第３の種類のトランジスタの前記半導体層の
    上部に第１の厚さを有する第１の酸化膜を形成する工程
    と、 前記第３の種類のトランジスタの前記半導体層上の前記
    第１の酸化膜上に第２導電型の不純物を均一に有した第
    １のポリシリコン層を選択的に形成する工程と、 前記第１のポリシリコン層上に選択的に絶縁膜を形成す
    るとともに、前記第１および第２の種類のトランジスタ
    が形成される位置の前記第１の酸化膜を除去する工程
    と、 前記第１および第２の種類のトランジスタの前記半導体
    層の上部に前記第１の厚さよりも薄い第２の厚さを有し
    た第２の酸化膜を形成する工程と、 前記第２の酸化膜上および前記絶縁膜上に第２のポリシ
    リコン層を形成する工程と、 前記第２のポリシリコン層の下部側にドーズ量ｎ１で窒
    素を注入して第１の窒素領域を形成する工程と、 前記第２および第３の種類のトランジスタが形成される
    位置の前記第２のポリシリコン層上をマスクし、残る前
    記第２のポリシリコン層内の前記第１の窒素領域にドー
    ズ量ｎ２で窒素を注入して第２の窒素領域を形成する工
    程と、 前記第２のポリシリコン層、および前記第１および第２
    の酸化膜をパターニングにより選択的に除去すること
    で、 前記第１の種類のトランジスタの前記半導体層上に、第
    １のゲート酸化膜および前記第１の種類のトランジスタ
    の前記制御電極を、 前記第２の種類のトランジスタの前記半導体層上に、第
    ２のゲート酸化膜および前記第２の種類のトランジスタ
    の前記制御電極を、 前記第３の種類のトランジスタの前記半導体層上に、第
    ３のゲート酸化膜、フローティングゲート電極、層間絶
    縁膜、前記第３の種類のトランジスタの前記制御電極を
    形成する工程を備える請求項９記載の半導体装置の製造
    方法。
  12. 【請求項１２】 前記少なくとも１のトランジスタは、
    第１〜第３の種類のトランジスタを有し、前記工程(ｂ)
    は、 前記第１および第３の種類のトランジスタの前記チャネ
    ルドープ層を、同じ不純物濃度となるように形成する工
    程を備え、 前記工程(ｃ)は、 前記第１〜第３の種類のトランジスタの前記半導体層の
    上部に酸化膜を形成する工程と、 前記酸化膜上に第１のポリシリコン層を形成する工程
    と、 前記第１のポリシリコン層に第２導電型の不純物を導入
    して第２のポリシリコン層を形成する工程と、 前記第２のポリシリコン層の下部側にドーズ量ｎ１で窒
    素を注入して第１の窒素領域を形成する工程と、 前記第１および第２の種類のトランジスタが形成される
    位置の前記第２のポリシリコン層上をマスクし、残る前
    記第２のポリシリコン層内の前記第１の窒素領域にドー
    ズ量ｎ２で窒素を注入して第２の窒素領域を形成する工
    程と、 前記第２のポリシリコン層、および前記酸化膜をパター
    ニングにより選択的に除去することで、 前記第１の種類のトランジスタの前記半導体層上に、第
    １のゲート酸化膜および前記第１の種類のトランジスタ
    の前記制御電極を、 前記第２の種類のトランジスタの前記半導体層上に、第
    ２のゲート酸化膜および前記第２の種類のトランジスタ
    の前記制御電極を、 前記第３の種類のトランジスタの前記半導体層上に、第
    ３のゲート酸化膜および前記第３の種類のトランジスタ
    の前記制御電極を形成する工程とを備える請求項９記載
    の半導体装置の製造方法。
  13. 【請求項１３】 半導体基板に、第１および第２の種類
    のトランジスタを有した半導体装置の製造方法であっ
    て、 (ａ)前記半導体基板の主面上に選択的にフィールド酸化
    膜を形成し、前記第１および第２の種類のトランジスタ
    が形成される第１および第２の活性領域を規定する工程
    と、 (ｂ)前記第１および第２の領域上に酸化膜を形成する工
    程と、 (ｃ)前記第１および第２の領域の前記酸化膜上に、ポリ
    シリコン層で制御電極を形成する工程とを備え、 前記工程(ｃ)は、 (ｃ−１)前記第１の活性領域の前記ポリシリコン層に、
    比較的低いドーズ量ｎ１でソース・ドレイン層と同じ導
    電型の不純物を導入する工程と、 (ｃ−２)前記第２の活性領域の前記ポリシリコン層に、
    比較的高いドーズ量ｎ２で前記不純物を導入するととも
    に、前記第２の活性領域の前記ポリシリコン層の下部側
    に窒素をドーズ量ｎ３で注入する工程とを備える、半導
    体装置の製造方法。
  14. 【請求項１４】 前記第１のドーズ量ｎ１は、５×１０
    14／ｃｍ2であって、 前記ドーズ量ｎ２は、５×１０15／ｃｍ2であって、 前記第３のドーズ量ｎ３は、１×１０15／ｃｍ2であ
    る、請求項１３記載の半導体装置の製造方法。
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