TW393768B - Semiconductor device and its manufacturing - Google Patents

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transistor
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polycrystalline silicon
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Shuichi Ueno
Yoshinori Okumura
Shigenobu Maeda
Shigeto Maegawa
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Mitsubishi Electric Corp
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Description

經濟部中央標準局貝工消费合作社印掣 A7 B7五、發明説明（l) 【發明領域】 本發明係有關於半導體裝置及其製造方法，特別是 在1個晶片内製作複數種類電晶艎之半導體裝置及其製 造方法。 【習知技術】 以下舉出4個習知例以說明在1個晶片内製作複數 種類的電晶體（例如所要求的規格（specification)不同）之 半導體裝置。 <第1習知例> <DRAM的全體構造> 首先，利用製作複數種類的電晶體的DRAM600構造 及製造方法以說明第1個習知例。第71圖顯示DRAM600 的構造（單元配置）。 DRAM600不但具有貯存資料的記憶體單元陣列部 601，還包括週邊電路部（例如位址緩衝器602、X解碼 器603及Y解瑪器604、列（row)/行（column)時序週期 (clock)電路605、I/O匯流排（bus)電路606、更新電路 607等），以及感測放大器部（senseamplifier)608 〇 上述任一部位皆是由電晶體所構成，然而每一部位 的電晶體所要求的特性各為不同。例如在記憶體單元陣 列部601 ，為了防止因漏電流產生的資料消失，必須要 求其具有較低的遺漏電流。又，週邊電路部須進行高速 度動作，故要求其電流量較多。再者，為了使感測放大 器部608區別高電位階（high level)以及低電位階（low 4 丨_^------裝------訂------ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（2) level)，必須在例如高電位階一半的電壓下動作。因此， 感測放大器部所使用的電晶體被要求在低電壓動作。總 之，在1個晶片的DRAM内必須具有特性不同的複數種 類電晶體。 例如比較其起始值（threshold)，記憶體單元陣列部 的電晶體為達約IV、週邊電路部的電晶體約為0.8V時 ，感測放大器部的電晶體必須抑制於約0.4V。 <各電晶體的構造> 為了將上述特性不同的電晶體製，作於1個晶片内， 習知係改變對應適用於各個電晶體的通道摻雜層之不純 物分佈輪廓（profile)，以下利用改變電晶體的通道摻雜層 之不純物濃度的實例以說明。 第72圖為利用習知製造方法所製造的DRAM構造。 其顯示感測放大器部、週邊電路部、記憶體單元陣列部 所使用的N通道型MOS電晶體T卜T3的剖面。 第72圖之中，N通道型MOS電晶體T卜T3是形成. 在已形成於同一半導體基底1(P型）上的P型井層101之 内。井層101是利用形成於井層101内的通道切斷層 (channel cut) 102與LOCOS層2以隔離元件之間，且N通 道型MOS電晶體T1~T3分別形成隔離元件間的區域。 感測放大器部的Ν通道型MOS電晶體Τ1包括平行 而獨立地形成於井層101的1對源極•汲極層106，以及 形成於連接在該源極•汲極層106相對之端緣部的1對淺 摻雜汲極層（以下稱LDD)107。 Φ . 「裝 訂 《 \ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央梂準局貝工消费合作杜印製 A7 B7五、發明説明（3) 然後，在LDD層107的上部形成閘極氧化層3，且 在該閘極氧化層3的上部形成閘極電極4。又，在閘極 氧化層3與閘極電極4的侧面形成側壁氧化層5。又，在 閘極電極4下層的井層101内形成通道摻雜層103。 週邊電路部的N通道型MOS電晶體T2包括平行而 獨立地形成於井層101的1對源極•汲極層106，以及形 成於連接在該源極·汲極層106相對之端緣部的1對LDD 層 107。 然後，在LDD層107的上部形成閘極氧化層3，且 在該閘極氧化層3的上部形成閘極電極4。又，在閘極 氧化層3與閘極電極4的側面形成侧壁氧化層5。又，在 閘極電極4下層的井層101内形成通道摻雜層104。 記憶體單元陣列部的N通道型MOS電晶體T3包括 平行而獨立地形成於井層101的1對源極•汲極層106， 以及形成於連接在該源極·汲極層106相對之端緣部的1 對 LDD 層 107。 然後，在LDD層107的上部形成閘極氧化層3，且 在該閘極氧化層3的上部形成閘極電極4。又，在閘極 氧化層3與閘極電極4的側面形成側壁氧化層5。又，在 閘極電極4下層的井層101内形成通道摻雜層105。而且 ，記憶體單元陣列部形成閘極陣列構造，且形成相鄰閘 極共同具有同一源極•汲極層106的構造。而且其構造為 連續配置。 再者，表1顯示N通道型MOS電晶體T1〜T3的構造 --♦--------『：裝------訂------ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ；297公釐） A7 B7 五、發明説明（4) 之各7〇件。 _【表1】
感測放大器部σπ 週邊電路部ΓΓ2) 記憶醴單元陣列部ΓΓ3) 4000 λ 4000 A 4000 A loo A 100 A 100 A 閘往電極屉里 2000 A 2000 A 2000 A «極不純物遒唐 5 X lO^W 5 X 1(TW 5 X urw : — looo A 1000 A 1000 A 一井 . B700keVl X 10*7cmz B700keVl X lO'Vcm^ B700keVl X 10'7cm^ _通退切斷 B130keV5 X lO'Vcm*' B 130keV5 X 10*W B130keV5 X 10'7cm" B 50keV 1 X 10'W B50keV3 X 10*W B50keV5 X 10*W lod As30keVl X 10'W As30keVl X l〇'W As30keVl X 10*7^ As50keV5 X 10*7cmz As50keV5 X 10'W As50keV5 X 10'W S慝理 | 850 °C 60πϋή 表1之中，Ν通道型MOS電晶體Τ1〜Τ3形成通道摻 雜層時，不同的不純物摻雜量分別為1 X 1012/cm2、3 X l〇12/cm2、5 X l〇12/cm2。而且，植入不純物皆是硼（B) ，而植入能量皆是50keV。 又，第73圈顯示第72圏所示的感測放大器部、週 邊電路部、以及記憶體單元陣列部的N通道型MOS電晶 體T1-T3之中，A-A’線、B-B’線以及C-C’線的剖面部分 的不純物分佈輪廓（profile)。 經濟部中央標準局貝工消費合作社印策 『< -- (請先閲讀背面之注意事項再填寫本頁) 第73囷的橫轴表示剖面方向的位置（深度），而縱軸 表示不純物濃度。而且，圓中橫軸從左側依序為閘極電 極（複晶矽層）、閘極氧化層（8丨02層）、井層（主體（bulk)矽 層）。 如表1所示，每一個電晶體的閘極電極之不純物濃 度為均一且相同，所以A-A’線、B-B’線、以及C-C’線是 以重疊的直線表示。然而，在井層之中，如之前所說明 ，起始值要求敉低的電晶逋（依序為T1<T2<T3)，其通道 本紙張尺度適用t國國家標率（CNS > Α4規格（210X297公嫠） A7 A7 經濟部中央標準局負工消费合作社印製 五、發明説明（5) 捧雜層量較小，Λ 疮ms 且氧化層以及主趙界面處的不純物濃 度變低。再者，右欠加、 &…丄 屯·各個分佈輪麻的尖峰位置在通道掺雜 層的形成位置幾乎相同。 <各電晶體的製造方法> 以下利用第74〜第79圓說明第72圖所示的感測放 大器部it邊電路部、記憶趙單元陣列部的N通道型M〇s 電晶體T1〜T3的製造方法。 首先’第74圖所示的步驟，是利用局部熱氧化法在 P型半導體基底1的表面形成LOCOS層（場氧化層）2，例 如形成4000 A的厚度。接著，例如在7〇〇keV的能量下 植入1 X lG13/em2的摻雜量之蝴離子於半導體基底i，而 形成P型井區域101。再者，雖在半導體基底i内形成用 以形成P通道型MOS電晶想❹型井區域，但是其圖示 及說明皆省略。其次，例如在13〇keV的能量下植入5 χ l〇12/cm2的摻雜量之硼離子於半導體基底j，而形成通道 切斷層102。再者，通道切斷層1〇2形成可與l〇c〇s層 共同形成元件間隔離區域的形狀。 其次，第75圖所示的步驟，是在井層1〇1内預定的 位置形成具有適用於感測放大器部的電晶艘T1所需的 最低不純物濃度的通道接雜層103。此時，在形成週邊 電路部以及記憶艘單元陣列部的電晶艘Τ2以及Τ3的區 域，亦形成通道換雜層103。而且，通道摻雜層1〇3的 形成是在例如利用50keV的能量，植入1 χ 1〇i2/cm2的 摻雜量之硼離子的情況下進行。 本紙張尺度通用中國國家橾準（CNS ) A4規格（210X297公釐） I I n —** 訂 II (請先聞讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消费合作社印策 五、發明説明（6) 其次，第76圖所示的步驟，是在感測放大器部上方 形成光阻R201 ’而在週邊電路部以及記憶體單元陣列部 的通道摻榦層103選擇性追加植入不純物，而形成具有 適用於週邊電路部的電晶體T2所需不純物濃度的通道 摻雜層104。而且，通道摻雜層1〇4的形成是在例如利 用50keV的能量，植入2 X 1012/cm2的摻雜量之硼離子 的情況下進行。 然後，第77圖所示的步驟，是在感測放大器部以及 週邊電路部上方形成光阻R202，而在記憶體單元陣列部 的通道摻雜層104選擇性追加植入不純物，而形成具有 適用於記憶體單元陣列部的電晶體T3所需不純物濃度 的通道摻雜層105 »而且，通道摻雜層105的形成是在 例如利用50keV的能量，植入2 X 10l2/cm2的摻雜量之 硼離子的情況下進行。 其次’第78圖所示的步驟，是利用熱氧化法在半導 體基底1的主表面上形成當作閘極氧化層3的氧化層31 ’然後’利用CVD法形成當作閘極電極材料的'例如摻雜 複晶矽層41。而且，氧化層31的厚度約為1〇〇 A ，而 摻雜複晶矽層41的厚度約為2000 A ，其中當作不純物 的為濃度約為5 X l〇20/cm3的磷(P)。 其次，第79圖所示的步驟，是在摻雜複晶矽層41 上方形成光阻罩幕R203 ，且利用定義圖案步驟 (patterning)以形成閘極電極4以及閘極氧化層3。 其次’利用將離子植入感測放大器部、週邊電路部 本紙張尺废ϋ用面金掩a / οχτρ、u __________ 讀 a. Λ ο ζ \ 个 - Γ * zy/ I--------「裝------訂------^,1 (請先聞讀背面之注項再填寫本頁) 經濟部中央標準局貝工消费合作社印掣 A7 B7五、發明説明（7) 、記憶體單元陣列部，以形成LDD層107，然後，在閘 極氧化層3以及閘極電極4的側面形成厚度約為1〇〇〇 A 的侧壁氧化層5。接著，將側壁氧化層5當作罩幕，利 用植入離子以形成源極·汲極層106，而得到第72圖所示 的DRAM構造。 且，LDD層107，是利用30keV的能量，植入1 X 1013/cm2的摻雜量之例如砷（As)離子而形成。又，源極· 汲極層106，是利用50keV的能量，植入5 X 1015/cm2 的摻雜量之例如砷（As)離子，然後在850 °C進行回火60 分鐘而形成。 而且，之後，雖藉由形成電容器、層間絕緣層、導 線層等的步驟，而形成dram，但是其步驟及說明皆省 略。 <習知DRAM的問題> 如上所述，習知DRAM可被使用於感測放大器部、 週邊電路部、記憶體單元陣列部《而且，為了將特性不 同的電晶體製作於1個晶片内，可藉由改變適用於電晶 體的通道摻雜層之不純物濃度而調整起始值。 然而，一旦通道摻雜層的不純物濃度變高，起始值 上昇的同時，因為例如在擴散層與基底接合部分的不純 物濃度變高，所以從擴散層漏電流（擴散層的遺漏電流) 變多。總之，具有起始值與擴散層遺漏電流兩者的權衡 取捨關係，且起始值一旦固定後，漏電流也一併被決定 ，故電路設計被受兩者權衡取捨關係的限制。 10 (請先閱讀背面之注意事項再填寫本頁) "旅 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（8) <第2習知例> <快閃記憶體的全體構造> 首先'，利用製作複數種類的電晶體的快閃記憶艎700 構造及製造方法以說明第2個習知例。 第80圏顯示快閃記憶體700的構造（單元配置）。通 常’快閃記憶體與DRAM相異點在於，使用例如1〇v的 高電壓寫入動作以及消去動作等。因此，如第8〇圖所示 的快閃記憶體700 ’具有當作昇壓電路的電荷抽取電路 710。 而且’快閃記憶體700不但具有貯存資料的記憶趙 單元陣列部701 ’還包括X解碼器703及Y解碼器704 等昇壓後使用的高对壓部、週邊電路部（例如位址緩衝器 702、列/行時序週期電路705、I/O匯流排電路706、資 料暫存部707、感測放大器部708、以及動作控制部709) β上述任一部位皆是由電晶體所構成，然而因為每一部 位使用電壓的差異，所以必須為特性不同的複數種類電 晶體。 ， 例如在記憶體單元陣列部701 ，為了確保随穿氧化 層的可靠度’必須形成厚度約為1〇〇 Α的氧化層。但是 ，在週邊電路部為了進行高速度動作，而需要較多電流 量，其氧化層厚度通常設定為比起記憶體單元陣列部7〇1 還薄。但是，在高耐壓部的電晶體必須可耐受1〇v的高 電愿。因此，必須使用例如250 A厚度的氧化層❶亦即 ，在1個晶片的快閃記愧艘内必須具有氡化層厚度不同 ---------「裝------訂------^ ^ (請先閲讀背面之注意事項再填寫本頁) ΪΓ ί
\7 * 公 97 2 X 經濟部中央揉準局貝工消费合作社印裝 A7 B7五、發明説明（9) 的複數種類的電晶體。 <各電晶體的構造> 以下說明有關於電晶體變化氧化層厚度的實例。第 81圖為利用習知製造方法所製造的快閃記憶體構造（部 分圖）。其顯示高耐壓部、週邊電路部、記憶體單元陣列 部所使用的N通道型MOS電晶體T11〜T13的剖面。 第81圖之中，N通道型MOS電晶體T11〜T13是形 成在已形成於同一半導體基底21(P型）上的P型井層121 之内。井層121是利用形成於井層121内的通道切斷層 122與LOCOS層22以隔離元件之間，且N通道型MOS 電晶體T11〜T13分別形成隔離元件間的區域。 高耐壓部的N通道型MOS電晶體T11包括平行而獨 立地形成於井層121的1對源極•汲極層126，以及形成 於連接在該源極·汲極層126相對之端緣部的1對淺摻雜 汲極層127。 然後，在LDD層127的上部形成閘極氧化層26，且 在該閘極氧化層26的上部形成閘極電極29。又，在閘 極氧化層26與閘極電極29的側面形成側壁氧化層30。 又，在閘極電極29下層的井層121内形成通道摻雜層123 〇 週邊電路部的N通道型MOS電晶體T12包括平行而 獨立地形成於井層121的1對源極•汲極層126，以及形 成於連接在該源極·汲極層126相對之端緣部的1對淺捧 雜汲極層127。 12 --------裝------訂------^" (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（10) 然後，在LDD層127的上部形成閘極氧化層25，且 在該閘極氧化層25的上部形成閘極電極29。又，在閘 極氧化層’25與閘極電極29的側面形成側壁氧化層30。 又，在閘極電極29下層的井層121内形成通道摻雜層124 -； 〇 記憶體單元陣列部的N通道型MOS電晶體T13包括 平行而獨立地形成於井層121的1對源極•汲極層126， 形成於源極·汲極層126的端緣部上方的隧穿（tunnel)氧 化層23，然後在該隧穿氧化層上方依序形成浮接閘極電 極27、層間絕緣層（ΟΝΟ層）24，以及控制閘極電極28 Ρ 又，在隧穿氧化層23、浮接閘極電極27、層間絕 緣層24、控制閘極電極28的側面形成側壁絕緣層30。 又，在浮接閘極電極27的下層的井層121内形成通 道摻離層125。而且，記憶體單元陣列部形成閘極陣列 構造，且形成相鄰閘極共同具有同一源極·汲極層126的. 構造。而且其構造為連績配置。 第81圖所示的快閃記憶髏的特徵在於，在高耐壓部 的Ν通道型MOS電晶體Τ11的閘極氧化層26之厚度最 厚，而記憶體單元陣列部的Ν通道型MOS電晶體Τ13的 隧穿氧化層23之厚度，以及週邊電路部的Ν通道型MOS 電晶體Τ12的閘極氧化層25之厚度依序變薄。 第82圖顯示各閘極氧化層的厚度。第82圓之中， 從橫轴左側依序表示高耐壓部、週邊電路部、以及記憶 13 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） --------「裝------訂------^" (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（1!) 體單元陣列部的N通道型MOS電晶體》 再者’表2顯示N通道型MOS電晶體T11〜T13的構 造之各元件。 【表2】 高哪部(Til) 遇邊電路《WT12) 記憶艎早元陣列部(T13) 4000 A 4000 A 4000 A 閘極氣化>厚 250 A 80 A 100 A 浮接閛極Φ搞厍 1000 A _浮接账電&^物道麼 1 X lO^W 層間絕緣居厘 TBOS^N/IGOS°4〇yum〇〇A 控制閘極電接展if 2000 A 2000 A 2000 A 翻明極電任不疳 5 X l(T/cmJ 5 X KT/cm1 5 X l(r/cm4 側壁厚 2000 A 2000 人 2000 A B700keVl X 10* W B700keVl X 10lW B700keVl X lO^/cm2 通道切斷 B130keV5 X 10*W B 130keV5 X 10'W B130keV5 X 10* W 通道雜 B50keV5 X l〇*W B 50keV5 X 10* W B50keV5 X 10*W As30keVl X 10*W As30keVl X 10'W nm/mm As 50keV5 X 10'7cm^ As50keV5 X 10'Vcm" As50keV5 X 10*7cm^ 1 熱處理 I 850 °C 60min --------•「裝— (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貞工消費合作社印掣 如表2所述，N通道型MOS電晶體T11〜T13的閘 極氧化層分別為250 A、80 A以及100 A。 <各電晶體的製造方法> 以下利用第83~第96圖說明第81圖所示高耐壓部、 週邊電路部、以及記憶體單元陣列部的N通道型MOS電 晶艘T11〜T13的製造方法。 首先，第83圖所示的步驟，是利用局部熱氧化法在 P型半導體基底21的表面形成LOCOS層（場氧化層）22， 例如形成4000 A的厚度。接著，例如在700keV的能量 下植入1 X l〇13/cm2的摻雜量之硼離子於半導體基底21 ，而形成P型井區域121。再者，雖在半導體基底21内 形成用以形成P通道型MOS電晶體的N型井區域，但是 14 訂 準 孫 务 S 3 T 用 Μ - 令 )/ 釐 公 7 9 2 經濟部中央標準局貝工消費合作社印装 五、發明説明（12) — -- 其囷示及說明皆省略《其次，例如在130kev的能量下植 入5 X 10 2/Cm2的摻雜量之硼離子於半導體基底，而 形成通道切斷層122 ^通道切斷層122形成可與l〇c〇s 層共同形成元件間隔離區域的形狀。 其次，在井區域121内高耐壓部、週邊電路部、記 憶體單元陣列部預定的位置上，分別形成通道摻雜層120 。而且，通道摻雜層120的形成是在例如利用50keV的 能量’植入5 X l〇12/cm2的摻雜量之硼離子的情況下進 行。 其次，第84圖所示的步驟，是利用熱氧化法形成當 作隧穿氧化層23的氧化層231，然後，利用CVD法形成 當作閘極電極材料的例如摻雜複晶矽層271。而且，氧 化層231的厚度約為1〇〇 A ，而掺雜複晶矽層271的厚 度約為1000 A ，使用磷（p)當作不純物，而濃度約為 lxl020/cm3 〇 其次’第85圖所示的步驟，是在記憶體單元陣列部 的摻雜複晶矽層271上方選擇性形成光阻軍幕’R22l ^上 述情況，光阻罩幕R221是沿記憶體單元陣列部的閘極寬 度方向形成。然後’利用非等向性蝕刻法去除未被光阻 罩幕R221覆蓋部分的摻雜複晶矽層271。其狀態如第86 圓所示。 第86圖為從85圈上面方向（形成光阻罩幕R221的方 向>觀看的上視圖’光阻罩幕R221在記憶體單元陣列部 形成呈矩形島狀規則配置。再者，光阻罩幕R221被形成 15 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •裝. 訂 • n^i m 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（13 ) 覆蓋於呈矩形島狀的主動層AL以及在其周圍的LOCOS 層LL上。而且，高耐壓部及週邊電路部不形成光阻罩幕 ，所以露出主動層AL。 其次，去除光阻罩幕R221，然後，第87圖所示的 步驟，是利用CVD法在摻雜複晶矽層271上形成用以絕 緣浮接閘極電極與控制閘極電極，而成為層間絕緣層24 的絕緣層 241。上述膜層為 TEOS(tetraethyl orthosilicate) 層、氮化矽（Si3N4)層、TEOS層依序沈積所形成，而沈積 厚度分別約為100A ^再者，層間絕緣層24有時亦稱作 ΟΝΟ層。絕緣層241亦形成於高耐壓部及週邊電路部上 〇 其次，第88圖所示的步驟，是以光阻罩幕R222覆 蓋記憶體單元陣列部上的絕緣層241 ，其他區域的絕緣 層241全部去除。此時，其他區域的氧化層231亦去除 。此狀態如第89圖所示。 第89圖為從88圖上面方向（形成光阻罩幕R222的方 向）觀看的上視圖，光阻罩幕R222形成覆蓋記憶體單元 陣列部所有區域，但是，高耐壓部及週邊電路部不形成 光阻罩幕R222，所以露出主動層AL » 然後，去除光阻罩幕R222，之後，第90圖所示的 步驟，是利用熱氧化法形成在半導體基底21的主平面上 全面性形成當作閘極氧化層26的熱氧化層261 ^此時， 記憶體單元陣列部上的絕緣層241因為含有氮化層，所 以不會被氧化，可維持厚度不變。而且，熱氧化層261 16 本紙張尺度適用中國國家標丰（CNS〉Α4規格（210Χ297公釐） --------「裝------訂------ (請先閱讀背面之注意事項再填寫本頁) A7
五、發明説明（14) 經濟部中央梂準局貝工消費合作社印製 的厚度約為170人。 其次，第91圖所示的步驟，是以光阻罩幕R223覆 蓋週邊電路部以外的區域，再以溼蝕刻法去除週邊電路 部的氧化層261。此狀態如第92圖所示。 第92圖為從91圖上面方向（形成光阻罩幕尺]^的方 向）觀看的上視圖，光阻罩幕R223形成覆蓋記憶體單元 陣列部以及高耐壓部所有區域，但是，週邊電路部不形 成光阻罩幕R223，所以露出主動層al。 然後’去除光阻罩幕R223，之後，第93圖所示的 步驟，是利用熱氧化法形成當作閘極氧化層25的熱氧化 層251。此時，記憶體單元陣列部上的絕緣層241因為 含有氮化層’所以不會被氧化’可維持厚度不變。而高 耐壓部的熱氧化層261會再成長而増加厚度。而氧化層 251的厚度會約為80A ’而氧化層261的厚度約成長至 250 A。 其次’第94圖所示的步驟’是利用CVD法在半導 體基底21上形成當作閘極電極材料的例如摻雜複晶梦層 291。再者，複晶矽層291的厚度約為2000 A ，其中使 用磷(P)當作不純物，而濃度約為5xl02()/cm3。 其次’第95圖所示的步驟，是在摻雜複晶矽層291 上方形成光阻罩幕R224，以進行定義圖案步驟《此狀態 如第96圖所示。 第96圖為從95圖上面方向（形成光阻罩幕R224的方 向）觀看的上視圈，光阻罩幕R224形成垂直於矩形狀的 本紙張尺度適用中國國家揉準（CNS > Α4現格（210X297公釐） (請先閲讀背面之注^^項再填寫本頁} b --β- Γ
I A7 經濟部中央揉準局貝工消费合作社印袋 五、發明説明（15) ' 主動區域AL。 藉由定義囷案步驟在高耐壓部形成閘極氧化層26與 閘極電極29，在週邊電路部形成閘極氧化層25與閉極 電極29，在記憶體單元陣列部形成隧穿氧化層23、浮 接閉極電極27、層間絕緣層24、以及控制閉極電極28 〇 其次，利用離子植入在高耐壓部與週邊電路部形成 LDD層127，然後，在閘極氧化層26及閘極電極29的 側面，閘極氧化層25及閘極電極29的側面，隧穿氧化 層23、浮接閘極電極27、層間絕緣層24、控制閘極電 極28的側面形成厚度約為1〇〇〇 a的側壁絕緣層3〇。接 著，將側壁絕緣層30當作罩幕，利用植入離子形成源極 •没極層126，而得到第81圖所示的快閃記憶體。 此處’ LDD層127是在30keV的能量下，植入1 X 10 /cm2摻雜量的例如神離子所形成。又，源極•汲極層 126是在50keV的能量下’植入5X l〇15/cm2摻雜量的例 如砷離子，然後，在850 °C的温度下，回火60分鐘所形 成。 再者，後續雖藉由形成電容器、層間絕緣層、導線 層的步驟，以形成快閃記憶體，但是，上述步驟的說明 及囷示皆省略。 <習知快閃記憶體的問題> 如上述說明，習知快閃記憶體與習知dram相同， 因為具有起始值與擴散層遠漏之間取捨權衡關係，所以 18 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝. ，1r
-—-I 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（16) 電路設計時受兩者的權衡關係所限制。 又，因為必須在1個晶片内形成氧化層厚度不同的 複數種類‘電晶體，所以產生氧化層必須以複數個步驟形 成的問題。例如在高对壓部，氧化層261是經過去除光 阻罩幕R223的步驟（第91圖），於形成氧化層251時（第 93圖）使其再成長所形成。亦即，閘極氧化層必須分兩步 驟進行。因此，增加不純物混入的機會，故閘極氧化層 261的可靠度低劣，且膜層厚度控制性變差，所以產生高 耐壓部之N通道型MOS電晶體T11可靠度被破壞的問題 〇 <第3習知例> <具有邏輯電路的DRAM構造> 以下以具有邏輯電路的DRAM(以下，稱為LOGIC in DRAM)800之構造及製造方法說明第3習知例。 LOGIC in DRAM800為將邏輯電路置入同一晶片内 ，比起使用另一製作DRAM的獨立晶片與邏輯電路組合. 的情況，可實現高性能且低成本的裝置。 如第97圖所示，LOGIC in DRAM800大致區分為邏 輯部以及DRAM部。邏輯部被要求高速，亦即，高驅動 能力以及低容量。又，DRAM部於之前所述，其包含被 要求低遺漏電流的記憶體單元陣列部，以及被要求在低 電壓下動作的感測放大器部等。總之，在1晶片的LOGIC inDRAM800之中，必須具有特性不同的複數種類的電晶 體。 19 (請先閱讀背面之注意事項再填寫本頁) Γ 裝. 訂 本紙張尺度逋用中國國家標隼（CNS ) A4規格（210X297公釐） 經濟部中央橾準局貝工消费合作社印裝 A7 B7 五、發明説明（17) <各電晶體的構造> 為了將上述特性不同的電晶體製作於1個晶片内， 習知係改變對應適用於各個電晶體的通道摻雜層之不純 物分佈輪廓（profile)以及氧化層厚度等，以下說明利用改 變DRAM部電晶體的通道摻雜層之不純物濃度，且改變 邏輯部電晶體的氧化層之厚度的實例。 第98圖為利用習知製造方法所製造的LOGIC in DRAM的構造實例（部分圖），其分別表示邏輯部、DRAM 部内的感測放大器部、以及記憶體單元陣列部所使用的N 通道型MOS電晶體T21〜T23。 第98圖之中，N通道型MOS電晶體T21~T23是形 成在已形成於同一半導體基底51(Ρ型）上的Ρ型井層151 之内。井層151是利用形成於井層151内的通道切斷層 152與LOCOS層52以隔離元件之間，且Ν通道型MOS 電晶體T21〜T23分別形成隔離元件間的區域。 邏輯部的N通道型MOS電晶體T21包括平行而獨立 地形成於井層151的1對源極•汲極層156，以及形成於 連接在該源極•汲極層156相對之端緣部的1對LDD層 157 ° 然後，在LDD層157的上部形成閘極氧化層54，且 在該閘極氧化層54的上部形成閘極電極55。又，在閘 極氧化層54與閘極電極55的側面形成側壁氧化層56。 又，在閘極電極55下層的井層151内形成通道摻雜層155 〇 20 n H 裝 n ~-訂 n ^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央揉準局貝工消费合作社印装 A7 _______B7 五、發明説明（18) 感測放大器部的N通道型MOS電晶體T22包括平行 而獨立地形成於井層151的1對源極•汲極層156，以及 形成於連接在該源極•没極層156相對之端緣部的1對 LDD 層 157 » 然後，在LDD層157的上部形成閘極氧化層，且 在該閘極氧化層53的上部形成閘極電極55。又，在閘 極氧化層53與閘極電極55的側面形成側壁氧化層56。 又’在閘極電極55下層的井層151内形成通道摻雜層ι54 〇 記憶體單元陣列部的N通道型MOS電晶體T23包括 平行而獨立地形成於井層151的1對源極•汲極層156， 以及形成於連接在該源極·汲極層156相對之端緣部的j 對 LDD 層 157 » 然後，在LDD層157的上部形成閘極氧化層53，且 在該閘極氧化層53的上部形成閘極電極55。又，在問 極氧化層53與閘極電極55的側面形成側壁氧化層56。 又，在閘極電極55下層的井層151内形成通道^雜層ι53 。而且，記憶體單元陣列部形成閘極陣列構造，且形成 相鄰閉極共同具有同·源極·没極層156的構造。而且其 構造為連續配置。 再者，表3顯示N通道型MOS電晶體T21〜T23的構 造之各元件。 21 本紙張尺度適用中國國家樣準（CNS ) A4规格（210X297公釐） ' ---- I I 裝 訂 (請先閱讀背面之注意事項再填寫本頁) 一五 經濟部中央樣準局貝工消费合作社印装 A7 _______B7 發明説明（19) 【表3】 邏辑部(T21) 感測放大器部(T22) 記簟元陳列部ΓΓ23) SStWM 4000 A 4000 A 4000 A W極氣化ia 60 λ 100 A 100 A 閘極奄接^ 2000 A 2000 A 2000 A 純物魅 5 X KT/cm" 5 X lO^/cm" 5 X 1(TW ISM 1000 A 1000 A 1000 A 井 B700keVl X 10b/cm^ B700keVl X 10*W B700keVl X ltr/cm' 通運切iff B130keV5 X l〇'7cm^ B130keV5 X 10'W B130keV5 X 10'W B 50keV 1 X 10*7canz B 50keV 1 X 10*W B50keV5 X lO'W MU— As30keV 1 X lO'W As30keV 1 X l〇"/cm2 As30keVl X lO'^/cm^ b®汲極 As50keV5 X lO'W As50keV5 X 10*7cm' As50keV5 X lO'Vcm2 m處理 850 °C 60min 表3之中，N通道型MOS電晶體T21~T23形成通道 摻雜層時的不純物掺雜量分別為1 X 1013/cm2、1 X l〇12/cm2、5 X 1012/cm2。而且，植入不純物皆是糊（B) ，而植入能量皆是50keV » 再者，N通道型MOS電晶體T21〜T23的閘極氧化層 厚度分別為60 A、100 A、100 A。 又，第99圖顯示第98圖所示的邏輯部、感測故大 器部、以及記憶體單元陣列部的N通道型MOS電晶體 T21〜T23之中，A-A’線、B-B’線以及C-C’線的剖面部分 的不純物分佈輪廓。 第99圖的橫轴表示剖面方向的位置（深度），而縱轴 表示不純物濃度。而且’圖中橫轴從左側依序為閘極電 極（複晶矽層）、閘極氧化層（si〇2層）、井層（主體（bulk)矽 層）。 如表3所示’每一個電晶艘在閘極電極的不純物濃 度皆相同，所以A-A’線、B-B’線與C-C’線成直線重疊（為 了區別A-A’線’围面顯示2個直線）’另一方面，井層之 22 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0><297公t ) --------1裝------訂------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 _________B7_五、發明説明（20 ) 中，起始值要求較低的感測放大器部的電晶體之通道換 雜量較少，氧化層以及主體界面的不純物泼度較低。再 者，各分佈輪廓的尖峰位置，在形成通道摻雜層的位置 幾乎相同。 又’第100圖表示各氧化層的厚度。第100 b之中 ’從橫轴左側依序表示邏輯部、感測放大器部、記憶體 單元陣列部的N通道塑MOS電晶體。如第1〇〇圖所示， 邏輯部為了提昇電流驅動能力，其所形成的氧化層厚度 比起DRAM部的感測放大器部以及記憶體單元陣列部的 氧化層還薄。 <各電晶體的製造方法> 以下’利用第101〜第109圖說明第98圖所示的邏輯 部、DRAM部的感測放大器部以及記憶體單元陣列部的 N通道型MOS電晶體T21〜T23的製造方法。 首先，第101囷所示的步驟’是利用局部熱氧化法 在P型半導體基底51的表面形成LOCOS層（場氧化層）52 ，例如形成4000 A 的厚度。接著，例如在700keV的 能量下植入1 X 1013/cm2的摻雜量之硼離子於半導體基 底51，而形成P型井區域151。再者，雖在半導體基底 51内形成用以形成P通道型MOS電晶艎的n型井區域， 但是其圖示及說明皆省略。其次’例如在13〇keV的能量 下植入5 X 1012/cm2的摻雜量之硼離子於半導體基底51 ’而形成通道切斷層152。通道切斷層152形成可與 LOCOS層共同形成元件間隔離區域的形狀。 23 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐) ：-- (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部中央揉準局貝工消费合作社印簟 A7 B7五、發明説明（21 ) 其次，第102圖所示的步驟，是在井層151預定的 位置形成適用於感測放大器部的電晶體T22所需最低不 純物濃度的通道摻雜層154。此時，在邏輯部以及記憶 體單元陣列部的電晶體T21以及T23形成的區域亦形成 通道摻雜層154。而且，通道摻雜層154的形成是在例 如利用50keV的能量，植入1 X 1012/cm2的摻雜量之硼 離子的情況下進行。 其次，第103所示的步驟，是在感測放大器部的上 部形成光阻罩幕R251，且在邏輯部及記憶體單元陣列部 的通道摻雜層154選擇性追加植入不純物，而形成適用 於記憶體單元陣列部電晶體T23所需不純物濃度的通道 摻雜層153。此時，邏輯部形成電晶體T21的區域亦形 成通道摻雜層153。而且，通道摻雜層153的形成，是 在例如利用50keV的能量，植入4 X 1012/cm2的摻雜量 之硼離子的情況下進行。 其次，第104圖所示的步驟，是在感測放大器部及 記憶體單元陣列部上方形成光阻罩幕R252，而在邏輯部 上的通道摻雜層153選擇性植入不純物，而形成具有適 用於邏輯部電晶體T21之不純物濃度的通道摻雜層155 。再者，通道摻雜層155的形成，是在例如利用50keV 的能量，植入5 X 1012/cm2的摻雜量之硼離子的情況下 進行。 其次，第105圓所示的步驟，是利用熱氧化法在半 導體基底51的主表面上形成當作閘極氧化層53的氧化 24 裝 訂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） A7 B7 錄濟部中央搮準局貝工消费合作社印笨 五、發明説明（22 ) 層531。而氧化層的厚度約為40 A 。 然後’第106圓所示的步驟，是在感測放大器部以 及記憶體單元陣列部的絕緣層531上形成覆蓋絕緣層 531的光阻罩幕R253，接著只選擇性去除邏輯部上方的 氧化層531。 其次，去除光阻罩幕R253後，第107圖所示的步驟 是利用熱氧化法在半導體基底51的主表面上形成當作閘 極氧化層54的氧化層541。此時，感測放大器部以及記 憶體單元陣列部的氧化層531會再成長而增厚。而且， 氧化層541的厚度約60 A ，而再氧化層的厚度變成約 100 A。 其次’第108圖所示的步驟，是利用CVD法在氧化 層531及氧化層541上形成當作閘極電極材料的摻雜複 晶矽層551。而且’摻雜複晶矽層551的厚度約為2000 A ，而使用磷（P)當作不純物，濃度約為1 X l〇20/cm3。 然後’第109圖所示的步驟，是在摻雜複晶矽層551 的上方形成光阻罩幕R254 ，以進行定義&案步驟 (patterning)。藉由上述定義圓案步驟在邏輯部形成閘極 氧化層54與閘極電極55，在感測放大器部及記憶體單 元陣列部形成閘極氧化層53與閘極電極55。 其次’利用將離子植入邏輯部' 感測放大器部、記 憶體單元陣列部，以形成LDD層157，然後，在邏輯部 的閘極氧化層54與閘極電極55之側面、以及感測放大 器部及記憶體單元陣列部的閘極氧化層53與閘極電極 25 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 •H.4.- 本紙張尺度適用中國國家標準（CNS ) A4現格（21〇X297公1 ) 經濟部中央橾準局貝工消費合作社印製 A7 B7 五、發明説明（23 ) 55之侧面形成厚度約為1000 A的側壁氧化層56。接著 ，將側壁氧化層56當作罩幕，利用植入離子以形成源極 •汲極層156，而得到第98圖所示的LOGIC in DRAM的 構造。 此處，LDD層157，是利用30keV的能量，植入1 X 1013/cm2的摻雜量之例如砷（As)離子而形成。又，源極 •汲極層156，是利用50keV的能量，植入5 X 1015/cm2 的摻雜量之例如砷（As)離子，然後在850 °C進行回火30 分鐘而形成。 而且，之後，雖藉由形成電容器、層間絕緣層、導 線層等的步驟，而形成LOGIC in DRAM，但是其步驟及 說明皆省略。 〈習知LOGIC in DRAM的問題〉 如上所述，習知LOGIC inDRAM可被使用於邏輯部 、感測放大器部、記憶體單元陣列部等。而且，為了將 特性不同的電晶體製作於1個晶片内，可藉由改變適用 於電晶體的通道摻雜層之不純物濃度而調整起始值。 然而，一旦通道摻雜層的不純物濃度變高，起始值 上昇的同時，因為例如在擴散層與基底接合部分的不純 物濃度變高，所以從擴散層漏電流（擴散層的遺漏電流) 變多。總之，具有起始值與擴散層遺漏電流兩者的權衡 取捨關係，且起始值一旦固定後，漏電流也一併被決定 ，故電路設計被受兩者權衡取捨關係的限制。 再者，為了使邏輯部得到較高的駆動能力，必須使 26 ^紙^尺度適用中國國家標準（CNS > A4規格（210X297公釐） --------------1T------ (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央橾準局貝工消費合作社印製 五、發明説明（24 ) 閘極氧化層形成比其他部分的厚度還薄。因此，因為必 須在1個晶片内形成氧化層厚度不同的複數種類電晶體 ，所以產*生氧化層必須以複數個步驟形成的問題β例如 在感測放大器部及記憶體單元陣列部，氧化層531是經 過去除光阻罩幕R253的步驟（第1〇6圖），再於形成氧化 層541時使其再成長所形成（第1〇7圖）。亦即，閘極氧化 層53必須分兩步驟進行。因此，增加不純物混入的機會 ’故閘極氧化層53的可靠度低劣，且膜層厚度控制性變 差’所以產生感測放大器部及記憶體,單元陣列部之Ν通 道型MOS電晶體Τ22及Τ23可靠度被破壞的問題。 <第4習知例> <具有邏輯電路的快閃記憶體之全體構造> 接著，以具有邏輯電路的快閃記憶體（以下，稱為 LOGIC inFLASH)900的構造及製造方法，說明第4習知 例0 伴隨電晶體的微細化，研發大容量元件且引起注意. 的目標之一為，發展出將微電腦製作於1個‘片内的單 一晶片微電滕（one-chip microcomputer)。特別是將快閃記 憶體及MPU(microproccessing unit)裝作於1個晶片内的 元件，其又稱為快閃合併邏輯，例如在1995年IEDM SHORT COURSE RPOGRAM 等所發表（1995IEDM SHORT COURSE RPOGRAM”EMBEDDED FLASH MEMORY APPLICATION TECHNOLOGY AND DESIGN” 、 CLINTON KOU、MOTOROLA)。 27 (請先閱讀背面之注意事項再填寫本I) ^β
T 本紙張尺度適用中國國家揉準（CNS〉A4規格（210X297公釐） 經濟部中央標準局貝工消费合作社印掣 A7 B7 ___ - —' 五、發明説明（25 ) 第110囷顯示一個實例。如第U0圖所系’ LOGIC in FLASH900大致區分為邏輯部以及快閃記慎體部。邏輯部 被要求高速’亦即，高驅動能力以及低容量。 又，快閃記憶體部必須具有可施加高電壓的高耐壓 部，以及含高可靠度隧穿氧化層的記憶艘單元陣列部等 。總之，在1個晶片的LOGIC in FLASH内必須具有不同 特性的複數種類電晶體。 <各電晶體的構造> 為了將上述特性不同的電晶體製作於1個晶片内’ 習知係改變對應適用於各個電晶體的閘橾氧化層厚度’ 或是視情況改變通道摻雜層的不純物分佈輪廓。以下利 用改變電晶體的閘極氧化層厚度，同時改變通道摻雜層 之不純物濃度的實例以說明》 第111圖為利用習知製造方法所製造的L0GIC in FLASH構造（部分圓）。其顯示邏輯部、感測放大器部、 以及記憶體單元陣列部所使用的N通道型MOS電晶體 T31〜T33的剖面。 第111圖之中，N通道型MOS電晶體T31〜T33是形 成在已形成於同一半導體基底71(P型）上的p型井層ι71 之内。井層171是利用形成於井層171内的通道切斷層 172與LOCOS層72以隔離元件之間，且N通道型MOS 電晶體T31〜T33分別形成隔離元件間的區域。 邏輯部的N通道型MOS電晶體T31包括平行而獨立 地形成於井層171的1對源極•汲極層176，以及形成於 28 本紙張尺度適用中國國家揉準（CNS ) A4規格（2丨〇><297公釐） (請先閱讀背面之注意事項再填寫本頁) •Γ 裝- 訂 經濟部中央標準局員工消费合作社印聚 A7 B7五、發明説明（26 ) 連接在該源極•汲極層176相對之端緣部的1對LDD層 177 〇 然後，在LDD層177的上部形成閘極氧化層76，且 在該閘極氧化層76的上部形成閘極電極79。又，在閘 極氧化層76與閘極電極79的側面形成側壁氧化層80。 又，在閘極電極79下層的井層171内形成通道摻雜層175 〇 快閃記憶體部的高耐壓部的N通道型MOS電晶體 T32包括平行而獨立地形成於井層171的1對源極•汲極 層176，以及形成於連接在該源極·汲極層176相對之端 緣部的1對LDD層177。 然後，在LDD層177的上部形成閘極氧化層75，且 在該閘極氧化層75的上部形成閘極電極79 ^又，在閘 極氧化層75與閘極電極79的側面形成側壁氧化層80。 又，在閘極電極79下層的井層171内形成通道摻雜層173 〇 快閃記憶體部的N通道型MOS電晶體T33'包括平行 而獨立地形成於井層171的1對源極•汲極層176，以及 形成於連接在該源極•汲極層176相對之端緣部的1對 LDD層177。而且在源極·汲極層176的端緣部上方形成 隧穿氧化層73，並且在隧穿氧化層73上方依序形成浮 接閘極電極77、層間絕緣層74、以及控制閘極電極78 〇 又，在隧穿氧化層73、浮接閘極電極77、層間絕 29 (請先閱讀背面之注意事項再填寫本頁) Γ 裝· 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 【表4】 A7 ____B7 五、發明説明（27 ) 緣層74、控制閘極電極78的側面形成側壁氧化層80。 又，在浮接閘極電極77下層的井層171内形成通道 摻雜層175。而且，記憶體單元陣列部形成閘極陣列構 造，且形成相鄰閘極共同具有同一源極·汲極層176的構 造。而且其構造為連續配置。 第111圖所示的快閃記憶體的特徵為高耐壓部的N 通道型MOS電晶體T32的閘極氧化層75的厚度最厚， 而記憶體單元陣列部的N通道型MOS電晶體T33的隧穿 氧化層73、邏輯部之N通道型MOS電晶體T32的閘極 氧化層76依序變薄，並且高耐壓部之N通道型MOS電 晶體T32的通道摻雜層173的不純物濃度形成比起其他 通道摻雜層的濃度更低。 再者，表4顯示N通道型MOS電晶體T31〜T33的構 造之各元件。 邏輯部(T31) 高耐壓部032) 記憶雄單元陣列部Π33) 場私认庫 4000 A 4000A 4000 人 W«氧/ί匕1屎 60A 250 A 100 A 浮接閘極電&Λ ΓοοοΑ 泮择Μ任髦任不纯物道Λ 1 X KT/cm" 層間絕緣層禺 ' THKSN/IBO8*10(yi00100A 控制W極電接ΑΛ 2000 A 2000 A 2000 A «制«極電極不纯物道麼 5 X lO^/cm" 5 X liT/cm' 5 X l(T/cmJ 側壁厚 - 1000 A 1000 A 1_A 开 . B700keV 1 X 10'Vcm2 B700keV 1 X 10* W B700keV 1 X 10'W 通道切斷~' B 130keV5 X 10'W B130keV5 X 10'^W B130keV5 X 10*7cmz B50keVl X 10'W B50keVl X lO^/cm^ B50keVl X lO^W — P30keVl X 10'7cm" P30keVl X 10'W P50keV5 X lO'Vcm" P50keV5 X lO'Vcm" P50keV5 X 10'Vcm^ 處理 |850 °r. loinin 30 本紙張尺度適用中國國家榡準（CNs ) a4規格（210X297公釐） --------------1T------ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉率局貝工消费合作社印装 表4之中，N通道型MOS電晶體T31〜T33的閘極氧 經濟部中央揉準局貝工消費合作社印裝 ΑΊ ________Β7__ 五、發明説明（28 ) 化層的厚度分別為60 A 、250 A、100 A。 又，通道型MOS電晶體T32之通道摻雜層173的不 純物#雜量為1 X 1012/cm2，而通道型MOS電晶趙T31 及T33的通道摻雜層175的不純物摻雜量為1 X l〇13/cm2 ，不純物皆是硼（B)，而植入能量皆是50keV。 又，第112圖顯示第ill圖所示的邏輯部、高耐壓 部、以及記憶體單元陣列部的N通道型MOS電晶體 T31〜T33之中，A-A’線、B-B’線以及C-C，線的剖面部分 的不純物分佈輪廓。 第112圖的橫軸表示剖面方向的位置（深度），而縱轴 表示不純物濃度。圖_橫軸從左側依序為閘極電極（複晶 矽層）、閘極氧化層（Si〇2)、井層（主體矽層）。 如表4所示，每一個電晶體在閘極電極的不純物濃 度皆相同’所以A-A’線、B-B，線與C-C，線成直線重疊（為 了區別各條線，圖面顯示3條直線），另一方面，井層之 中，起始值要求較低的高耐壓部的電晶體之通道摻雜量 較少’且氧化層以及主體界面的不純物濃度亦’較低。再 者，各分佈輪廓的尖峰位置，在形成通道摻雜層的位置 幾乎相同。 又，第113圖表示各氧化層的厚度。第in囷之中 ，從橫轴左側依序表示邏輯部、高耐壓部、記憶體單元 陣列部的N通道型MOS電晶體。如第in圖所示，快閃 記憶趙的高财壓部的氣化層的厚度最厚，且為了提昇邏 輯部的電流驅動能力，其所形成的氧化層厚度最薄。 31 本紙張尺度適用中國國家標準（CMS > A4规格（210X297公釐〉 一 —-- (請先閲讀背面之注意事項再填寫本頁) -裝· 、ye 經濟部中央樣準局貝工消费合作社印製 A7 B7五、發明説明（29) <各電晶體的製造方法> 以下利用第114〜第127圖說明第111圖所示邏輯部 、高耐壓部、以及記憶體單元陣列部的N通道型MOS電 晶體T31〜T33的製造方法。 首先，第114圖所示的步驟，是利用局部熱氧化法 在P型半導體基底71的表面形成LOCOS層（場氧化層）72 ，例如形成4000 A的厚度《接著，例如在700keV的能 量下植入1 X 1013/cm2的摻雜量之硼離子於半導體基底 71，而形成P型井區域171。再者，雖在半導體基底71 内形成用以形成P通道型MOS電晶體的N型井區域，但 是其圖示及說明皆省略。其次，例如在130keV的能量下 植入5 X 1012/cm2的摻雜量之硼離子於半導體基底71， 而形成通道切斷層172。通道切斷層172形成可與LOCOS 層共同形成元件間隔離區域的形狀。 其次，在高耐壓部的電晶體T32之井區域171形成 具有最低不純物濃度的通道摻雜層173。而且，通道摻 雜層173的形成是在例如利用50keV的能量，植入1 X 1012/cm2的摻雜量之硼離子的情況下進行。 其次，在邏輯部及記憶體單元陣列部的電晶體T31 及T33之井層171内植入不純物，以形成適用於邏輯部 及記憶體單元陣列部所需不純物濃度的通道摻雜層175 。而且，通道摻雜層175的形成是在例如利用50keV的 能量，植入1 X l〇13/cm2的摻雜量之硼離子的情況下進 行。 32 裝 訂^J, (請先閱讀背面之注意事項再填寫本買) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 經濟部中央標準局貝工消費合作社印聚 五、發明説明（30 ) 其次’第115圖所示的步驟’是利用熱氧化法形成 當作隧穿氧化層73的氧化層731，然後，利用CVD法形 成當作閘榼電極材料的例如摻雜複晶矽層771 。而且， 氧化層731的厚度約為1〇〇 A ’而摻雜複晶矽層771的 厚度約為1000 A ，其中使用磷（P)當作不純物，而濃度 約為 lxl020/cm3。 其次’第116圖所示的步驟’是在記憶體單元陣列 部的摻雜複晶矽層771上方選擇性形成光阻罩幕R261。 上述情況，光阻罩幕R261是沿記憶體單元陣列部的閘極 寬度方向形成。然後，利用非等向性蝕刻法去除未被光 阻罩幕R261覆蓋部分的摻雜複晶矽層771。其狀態如第 117圖所示。 第117圖為從116圖上面方向（形成光阻罩幕R261 的方向）觀看的上視圓，光阻罩幕R261在記憶體單元陣 列部形成呈矩形島狀規則配置。再者，光阻罩幕R26l被 形成覆蓋於呈矩形島狀的主動層AL以及在其周圍的 LOCOS層IX上。而且，高耐壓部及邏輯部不形成光阻 罩幕，所以露出主動層AL。 其次’去除光阻罩幕R261，然後，第118圖所示的 步驟，是利用CVD法在摻雜複晶矽層771上形成用以絕 緣浮接閘極電極與控制閘極電極，而成為層間絕緣層74 的絕緣層741。再者’上述層間絕緣層為TEOS層、氮化 矽（SbN4)層、TEOS層依序沈積所形成，而厚度分別約為 100A。且，絕緣層741亦形成於高耐壓部以及邏輯部 33 (請先閲讀背面之注意事項再填寫本頁) -裝. -5 -^a 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公着） 經濟部中央標準局貝工消费合作社印笨 A7 B7 五、發明説明（31 ) 〇 其次’第119圓所示的步称’是以光阻罩幕R262覆 蓋記憶體單元陣列部上的絕緣層741 ，其他區域的絕緣 層741全部去除。此時，其他區域的氧化層731亦去除 。此狀態如第120圖所示。 第120圏為從119圖上面方向（形成光阻罩幕R262 的方向）觀看的上視圖，光阻罩幕R262形成覆蓋記憶體 單元陣列部所有區域，但是，高耐壓部及邏輯部不形成 光阻罩幕R262，所以露出主動層AL。 然後’去除光阻罩幕R262，之後，第121圖所示的 步驟’是利用熱氧化法形成在半導體基底71的主平面上 全面性形成當作閘極氧化層75的熱氧化層751。此時， 記憶體單元陣列部上的絕緣層741因為含有氮化層，所 以不會被氧化，可維持厚度不變。而且，熱氧化層751 的厚度約為190 Α。 然後’第122圊所示的步驟’是在邏輯部部以外的 區域覆蓋光阻罩幕R263 ’藉以利用溼蚀刻法去除邏輯部 的氧化層751。其狀態如第123圖所示。 接著，第123圏為從122圖上面方向（形成光阻罩幕 R263的方向）觀看的上視囷，光阻罩幕R263形成覆蓋記 憶體單元陣列部及高耐壓部所有區域，但是，邏輯部不 形成光阻罩幕R263，所以露出主動層AL。 然後’去除光阻罩幕R263，之後，第124圖所示的 步驟，是利用熱氧化法形成形成當作閘極氧化層76的熱 34 本紙張尺度適用中國國家標準（CNS > M規格（210><297公釐 裝 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 ____B7 五、發明説明（32 ) 氧化層761 。此時，記憶體單元陣列部上的絕緣層741 因為含有氣化層’所以不會被氧化，可維持厚度不變。 而且’熱氧化層761的厚度約變為60 A ，而熱氧化層 751的厚度因成長而變為約250 A。 其次，第125圖所示的步驟，是利用cvd法在半導 體基底71的主平面上全面性形成當作閘極電極材料的例 如摻雜複晶矽層791。再者，摻雜複晶矽層791的厚度 約為2000 A 。其中使用磷(P)當作不純物，而濃度約為 5xl〇20/cm3。 其次，第126圖所示的步驟，是在摻雜複晶石夕層79 j 上方形成光阻罩幕R264 ’以進行定義圓案步驟。此狀態 如第127圖所示。 第127圖為從126圖上面方向（形成先阻罩幕R264 的方向）觀看的上視圖，光阻罩幕R264形成垂直於矩形 狀的主動區域AL。 藉由定義圖案步琢在邏輯部形成閘極氧化層76與閉 極電極79 ’在高对壓部形成閘極氧化層75與閘極電極 79 ’在記憶體單元陣列部形成隧穿氧化層73、浮接閉極 電極77、層間絕緣層74、以及控制閘極電極78。 其次’利用離子植入在邏輯部與高耐壓部形成Ldd 層177，然後，在閘極氧化層76及閘極電極79的側面， 閘極氧化層75及閘極電極79的側面，隧穿氧化層73、 浮接閘極電極77、層間絕緣層74、控制閘極電極78的 侧面形成厚度約為1000 A的侧壁絕緣層80 ^接著，將 (請先聞讀背面之注意事項再填寫本頁) 裝·
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|£濟部中央揉準局貞工消費合作社印笨 A7 ______B7五、發明説明（33 ) 侧壁絕緣層80當作罩幕，利用植入離子形成源極•汲極 層176 ’而得到第111圖所示的快閃記憶趙。 此處，LDD層177是在30keV的能量下，植入1 X l〇13/cm2摻雜量的例如砷離子所形成。又，源極•汲極層 176是在50keV的能量下’植入5 X l〇15/cm2摻雜量的例 如砷離子，然後’在850 °C的溫度下，回火30分鐘所形 成。 再者’後蹟雖藉由形成電容器、層間絕緣層、導線 層的步驟，以形成LOGIC in FLASH，但是，上述步称的 說明及圖示皆省略。 〈習知LOGIC in FLASH的問題> 如上所述’習知LOGIC in FLASH可被使用於邏輯部 、高耐壓部、記憶體單元陣列部等。而且，為了將特性 不同的電晶體製作於1個晶片内，可藉由改變適用於電 晶體的通道摻雜層之不純物濃度而調整起始值。 然而’ 一旦通道摻雜層的不純物濃度變高，起始值 上昇的同時，因為例如在擴散層與基底接合部分的不純 物濃度變高，所以從擴散層漏電流量變多。總之，具有 起始值與擴散層遺漏電流兩者的權衡取捨關係，且起始 值一旦固定後’漏電流也一併被決定，故電路設計被受 兩者權衡取捨關係的限制。 再者’為了使邏輯部得到較高的驅動能力，必須使 閘極氧化層形成比其他部分的厚度還薄。因此，因為必 須在1個晶片内形成氧化層厚度不同的複數種類電晶體 36 --------「&------tT------^ (請先閲讀背面之注項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 A7 經濟部中央揉準局男工消費合作社印« B7 五、發明説明（34 ) ，所以產生氧化層必須以複數個步驟形成的問題。例如 在高耐壓部，氧化層751是經過去除光阻罩幕R263的步 驟（第122·圖），再於形成氧化層761時使其再成長所形成 (第124圓）。亦即，氧化層751的形成必須分兩步驟進行 。因此’增加不純物混入的機會，故閘極氧化層75的可 靠度低劣’且膜層厚度控制性變差，所以產生高耐壓部 之N通道型MOS電晶體T32可靠度被破壞的問題。 【發明欲解決的問題】 如上述說明，為了將複數種類電，晶體製作於1個晶 片内的半導體裝置，可藉由改變適用於電晶體的通道摻 雜層之不純物渡度而調整起始值。然而，具有起始值與 擴散層遺漏電流兩者的權衡取捨關係，且起始值一旦固 定後，漏電流也一併被決定，故電路設計被受兩者權衡 取捨關係的限制。又，閘極氧化層的形成必須經過複數 個步驟進行，因此，增加混入不純物的機會，而產生閘 極氧化層可靠度低劣、膜層厚度控制性差等破壞電晶難 可靠度的問題。 * 有鑑於此，本發明的目的為提供一種半導體裝置及 其製造方法，其針對上述問題加以解決，而可解決起始 值及擴散層之間的權衡取捨關係，同時不需進行複數步 驟即可形成閘極氧化層》 【解決問題的方法】 本發明申請專利範圍第1項所述之半導體裝置，為 在半導體基底上具有至少一個電晶體的半導體裝置其 (請先聞讀背面之注意事項再填寫本頁)
37 A7 A7 經濟部中央標準局貝工消费合作社印«. 五、發明説明（35 ) 特徵在於：上述至少一個電晶體包括：一第i導電型半 導鱧層，其形成於上述半導體基底的表面内；一第i導 電型的通道摻雜層，其選擇性形成於上述半導體層内； 以及一控制閘極，形成於上述半導體層上部相對於上述 通道摻雜層的位置，上述閘極電極的内部具有含不純物 及氮的複晶矽層，上述氮被導入上述複晶矽層的下側， 使上述複晶矽層具有上側不純物濃度較高，而下側不純 物濃度較低的濃度分佈》 本發明申請專利範圍第2項所述之半導體裝置，其 中上述至少1個電晶體，具有至少2種類電晶體，上述 至少2種類電晶體的上述氮濃度不同。 本發明申請專利範圍第3項所述之半導體裝置，其 中上述至少2種類電晶體包含第1〜第3種類電晶體，上 述第1種類電晶體包括：1對第2導電型的第！半導體區 域’其選擇性獨立形成於上述第1種類電晶體的半導體 層内；第1閘極氧化層’其形成於上述j對第1半導體區 域之間的上述第1種類電晶體的半導體層上部，而上述 第1種類電晶體的上述通道摻雜層，形成於上述丨對第i 半導體區域之間，上述第1種類電晶體的上述控制電極 具有：一第1複晶矽層，形成於上述第丨閘極氧化層上 ;一第1氮導入區域，形成於上述第i複晶矽層内，上 述第2種類電晶想包括.1對第2導電型的第2半導體區 域’其選擇性獨立形成於上述第2種類電晶體的半導趙 層内；第2閘極氧化層，其形成於上述1對第2半導艘區 38 本紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐） 「裝— I (請先閱讀背面之注意事項再填寫本頁} 訂 1 A7 A7
五、發明説明（36 ) 域之間的上述第2種類電晶體的半導體層上部，上述第2 種類電晶體的上述通道摻雜層，形成於上述丨對第2半 導體區域’之間，上述第2種類電晶體的上述控制電極具 有：一第2複晶矽層，形成於上述第2閘極氧化層上； 一第2氮導入區域，形成於上述第2複晶矽層内，上述 第3種類電晶體包括：i對第2導電型的第3半導體區域 ，其選擇性獨立形成於上述第3種類電晶艎的半導體層 内；第3閘極氧化層，其形成於上述丨對第3半導體區域 之間的上述第3種類電晶體的半導體層上部，上述第3 種類電晶體的上述通道摻雜層，形成於上述丨對第3半 導體區域之間，上述第3種類電晶體的上述控制電極具 有：一第3複晶矽層，形成於上述第3閘極氧化層上； 以及一第3氮導入區域，形成於上述第3複晶矽層内， 上述第1〜第3氮導入區域的濃度各個不同，上述第丨〜第 3閘極氧化層具有相同的厚度，上述第1〜第3種類電晶 體的上述通道摻雜層具有相同的不純物濃度。 本發明申請專利範圍第4項所述之半導體'裝置，其 中上述至少2種類電晶體包含第丨〜第3種類電晶體，上 述第1種類電晶體包括：1對第2導電型的第丨半導體區 域，其選擇性獨立形成於上述第1種類電晶體的半導體 層内；第1閘極氧化層，其形成於上述丨對第丨半導體區 域之間的上述第1種類電晶體的半導體層上部，上述第1 種類電晶體的上述通道摻雜層，形成於上述〗對第丨半 導體區域之間，上述第1種類電晶體的上述控制電極具 39 本紙張尺度適用中國國家揉準（CNS ) A4規格（210x297公楚 (請先閲讀背面之注意事項再填寫本頁) -裝· 經濟部中央標準局負工消费合作社印製 經濟部中央揲準局貝工消费合作社印装 A7 __________B7 五、發明説明（37 ) 一' ~~' 有：一第1複晶矽層，形成於上述第丨閘極氧化層上； -第1氮導入區域，形成於上述第i複晶矽層内上述 第2種類電晶體包括：！對第2導電型的第2半導體區域 ’其選擇性獨立形成於上述第2種類電晶趙的半導體層 内；第2閘極氧化層，其形成於上述i對第2半導體區域 之間的上述第2種類電晶體的半導體層上部，上述第2 種類電晶體的上述通道摻雜層，形成於上述丨對第2半 導體區域之間’上述第2種類電晶體的上述控制電極具 有·一第2複晶矽層，形成於上述第2閘極氧化層上； 一第2氮導入區域，形成於上述第2複晶矽層内，上述 第3種類電晶體包括：i對第2導電型的第3半導體區域 ，其選擇性獨立形成於上述第3種類電晶體的半導體層 内；第3閘極氧化層，其形成於上述丨對第3半導體區域 之間的上述第3種類電晶體的半導體層上部；浮接閘極 電極，形成於上述第3閘極氧化層上；以及層間絕緣層 ，形成於上述浮接閘極電極上；上述第3種類電晶體的 上述通道摻雜層，形成於上述丨對第3半導體區域之間 ’上述第3種類電晶體的上述控制電極具有：一第3複 晶矽層，形成於上述層間絕緣層上；一第3氮導入區域 ，形成於上述第3複晶矽層内，上述第丨氮導入區域的 濃度，比第2及第3氣導入區域的濃度還高，上述第1 及第2閘極氧化層具有相同的第1厚度，而第3閘極氧化 層具有比第1厚度還厚的第2厚度，上述第1〜第3種類 電晶雄的上述通道接雜層具有相同的不純物漢度。 40 本紙張从適用中國國家標準（CNS ) A4i〇S· ( 21GX297公釐) ------- (請先閲讀背面之注意事項再填寫本頁) •裝· 訂
五、發明説明（38) 經濟部中央標準局貝工消费合作社印聚 本發明申請專利範圍第5項所述之半導體裝置，其 中上述至少2種類電晶體包含第丨〜第3種類電晶體上 述第1種類電晶體包括·· 1對第2導電型的第1半導體區 域，其選擇性獨立形成於上述第！種類電晶體的半導體 層内，第1閘極氧化層，其形成於上述1對第丨半導體區 域之間的上述第1種類電晶鱧的半導體層上部，上述第1 種類電晶趙的上述通道摻雜層，形成於上述1對第1半 導體區域之間，上述第1種類電晶體的上述控制電極具 有：一第1複晶矽層，形成於上述第丨閘極氧化層上； 一第1氮導入區域，形成於上述第i複晶矽層内，上述 第2種類電晶體包括：1對第2導電型的第2半導體區域 ,其選擇性獨立形成於上述第2種類電晶體的半導體層 内；第2閘極氧化層，其形成於上述1對第2半導體區域 之間的上述第2種類電晶體的半導體層上部，上述第2 種類電晶髗的上述通道摻雜層，形成於上述1對第2半 導體區域之間，上述第2種類電晶體的上述控制電極县 有：一第2複晶矽層，形成於上述第2閘極氧化層上； 一第2氮導入區域，形成於上述第2複晶矽層内，上述 第3種類電晶體包括：1對第2導電型的第3半導體區域 ，其選擇性獨立形成於上述第3種類電晶體的半導體層 内；第3閘極氧化層，其形成於上述1對第3半導趙區域 之間的上述第3種類電晶體的半導體層上部，上述第3 種類電晶體的上述通道摻雜層，形成於上述1對第3半 導艘區域之間，上述第3種類電晶想的上述控制電極具 本紙張尺度適用中國國家揉準（CNS ) M規格（2丨0x297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝- ^Λ 輕濟部中央標準局員工消费合作社印氧 A7 一____B7 五、發明説明（39 ) 有：一第3複晶矽層，形成於上述第3閘極氧化層上； 一第3氮導入區域，形成於上述第3複晶矽層内，上述 第3氮導入區域的濃度比第1及第2氮導入區域的濃度還 高’上述第1〜第3閘極氧化層具有相同的厚度，上述第 卜第3種類電晶體的上述通道摻雜層具有相同的不純物 濃度。 本發明申請專利範圍第6項所述之半導體裝置，為 在半導體基底上至少具有一個電晶體的半導體裝置，其 特徵在於；上述至少一個電晶體包括：一主動區域，其 依據選擇性形成於上述半導體基底主平面上的場氧化層 而設定；一氧化層，形成於上述主動區域上；以及一控 制電極，形成於上述氧化層及上述場氧化層上，且内部 含有導入與源極/沒極相同導電型的不純物以及氮的複 晶矽層；上述氮被選擇性導入上述主動區域的端緣部上 的複晶矽層下側’使上述複晶矽層具有上側不純物濃度 較高，而下側不純物濃度較低的濃度分佈。 本發明申猜專利範圍第7項所述之半導體裝置，為 在半導體基底上至少具有一個電晶體的半導體裝置，其 特徵在於；上述至少一個電晶體包括：一主動區域，其 依據選擇性形成於上述半導鱧基底主平面上的場氧化層 而設定；一氧化層’形成於上述主動區域上；一第i複 晶矽層’形成於上述氧化層及上述場氧化層上，且内部 導入氣’以及一第2複晶珍層，形成於上述第1複晶梦 層上，且内部導入與泺極/汲極相同導電型的不純物。 _ 42 本紙張尺度適用中關緖準（CNS )从祕(―训㈣7公楚） ------- I I 裝 訂 ^^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印策 A7 --- --—___________B7__ 五、發明説明（40 ) 本發明申請專利範圍第8項所述之半導鱧裝置，其 中上述氮所導入的摻雜量為1 X 1015/cm2〜1 X 1016/cm2 〇 · 本發明申請專利範圍第9項所述之半導艘裝置的製 造方法，該半導體裝置在半導體基底上具有至少一個電 晶體，該方法包括下列步驟：（a)在上述至少一個電晶體 形成的位置上形成一第1導電型的半導體層；（b)利用植 入離子在上述至少一個電晶體的上述半導體層内形成一 第1導電型通道摻雜層；以及（c)在上述至少一個電晶體 的上述半導體層上部之上述通道摻雜層的相對位置上形 成一控制電極；而上述步驟(c)包括：（c-1)形成内部含有 第2導電型不純物以及氮的複晶矽層之步驟，而上述步 驟（c-1)包括：將上述氮離子導入上述複晶矽層的下部。 本發明申請專利範圍第10項所述之半導體裝置的製 造方法’其中上述至少一個電晶體包含第丨〜第3種類電 晶體’上述步驟（c)包括：在上述第1〜第3種類電晶體的 上述半導體層的上部形成氧化層；在上述氧化層上形成 第1複晶矽層；導入第2導電型的不純物於上述第1複晶 矽層’而形成第2複晶矽層；在上述第2複晶矽層的下 部植入nl摻雜量的氮，而形成第1氮導入區域；在形成 上述第1種類電晶體位置的第2複晶矽層上形成罩幕， 且在露出的上述第2複晶矽層内的第1氮導入區域植入 n2摻雜量的氮，而形成第2氮導入區域；在形成上述第1 及第2種類電晶體位置的第2複晶矽層上形成罩幕，且 43 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） ————— r裝II (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央樣準局負工消费合作社印装 A7 B7 五、發明説明（41 ) 在上述露出的第2複晶矽層内的第2氮導入區域植入幻 摻雜量的氮，而形成第3氮導入區域；藉由定義圖案步 驟’選擇性去除上述第2複晶矽層以及上述氧化層，用 以在上述第1種類電晶體的上述半導體層上形成第j閘 極氧化層’以及上述第1種類電晶體的上述控制電極、 在上述第2種類電晶體的上述半導體層上形成第2閘極 氧化層’以及上述第2種類電晶體的上述控制電極、在 上述第3種類電晶艎的上述半導體層上形成第3閘極氧 化層’以及上述第3種類電晶艎的上述控制電極。 本發明申請專利範圍第11項所述之半導體裝置的製 造方法’其中上述至少一個電晶體包含第i〜第3種類電 晶體’上述步驟（c)包括：在上述第丨〜第3種類電晶體的 上述半導體層的上部形成具有第1厚度的第丨氧化層； 在上述第3種類電晶體的半導體層之上述第1氧化層上 ，選擇性形成含有均一第2導電型不純物的第1複晶矽 層’·在上述第1複晶矽層上選擇性形成一絕緣層，且去 除形成上述第1及第2種類電晶體位置的第丨氧化層；在 上述第1及第2種類電晶體的上述半導體層的上部，形 成具有比第1厚度還薄之第2厚度的第2氧化層；在上述 第2氧化層及上述絕緣層上形成第2複晶矽層；在上述 第2複晶矽層的下部植入nl摻雜量的氮，而形成第i氮 導入區域；在形成上述第2及第3種類電晶體位置的第2 複晶矽層上形成罩幕，且在露出的上述第2複晶矽層内 的第1氮導入區域植入！!2摻雜量的氮，而形成第2氮導 44 各紙張尺度適用中國國家標準（公釐· --------------'玎------ (請先閱讀背面之注意事項再填寫本頁} 經濟部中央揉準局負工消費合作社印笨 A7 -------- —_— B7 五、發明説明~~~'--— 入區域；藉由定義圓案步驟’選擇性去除上述第2複晶 矽層以及上述第1及第2氧化層，用以在上述第！種類電 晶趙的上述半導體層上形成第！閘極氧化層，以及上I 第1種類電晶體的上述控制電極、在上述第2種類電晶 艘的上述半導體層上形成第2閘極氧化層，以及上述第2 種類電晶體的上述控制電極、在上述第3種類電晶體的 上述半導體層上形成第3閘極氧化層、浮接閘極電極、 層間絕緣層，以及上述第3種類電晶體的上述控制電極 〇 本發明申請專利範圍第12項所述之半導體裝置的製 造方法，其中上述至少一個電晶體包含第丨〜第3種類電 晶體，上述步驟（b)包括：形成相同不純物濃度的上述第 1及第3種類電晶體的上述通道摻雜層，上述步驟(c)包括 :在上述第1〜第3種類電晶體的上述半導體層的上部形 成氧化層；在上述氧化層上形成第1複晶矽層；導入第2 導電型的不純物於上述第1複晶矽層，而形成第2複晶 妙層；在上述第2複晶矽層的下部植入ni摻雜量的氮， 而形成第1氮導入區域；在形成上述第1及第2種類電晶 體位置的第2複晶矽層上形成罩幕，且在露出的上述第2 複晶矽層内的第1氮導入區域植入n2摻雜董的氮，而形 成第2氮導入區域；藉由定義圖案步驟，選擇性去除上 述第2複晶矽層以及上述氧化層，用以在上述第1種類 電晶體的上述半導體層上形成第1閘極氧化層，以及上 述第1種類電晶體的上述控制電極、在上述第2種類電 45 ----------「裝— (請先閲讀背面之注意Ϋ項再填寫本頁) -.tT, Η旅 ’ I I— n 本紙張尺度適用中國國家橾準（CNS ) A4規格（2丨〇><297公釐〉 A7
晶體的上述半導體層上形成第2閘極氧化層，以及上述 第2種類電晶鱧的上述控制電極、在上述第3種類電晶 體的上述半導體層上形成第3閘極氧化層，以及上述第3 種類電晶艘的上述控制電極。 經濟部中央標準局員工消费合作社印家 本發明申請專利範圍第13項所述之半導體裝置的製 造方法，該半導體裝置在半導體基底上具有第1及第2 種類電晶體，該方法包括下列步驟：（a)在上述半導體基 底的主表面上選擇性形成場氧化層，且上述形成第1及 第2種類電晶體的位置，設定第1及第2主動區域； 在上述第1及第2區域上形成一氧化層；以及（c)在上述 第1及第2區域上的氧化層上形成以複晶矽構成的控制 電極；.而上述步驟（c)包括：（c_i)在上述第1主動區域的 複晶矽層，導入與源極/汲極層相同導電型之較低摻雜董 nl的不純物；以及（c-2)在上述第2主動區域的複晶矽層 ’導入較高摻雜量ιι2的不純物，且將摻雜量n3的氮離 子導入上述第2主動區域的複晶矽層下部。 本發明申請專利範圍第14項所述之半導體裝置的製 造方法，其中上述第1摻雜量nl為5X l〇14/cm2、上述 第2掺雜量n2為5X 1015/cm2、而上述第3掺雜量n3為 1 X l〇15/cm2。 【發明之實施例】 通常，構成MOS電晶體的閘極電極（材質係複晶矽） 被摻入N型或P型的不純物。藉由上述摻入不純物以達 到降低閘極電極阻抗的效果。又，不論是N型或P型皆 46 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " " ---------「^------1T------^ 涑 (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印簟 五、發明説明（44 ) 與井層的型式（type)不同。亦即，對於N型井選擇P型閘 極電極，而對於P型井則選擇N型閘極電極，藉此可抑 制臨界值變低。 第1圏顯示利用植入離子而摻入不純物於閘極電極 ·: 中’以形成MOS電晶體Ml的構造。再者，上述閘極電 極之中’在閘極電極與閘極氧化層的接合界面附近植入 氮時，具有提昇氧化層的可靠度，以及抑制因後績熱處 理使不純物穿透閘極電極直到基底之現象的效果。 因此，第1圖所示的MOS電晶體Ml之中被形成具 有濃度分佈的不純物層IL以及氮導入層NL。 第2圖顯示MOS電晶體Ml的不純物分佈輪廓 (profile)以及氮分佈輪廓。第1圓所示m〇S電晶體Ml的 閘極電極G1的A-A’線之不純物濃度分佈曲線，呈現從 閘極氧化層（Si〇2)Zl以及閘極電極（複晶矽）G1的界面開 始描徐出向上曲線，在閘極電極G1内到達第1尖峰後， 一旦曲線下降，再上昇而達到第2尖峰後，曲線再下降 0 又’氮濃度分佈曲線，呈現從井層Wl(si)以及閘極 氧化層（Si02)Zl的界面開始描繪出向上曲線，在閘極氧 化層（Si02)Zl與閘極電極(複晶Si)G1内到達尖峰後，曲 線開始下降。 而且’第2圏之中’橫轴表示氮濃度及不純物濃度 ’而縱轴表示A-A’線方向距離（深度），圖中si_si〇2界面 表示井層wi與閘極氧化層Z1的接合界面，而8丨〇2_複 47 0¾ (請先閲讀背面之注項再填寫本頁) "'• 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297^^1 A7 B7 經濟部中央搮準局貝工消费合作社印笨 五、發明説明（45 ) 晶Si界面則表示閘極氧化層Z1與閘極電極gi的接合界 面。 如先前所說明，氮具有抑制不純物擴散的作用，所 以閘極電極G1與閘極氧化層zi的接合界面附近所植入 高濃度的氮，該接合界面附近的不純物濃度變低。閘極 氧化層内的不純物濃度變得過低，電晶體動作時，在閘 極電極内形成空乏層為眾所皆知，且會產生因氮植入過 多形成空乏層的問題。 利用第3圖及第4圖說明因植入過多的氮而形成空 乏層的現象。第3圓顯示在氮濃度較低的MOS電晶體 M2之中，閘極電極G2内所產生的空乏層DPI之形成狀 態，以及閘極電極G2的A-A ’線之氮分佈輪廓以及不純 物的分佈輪廓。 第4圖顯示在氮濃度較高的MOS電晶體M2之中， 閘極電極G3内所產生的空乏層DP2之形成狀態，以及閘 極電極G3的A-A’線之氮分佈輪廓以及不純物的分佈輪 廓。 藉由兩者的比較，可了解閘極電極與閘極氧化層的 接合界面附近之氮濃度變高，該接合界面附近的不純物 濃度降低，而且閘極電極G3内的空乏層較閘極電極G2 内的空乏層還廣。 一旦形成空乏層時，在空乏層内產生電壓下降（drop) ，使施加於元件的電壓低於施加的電壓。亦即，氧化層 有效厚度變厚。因此，產生臨界值增加、以及汲極電流 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家揉準（CNS > A4規格（210X29*7公釐> 經濟部中央標準局貝工消費合作社印装 A7 __B7 _ 五、發明説明（46 ) 減少的問題。 本申請發明，為確實地利用形成於閘極電極内的空 乏層’不致產生因植入過多的氮，使閘極氧化層可靠度 降低以及閘極不純物的擴散抑制等的損失，而且將複數 種類的電晶體製作於1個晶片内》
以下’利用DRAM、快間記憶艎、邏輯於（in)DRAM 、邏輯於（in)快閃記憶體的實例，以說明本發明的實施例 〇 <第1實施例> <1-1.裝置構造> 第5圖為本發明第1實施例，其顯示將複數種類的 電晶體置入DRAM100的部分構造。通常，DRAM不但 具有貯存資料的記憶體單元陣列部，還包括感測放大器 部（sense amplifier)、週邊電路部（例如位址緩衝器、X解 碼器及Y解碼器、列（row)/行(column)時序週期（ci〇ck)電 路、I/O匯流排電路、更新電路等）。 上述任一部位皆是由電晶體所構成，並且每一電晶 體所要求的特性各為不同。例如比較其起始值（threshold) ，記憶體單元陣列部的電晶體為達約IV、週邊電路部的 電晶體約為0.8V時，感測放大器部的電晶體必須抑制於 約 0.4V » 第5囷為分別顯示感測放大器部、週邊電路部的電 晶體、記憶體單元陣列部所使用的N通道型MOS電晶體 T41〜T43的剖面。 49 (請先聞讀背面之注意事項再填寫本頁) Γ 裝·
、1T 本紙張尺度適用中國闺家;i準（CNS ) A4規格（210X297公釐> — 經濟部中央揉準局貝工消费合作社印装 A7 B7 五、發明説明（47 ) 第5圖之中，N通道型MOS電晶體T41〜T43是形成 在已形成於同一半導體基底1(P型）上的P型井層101之 内。井層101是利用形成於井層101内的通道切斷層 (channel cut) 102與LOCOS層2以隔離元件之間，且N通 道型MOS電晶體T41〜T43分別形成隔離元件間的區域。 感測放大器部的N通道型MOS電晶體T41包括平行 而獨立地形成於井層101的1對源極•汲極層106，以及 形成於連接在該源極•汲極層106相對之端緣部的1對淺 摻雜汲極層（以下稱LDD)107。 然後，在LDD層107的上部形成閘極氧化層3，且 在該閘極氧化層3的上部形成閘極電極4A。又，在閘極 氧化層3與閘極電極4A的側面形成侧壁氧化層5。又， 在閘極電極4A下層的井層101内形成通道摻雜層103 A 〇 再者，在閘極電極4A内與閘極氧化層3接合界面附 近形成有氮導入區域N1。 週邊電路部的N通道型MOS電晶體T42包括平行而 獨立地形成於井層101的1對源極•汲極層106，以及形 成於連接在該源極·汲極層106相對之端緣部的1對LDD 層 107。 然後，在LDD層107的上部形成閘極氧化層3，且 在該閘極氧化層3的上部形成閘極電極4B。又，在閘極 氧化層3與閘極電極4B的側面形成側壁氧化層5。又， 在閘極電極4B下層的井層101内形成通道摻雜層103B 50 (請先閲讀背面之注意事項再填寫本頁) Γ 裝- 訂 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（48 ) 0 再者，在閘極電極4B内與閘極氧化層3接合界面附 近形成有氮導入區域N2。 記憶體單元陣列部的N通道型MOS電晶體T43包括 -； 平行而獨立地形成於井層101的1對源極•汲極層106， 以及形成於連接在該源極·汲極層106相對之端緣部的1 對 LDD 層 107。 然後，在LDD層107的上部形成閘極氧化層3，且 在該閘極氧化層3的上部形成閘極電極4C。又，在閘極 氧化層3與閘極電極4C的侧面形成側壁氧化層5。又， 在閘極電極4C下層的井層101内形成通道摻雜層103C 。而且，記憶艎單元陣列部形成閘極陣列構造，且形成 相鄰閘極共同具有同一源極•汲極層106的構造。而且其 構造為連續配置。 再者，在閘極電極4C内與閘極氧化層3接合界面附 近形成有氮導入區域N3。 再者，表5顯示N通道型MOS電晶體T41〜T43的構 造之各元件。 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家揉準（CNS ) A4規格（2丨OX297公釐） ί 、 ΓΙ_ 經濟部中央標準局貝工消费合作社印製 _ 【表5】 A7 B7 發明説明（49 ) 感測放大器部(Τ4Π 遇邊雩路撕42) 記憶艟單元陣列部(Τ43Ί 場氡化層a 4000A 400〇λ 4000A 閉梃蚊化屠年 ιοοΑ 100 A 100A 閘極電極 2000 A 2000 A 2000 A -側壁A 1000 A 1000 A 1000Α B700keVl X 10*W B700keVl X 1〇'7αη^ B700keVl X 10lW -地道切斷 B130keV5 X 10u/cm" B130keV5 X l〇'W B 130keV 5 X 10u/cmz B 50keV 1 X 10'W B50keVl X 10*W~ B50keVl X 10'W UL)Li As30keV 1 X lO^/cm" As30keVl X l〇'W As30keVl X 10u/cmz 淋極/¾搞！ As50keV5 X 10'Vcm" As50keV5 X 10b/cmz As 50keV 5 X lO'Vcm2 Wmx P30keV5 X 10*W P 30keV3 X 10'W P 30keV 1 X 10*W N lOkeV 1 X N 10keV3 X 10bW N lOkeV 1 X 1〇'7αηζ ~~ I 850 °c 60mfa 表5之中，N通道型MOS電晶體T41〜T43形成閘極 時’不純物摻雜量皆為5 X 1015/cm2 »植入不純物皆是 磷（p) ’而植入能量皆是30keV。 然後，氮的摻雜量分別為IX l〇15/cm2、3 X l〇15/cm2 、1 X 1016/cm2。而且，植入不純物皆是砷（As)，而植入 能量皆是10keV。 又’第6圖以及第7圖顯示第5圓所示的感測放大器 部、週邊電路部、以及記憶體單元陣列部的N通道型MOS 電晶體T41〜T43之中，A-A，線、B-B’線以及C-C，線的剖 面部分的氮分佈輪廓（profile)以及不純物分佈輪廓。 第6圖以及第7圖的橫轴表示剖面方向的位置（深度） ’而縱軸分別表示氤以及不純物濃度。而且，圖中橫轴 從左側依序為閘極電極（複晶矽層）、閘極氧化層（Si〇2層） 、井層（主體（bulk)矽層）。 如表5所示，N通道型MOS電晶體T41〜T43的閘極 電極4A〜4C，因為氮的摻入量分別不同，所以氮濃度亦 52 本紙張尺度逋用中國國家標隼（CNS ) Α4说格（210X297公釐} --------------、訂------ (請先閲讀背面之注意事項再填寫本頁) A7
五、發明説明（50 ) 經濟部中央梯準局貞工消费合作社印製 分別不同，氮導入區域的氮濃度依序較高而導致起始值 依序變高是可預期的。亦即，第6圈Α·Α，線所示的感測 放大器部的電晶體Τ41濃度最低，而往週邊電路部的電 晶體Τ42(Β-Β，）、記憶體單元陣列部的電晶體T43(c c，) 的濃度依序變高。 又，在閘極氧化層中亦分別存在氮，且維持上述濃 度的高低關係。再者，井層之中除了與閘極氧化層的接 合界面附近之處’幾乎不存在氮的分佈輪廓。 再者，N通道型MOS電晶體T41,〜T43的通道換雜層 103A〜103C的不純物的換入量相同，所以α·α，線、B-B， 線、C_C’線重疊。 氮植入量較多的閘極電極’其不純物擴散以及活性 化會被抑制，且在閘極氧化層附近的不純物濃度會變低 。因此，記憶體單元陣列部的閘極電極之空乏層變得最 廣’而氧化層的有效厚度變得最厚，所以起始值變為較 高。 第8圖顯示各閘極氧化層的實際厚度，以^^有效厚 度。第8圖之中，從橫軸左側依序表示感測放大器部、 週邊電路部、記憶體單元陣列部的N通道型MOS電晶艘 。由第8圖清楚地說明，各閘極氧化層的厚度由感測放 大器部、週邊電路部、記憶體單元陣列部依序變厚。 <1-2.製造方法> 以下，利用第9〜第15圖說明第5囷所示構成 DRAM100的感測放大器部、週邊電路部、記憶體單元陣 53 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公嫠） 1—「裝— (諳先聞讀背面之注意事項再填寫本頁) -訂 經濟部中央標準局員工消費合作社印製 A7 五、發明説明（51 ) 列部的N通道型MOS電晶體T41〜T43的製造方法。 首先，第9圖所示的步驟，是利用局部熱氧化法在P 型半導體基底1的表面形成LOCOS層（場氧化層）2，例 如形成4000 A的厚度。接著，例如在700keV的能量下 植入1 X 1013/cm2的摻雜量之硼離子於半導體基底1，而 形成P型井區域101。再者，雖在半導體基底1内形成用 以形成P通道型MOS電晶體的N型井區域，但是其圖示 及說明皆省略。其次，例如在130keV的能量下植入5X 1012/cm2的摻雜量之硼離子於半導體基底1，而形成通道 切斷層102。通道切斷層102形成可與LOCOS層共同形 成元件間隔離區域的形狀。 其次，在井層101預定的位置上形成後續將變成通 道摻雜層103A〜103C的通道摻雜層100。此時，在週邊 電路部以及記憶體單元陣列部的電晶體T42以及T43形 成的區域亦形成通道摻雜層100。而且，通道摻雜層100 的形成是在例如利用50keV的能量，植入1 X 1012/cm2 的摻雜量之硼離子的情況下進行。 其次，第10圖所示的步驟，是利用熱氧化法在半導 體基底1的主表面上形成當作閘極氧化層3的氧化層31 ，然後，利用CVD法形成當作閘極電極材料的（未摻雜) 複晶矽層42。而且，氧化層31的厚度約為100 A ，而 複晶矽層42的厚度約為2000 A 。 接著，第11圖所示的步驟，是藉由植入不純物離子 於複晶矽層42以形成摻雜複晶矽層421。而且摻雜複晶 54 --------^^------ΐτ------^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（52 ) 矽層421的形成是在例如利用30keV的能量，植入5 X 1015/cm2的摻雜量之磷離子的情況下進行。 其次、第12圖所示的步驟，是植入氮離子於摻雜複 晶矽層421中，以形成適用於感測放大器部N通道型MOS 電晶體T41所需之閘極電極最低氮濃度，而形成氮導入 區域N1。此時，週邊電路部及記憶體單元陣列部的摻雜 複晶矽層421也形成氮導入區域N1。而且，氮導入區域 N1的形成，是在例如利用lOkeV的能量，植入1 X 1015/cm2的摻雜量之氮離子的情況下進行。 其次，第13圖所示的步驟，是在感測放大器部的上 部形成光阻罩幕R204，且在週邊電路部及記憶體單元陣 列部的摻雜複晶矽層421選擇性追加植入氮離子，而形 成適用於週邊電路部的N通道型MOS電晶體T42濃度的 氮導入區域N2。而且，氮導入區域N2的形成，是在例 如利用lOkeV的能量，植入2 X 1015/cm2的摻雜量之氮 離子的情況下進行。 其次’去除光阻罩幕R204，然後，第14圖所示的 步驟，在感測放大器部以及週邊電路部的上部形成光阻 罩幕R205 ’且在記憶體單元陣列部的摻雜複晶矽層421 選擇性追加植入氮離子，而形成適用於記憶體單元陣列 部的N通道型MOS電晶體T41氮濃度的氮導入區域N3 。而且’氮導入區域N3的形成，是在例如利用lOkeV的 能量’植入7 X l〇15/cm2的摻雜量之氮離子的情況下進 行0 ___ 55 本紙張尺度適财關家縣（_C：NS ) A規格（21GX29^t - I— 7— (請先閱讀背面之注意事項再填寫本頁)
,tT 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（53 ) 其次，第15圖所示的步驟，是在摻雜複晶矽層421 上方形成光阻罩幕R206 ，且利用定義圖案步驟 (patterning)以形成閘極電極4A~4C以及閘極氧化層3。 其次，利用將離子植入感測放大器部、週邊電路部、記 憶體單元陣列部，以形成LDD層107，然後，在閘極氧 化層3以及閘極電極4A〜4C的側面形成厚度約為1000 A 的側壁氧化層5。接著，將側壁氧化層5當作罩幕，利 用植入離子以形成源極·汲極層106，而得到第5圖所示 的DRAM100構造。 且，LDD層107，是利用30keV的能量，植入1 X 1013/cm2的摻雜量之例如神（As)離子而形成。又，源極· 汲極層106，是利用50keV的能量，植入5 X 1015/cm2 的摻雜量之例如砷（As)離子，然後在850 °C進行回火60 分鐘而形成。 再者，第15圖之中，雖然氮導入區域N1〜N3與閘極 氧化層3接觸，但是，上述區域是在形成源極/汲極的熱 處理時，將已植入氮經擴散，並且集中在存在多數結晶 缺陷的閘極氧化層3的結果。 而且，之後，雖藉由形成電容器、層間絕緣層、導 線層等的步驟，而形成DRAM，但是其步驟及說明皆省 略。 <1-3.特徵的作用效果> 如上述說明本發明第1實施例的DRAM100的構造， 對於特性不同的複數種類個電晶體（例如要求規格 56 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝. -β Τ 經濟部中央標準局肩工消费合作社印装 B7 五、發明説明（54) (specification)不同），利用改變各別的閘極電極氮濃度， 而使閘極氧化層的有效厚度改變，藉以設定起始值，故 不需要改變通道摻雜層的氮濃度，以適用於電晶體的特 性，可固定於抑制從擴散層漏電流（擴散層遺漏）最小限度 的濃度。 因此，使通道摻雜層的氮濃度設定為使擴散遺漏最 小值，且利用閘極電極的氮濃度設定起始值，可突破起 始值以及擴散層遺漏之間的權衡取捨（trade-off)關係，而 解決電路設計的限制。 又，分別改變閘極電極的氮濃度，比起在半導體基 底内形成改變不純物濃度的通道摻雜層的情況，對於其 他構造的波及影響較小。亦即，在半導體基底内植入離 子的情況，特別是進行高劑量的植入時，常成為半導體 基底結晶性劣化的主因。然而，本發明進行最外層位置 的閘極電極的氮離子植入，所以不致發生上述的問題。 且若設定氮離子無法到達閘極氧化層的植入範圍較佳。 再者，雖然上述說明之中，通道摻雜層103A〜103C 的不純物濃度為相同，但是，不一定必須相同。例如只 分別改變閘極電極的氮濃度，無法充分調整起始值時， 可以藉由變更通道摻雜層103A〜103C的氮濃度以調整起 始值。上述情況只是補助利用而使不純物濃度增加少許 ，不致使擴散層遺漏大幅增加，亦不致因植入離子而使 半導體基底的結晶性劣化。 又，雖然閘極電極與閘極氧化層的接合界面附近存 57 --------「裝------訂------冰 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 經濟部中央標準扃負工消费合作社印家 A7 _______B7 五、發明説明（55 ) 在很多結晶缺陷，但藉由在閘極電極導入氮，使氮原子 與結晶缺陷原因之一的懸吊原子（dangling bond)結合，而 改善結晶缺陷’所以可提昇閘極氧化層的可靠度。 又’在閘極電極4A〜4C内與閘極氧化層3接合界面 附近形成氮導入區域N1〜N3，所以可抑制植入不純物的 穿透現象。亦即’因為植入的不純物具有分佈輪廓，可 藉由後續的熱處理而擴散。此時，一旦過度擴散，會從 閘極氧化層穿透’而達到矽基底。以上稱為穿透現象。 一旦產生穿透現象，通道區域的不純物濃度會變化，而 且起始值等基本電性特性亦隨之改變，然而，可藉由氮 導入區域N1〜N3的存在而防止此現象。 <1-4·修正例> 利用第9圖〜第15圓說明第1實施例的DRAM100的 製造方法，其是利用離子植入方式植入不純物離子於複 晶矽層42，以形成摻雜複晶矽層421的實例（第11圖 然而，摻雜複晶矽層雖以CVD法在沈積複晶矽層時. ，同時使用複晶矽沈積材料氣體、以及例如含磷氣體的 不純物所形成，然而藉由在形成複晶矽層的同時導入不 純物的同步（Insitu)摻雜的方式也可以。而且，在後續說 明的第2〜4實施例之中，此方法也適用於形成當作閘極 主材料的複晶矽層。 如上所述方式所形成的摻雜的複晶矽層在其内部的 不純物濃度變得均勻，可抑制因熱處理所導致的擴散。 利用第9圖〜第15圖說明第1實施例的DRAM100的 58 !11!「〒_ (請先閲讀背面之注意事項再填寫本頁) 訂 本纸張尺度適用中國國家標率（CNS } A4说格（210X297公釐） 經濟部中央揉準局員工消费合作社印装 A7 B7__五、發明説明（56 ) 製造方法，其是被要求起始值最低、亦即在空乏層形成 區域最小的感測放大器部的N通道型MOS電晶體T41的 閘極電極内形成氮導入區域N1的實例（第12圖）。 然而，在閘極電極4A内不形成氮導入區域N1而藉 由調整通道摻雜層的不純物濃度而調整起始值的方式也 可以》 利用上述構成，至少可以減少1次氮植入步驟，而 可簡化製程步驟。 而且，上述說明的本發明第1實施例是在單結晶基 板上形成各種電晶體的構造，然而，在S〇I(silicon on insulator)基板上形成各種電晶體的情況，也可以得到同 樣的作用效果。 <第2實施例> <2-1.裝置構造> 第16圊為本發明第2實施例，其顯示製作複數個電 晶體於快閃記憶體200的部分構造。通常，與dram相 比，快閃記憶體不同之處在於，例如使用丨〇v的高電壓 以寫入或抹去〇所以快閃記憶體不但具有貯存資料的記 憶體單元陣列部，也包括X解碼器、丫解碼器等昇壓後 使用的高耐壓部，週邊電路部（例如位址緩衝器、列（r〇w)/ 行（column)部、〖/〇匯流排部.、資料暫存（registe〇部、感 測放大器部、動作控制部等），每一部位皆是使用電晶體 所構成，因為使用電壓的差異，所以需要複數種特性不 同的電晶體》 ____59 本ϋ尺度適用中固國家橾準（CNS ) A4規格（------ (請先閱讀背面之注意事項再填寫本頁) •裝. 訂 Η滅 經濟部中央標準局貞工消費合作社印«. A7 __B7_ 五、發明説明（57 ) 第16圖，顯示使用於高耐壓部、週邊電路部、記憶 體單元陣列部的N通道型MOS電晶體T51〜T53的剖面。 第16圖之中，N通道型MOS電晶體T51-T53是形 成在已形成於同一半導體基底21(P型）上的P型井層121 二 之内。井層121是利用形成於井層121内的通道切斷層 122與LOCOS層22以隔離元件之間，且N通道型MOS 電晶體T51〜T53分別形成隔離元件間的區域。 高耐壓部的N通道型MOS電晶體T51包括平行而獨 立地形成於井層121的1對源極•汲極層126，以及形成 於連接在該源極·汲極層126相對之端緣部的1對淺摻雜 汲極層127。 然後，在LDD層127的上部形成閘極氧化層25A， 且在該閘極氧化層25A的上部形成閘極電極29A。又， 在閘極氧化層25A與閘極電極29A的側面形成側壁氧化 層30。又’在閘極電極29A下層的井層121内形成通道 摻雜層123。 而且，在閘極電極29A内與閘極氧化層25'a接合界 面附近形成氮導入區域Nil❶ 週邊電路部的N通道型MOS電晶體T52包括平行而 獨立地形成於井層121的1對源極•汲極層126，以及形 成於連接在該源極·汲極層126相對之端緣部的1對淺摻 雜汲極層127。 然後’在LDD層127的上部形成閘極氧化層25A， 且在該閘極氧化層25A的上部形成閘極電極29B ^又， 60 本紙張尺度it用中國國家CNS〉八4麟（21〇χ297公楚] '麵 (請先閱讀背面之注意事項再填寫本頁) 裝· -訂 -^冰 經濟部中央揉準局貝工消费合作社印聚 A7 B7五、發明説明（58) 在閘極氧化層25A與閘極電極29B的側面形成側壁氧化 層30。又，在閘極電極29B下層的井層121内形成通道 摻雜層124。 而且，在閘極電極29B内與閘極氧化層25A接合界 面附近形成氮導入區域N12。 記憶體單元陣列部的N通道型MOS電晶體T53包括 平行而獨立地形成於井層121的1對源極•汲極層126， 形成於源極·汲極層126的端緣部上方的隧穿（tunnel)氧 化層23，然後在該隧穿氧化層23上方依序形成浮接閘 極電極27、層間絕緣層（ΟΝΟ層）24，以及控制閘極電極 29C »而且，由於控制閘極電極29C與閘極電極的構造 相同，所以，後續將其當作閘極電極使用。 又，在隧穿氧化層23、浮接閘極電極27、層間絕 緣層24、控制閘極電極29C的侧面形成側壁絕緣層30 〇 而且，在控制閘極電極29C内與層間絕緣層24接合 界面附近形成氮導入區域Ν12。 又，在浮接閘極電極27的下層的井層121内形成通 道摻離層125。而且，記憶體單元陣列部形成閘極陣列 構造，且形成相鄰閘極共同具有同一源極·汲極層126的 構造》而且其構造為連續配置。 再者，表6顯示Ν通道型MOS電晶體Τ51〜Τ53的構 造之各元件。 61 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） Α7 Β7 i、發明説明（59 ) 【表6】 高耐壓部(T51) 週邊電珞部(J52) 記憶體單元陣列部 (T53) 埽氡化層庳 4000A 4000A 4000A 明極氯化 80A 80 A 100 A 洋接 1000 A «極電接不 1 X 10*W 層W絕绫愚Λ iG〇ssy^iG〇8=iayi<xyio〇A 孩刺W極曾搞令置 2000A 2000 A 2000A 側壁A 2000 A 2000A 2000A 井 _ B70ffl£eVl X 10,3/αη2 B700fceVl X lO'Van4 B700keVl X 10!W _通道切斯 B130keV5 X lO'Vcm2 B 130fceV5 X 10,2/an2 B130keV5 X 10,2/cm2 瓦道摻《ΐ B50keV5 X lO'Von2 B5(M®V5 X lO’W B50keV5 X lO'W LDD As301«Vl X 10'Van1 As3CfeeV 1 X lO'Vcm2 _祕汲接 As5«seV5 X 10,5/aii As5(MceVS X 10*Vcm2 As50keV5 X l〇'5/an2 P30keV5 X lO'Vcm1 P3(»sbV5 X 10'W P30teV5 X lO’W ------ N lOkeV 1 X lO'W N lOkeV 1 x lO'Vcm2 N KMoeV 1 X 101 W fe處理 850 °C 60min (請先聞讀背面之注意事項再填寫本萸) -裝· 如表6所述，快閃記憶體200的特徵為高耐壓部N 通道型MOS電晶體T51之閘極電極29A的氮摻雜量最高 ’週邊電路部的N通道型MOS電晶體T52之閘極電極 29B内的氮摻雜量，與記憶體單元陣列部的n通道型MOS 電晶體T53之控制閘極電極29C内的氮摻雜量相同。 第16圓所示高耐壓部、週邊電路部、以及記憶體單 元陣列部的N通道型MOS電晶體T51〜T53之中，A-A， 線、B-B，線、C-C，線的剖面部分之氮分佈輪廓以及不純 物分佈輪廓顯示於第17囷以及第18圓。 第17圖以及第18圖之中，橫轴分別表示剖面方向 的位置（深度），而縱轴表示不純物濃度。而且，將記憶體 單元陣列部的N通道型MOS電晶體T53的構成順序表示 於圏面上部，而將其他MOS電晶體的構成順序表示於囷 面橫轴。 62 本紙張尺度適用中國國家標準（CNS > Α4規格（210Χ297公釐） 訂 -Υ.Λ 經濟部中央標準局員工消费合作社印裝 經濟部中央標準局貝工消费合作社印袈 A7 五、發明説明（60 ) ' 第17圓以及第18囷的上部，面向囷面從左側依序 為控制閘極電極（複晶矽層）、層間絕緣層（〇N〇層）、浮接 閘極電極（複晶矽層）、隧穿氧化層（si〇2)、井層（主體矽層） 〇 又，第17圓以及第18圖的橫轴，面向圖面從左側 依序為閘極電極（複晶矽層）、閘極氧化層（si〇2)、井層（主 體矽層）。 第17圓之中，如A-A，線所示，高耐壓部之閘極電極 中的氮濃度最高，而B-B’線所示的週邊電路部之閘極電 極之中氮濃度，與C-C’線所示的記憶體單元陣列部之閘 極電極之中氮濃度相同。 又，在閘極氧化層與層間絕緣層中亦分別存在氮， 且維持上述濃度的尚低關係。再者，井層之中除了與閉 極氧化層的接合界面附近之處，幾乎不存在氮的分佈輪 廓。 又，如第18圓所示，閘極電極之中的不純物之分佈 輪廓’以Α-Α’線所示高耐壓部的電晶體Τ51變化最急遽 ，而Β-Β’線以及C-C’線所示週邊電路部的電晶艘Τ52以 及記憶體單元陣列部的電晶體Τ53的分佈輪靡變化較緩 和。這是因為氮植入的閘極電極，其不純物的擴散以及 活性化會被抑制。 因此’高耐壓部的電晶體Τ51閘極電極之空乏層變 得最廣，而氧化層的有效厚度變得最厚，所以即使是高 電壓也可承受。 63 本紙張尺度適用中圉國家標f(CNS ) Α4規格（210Χ297公釐） ' --- --^---：---Γ 裝------1T------ (請先閲讀背面之注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（61 ) 第19圖顯示各閘極氧化層的實際厚度，以及有效厚 度。第19圖之中，從橫轴左側依序表示高耐壓部、週邊 電路部、記憶體單元陣列部的N通道型MOS電晶體。而 且，在記憶體單元陣列部之中，是將遂穿氧化層當作閘 極氧化層使用。由第19圖清楚地說明，各閘極氧化層的 有效厚度在高耐壓部特別厚。 再者，如第18圖所示，高耐壓部（A-A’線）、週邊電 路部（B-B，線）、以及記憶體單元陣列部（C-C，線）的電晶體 之通道摻雜層不純物的分佈輪廓相同.。 而且，記憶艎單元陣列部的N通道型MOS電晶體 T53的浮接閘極電極為利用CVD法所形成，故不純物的 分佈輪廓為固定。 <2-2.製造方法> 以下利用第20〜第33圖說明第16圖所示高耐壓部、 週邊電路部、以及記憶體單元陣列部的N通道型MOS電 晶體T51〜T53的製造方法。 首先，第20圖所示的步驟，是利用局部熱氧化法在 P型半導體基底21的表面形成LOCOS層（場氧化層）22， 例如形成4000 A的厚度《接著，例如在700keV的能量 下植入1 X 1013/cm2的摻雜量之硼離子於半導體基底21 ，而形成P型井區域121。再者，雖在半導體基底21内 形成用以形成P通道型MOS電晶體的N型井區域，但是 其圖示及說明皆省略。其次，例如在130keV的能量下植 入5 X 1012/cm2的摻雜量之硼離子於半導體基底21，而 64 (請先閲讀背面之注意事項再填寫本頁) Γ 裝· 訂 •^彳 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（62) 形成通道切斷層122 »通道切斷層122形成可與LOCOS 層共同形成元件間隔離區域的形狀。 其次，在井區域121内高耐壓部、週邊電路部、記 憶體單元陣列部預定的位置上，分別形成通道摻雜層120 。而且，通道摻雜層120的形成是在例如利用50keV的 能量，植入5 X 1012/cm2的摻雜量之硼離子的情況下進 行。 其次，第21圖所示的步驟，是利用熱氧化法形成當 作隧穿氧化層23的氧化層231，然後，利用CVD法形成 當作閘極電極材料的摻雜複晶矽層271 。而且，氧化層 231的厚度約為100 A ，而摻雜複晶矽層271的厚度約 為1000 A ，其中使用磷（P)當作不純物，而濃度約為 lxl020/cm3。 其次，第22圖所示的步驟，是在記憶體單元陣列部 的摻雜複晶矽層271上方選擇性形成光阻罩幕R221。上 述情況，光阻罩幕R221是沿記憶體單元陣列部的閘極寬 度方向形成《然後，利用非等向性蝕刻法去除未被光阻 罩幕R221覆蓋部分的摻雜複晶矽層271。其狀態如第23 圖所示。 第23圖為從22圓上面方向（形成光阻罩幕R221的方 向）觀看的上視圖，光阻罩幕R221在記憶體單元陣列部 形成呈矩形島狀規則配置。再者，光阻罩幕R221被形成 覆蓋於呈矩形島狀的主動層AL以及在其周圍的LOCOS 層LL上。而且，高耐壓部及週邊電路部不形成光阻罩幕 65 (請先閱讀背面之注意事項再填寫本頁) -t 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（63 ) ，所以露出主動層AL » 而且，第23圖之中，為了使光阻罩幕R221下方的 構造更容扁了解，而去除部分光阻罩幕R271以露出主動 層AL以及LOCOS層LL，但是其僅是為了方便。 其次，去除光阻罩幕R221，然後，第24圖所示的 步驟，是利用CVD法在摻雜複晶矽層271上形成用以絕 緣浮接閘極電極與控制閘極電極，而成為層間絕緣層24 的絕緣層241。層間絕緣層24有時亦稱作ΟΝΟ層。絕緣 層241亦形成於高耐壓部及週邊電路部上。再者，上述 0Ν0 層為 TEOS(tetraethyl orthosilicate)層、氮化石夕（Si3N4) 層、TEOS層依序沈積所形成，而厚度分別約為ΙΟΟΑ 。 其次，第25圖所示的步驟，是以光阻罩幕R222覆 蓋記憶體單元陣列部上的絕緣層241 ，其他區域的絕緣 層241全部去除。此時，其他區域的氧化層231亦去除 。此狀態如第26圖所示。 第26圖為從25圖上面方向（形成光阻罩幕R222的方. 向）觀看的上視圖，光阻罩幕R222形成覆蓋記憶體單元 陣列部所有區域，但是，高耐壓部及週邊電路部不形成 光阻罩幕R222，所以露出主動層AL。 然後，去除光阻罩幕R222，之後，第27圖所示的 步驟，是利用熱氧化法形成在半導體基底21的主平面上 全面性形成當作閘極氧化層25A的熱氧化層251A。此時 ，記憶體單元陣列部上的絕緣層241因為含有氮化層， 所以不會被氧化，可維持厚度不變。而且，熱氧化層251A 66 -I. I 裝 1 (請先閱讀背面之注意事項再填寫本頁) -5 τ·^ 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標率局貝工消費合作社印製 A7 B7五、發明説明（64 ) 的厚度約為80 A 。 其次，第28圖所示的步驟，是利用CVD法在半導 體基底21上形成當作閘極電極材料的（未摻雜）複晶矽層 280。再者，複晶矽層280的厚度約為2000 A。 其次，第29圖所示的步驟，是植入不純物離子於複 晶矽層280，而形成摻雜複晶矽層281。而且，摻雜複 晶矽層281的形成，是在例如利用30keV的能量，植入5 X 1015/cm2的摻雜量之砷離子的情況下進行》 其次，第30圖所示的步驟，是植入氮離子於摻雜複 晶矽層281中，以形成適用於週邊電路部以及記憶體單 元陣列部的N通道型MOS電晶體T52以及T53，而形成 氮導入區域N12。此時，高耐壓部的摻雜複晶矽層281 也形成氮導入區域N12。而且，氮導入區域N12的形成 ，是在例如利用10keV的能量，植入1 X 1015/cm2的摻 雜量之氮離子的情況下進行。 其次，第31圖所示的步驟，是在週邊電路部以及記 憶體單元陣列部的上部形成光阻罩幕R225，且在高耐壓 部的摻雜複晶矽層281選擇性追加植入氮離子，而形成 適用於高耐壓部的N通道型MOS電晶體T51濃度的氮導 入區域Nil。而且，氮導入區域Nil的形成，是在例如 利用10keV的能量，植入9 X 1015/cm2的摻雜量之氮離 子的情況下進行。 其次，去除光阻罩幕R225後，第32圖所示的步驟 ，是在摻雜複晶矽層280A上方形成光阻罩幕R227，以 67 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央梯準局貝工消費合作社印装 A7 ______B7 五、發明説明（65 ) 進行定義圓案步驟。此狀態如第33圖所示。 第32®為從31圖上面方向（形成光阻罩幕R227的方 向）觀看的·上視圖，光阻罩幕R227形成垂直於矩形狀的 主動區域AL » 藉由定義圈案步驟在高耐壓部形成閘極氧化層25A 與閘極電極29A，在週邊電路部形成閘“氧化層25A與 閘極電極29B，在記憶體單元陣列部形成隧穿氧化層23 、浮接閘極電極27、層間絕緣層24、以及控制閘極電 極 29C。 其次，利用離子植入在高耐壓部與週邊電路部形成 LDD層127 ’然後，在閘極氧化層25A及閘極電極29A 的側面’閘極氧化層25A與閘極電極29B的側面，隧穿 氧化層23、浮接閘極電極27、層間絕緣層24、控制閘 極電極29C的側面形成厚度約為1〇〇〇 A的側壁絕緣層 3〇。接著’將側壁絕緣層30當作罩幕，利用植入離子形 成源極•汲極層126 ’而得到第16圖所示的快閃記憶體。 此處，LDD層127是在30keV的能量下，植入1 X 10 /cm2摻雜量的例如珅離子所形成。又，源極•没極層 126是在50keV的能量下，植入5 X 1015/cm2摻雜量的例 如砷離子，然後，在850 °C的溫度下，回火60分鐘所形 成。 再者，後續雖藉由形成電容器、層間絕緣層、導線 層的步驟’以形成快閃記憶體，但是，上述步驟的說明 及圓示皆省略。 . 68 本&張尺度適用中國@家榇準（CNS)从胁（2丨ox297公麓 --- (請先閱讀背面之注意事項再填寫本頁) Γ 裝. 訂 -d A7 A7 經濟部中央橾準局貝工消費合作社印製 Β7 五、發明説明（66 ) <2-3.特徵作用效果> 如上述說明本發明第2實施例的快閃記憶體2〇〇的 構造，對於特性不同的複數種類個電晶體（例如要求規格 不同）’利用改變各別閘極電極的氮濃度，而使閘極氧化 廣的有效厚度改變。因此’不需要形成耐電壓不同之不 同厚度的電晶體閘極氧化層。 又’利用改變閘極氧化層的有效厚度，可設定起始 值，所以不需要改變適用於電晶體特性的通道摻雜層之 不純物濃度，可固定濃度於抑制從擴散層漏電流（擴散層 遺漏）量為最小極限。 因此，通道摻雜層的不純物濃度設定為使擴散遺漏 最小值，且利用閘極電極的氮濃度調整耐電壓特性以及 起始值等’使耐電壓可滿足要求，同時，可突破起始值 以及擴散層遺漏之間的權衡取捨關係，而解決電路設計 的限制》 又’即使形成厚度不同的閘極氧化層，以改變閘極 氧化層的有效厚度，也可減少閘極氧化層的種類。因此 ’可使閘極氧化層的製造步称簡單化，同時，可得到可 靠度較佳且層厚度的控制性良好的閘極氧化層。 亦即，如第16圖所示的構造，高耐壓部及週邊電路 部的電晶體之閘極氧化層的厚度相同，所以，閘極氧化 層的種類為2種。然後，形成氧化層的步驟只有形成氧 化層231(如第21圖），以及熱氧化層251Α(第27囷），任 何一步驟皆以一次熱氧化步驟形成，所以不需要如第84 69 n I I I n n n I 訂 I .. II I (請先閱讀背面之注意事項再填寫本頁}
-Τ- r I 經濟部中央標準局員工消費合作社印繁 A7 B7 五、發明説明（67 ) 圖〜第96圖說明習知的製造方法，以複數個步驟形成一 個氧化層，且不需要擔心不純物混入及膜層厚控制性降 低的問題。 又，雖然閘極電極與閘極氧化層的接合界面附近存 .； 在很多結晶缺陷，但藉由在閘極電極導入氮，使氮原子 與結晶缺陷原因之一的懸吊原子（dangling bond)結合，而 改善結晶缺陷，所以可提昇閘極氧化層的可靠度。 又，在閘極電極29A以及29B内與閘極氧化層25A 的接合界面附近形成氮導入區域Nil·以及N12，且在控 制閘極電極29C内與層間絕緣層24的接合界面附近形成 氮導入區域N12，所以可抑制植入閘極電極中的不純物 的穿透現象。 而且，上述說明的本發明第2實施例雖顯示在單結 晶基板上形成各種電晶體的構造，但是在SOI基板上形 成各種電晶體時，也可得到同樣的效果。 <第3實施例> <3-1.裝置構造> 第34圖所示為本發明第3實施例具有邏輯電路的 DRAM(以下，稱為LOGIC inDRAM)300部分構造。 LOGICinDRAM為將邏輯電路置入同一晶片内，比 起使用另一製作DRAM的獨立晶片與邏輯電路組合的情 況，可實現高性能且低成本的裝置。 通常，LOGIC in DRAM大致區分為邏輯部以及 DRAM部。邏輯部被要求高速，亦即，高驅動能力以及 70 (請先閱讀背面之注意事項再填寫本頁) .裝. 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標率局貝工消费合作社印装 A7五、發明説明（68 ) 低容量。又，DRAM部於之前的第1實施例已說明，其 包含被要求低遺漏電流的記憶體單元陣列部，以及被要 求在低電壓下動作的感測放大器部等。總之，在1晶片 的LOGICinDRAM之中，必需具有特性不同的複數種類 的電晶體。 第34圖分別表示邏輯部、感測放大器部、以及記憶 體單元陣列部所使用的N通道型MOS電晶體T61〜T63 〇 第34圖之中，N通道型MOS電晶體T61〜T63是形 成在已形成於同一半導艎基底51(P型）上的P型井層151 之内。井層151是利用形成於井層151内的通道切斷層 152與LOCOS層52以隔離元件之間，且N通道型MOS 電晶體T61〜T63分別形成隔離元件間的區域。 邏輯部的N通道型MOS電晶體T61包括平行而獨立 地形成於井層151的1對源極•汲極層156，以及形成於 連接在該源極•汲極層156相對之端緣部的1對LDD層 157 ° 然後，在LDD層157的上部形成閘極氧化層53，且 在該閘極氧化層53的上部形成閘極電極55A。又，在閘 極氧化層53與閘極電極55A的側面形成側壁氧化層56 。又，在閘極電極55A下層的井層151内形成通道摻雜 層 155A。 感測放大器部的N通道型MOS電晶體T62包括平行 而獨立地形成於井層151的1對源極•汲極層156，以及 71 -----,，----裝------訂------^,i (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消费合作社印袈 A7 B7 五、發明説明（69 ) 形成於連接在該源極•汲極層156相對之端緣部的1對 LDD 層 157。 然後，在LDD層157的上部形成閘極氧化層53，且 在該閘極氧化層53的上部形成閘極電極55A。又，在閘 .； 極氧化層53與閘極電極55A的側面形成側壁氧化層56 。又，在閘極電極55A下層的井層151内形成通道摻雜 層 154。 再者，在閘極電極55A内與閘極氧化層53的接合界 面附近形成氮導入區域N21。 記憶體單元陣列部的N通道型MOS電晶體T63包括 平行而獨立地形成於井層151的1對源極•汲極層156， 以及形成於連接在該源極·汲極層156相對之端緣部的1 對 LDD 層 157。 然後，在LDD層157的上部形成閘極氧化層53，且 在該閘極氧化層53的上部形成閘極電極55B。又，在閘 極氧化層53與閘極電極55B的側面形成側壁氧化層56. 〇 再者，在閘極電極55B内與閘極氧化層53的接合界 面附近形成氮導入區域N22。 又，在閘極電極55B下層的井層151内形成通道摻 雜層155A。而且，記憶體單元陣列部形成閘極陣列構造 ，且形成相鄰閘極共同具有同一源極·汲極層156的構造 。而且其構造為連續配置。 再者，表7顯示N通道型MOS電晶體T61〜T63的構 72 --------「裝------訂------ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 【表7】 A7 —___Β7 、發明説明（70 ) 造之各元件。 进輯部(T61) 感測放大器部(T62) 記憶艘單元陣列部ΓΓ63、 4000 A 4000 A 4000 A 閘性?1 化屠α 60A 60 A 6〇T WI板電極AM 2000 A 2000 A 200〇λ 1000 A 1000 A 1000 A ^ B700keVl X lO'Vcm^ B700keVl X 10'Vcm" B700keVl X 10*W 通道切斯 B130keV5 X B130keV5 X lO^W B 130keV5 X lO'Vcm" m道雜~ B50keV5 X 10'W B50keVl X 10u/cmz B50keV5 X 10'7cm2 LDD " As30keVl X 10'7αη^ As30keVl X 10'W As30keVl X lO^W As50keV5 X 10'W As50keV5 X 10WW As50keV5 X 10'7αη" 閘極植入 P 30keV5 X 10,5/cm2 P 30keV5 X 10ia/cm' P 30keV5 X lO^W N lOkeV 1 X lO'Vcm^ N lOkeV 1 X 10,5/cmz N lOkeV 5 X 10'7craz 處理 850 °C 30min 表7之中，Ν通道型MOS電晶艎Τ61~Τ63形成閘極 電極時的不純物摻雜量皆為5 X 1015/cm2。而且，植入 不純物皆是麟（P)，而植入能量皆是30keV。 然後，氮植入的摻雜量分別1 X 1015/cm2、IX 1015/cm2、5 X 1015/cm2，而植入能量皆是 l〇keV » 又，第35圖以及第36圖顯示第34圖所示的邏輯部 、感測放大器部，以及記憶體單元陣列部的N通道型 MOS電晶體T61〜T63之中，Α·Α’線、B-B’線以及C-C’ 線的剖面部分的不純物分佈輪廓。 第35圖及第36圖之中的橫轴分別表示剖面方向的 位置（深度），而縱轴表示氮濃度及不純物濃度。而且，圖 中橫轴從左側依序為閘極電極（複晶矽層）、閘極氧化層 (Si02層）、井層（主體(bulk)矽層）。 如表7所示，電晶體T61與T62在閘極電極55A及 55B的氮的摻雜量不同，所以氮濃亦不同，故被期待起 73 本紙張尺度適用中國國家樣率（CNS ) Μ規格（210X297公釐） ---------.Ί裝— (請先間讀背面之注意事項再填寫本頁) 訂 ^.4 經濟部中央揉準局貝工消费合作社印装 A7 A7 經濟部中央標準局貝工消費合作杜印製 五、發明説明（71) ~ 始值最高的記憶體單元陣列部的電晶體之中形成氮導 入區域氮濃度最高的構造。亦即第35圓c_c，線所示的記 憶體單元陣列部之電晶艘T63最高，而且，邏輯部的電 晶體T61(A-A’線）與感測放大器部的電晶體Τ62(β·β，線) 的濃度相同’比起電晶體Τ63還低。 又在閘極氧化層之中也存在氮，且維持上述濃度 的高低關係《再者，井層之中除了與閘極氧化層的接合 界面附近之處，幾乎不存在氮的分佈輪廓。 又，如第36圖之中Α_Α’線及Β,_Β’線所示，在電晶 體Τ61及Τ62的閘極電極之中的不純物違度相同，所以 Α-Α線及Β-Β’線重疊》再者，Α_Α，線及Β Β，線比較平坦 ，而c-c’線所示的記憶體單元陣列部的電晶體Τ63的分 佈輪廓變化較為急遽。 氮植入量較多的閘極電極’其不純物的擴散以及活 性化會被抑制，故不純物濃度變得較低。因此，不純物 濃度最低的記憶體單元陣列部，其閘極電極之中的空乏 層變得最廣，氧化層有效厚度變得最厚，因此’起始值最 高。 第37圓顯示各閘極氧化層的實際厚度，以及有效厚 度。第37圖之中，從橫轴左側依序表示邏輯部、感測放 大器部、記憶體單元陣列部的Ν通道型MOS電晶體。如 第37圖所述，雖然各電晶體的閘極氡化層實際厚度皆相 同，但是，由第35圖清楚地說明，各閘極氧化層的有效 厚度在記憶體單元陣列部變得特別厚。 _____ 74 &尺度朝中g®家鮮（CNS)纟4胁（21G><297公楚)" — (請先閱讀背面之注意事項再填寫本頁) -裝 -訂 經濟部中央樣準局貝工消费合作社印策 A7 B7 五、發明説明（72 ) <3-2.製造方法> 以下，利用第38〜第44圖說明第34圖所示的邏輯部 、感測放大器部、記憶體單元陣列部的N通道型MOS電 晶體T61〜T63的製造方法。 首先’第38圖所示的步驟’是利用局部熱氧化法在 P型半導體基底51的表面形成LOCOS層（場氧化層）52， 例如形成4000 A的厚度。接著，例如在700keV的能量 下植入1 X 1013/cm2的摻雜量之硼離子於半導體基底51 ’而形成P型井區域151。再者，雖在半導體基底51内 形成用以形成P通道型MOS電晶體的N型井區域，但是 其圏示及說明皆省略。其次，例如在130keV的能量下植 入5 X l〇〗2/cm2的摻雜量之硼離子於半導體基底51，而 形成通道切斷層152。通道切斷層152形成可與LOCOS 層共同形成元件間隔離區域的形狀。 其次，在井層151預定的位置形成適用於感測放大 器部的電晶體所需最低不純物濃度的通道摻雜層150。 此時’在邏輯部以及記憶體單元陣列部的電晶想T61以 及T63形成的區域亦形成通道掺雜層15〇。而且，通道 換雜層150的形成是在例如利用50keV的能量，植入1 X l〇12/cm2的摻雜量之硼離子的情況下進行。 其次，第39所示的步驟’是在感測放大器部的上部 形成光阻罩幕R251，且在邏輯部及記憶體單元陣列部的 通道摻雜層150選擇性追加植入不純物，而形成適用於 邏輯部以及記憶體單元陣列部電晶體T61及T63所需不 75 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I I I I I 訂— I n n 汐 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装 A7 B7五、發明説明（73 ) 純物濃度的通道摻雜層150A。而且，通道摻雜層150A 的形成，是在例如利用50keV的能量，植入4 X 1012/cm2 的摻雜量‘之硼離子的情況下進行。 其次，第40圖所示的步驟，是利用熱氧化法在半導 體基底51的主表面上形成當作閘極氧化層53的氧化層 531，然後，利用CVD法在其上形成當作閘極電極材料 的（未摻雜）複晶矽層550。而且，氧化層531的厚度約為 60 A ，而複晶矽層550的厚度約為2000 A 。 接著，第41圖所示的步驟，是植入不純物離子於複 晶矽層550，以形成摻雜複晶矽層551。而且，摻雜複 晶矽層551的形成，是在例如利用30keV的能量，植入5 X 1015/cm2的摻雜量之磷離子的情況下進行》 其次，第42圖所示的步驟，是植入氮離子於摻雜複 晶矽層551中，以形成適用於邏輯部及感測放大器部之N 通道型MOS電晶體T61及T62所需之閘極電極最低氮濃 度，而形成氮導入區域N21。此時，記憶體單元陣列部. 的摻雜複晶矽層551也形成氮導入區域N21。而且，氮 導入區域N21的形成，是在例如利用10keV的能量，植 入1 X 1015/cm2的摻雜量之氮離子的情況下進行。 其次，第43圖所示的步驟，是在邏輯部及感測放大 器部的上部形成光阻罩幕R252，且在記憶體單元陣列部 的摻雜複晶矽層551選擇性追加植入氮離子，而形成適 用於週邊電路部的N通道型MOS電晶體T63濃度的氮導 入區域N22。而且，氮導入區域N22的形成，是在例如 76 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（74 ) 利用lOkeV的能量，植入4 X 1015/cm2的摻雜量之氮離 子的情況下進行。 其次，去除光阻罩幕R252，然後，第44圖所示的 步驟，在摻雜複晶矽層551的上部形成光阻罩幕R253， 以進行定義圖案步驟。 其次，利用將離子植入邏輯部、感測放大器部、記 憶體單元陣列部，以形成LDD層157，然後，在閘極氧 化層53以及閘極電極55A、55B的側面形成厚度約為 1000 A的側壁氧化層56。接著，將側壁氧化層56當作 罩幕，利用植入離子以形成源極•汲極層156，而得到第 34圖所示的LOGIC in DRAM300的構造。 此處，LDD層157，是利用30keV的能量，植入1 X 1013/cm2的摻雜量之例如砷（As)離子而形成。又，源極 •汲極層156，是利用50keV的能量，植入5 X 1015/cm2 的摻雜量之例如砷（As)離子，然後在850 °C進行回火30 分鐘而形成。 而且，之後，雖藉由形成電容器、層間絕緣層、導 線層等的步驟，而形成LOGIC in DRAM，但是其步驟及 說明皆省略》 <3-3.特徵作用效果> 如上述說明本發明第1實施例的LOGIC in DRAM300的構造，對於特性不同的複數種類個電晶體（例 如要求規格不同），利用改變閘極電極氮濃度，而使閘極 氧化層的有效厚度改變，藉以設定起始值。 77 本紙張尺度適用中國國家標ί ( CNS了Α4ί?^Υ21〇Χ297公釐）~" "" 裝 訂 ^ ^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中夫標準局貝工消费合作社印装 A7 '——-— 亦即，如第35囷所示，在閘極電極中氮濃度較高的 記憶體單元陣列部，不純物的擴散及活性化被抑制的閘 極電極内形成較廣範圍的空乏層，所以氧化層的有效厚 度變厚’而起始值變高。 又’如第36圖所示，使感測放大器部通道摻雜層的 不純物濃度變得比其他區域還低，所以可以抑制從擴散 層漏電流（擴散層遺漏）於最小極限。 如上所述’使通道摻雜層的不純物濃度設定為使擴 散遣漏最小值’且利用閘極電極的氮濃度設定起始值， 可突破起始值以及擴散層遺漏之間的權衡取捨關係，而 解決電路設計的限制。 又’雖然閘極電極與閘極氧化層的接合界面附近存 在很多結晶缺陷，但藉由在閘極電極導入氮，使氮原子 與結晶缺陷原因之一的懸吊原子（dangling bond)結合，而 改善結晶缺陷，所以可提昇閘極氧化層的可靠度。 又，在閘極電極55A以及55B内與閘極氧化層53的 «· 接合界面附近形成氮導入區域N21以及N22，所以可抑 制植入閘極電極中的不純物的穿透現象。 而且，上述說明的本發明第3實施例雖顯示在軍結 晶基板上形成各種電晶體的構造，但是在SOI基板上形 成各種電晶體時，也可得到同樣的效果。 <第4實施例> <4-1.裝置構造> 第45圈所示為本發明第4實施例具有邏輯電路的快 78 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公嫠） I--------「裝------訂------^" (請先閲讀背面之注意事項再填寫本頁) A 7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（76 ) 閃記憶體（以下，稱為LOGIC inFLASH)400部分構造。 通常，LOGIC in FLASH大致區分為邏輯部以及快 閃記憶體部。邏輯部被要求高速，亦即，高驅動能力以 及低容量。 又，快閃記憶體部具有需施加高電壓的高耐壓部以 及含高可靠度的隧穿氧化層的記憶體單元陣列部。總之 ，在1晶片的快閃記憶體之中，必需具有特性不同的複 數種類的電晶體。 第45圖分別表示邏輯部、高耐壓部、以及記憶體單 元陣列部所使用的N通道型MOS電晶體T71〜T73。 第45圖之中，N通道型MOS電晶體T71~T73是形 成在已形成於同一半導體基底71(Ρ型）上的Ρ型井層171 之内。井層171是利用形成於井層171内的通道切斷層 172與LOCOS層72以隔離元件之間，且Ν通道型MOS 電晶體T71〜T73分別形成隔離元件間的區域。 邏輯部的N通道型MOS電晶體T71包括平行而獨立 地形成於井層171的1對源極•汲極層176，以及形成於 連接在該源極•汲極層176相對之端緣部的1對LDD層 177。 然後，在LDD層177的上部形成閘極氧化層76，且 在該閘極氧化層76的上部形成閘極電極79A。又，在閘 極氧化層76與閘極電極79A的側面形成側壁氧化層80 。又，在閘極電極79A下層的井層171内形成通道摻雜 層 173。 79 (請先閱讀背面之注意事項再填寫本頁) 、-口 丁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標率局員工消費合作社印裝 A7 B7五、發明説明（77 ) 再者，在閘極電極79A内與閘極氧化層76的接合界 面晌近形成氮導入區域N31。 快閃纪憶體部的高耐壓部的N通道型MOS電晶體 T72包括平行而獨立地形成於井層171的1對源極•汲極 .； 層176，以及形成於連接在該源極·汲極層176相對之端 緣部的1對LDD層177。 然後，在LDD層177的上部形成閘極氧化層76，且 在該閘極氧化層76的上部形成閘極電極79B ^又，在閘 極氧化層76與閘極電極79B的側面，形成側壁氧化層80 。又，在閘極電極79B下層的井層171内形成通道摻雜 層 173。 再者，在閘極電極79B内與閘極氧化層76的接合界 面附近形成氮導入區域N32。 快閃記憶體之中的記憶體單元陣列部的N通道型 MOS電晶體T73包括平行而獨立地形成於井層171的1 對源極•汲極層176，以及形成於連接在該源極•汲極層. 176相對之端緣部的1對LDD層177。而且在源極•汲極 層176的端緣部上方形成隧穿氧化層73，並且在隧穿氧 化層73上方依序形成浮接閘極電極77、層間絕緣層74 、以及控制閘極電極79C，而且控制閘極電極79C的閘 極電極的構造相同，所以後續當作閘極電極使用。 再者，在閘極電極79C内與層間絕緣層74的接合界 面附近形成氮導入區域N31。 又，在隧穿氧化層73、浮接閘極電極77、層間絕 80 --------「私衣-- (請先閱讀背面之注意事項再填寫本頁)
，1T Τ
A 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） ΑΊ Β7 五、發明説明（78 ) 緣層74、控制閘極電極79C的側面形成側壁氧化層80 【表8】 又，在浮接閘極電極77下層的井層171内形成通道 摻雜層173。而且，記憶體單元陣列部形成閘極陣列構 造，且形成相鄰閘極共同具有同一源極·汲極層176的構 造。而且其構造為連續配置。 再者，表8顯示N通道型MOS電晶體T71〜T73的構 造之各元件。 邁輯部071) 高碰部(T72) 記憶體單元陣列部(T73) 場氡化層厚 4000 人 4000A 4000A 閛極氡化層厚 50 A 50 A ΙΟΟΑ 浮接閘極電财 1000 A 浮接《極電極不地物濃度 1 X ΙΟ^/αη3 層間絕緣層厚 iB〇sswiE〇s=icm〇(yi(X)A 控制《極電極層厚 2000 A 2000 A 2000 A 側壁厚 1000 A 1000 A 1000 A 井 B700keVl X 10'W B700keVl X lO'Vcm2 B700keVl X 10，W 通道切斷 B130keV5 X l〇'W B130keV5 X 1012/anJ B130keV5 X lO'Vcm2 通道摻雜 B50teV5 X l〇'W B50keV5 X 10'W B50keV5 X 10'W LDD P30keVl X 10n/an2 P30keVl X 10,3/cm2 P501eeV5 X l〇'W P5(»oeV5 X 10'W P50keV5 X 10'W 入 P 3(M«V5 X lO'Von2 P 3(HceV5 X 10,5/cm2 P 30keV5 X 10'W N 1(M®V 1 X 101 W N IfflceV 1 X lO'W N lOkeV 1 X 10,5/an2 熱處理__850 1 30min 表8之中，N通道型MOS電晶體T71〜T73的閘極氧 化層的厚度分別為50 A 、50 A 、100 A 。 又，通道型MOS電晶體T71〜T73形成通道摻雜層時 ，不純物掺雜量皆為5 X 1012/cm2，植入的不純物皆是 硼（B)，而植入能量皆是50keV。 而且，N通道型MOS電晶體T71〜T73形成閘極時， 不純物摻雜量皆為5 X 1015/cm2。而且，植入不純物皆 81 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） -------—「1------1T------^d. (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7 經濟部中央標準局貞工消費合作社印製 五、發明説明（79 ) 是磷（P)，而植入能量皆是30keV。 而氮摻雜量分別為1 X l〇15/cni2、1 X l〇16/cm2、1 x l〇15/cni2，而植入能量皆為lOkeV。 又，第46圏及第47圖顯示第45圖所示的邏輯部、 高耐壓部、以及記憶體單元陣列部的N通道型MOS電晶 趙T71〜T73之中，A-A’線、Β·Β，線以及C-C，線的剖面部 分的不純物分佈輪廓及氮分佈輪廓。 第46圖及第47囷的橫轴表示剖面方向的位置（深度） ’而縱轴表示氮濃度及不純物濃度並將記憶體單元陣 列部的Ν通道型MOS電晶體Τ73的構成順序顯示於圖面 上部’而將其他MOS電晶體的構成順序顯示於囷面橫轴 。囷面上部從左側依序為控制閘極電極（複晶矽層）、層間 絕緣層（ΟΝΟ)、浮接閘極電極（複晶矽層）、隧穿氧化層 (Si〇2)、井層（主體矽層）。 而且’圓中橫轴從左側依序為閘極電極（複晶矽層） 、閘極氧化層（Si〇2層）、井層（主體矽層）。 如表8所示，被期待起始值最高的高耐壓部的ν通 道型MOS電晶體T72的閘極電極79B之中的氮摻雜量最 高’且邏輯部的N通道型MOS電晶體T71的閘極電極79A 以及記憶體單元陣列部的N通道型MOS電晶體T73的控 制閘極電極79C之中的氮摻雜量相同。 其結果使如第46圖B-B，線所示高耐壓部的電晶體 T72的氮濃度最高，且邏輯部的電晶體T71(A_A，線）以及 記憶體單元陣列部的電晶體T73(C-C，線）的氮濃度相同 82 (請先閱讀背面之注意事項再填寫本頁) ( 丁 本紙張尺度適用中國國家榡準（CNS) M規格（210x297公楚 A7 B7 經濟部中央標準局貝工消费合作社印聚 五、發明説明（80 ) ，而比起電晶體T72還小。 又，在閘極氧化層與層間絕緣層中亦分別存在氮， 且維持上述濃度的高低關係。再者，井層之中除了與閘 極氧化層的接合界面附近之處，幾乎不存在氮的分佈輪 廓。 又，如第47圖所示，閘極電極之中的不純物之分佈 輪廓，以B-B’線所示高耐壓部的電晶體T72變化最急遽 ，而A-A’線以及C-C’線所示邏輯部的電晶體T71以及記 憶體單元陣列部的電晶體T73的分佈輪廓變化較緩和。 這是因為氮植入量的閘極電極，其不純物的擴散以及活 性化會被抑制。 因此，高耐壓部的電晶體T72閘極電極之空乏層變 得最廣，而氧化層的有效厚度變得最厚，所以即使是高 電壓也可承受。 第48圖顯示各閘極氧化層的實際厚度，以及有效厚 度。第48圖之中，從橫軸左側依序表示邏輯部、高耐壓 部、記憶體單元陣列部的N通道型MOS電晶體。而且， 在記憶體單元陣列部之中，是將遂穿氧化層當作閘極氧 化層使用。由第48圖清楚地說明，各閘極氧化層的有效 厚度在高耐壓部特別厚" 再者，如第47圖所示，邏輯部（A-A’線）、高耐壓部 (B-B，線）、以及記憶體單元陣列部（C-C，線）的電晶體之通 道摻雜層不純物的分佈輪廓相同。 而且，記憶體單元陣列部的N通道型MOS電晶體 83 .. {身 (請先閲讀背面之注意事項再填寫本頁) 、-=" 丁 % 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經滴部中央標準局員工消費合作社印聚 A7 B7五、發明説明（81 ) T73的浮接閘極電極為利用CVD法所形成，故不純物的 分佈輪廓為固定。 <4-2.製造方法〉 以下利用第49〜第62圖說明第45圖所示邏輯部、高 耐壓部、以及記憶體單元陣列部的N通道型MOS電晶體 T71-T73的製造方法。 首先，第49圖所示的步驟，是利用局部熱氧化法在 P型半導體基底71的表面形成LOCOS層（場氧化層）72， 例如形成4000 A的厚度。接著，例如在700keV的能量 下植入1 X 1013/cm2的摻雜量之硼離子於半導體基底71 ，而形成P型井區域171。再者，雖在半導體基底71内 形成用以形成P通道型MOS電晶體的N型井區域，但是 其圖示及說明皆省略。其次，例如在130keV的能量下植 入5 X 1012/cm2的摻雜量之硼離子於半導體基底71，而 形成通道切斷層172。通道切斷層172形成可與LOCOS 層共同形成元件間隔離區域的形狀。 其次，在井區域171内形成通道摻雜層170 ^而且 ，通道摻雜層170的形成是在例如利用50keV的能量， 植入5 X 1012/cm2的摻雜量之硼離子的情況下進行。 其次，第50圖所示的步驟，是利用熱氧化法形成當 作隧穿氧化層73的氧化層731，然後，利用CVD法形成 當作閘極電極材料的例如摻雜複晶矽層771。而且，氧 化層731的厚度約為100 A ，而摻雜複晶矽層771的厚 度約為1000 A ，其中使用磷（P)當作不純物，而濃度約 84 (請先閱讀背面之注意事項再填寫本頁) Γ 裝.
、1T 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 超濟部中央梂準局貝工消費合作社印製 A7 _____ B7 五、發明説明（82 ) 為 lxl020/cm3。 其次，第51囷所示的步驟，是在記憶體單元陣列部 的摻雜複晶矽層771上方選擇性形成光阻罩幕R27i ^上 述情況，光阻罩幕R271是沿記憶體單元陣列部的閘極寬 度方向形成。然後’利用非等向性蝕刻法去除未被光阻 罩幕R271覆蓋部分的摻雜複晶破層771 »其狀態如第52 圖所示。 第52圓為從51圓上面方向（形成光阻罩幕R27i的方 向）觀看的上視囷’光阻罩幕R271在記憶體單元陣列部 形成呈矩形島狀規則配置。再者，光阻罩幕r271被形成 覆蓋於呈矩形島狀的主動層AL以及在其周圍的LOCOS 層LL上。而且，高耐壓部及邏輯部不形成光阻罩幕，所 以露出主動層AL 〇 而且’第52圏之中，為了使光阻罩幕R271下方的 構造更容易了解，而去除部分光阻罩幕R271以露出主動 層AL以及LOCOS層LL，但是其僅是為了方便。 其次，去除光阻罩幕R271，然後，第53圓所示的 步驟，是利用CVD法在摻雜複晶矽層771上形成用以絕 緣浮接閘極電極與控制閘極電極，而成為層間絕緣層74 的絕緣層741❶再者’上述層間絕緣層為TEOS層、氣化 矽（Si^)層、TEOS層依序沈積所形成’而厚度分別約為 100 A。且，絕緣層741亦形成於高耐壓部以及邏輯部 〇 其次，第54圓所示的步驟’是以光阻罩幕R272覆 85 本紙張尺度賴中關家料（CNS ) ( 21GX297公釐) ~~~---— --------裝-- (請先聞讀背面之注意事項再填寫本頁) --口 ^減 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（83 ) 蓋記憶體單元陣列部上的絕緣層741 ，其他區域的絕緣 層741全部去除。此時，其他區域的氧化層731亦去除 。此狀態如第55圖所示。 第55圖為從54圖上面方向（形成光阻罩幕R272的方 向）觀看的上視圖，光阻罩幕R272形成覆蓋記憶體單元 陣列部所有區域，但是，高耐壓部及邏輯部不形成光阻 罩幕R272，所以露出主動層AL。 然後，去除光阻罩幕R272，之後，第56圖所示的 步驟，是利用熱氧化法形成在半導體基底71的主平面上 全面性形成當作閘極氧化層76的熱氧化層761。此時， 記憶體單元陣列部上的絕緣層741因為含有氮化層，所 以不會被氧化，可維持厚度不變。而且，熱氧化層761 的厚度約為5〇A 。 其次，第57圖所示的步驟，是利用CVD法在半導 體基底71上形成當作閘極電極材料的（未摻雜）複晶矽層 790。再者，複晶矽層790的厚度約為2000 A » 其次，第58圖所示的步驟，是植入不純物離子於複 晶矽層790，以形成摻雜複晶矽層791。而且，摻雜複 晶矽層791的形成，是在例如利用30keV的能量，植入5 X 10l5/cm2的摻雜量之磷離子的情況下進行。 其次，第59圖所示的步驟，是植入氮離子於摻雜複 晶矽層791中，以形成適用於邏輯部以及記憶體單元陣 列部的N通道型MOS電晶髏T71以及T73，而形成氮導 入區域N31。此時，高耐壓部的摻雜複晶矽層791也形 86 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明（84 ) 成氮導入區域N31。而且，氮導入區域N31的形成，是 在例如利用lOkeV的能量，植入1 X 1015/cm2的#雜量 之氮離子的情況下進行。 其次，第60圖所示的步驟，是在邏輯部以及記憶體 單元陣列部的上部形成光阻罩幕R275，且在高耐壓部的 摻雜複晶矽層791選擇性追加植入氮離子，而形成適用 於高耐壓部的N通道型MOS電晶體T72濃度的氮導入區 域N32。而且，氮導入區域N32的形成，是在例如利用 lOkeV的能量，植入9 X 1015/cm2的摻雜量之氮離子的情 況下進行。 其次，去除光阻罩幕R275後，第61圖所示的步驟 ，是在摻雜複晶矽層791上方形成光阻罩幕R276，以進 行定義圖案步驟。此狀態如第62圖所示。 其次，去除光阻罩幕R275後，第61圖所示的步驟 ，是在摻雜複晶矽層791上方形成光阻罩幕R276，以進 行定義圖案步驟。此狀態如第62圖所示。 第62圖為從61圖上面方向（形成光阻罩幕R276的方 向）觀看的上視圖，光阻罩幕R276形成垂直於矩形狀的 主動區域AL。 藉由定義圖案步驟在邏輯部形成閘極氧化層76與閘 極電極79A，在高耐壓部形成閘極氧化層76與閘極電極 79B，在記憶體單元陣列部形成隧穿氧化層73、浮接閘 極電極77、層間絕緣層74、以及控制閘極電極79C。 其次，利用離子植入在邏輯部與高耐壓部形成LDD 87 I n 「裝 訂·^^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0><297公釐） 經濟部中央標準局員工消費合作社印聚 hi B7 五、發明説明（85 ) 層177，然後，在閘極氧化層76及閘極電極79A的側面 :閘極氧化層76及閘極電極79B的側面；隧穿氧化層73 、浮接閘極電極77、層間絕緣層74、控制閘極電極79C 的側面形成厚度約為1000 A的側壁絕緣層80。接著， 將侧壁絕緣層80當作罩幕，利用植入離子形成源極•汲 極層176，而得到第45圖所示的快閃記憶體。 此處，LDD層177是在30keV的能量下，植入1 X 1013/cm2摻雜量的例如砷離子所形成◊又，源極•汲極層 176是在50keV的能量下，植入5 X 1015/cm2摻雜量的例 如砷離子，然後，在85(TC的溫度下，回火30分鐘所形 成。 再者，後續雖藉由形成電容器、層間絕緣層、導線 層的步驟，以形成LOGIC in FLASH，但是，上述步驟的 說明及圖示皆省略。 <4-3.特徵作用效果> 如上述說明本發明第4實施例之LOGIC in FLASH400的構造，對於特性不同的複數種類個電晶體 (例如要求規格不同），利用改變各別的閘極電極氮濃度， 而使閘極氧化層的有效厚度改變，而設定起始值。 亦即，如第46圖所示，氮濃度較高的高耐壓部在閘 極電極形成範圍較廣的空乏層，且氧化層有效厚度變厚 而可使起始值變高。 又，利用改變閘極氧化層的有效厚度，可設定起始 值，所以不需要改變適用於電晶體特性的通道摻雜層之 88 (請先閲讀背面之注意事項再填寫本頁) ,^.= * 裝. 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（86 ) 不純物濃度，可固定濃度於可抑制從擴散層漏電流（擴散 層遺漏）量為最小極限。 因此，通道摻雜層的不純物濃度設定為使擴散遺漏 最小值，且利用閘極電極的不純物濃度調整耐電壓特性 以及起始值等，使耐電壓可滿足要求，同時，可突破起 始值以及擴散層遺漏之間的權衡取捨關係，而解決電路 設計的限制。 又’即使形成厚度不同的閘極氧化層，以改變閘極 氧化層的有效厚度，也可減少閘極氧化層的種類。因此 ，可使閘極氧化層的製造步驟簡單化，同時，可得到可 靠度較佳且層厚度的控制性良好的閘極氧化層。 亦即，如第45圖所示的構造，邏輯部及高耐壓部的 電晶體之閘極氧化層的厚度相同，所以，閘極氧化層的 種類為2種。然後’形成氧化層的步驟只有形成氧化層 731(如第50圓）’以及熱氧化層761(第56圖），任何步驟 皆以一次熱氧化步驟形成，所以不需要如第114圖〜第127 圖說明習知的製造方法，以複數次形成一個氧化層，且 不需要擔心不純物混入及膜層厚控制性降低的問題。 又，雖然閘極電極與閘極氧化層的接合界面附近存 在很多結晶缺陷’但藉由在閘極電極導入氮，使氮原子 與結晶缺陷原因之一的懸吊原子（dangling, bond)結合，而 改善結晶缺陷’所以可提昇閘極氧化層的可靠度。 又，在閘極電極79A以及79B内與閘極氧化層76的 接合界面附近形成氮導入區域N31以及N32，且在控制 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 「$— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央榇準局員工消费合作社印製 A7 ______B7五、發明説明（87) 閘極電極79C與層間絕緣層74接合界面附近形成氮導入 區域N32，所以可抑制植入閘極電極中的不純物的穿透 現象。 而且，上述說明的本發明第4實施例雖顯示夺單結 晶基板上形成各種電晶體的構造，但是在SOI基板上形 成各種電晶體時，也可得到同樣的效果。 <本發明其他適用例> 上述所說明的本發明第1〜4實施例，是以DRAM、 快閃記憶體、LOGIC in DRAM、LOGIC in FLASH 為例 ，然而本發明案的技術思想並不限於上述各種半導想裝 置《亦即，藉由調整控制電極内的氮濃度，而任意設定 控制電極内的空乏層厚度，而可改變閘極氧化層的有效 厚度，而任意設定起始值，所以在共同的一個基底上所 形成的各部分的電晶體’其閘極氧化層是共同的，若有 必要改變閘極氧化層的有效厚度時，也可以分別使閘極 氧化層的厚度不同’即使在通道換雜層的濃度必須相同 時，本發明亦可得到想要的效果。 、 又，第1〜4實施例顢示在共同的一個基底上的3個 部分之中，分別使用特性不同的電晶鱧，然而，其表示 在上述3個部分中並非只使用i種電晶體。例如在l〇gic in DRAM的邏輯部的構造使用2種或更多種的電晶體也 可以，且感測放大器部也可使用2種或更多種的電晶體 。又，邏輯部使用2種電晶體，而記憶體單元陣列部使 用1種的構造也可以。 90
(請先閲讀背面之注意事項再填寫本頁) -裝·
*\SJ .-(,i 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明（88 ) 而且，即使在無法明確區分上述邏輯部、高耐壓部 、感測放大器部、記憶體單元陣列部等裝置構造的半導 體裝置，而必須以特性不同的複數種電晶體構成者，使 用本發明亦可達到效果。 又，所使用的電晶體的種類不需要為3種，使用3 種以上或是2種特性不同的電晶體的構造也可以。 上述各種構造，可利用適當選擇調整控制電極的不 純物濃度、閘極氧化層的厚度、或通道掺雜層濃度的組 合，而得到想要的效果。 又，即使只有1種電晶體的半導體裝置之中，欲改 變閘極氧化層的有效厚度而任意設定起始值時亦可適用 〇 <第5實施例> 上述所說明的本發明第1~4實施例，是以DRAM、 快閃記憶體、LOGIC in DRAM、LOGIC in FLASH 之中 ，植入離子於構成感測放大器部、週邊電路部、記憶艘 單元陣列部、高耐壓部之MOS電晶體的閘極電極為例， 然而在閘極電極植入氮而產生空乏層的利用，不限於上 述的部位。 亦即，本發明於必須將複數種類的電晶體置入1個 晶片内的半導體裝置是有效的。以下說明本發明第5實 施例。 第63圓顯示一般的降壓電路。上述降壓電路是將 5V(volt)的訊號降壓成3.3V而輸出的電路，其包括在電 91 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公嫠） I 「裝 n 訂 H (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消費合作社印裝 A7 ~—— —_B7___ 五、發明説明（89 ) 源電壓Vcc與接地電壓GND之間串聯連接的PMOS電晶 體Q1以及NMOS電晶體Q2、在電源電壓Vcc與接地電 壓GND之間串聯連接的二極體D1以及D2、以及連接於 二極體D1以及D2的連接點ND1的輸入墊PD »而且， 二極體D1的陰極與電源電壓Vcc連接，而陽極與二極體 D2的陰極連接，而二極體D2的陽極與接地電壓GND連 接。然後，連接點ND1連接於與PMOS電晶體Q1與NMOS 電晶體Q2的閘極電極共同連接的連接點ND2，而PMOS 電晶體Q1與NMOS電晶體Q2的連接點ND3被連接於在 3.3V動作的電路系統（以下稱為3.3V系統電路)LC。 如上述降壓電路的構造，PMOS電晶體Q1以及 NMOS電晶體Q2的閘極電極，被供給從輸入墊PD施加 的5V訊號（以下稱5V系統電路HC)。另一方面，在構成 3.3V系統電路LC的MOS電晶體之閘極電極被供給從5V 系統電路HC輸出的3.3V電壓。 如上所述之閘極電極供給不同電壓的電路系統，槔 成上述的MOS電晶體的閘極氧化層之厚度必須各別不同 。其原因是，若使5V系統電路HC之MOS電晶體的閘極 氧化層厚度變成與3.3V系統電路LC之MOS電晶體的閘 極氧化層厚度相同，則會產生絕緣能力方面的問題。相 反地，若使3.3V系统電路LC之MOS電晶體的閛極氧化 層厚度變成與5V系統電路HC之MOS電晶體的閘極氧化 層厚度相同，則會產生3.3V系統電路LC之MOS電晶體 動作速度遲緩方面的問題。 92 本紙張纽i^用6¾¾率(CNS ) ( 210X297公釐1 ' (請先閲讀背面之注$項再填寫本頁) -、tr 鋰濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（90) 於是，習知技術為形成閘極氧化層各別不同的MOS 電晶體。因此，用以形成厚度不同的閘極氧化層之步驟 成為必要，故具有製造步驟複雜的問題。 然而，若依據本發明，在5V系統電路HC以及3.3V 系統電路LC不需要改變閘極氧化層的厚度，可簡化製造 步驟。 <5-1.裝置構造> 第64圖為本發明第5實施例，其表示利用在閘極電 極施以較高電壓的MOS電晶體H1所構成的高電壓電路 部HP，以及利用在閘極電極施以較低電壓的MOS電晶 體L1所構成的低電壓電路部LP的製造步驟。 第64圖中，MOS電晶體H1以及L1是形成於同一 半導體基底1001上的井層1002内。井層1002是藉由形 成於井層1002内的通道摻雜層1003以及LOCOS層1004 作元件間隔離。然後，在藉由通道摻雜層1003與LOCOS 層1004隔離元件的區域内，形成通道切斷層1005。 又，在半導體基底1001的主表面上形成氧化層1006 ，然後，在氧化層1006上形成複晶矽層1007。而且， 複晶矽層1007之中的不純物例如是以離子植入法導入。 再者，用於N通道型MOS電晶體的不純物的種類例如為 在30keV能量下植入1 X 1013/cm2摻雜量的磷（P)離子， 而用於P通道型MOS電晶體的不純物的種類例如為在 10keV能量下植入5 X 1015/cm2摻雜量的硼（B)離子。而 且氧化層1006的厚度為適用於供給MOS電晶體L1的閘 93 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------「裝------訂------ (請先閱讀背面之注意事項再填寫本頁) Μ濟部中央樣率局貝工消费合作社印裝 A7 -------B7 五、發明説明（91) . ---— 極電極所需的厚度。 然後.在高電壓電路部HP的複晶梦層1〇〇7内靠氧 化層1006附近形成氮導入區域_。 第65圖表示低電愿電路部Lp部分的立體圈：第幻 圈之中的DD線剖面對應於第圈的低電壓電路部Lp 而且後續在第65囷所示的複晶梦層1007兩側面的 井層1002内形成源極_汲極層區域。 為了形成氣導入區域N4〇，例如在1〇keV下，植入i X 10 /cm摻雜量氮離子。此時，在低電壓電路部^卩的 複晶發層1007上形成光阻單幕，而不植入氮。 如上所述’利用在高電壓電路部Hp的複晶矽層1〇〇7 内靠氧化層1006附近形成氮導入區域N4〇，可抑制氧化 層1006附近的不純物擴散，且氧化層1〇〇6附近的不純 物濃度變低，所以MOS電晶體H1在動作時，閘極電極 内形成空乏層，且氧化層的有效厚度變得較厚，而起始 值變高。因此，氧化層1〇06的厚度即使為不適用於供绘 MOS電晶體H1的閘極電極所需電壓的厚度時，也可因 氧化層1006的電場變小，而防止氧化層1〇〇6的絕緣性 被破壞，而可提昇MOS電晶體H1的可靠度。 另一方面’ MOS電晶體L1的複晶發層1〇〇7不植入 氮，所以MOS電晶體L1動作時，可防止閘極電極内形 成空乏層，且氧化層的有效厚度不致變厚。 <5-2.特徵作用效果> 如上所述，即使同時存在閘極電極供給電壓較高的 ---------「裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張XJlii用巾而S準（CNS )八4胁（210X297公釐） ' Α7 Β7 經濟部中央橾準局貝工消费合作社印装 五、發明説明（92 ) MOS電晶體H1所構成的高電壓電路部HP，以及閘極電 極供給電壓較低的MOS電晶體L1所構成的低電壓電路 部LP，若氧化層形成的厚度為適用於MOS電晶鱧L1較 佳，上述情況與氧化層分別製造的情況比較，可簡化製 造步驟。 又，在低電壓電路部LP之MOS電晶體的複晶矽層 1007内不形成氮導入區域，所以故即使在裝置動作時， 也不形成空乏層，所以氧化層1006的實際厚度及有效厚 度皆不改變。而且，將氧化層1006的厚度設定為適用於 MOS電晶體L1而變薄，所以，因施加閘極電壓，在井層 1002内所產生的載子數目會增加，而可得到源極/汲極電 流增加，使動作速度增加之動作特性良好的MOS電晶體 p 而且，上述所說明者雖是以不在MOS電晶體L1上 的複晶矽層1007植入氮離子為例，然而，不在MOS電 晶體H1的複晶矽層1007上植入氮離子的構造也可以。 亦即，第66所示的步驟，在植入不純物於複晶矽層 1007時，以較低摻雜量例如5 X 1014/cm2的不純物植入 高電壓電路部HP及低電壓電路部LP的複晶矽層1007之 中。在此，用於N通道型MOS電晶體的不純物的種類例 如為在30keV能量下植入磷（P)離子，而用於P通道型 MOS電晶體的不純物的種類例如為在10keV能量下植入 舊硼（B)離子。 ” 其次，如67圖所示，形成光阻罩幕R10以覆蓋高電 95 (請先閱讀背面之注意事項再填寫本頁) Τ 本紙張尺度適用中國國家揉準（CNS ) Α4現格（210Χ297公釐） 經濟部中央標準局員工消費合作社印装 A7 B7 五、發明説明（93 ) 壓電路部HP的複晶矽層1007，然後進行植入不純物步 驟，用以在低電壓電路部LP的複晶矽層1007追加植入 不純物。上述摻雜量約為5 X 1015/cm2。 接著，例如在10keV能量下植入1 X 1015/cm2摻雜 量的氮離子以形成氮導入區域N40。 利用上述的構造，高電壓電路部HP的複晶矽層1007 之中的不純物濃度較低，所以裝置動作時可形成範圍較 廣的空乏層，且氧化層1006的有效厚度變厚。另一方面 ，低電壓電路部LP的複晶矽層1007,之中的不純物濃度 較高，所以即使氮導入區域N40存在，也可抑制裝置動 作時形成空乏層。再者，利用在低電壓電路部LP的複晶 矽層1007導入氮，可防止不純物往高電壓電路部HP擴 散《再者，在高電壓電路部HP的複晶矽層1007完全不 導入不純物也可以。 <5-3.修正例1> 上述說明本發明的第5實施例，雖以在低電壓電路 部LP以及高電壓電路部HP的MOS電晶體Hf上皆形成 1層複晶矽層1007、然後再植入氮離子於其中為例，但 是，如以下說明，在形成2層複晶矽層1007的構造也可 以。 第68圖顯示高電壓電路部HP的主要部分。第68圖 之中，在高電壓電路部HP的氧化層1006上方依序形成 未摻雜複晶矽層1020以及摻雜複晶矽層1021。 然後，利用從摻雜複晶矽層1021上方植入氮離子， 96 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐） ..! 1! (請先閱讀背面之注意事項再填寫本頁)
，1T -· 經濟部中央樣準局貝工消費合作社印笨 A7 B7五、發明説明（94 ) 以在高電壓電路部HP的未摻雜複晶矽層1020形成氮導 入區域（圖未顯示）。 其結果使不純物不從摻雜複晶矽層1021擴散至未摻 雜複晶矽層1020，而在高電壓電路部HP的MOS電晶體 動作時，可在未摻雜複晶矽層1020形成空乏層，且氧化 層1006的有效厚度變厚，而起始值變高。因此，即使氧 化層1006厚度不適用於MOS電晶體H1之閘極電極供給 電壓所需厚度，氧化層1006的電場會變小，亦可防止氧 化層1006絕緣被破壞，並可提昇MOS電晶體H1的可靠 度。 再者，氮離子例如在10keV的能量下，植入1 X 1015/cm2的摻雜量。 <5-4.修正例> 上述說明本發明的第5實施例，雖以在高電壓電路 部HP的MOS電晶體H1上的主動層之複晶矽層1007的 全部區域（包括LOCOS層1004)植入氮為例，但是，如以 下說明，只在複晶矽層1007的主動層之端緣部植入氮也 可以》 第69圖顯示高電壓電路部HP的主要部分。而且第 69圖省略通道摻雜層1003以及通道切斷層1005。 第69圖之中，在LOCOS層1004之間主動區域AL 之中央部分的複晶矽層1007上形成光阻罩幕R12。 而且，此時利用從未覆蓋光阻罩幕R12的複晶矽層 1007上部植入氮離子，而在主動區域AL的端緣部之複 97 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------,---「裝------訂------ (請先閲讀背面之注意事項再填寫本頁) Α7 Β7 經濟部中央標準局貝工消费合作社印装 五、發明説明（95 ) 晶矽層1007内植入氮離子，而形成氮導入區域N50。 再者，氮離子例如在1 OkeV的能量下，植入1 X 1015/cm2的摻雜量。 因此，MOS電晶體H1在動作時，在主動區域AL 的端緣部之複晶矽層1007内，空乏層的形成範圍變得較 廣，且氧化層的有效厚度變厚，故起始值部分變高。 再者，如上所述若是部分起始值變高，不只適用於 高電壓電路部HP，亦可適用於低電壓電路部LP的MOS 電晶想。 採用上述構造的優點為雖然對於主體基底上所形成 的MOS電晶體的較少見，但是，可解決在SOI基底上所 形成的MOS電晶體，所常見因主動區域AL的端緣部的 構造而引起的起始值降低的問題。 第70圖顯示在SOI基底上所形成的MOS電晶體。 SOI基底1010是由矽基底1013、形成埋入SOI基底1010 上的絕緣層1012、以及形成埋入絕緣層1012上的SOI, 層1011所構成，且在SOI層1011上形成MOS電晶體等 元件。然後，SOI層1011的形成厚度變薄。特別是，如 第70圖的E-E’線所示的部分，在主動區域AL端緣部的 SOI層1011非常薄，在該部分MOS電晶體的起始值比起 其他部分（F-F’線所示的部分）的起始值更低，故具有MOS 電晶體整體起始值降低的問題。 但是，若依據本發明，在主動區域AL端緣部上方的 複晶矽層1007内，形成氮導入區域N50而使空乏層的形 98 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明（96 ) 成範圍變大，且氧化層的有效厚度變厚，則可使部分起 始值變高，所以可解決上述問題。 上述說明本發明的第5實施例及其修正例，基本上 雖是說明形成於主體矽基底的半導體裝置，然而，當然 也可以適用於如第70圖所示形成於SOI基底的半導體裝 置。 而且第5實施例的第1〜3修正例雖是以適用於高電 壓電路部HP者為例，然而當然也可適用於低電壓電路部 LP。 又，本發明第5實施例之中是採用降壓電路為例， 其雖然說明存在以施予閘極電極較高的MOS電晶體H1 所構成的高電壓電路部HP，以及以施予閘極電極較低的 MOS電晶體L1所構成的低電壓電路部LP兩者的前提下 ，然而本發明亦可適用於一般的輸出輸入電路。亦即， 輸出輸入電路之中，具有由外部因靜電引起的高電壓， 例如比電源電壓高的電壓輸入閘極電極的情況。然而利 用本發明，閘極氧化層的有效厚度變厚，所以，即使發 生如上述的情況，也可防止閘極氧化層的絕緣破壞，而 得到可靠度高的輸入輸出電路* 【發明的效果】 若根據本發明申請專利範圍第1項所述的半導體裝 置，控制閘極其内部具有含不純物及氮的複晶矽層，且 氮被導入複晶矽層的下側，使複晶矽層具有上側不純物 濃度較高，而下侧不純物濃度較低的濃度分佈，所以在 99 ---------叫装— (請先閱讀背面之注意事項再填寫本頁) 、?τ 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X 297公釐） 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（97 ) 裝置操作時，依照不純物濃度較低的部分，複晶矽層内 會形成空乏層，而且依照空乏層形成的區域可決定閘極 氧化層的·有效厚度。因此，若必須形成特性不同的複數 種類電晶體時’藉由分別改變不純物的濃度分佈，可改 變閘極氧化層的厚度，而設定起始值。因此，不需要如 習知般改變通道摻雜層的不純物濃度以適用於電晶體的 特性’而可固定於從擴散層的漏電流（擴散層遺漏）最小值 的濃度。例如設定通道摻雜層的不純物濃度為使擴散層 遺漏電流最小值，且利用不純物濃度及氮濃度設定起始 值，可突破起始值以及擴散層遠漏之間的權衡取捨 (trade-off)關係，而解決電路設計的限制。又，可改變閘 極電極的有效厚度，所以不需要另外形成耐電壓不同的 電晶體之閘極氧化層的厚度。 若根據本發明申請專利範圍第1項所述的半導體裝 置’至少兩種類電晶體之中，構成氮濃度不同，所以可 使複晶矽層内的不純物浪度各別不同。亦即，若不純物 r ， 濃度相同時，氮濃度高的電晶艎比其他電晶體濃度分 佈變化較為急遽。其結果使裝置操作時，複晶矽層内形 成空乏層的區域較廣，而閘極氧化層的有效厚度變廣。 因此，例如適用於被要求最厚度閘極氧化層的電晶體， 可使實際閘極氧化層厚度變薄。再者，若改變氮濃度， 可改變閘極氧化層的有效厚度，所以不需要製作厚度不 同的複數種類閘極氡化層。 若根據本發明申請專利範圍第3項所述的半導體裝 100 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央揉準局貝工消费合作社印裝 A7 ______B7 五、發明説明（98 ) 置’第1〜第3氮導入區域的濃度各個不同，第卜第3閘 極氧化層具有相同的厚度，而第1〜第3種類電晶體的上 述通道摻雜層具有相同的不純物濃度。所以，例如在 DRAM之中，若第1種類電晶體適用於感測放大器電路 ’而第2種類電晶體適用於週邊電路，而第3種類電晶 體適用於記憶體單元陣列，可以使閘極電極的不純物濃 度相同’而利用分別改變第1〜第3氮導入區域的濃度， 而改變閘極氧化層的有效厚度，且設定起始值。因此， 不需要如習知般’改變適用於電晶體特性的通道摻雜層 之不純物濃度。可以固定可抑制從擴散層遺漏電流為最 小值的濃度。因此，使通道摻雜層的不純物濃度設定為 使擴散遺漏最小值，且利用閘極電極的第1〜第3氮導入 區域的濃度而設定起始值，可突破起始值以及擴散層遺 漏之間的權衡取捨(trade-off)關係，而解決電路設計的限 制。又，分別改變閘極電極的第1〜第3氮導入區域的濃 度，比起在半導體基底内形成改變不純物濃度的通道摻 雜層的情況，對於其他構造的波及影響較小。亦即，在 半導體基底内植入離子的情況，特別是進行高劑量的植 入時，常成為半導體基底結晶性劣化的主因。然而，本 發明進行最外層位置的控制電極的離子植入，所以不致 發生上述的問題。 若根據申請專利範圍第4項所述之半導體裝置，第1 氮導入區域的濃度，比第2及第3氮導入區域的濃度還 高，第1及第2閘極氧化層具有相同的第1厚度’而第3 鬌 101 本纸張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） -----------叫裝-- (請先聞讀背面之注意事項再填寫本頁) 訂 銼濟部中央樣準局貝工消费合作社印氧 A7 B7 五、發明説明（99 ) 閘極氧化層具有比第1厚度還厚的第2厚度，第卜第3 種類電晶體的通道摻雜層具有相同的不純物濃度，所以 ，例如在快閃記憶體之中，若第丨種類電晶體適用於要 求耐高壓的電路，而第2種類電晶體適用於週邊電路， 而第3種類電晶體適用於記憶體單元陣列，不需要分別 形成耐電壓不同的電晶體各種不同厚度之閘極氧化層。 再者’例如在LOGIC in FLASH之中，若第1種類電晶體 適用於要求耐高壓的電路，而第2種類電晶體適用於邏 輯電路’而第3種類電晶體適用於記憶體單元陣列較佳 。而利用改變閘極氧化層的有效厚度，而設定起始值。 所以’不需要改變適用於電晶體特性的通道摻雜層之不 純物濃度，可以固定可抑制從擴散層遺漏電流（擴散遺漏） 為最小值的濃度。因此，使通道摻雜層的不純物濃度詨 定為使擴散層遺漏最小值，且利用氮濃度而設定耐電壓 特性及起始值，故可滿足耐電壓方面的要求，並可突破 起始值以及擴散層遠漏之間的權衡取捨(trade-off)關俾 ’而解決電路設計的限制。又，即使形成厚度'不同的閘 極氧化層時，藉由改變閘極氧化層的有效厚度，而可減 少閘極氧化層的種類。因此，閘極氧化層的製造步驟可 簡化’且可得到可靠度高、膜層厚度控制性良好的閘極 氧化層。 若根據申請專利範圍第5項所述之半導體裝置，第3 氮導入區域的濃度比第1及第2氮導入區域的濃度還高 ’第第3閘極氡化層具有相同的厚度，第1〜第3種類 102 本紙張尺度適用中國國家標準（CNS ) A#洗格（2!〇χ297公釐） (請先閱讀背面之注^'項再填寫本S·).
T 裝· !亦 乂 μ總— 魍濟郜中央標準局ίβ;工消费合作社印裝 A7 ----—__B7 五、發明説明（l〇() 電晶艘的通道換雜層具有相同的不純物濃度，所以例如 在LOGICin DRAM之中’若第1種類電晶體適用於邏輯 電路，而第2種類電晶體適用於感測放大器電路，而第3 種類電晶體適用於記憶體單元陣列，在氮濃度最高的記 憶體單元陣列部，其閘極電極内會形成範圍較廣的空乏 層’所以閘極氧化層的有效厚度變厚，且起始值可變高 。可設定第1〜第3通道摻雜層的不純物濃度，使擴散層 遺漏為最小值。因此，利用閘極電極的氮濃度調整起始 值，故可突破起始值以及擴散層遠漏之間的權衡取捨關 係，而解決電路設計的限制。 若根據申請專利範圍第6項所述之半導體裝置，氮 被選擇性導入主動區域的端緣部的複晶矽層上部，使複 晶矽層具有上側不純物濃度較高，而下侧不純物濃度較 低的濃度分佈，所以在裝置操作時，依照不純物濃度較 低的部分， 複晶梦層内會形成空乏層’而且依照空乏層形成的 區域可決定閘極氧化層的有效厚度。因此，裝置操作時 ’主動區域的端緣部複晶矽層内的空乏層形成範圍較廣 ’而氧化層有效厚度變厚，可提高部分起始值，例如使 用SOI基底當作半導艘基底時’可解決因端緣部構造所 引起的起始值降低的間題。 若根據申請專利範圍第7項所述之半導體裝置，控 制電極具有第1複晶矽層’其形成於氧化層及場氣化層 上’且内部導入氣；以及第2複晶梦層，其形成於第1 103 本紙張尺度適用中國囷家標準（CNS ) Α4規格（210X297公釐） ------；---「袭------1T------^ (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消费合作杜印製 五、發明説明（10J) 複晶矽層上，且内部導入與源極/汲極相同導電型的不純 物，所以不純物不致從第2複晶矽層擴散至第丨複晶發 層’而在’電晶體操作時，第1複晶矽層可形成空乏層， 所以氧化層的有效厚度變厚，且起始值變高。因此，即 使氧化層厚度為不適用於施予閘極電極的電壓之:清況時 ’氧化層的電場會變小，故可防止氧化層的絕緣被破壞 ’而可提昇電晶體的可靠度。 若根據申請專利範圍第8項所述之半導體裝置，可 得到適用於申請專利範圍第6及第7項所述之半導體裝 置的氮濃度。 若根據申請專利範圍第9項所述之半導體裝置的製 造方法’不純物具有在複晶梦層上側濃度較高，而在複 晶矽層下側濃度較低的濃度分佈，而可得到適用於製造 申請專利範圍第1項所述之半導體裝置的製造方法。 若根據申請專利範圍第10項所述之半導體裝置的製 造方法’可得到適用於製造申請專利範圍第3項所述之 半導趙裝置的製造方法。 若根據申請專利範圍第11項所述之半導體裝置的製 造方法’可得到適用於製造申請專利範圍第4項所述之 半導體裝置的製造方法。 若根據申請專利範圍第12項所述之半導體裝置的製 造方法’可得到適用於製造申請專利範圍第5項所述之 半導體裝置的製造方法。 若根據申請專利範圍第13項所述之半導髏裝置的製 104 C錆先閲讀背面之注-^择真填寫本 "> 本紙張尺度適用中國國家標準（CNS )八4胁（210X297公釐 • ..- 經濟部中央標率局貝工消費合作社印装 A7 B7五、發明説明（i〇i 造方法，第1種類電晶體的不純物濃度較低，所以在裝 置操作時，可形成範圍較廣的空乏層，且氧化層的有效 厚度會變厚。因此，即使例如施予第1及第2種類電晶 體的控制電極之電壓各別不同的情況，也不須改變氧化 層的厚度，其與氧化層分-別製作的情況比較，可得到製 造步驟簡化的製造方法《另一方面，第2種類電晶體的 複晶矽層之不純物濃度較高，所以即使存在氮，也可在 裝置操作時，抑制空乏層的形成。再者，藉由在第2種 類電晶體的複晶矽層導入氮，可防止不純物往第1種類 電晶體擴散。 若根據申請專利範圍第14項所述之半導體裝置的製 造方法，可得到不純物濃度及氮濃度的最佳值，且可得 到適用於較實際的半導體裝置之製造方法。 【圓式之簡單說明】 第1圓為閘極電極中的氮作用之說明圓： -第2围為為閉極電極中的不純物分佈及氣分佈之說 明圖： 第3圖為閘極電極中的氮作用之說明圖； 第4圓為閘極電極中的氣.作用之說明圏； .第5_圖為顧7F本發明第1實施例構造的剖面圏； 第6圖為本發明第1實施例氮分佈的說明.圖； 第7圖本發明第1實施例的不純物分佈之說明囷； 第8圖為本發明第1實施例的閘極氧化層摩度之說 明圖； 105 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） - ------^---叫裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 輕濟部中央輮率局貝工消费合作社印«. A7 ____B7_ 五、發明説明（10$ - 第9圓為本發明第1實施例的，造步驟之示意® ； 第10圓為本發明第1實施例的製造步驟之示意圓； 第11囷為本發明第1實施例的製造步驟之示意圓； 第12圖為本發明第1實施例的製造步驟之示意囷； 第13圖為本發明第1實施例的製造步驟之示意囷； 第14圊為本發明第1實施例的製造步驟之示意圖； 第15囷為本發明第1實施例的製造步驟之示意囷； ，第16圓為顯示本發明第2實施例構造的剖面圓i 第17圖為本發明第2實施例氮分佈的說明圖； 第18囷本發明第2實施例的不純物分佈之說明囷； 第19圓為本發明第2實施例的閘極氧化層厚度之說 明圖； 第20圓為本發明第2實施例的製造步驟之示意圓； 第21圓為本發明第2實施例的製造步驟之示意圓； 第22圖為本發明第2實施例的製造步驟之示意圖； 第23圖為本發明第2實施例的製造步驟之示意圈； 第24圓為本發明第2實施例的製造步驟之示意圖； 第25圓為本發明第2實施例的製造步驟之示意圓； 第26圖為本發明第2實施例的製造步驟之示意圖； 第27囷為本發明第2實施例的製造步驟之示意圓； 第28圖為本發明第2實施例的製造步驟之示意圖； 第29囷為本發明第2實施例的製造步驟之示意圈； 第30圖為本發明第2實施例的製造步驟之示意圖； 第31圖為本發明第2實施例的製造步驟之示意圓； 106 ---------「裝-- (請先閲讀背面之注意事項再填寫本頁) -. .•XI· 本紙張尺度適用中國國家標準（CNS ) A4规格（21〇X2?7公釐） 經濟部中央揉準局WC工消费合作社印It A7 ___________B7_ 五、發明説明（l〇4 第3毛圓為本發明第2實施例的製造步驟之示意囷； 第33圓為本發明第2實施例的製造步驟之示意圏； :第34圖為顯示本發明第3實施例構造的剖面圖； 第35圖為本發明第3實施例氮分佈的說明囷； ^ 36囷本發明第3實施例的不純物分佈之說'明圖； 第37圖為本發明第3實施例的閘極氧化層厚度之說 明圓； 第38圖為本發明第3實施例的製造步驟之示意圓； 第39圖為本發明第3實施例，的製造步驟之示意囷； 第40圖為本發明第3實施例的製造步驟之示意圓； 第41囷為本發明第3實施例的製造步驟之示意囷； 第42圖為本發明第3實施例的製造步驟之示意圓； 第43囷為本發明第3實施例的製造步驟之示意圓； 第44圓為本發明第3實施例的製造步驟之示意圓； 第45圖為顯示本發明第4實施例構造的剖面囷； 第46圖為本發明第4實施例氮分佈的說明圖； • t 第47圈本發明第4實施例的不純物分佈‘說明圖； 第48圖為本發明第4實施例的明極氧化層厚度之說 明圖； 第49圓為本發明第4實施例的製造步驟之示意圓； 第50圖為本發明第4實疼例的製造步驟之示意圖； 第51圖為本發明第4實施例的製造步驟之示意囷； 第52圓為本發明第4實施例的製造步驟之示意圖； 第53圈為本發明第4實施例的製造步称之示意B ; (請先閲讀背面之注項再填寫本頁) 叫裝_ 107 本纸張尺度適用中國國家揉準（CNS ) A4規旅（2丨0X297公釐）
經濟部中央標车局貝工消费合作社印装 A7 B7_ 五、發明説明（1〇3 第54圖為本發明第4實施例的製造步驟之示意囷； 第55圖為本發明第4實施例的製造步驟之示意圖； 第56圓為本發明第4實施例的製造步驟之示意圓； 第57圖為本發明第4實施例的製造步驟之示意闻； 第58圖為本發明第4實施例的製造步驟之示意囷； 第59圖為本發明第4實施例的製造步驟之示意圓； 第60圓為本發明第4實施例的製壤步驟之示意圓； 第61圖為本發明第4實施例的製造步驟之示意圓； 第62圖為本發明第4實施例的製、造步称冬示意圖； 第63圓為說明本發明第5實施例的電路圖； 第64圓為本發明第5實施例的構造之示意圓； 、第65圖為說明本發明第5實施例MOS電晶體的立體 圓， 第66囷為本發明第5實施例的製造步驟之示意圏； 第67囷為本發明第5實施例的製造步驟之示意囷； 第68圖為本發明第5實施例的第1修正例的示意圓 •. 第69圓為本發明第1實施例的第2修正例的製造步 称之不意圓； 第70圖為本發明第1實施例的第2修正例的適用例 之說明圓； 第71圖為習知DRAM的全體構造之說明圓； 第72圖為說明習知DRAM機造的剖面圔； 第73圖為習知DRAM的不純物分佈之說明圏； 108 本紙張从逋用中目目家揉準（CNS > A4*US· ( 210X297公釐) ' ~ II ^ ^ nil ^ 裝 ~~ I 訂 I (請先閲讀背面之注項再填寫本頁) A7 B7 經濟部中夬揉準局員工消费合作社印裂 五、發明説明（log 第74圖為習知DRAM的製造步驟之示意圓； 第75圖為習知DRAM的製造步驟之示意圓； 第76圖為習知DRAM的製造步驟之示意圖； 第77囷為習知DRAM的製造步驟之示意圓； 第78圖為習知DRAM的製造步驟之示意囷；' 第79圖為習知DRAM[的製造步驟之示意圖； 第80圖為習知快閃記憶體的全體構造之說明囷； 第'81囷為說明習知快閃記憶體的構造之剖面圓； 第8 2圖為習知快閃記憶體的閘極氧化層厚度之說明 IS ♦ 困， 第83圓為習知快閃記憶體的製造步驟之示意圓； 第84圖為習知快閃記憶想的製造步驟之示意囷； 第85圖為習知快閃記憶體的製造步称之示意囷； 第86圖為習知快閃記憶體的尊造步驟之示意圖； 第87圓為習知快閃記憶體的製造步驟之示意圊； 第88圖為習知快閃記憶體的製造步驟之示意圓； 第89圖為習知快閃記憶體的製造步驟之¥意圖； - 第90圊為習知快閃記憶逋的製造步驟之示意圖； 第91圖為習知快閃記憶艎的製造步驟之示意圓； 第92圖為習知快ΡαΙ纪憶體的製造步脒之示意圓； 第93圖為習知快間記憶體的製造步驟之示意圖； 第94圖為習知快閃記憶體的製造步驟之示意圖； 第95圖為習知快閃記憶體的製造步驟之示意囷； 第96圖為習知快閃記憶艟的製造步驟之示意圓； 109 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉率（CNS > Α4規格（210x297公釐〉 經濟部中央橾準局貞工消費合作社印装 A7 B7 五、發明説明（1〇3 第97圖為習知LOGIC in DRAM的全體構造說明圖 第98圖為說明習知LOGIC in DRAM的構造之剖面 团 · 園， 第99圖為習知LOGIC in DRAM的不純物分佈的說 明圖； 第100圖為習知LOGIC in DRAM的閘極氧化層厚度 之說明圖； 第101圖為習知LOGIC in DRAM的製造步驟之示意 fS! · 圓， 第102圖為習知LOGIC in DRAM的製造步驟之示意 ran · 圓， 第103圖為習知LOGIC inDRAM的製造步驟之示意 圓， 第104圖為習知LOGIC in DRAM的製造步驟之示意 固， 第105圖為習知LOGIC in DRAM的製造步驟之示意 rgl · 圃， 第106圓為習知LOGIC inDRAM的製造步驟之示意 tgi · 圓， 第107圖為習知LOGIC inDRAM的製造步驟之示意 团 · *· 圃， 第108囷為習知LOGIC in DRAM的製造步驟之示意 tEI · 圓， 110 ---------「裝------訂--：----^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家揉準（CNS ) A4规格（210X297公釐） 經濟部中央梯準局貝工消费合作社印策 A7 B7五、發明説明（1〇θ 第1〇9圖為習知LOGIC inDRAM的製造步驟之示意 1S · 囫， 第11Ό圖為習知LOGIC in FLASH的全體構造說明圖 9 第111圖為說明習知LOGIC in FLASH的構造之剖面 囫， 第112圖為習知LOGIC in FLASH的不純物分佈的說 明圖；. 第113圖為習知LOGIC in FLASH的閘極氧化層厚度 之說明圖； 第114圖為習知LOGIC in FLASH的製造步驟之示意 QQ ♦ 固， 第115圖為習知LOGIC in FLASH的製造步驟之示意 圖； 第116圓為習知LOGIC m FLASH的製造步驟之示意 圖；' v ,， 第117圖為習知LOGIC in FLASH的製造步’驟之示意 ΡΒΠ · 闽， 第118圖為習知LOGICinFLASH的製造步驟之示意 1B · 圓， 第119圓為習知LOGIC in FLASH的製造步驟之示意 ΙΌ · 圓， 第120圓為習知LOGIC in FLASH的製造步驟之示意 QQ · 圃， 111 ( CNS ) Α4ί?^ ( 210X297/^ ) (請先閱讀背面之注意事項再填寫本頁)
T 裝' 訂 經濟部中央標準局貝工消費合作社印裝 A 7 „ B7五、發明説明（l〇9 第121圖為習知LOGIC inFLASH的製造旁驟之示意 ren · 圃， 第122圖為習知LOGIC in FLASH的製造步驟之示意 IS] ·固， 第123圖為習知LOGIC in FLASH的製造步驟之示意 園， 第124圖為習知LOGICinFLASH的製造步驟之示意 圃， 第125圖為習知LOGIC in FLASH的製造步驟之示意 IS). 圍， 第126圖為習知LOGIC in FLASH的製造步驟之示意 圖；以及 第127圖為習知LOGIC in FLASH的製造步驟之示意 圖。 【符號之說明】 42，280，550，790，1020〜(未摻雜）複晶矽層、 271，421，281，551，771，791，1021 〜摻雜複晶 矽層、HP〜高電壓電路部、LP〜低電壓電路部、 1010〜SOI 基底、1011~SOI 層、N1~N3，Nil，N12， N21，N22，N31，N32，N40，N50〜氮導入區域。 (請先閲讀背面之注意事項再填寫本頁) 訂 112 本紙張尺度適用中國國家揉车（CNS ) A4规格（210X297公釐）

Claims (1)

  1. A8 B8 C8 D8 經濟部中央揉準局舅工消費合作社印装 六、申請專利範圍 1. 一種半導體裝置，為在半導體基底上具有至少一個 , ' 電晶體的半導體裝置，其特徵在於： 上述‘至少一個電晶體包括： 一笫1導電型半導體層，其形成於上述半導體基底 鉍表面内； 一第1導電型的通道摻雜層，其選擇性形成於上述 半導體層内；以及 一控制閘極，形成於上述半導艎層上部相對於上述 通道摻雜層的位置， 上述閘極電極的内部具有含不純物及氮的複晶矽層 , 上述氮被導入上述複晶矽層的下側，使上述複晶矽 層具有上側不純物濃度較高，而下側不純物濃度較低的 濃度分佈。 2. 如申請專利範圍第1項所述之半導體裝置，其中上 述至少1個電晶體，具有至少2種類電晶體， 上述至少2種類電晶體的上述氮濃度不同^ 3. 如申請專利範圍第2項所述之半導體裝置，其中上 述至少2種類電晶體包含第1〜第3種類電晶醴， 上述第1種類電晶體包括： r 1對第2導電型的第1半導髏區域，其選擇性獨立形 成於上述第1種類電晶體的半導體層内； 第1閘極氧化層，其形成於上述1對第1半導體區域 之間的上述第1種類電晶體的半導艟層上部， 113 (請先閱讀背面之注意事項再填寫本頁) Γ 本紙張尺度適用中國國家揉率（CNS ) A4規格（210 X 297公釐） . - · · · 六、申請專利範圍 ~一- 而上述第1種類電晶體的上述通道摻雜層，形成於 上述1封第1半導體區域之間， 上述·第1種類電晶艎的上述控制電極具有： 一第1複晶矽層，形成於上述第1閘極氧化層上； 一第1氮導入區域，形成於上述第1複晶矽g内， 卓述第2種類電晶體包括： 1對第2導電型的第2半導體區域，其選擇性獨立形 成於上述第2種類電晶體的半導體層内； 第2閘極氧化層’其形成於上述丨對第2半導艘區域 $間的上述第2種類電晶體的半導體層上部， 上述第2種類電晶體的上述通道摻雜層，形成於上 述1對第2半導體區域之間， 上述第.._2種類電晶艘的上述控.制電極.具有： 一第2複晶發層，形成於上述第2閘極氧化層上； 一第2氮導入區域’形成於上述第2複晶矽層内， 上述第3種類電晶體包括： 1對第2導電型的第3半導體區域，其選#性獨立形 成於上述第3種類電晶體的半導體層内； 經濟部中央標率局身工消費合作社印裝 (請先聞讀背面之注$項再填寫本頁) 第3閘極氧化層，其形成於上述1對第3半導體區域 5間的上述第3種類電晶體的半導想層上部, 上J4第3種類電晶體的上述通道摻雜層，形成於上 述1對第3半導艘區域之間， 上述第3種類電晶體的上述控制電極具有： ，第3複晶矽層，形成於上述第3閘極氧化層上； 114 本用巾 g 財料（CNS ) A4躲（21GX297公釐）" ------- 艘濟部中央揉率局舅工洧费合作社印*. A8 B8 C8 D8 六、申請專利範園 以及 一第3氮導入區域’形成於上述第3複晶矽層内， 上述第1〜第3氮導入區域的濃度各個不同， 上述第1〜第3閘極氧化層具有相同的厚度， 上述第1〜第3種類電晶體的上述通道摻雜層具有相 同的不純物濃度。 4.如申請專利範圍第2項所述之半導體裝置，其中上 述至少2種類電晶體包含第丨〜第3種類電晶體， 上述第1種類電晶體包括： 1對第2導電型的第1半導體區域，其選擇性獨立形 成於上述第1種類電晶體的半導體層内； 第1閘極氧化層，其形成於上述i對第1半導體區域 之間的上述第1種類電晶體的半導想層上部， 上述第1種類電晶艘的上述通道換雜層.，形成於上 述1對第1半導體區域之間， 上述第1種類電晶體的上述控制電極具有： 一第1複晶矽層，形成於上述第1閘極氧化層上； 一第1氮導入區域，形成於上述第1複晶矽層内， 上述第2種類電晶體包括： 1對第2導電型的第2半導體區域，其選擇性獨立形 成於上述第2種類電晶體的半導體層内； 第2閘極氧化層，其形成於上述1對第2半導體區域 之間的上述第2種類電晶趙的半導趙層上部， 上述第2種類電晶想的上述通道摻雜層，形成於上 • . . · 115 ΜΛ張尺度逋用中國國家揉率（CNS ) A4规格（210X297公釐） -----1---「装— (請先閲讀背面之注意事項再填寫本頁) 訂 • f^i I -I ^^1 A8 B8 C8 D8 經濟部中央標準局貝工消费合作社印製 六、申請專利範圍 述1對第2半導體區域之間， 上述第2種類電晶體的上述控制電極具有： 一第2複晶矽層，形成於上述第2閘極氧化層上； 一第2氮導入區域，形成於上述第2複晶矽層内， 上述第3種類電晶體包括： 1對第2導電型的第3半導體區域，其選擇性獨立形 成於上述第3種類電晶體的半導體層内； 第3閘極氧化層，其形成於上述1對第3半導體區域 之間的上述第3種類電晶體的半導體層上部； 浮接閘極電極，形成於上述第3閘極氧\化層上；以 及 層間絕緣層，形成於上述浮接閘極電極上； 上述第3種類電晶體的上述通道摻雜層，形成於上 述1對第3半導體區域之間， 上述第3種類電晶體的上述控制電極具有： f一第3複晶矽層，形成於上述層間絕緣層上； 一第3氮導入區域，形成於上述第3複晶¥層内， 上述笫1氣導入區域的濃度，比第2及第3氮導入區 域的濃度還高， 上述第1及第2閘極氧化層具有相同的第1厚度，而 第3閘極氧化層具有比第1厚度還厚的第2厚度， 上述第1〜第J種類電晶體的上述通道摻雜層具有相 同的不純物濃度。 5.如申請專利範圍第2項所述之半導體裝置，其中上 116 (請先閲讀背面之注意事項再填寫本頁) Γ 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐）
    申請專利範圍 述至少2稚類電晶艟包含第1〜第3種類電晶趙， 上述第1種類電晶體包括： 1對第2導電型的第1半導體區域，其選擇性獨立形 成於上述第1種類電晶體的半導體層内； 第1閘極氧化層，其形成於上述1對第丨半導體區域 冬間的上述第1種類電晶體的半導體層上部， 上述第1種類電晶艘的上述適道摻雜層，形成於上 述1對第1半導體區域之間， .上述第1種類電晶體的上述控制電極具有： 一第1複晶矽層，形成於上述第1閘極氧化層上； 一第1氮導入區域，形成於上述第1複晶矽層内， 上述第2種類電晶體包括： 1對第2導電型的第2半導體區域，其選擇性獨立形 成轸上述第2種類電晶體的半導體層内； '第2閘極氧化層’其形成於上述1對第2半導想區域 _之間的上述第2種類電晶體的半導體層上部， 上述第2種類電晶體的上述通道摻雜層，形成於上 述1對第2半導體區域之間， 上述第2種類電晶體的上述控制電極具有： •^第2複晶矽層’形成於上述第2閘極氣化層上； 一第2氮導入區域，形成於上述第2複晶矽層内， 上述第3種類電晶體包括： 1對第2導電型的第3半導艘區域，其選擇性獨立形 成於上述第3種類電晶艟的半導體層内； 117 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） -----^---「装— (請先間讀背面之注$項再填寫本頁) -訂 鍾濟部中央標率局身工消费合作社印氧 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印裝 六、申請專利範圍 第3閘極氧化層，其形成於上述1對第3半導體區域 之間的上述第3種類電晶體的半導體層上部， 上述第3種類電晶體的上述通道摻雜層，形成於上 述1對第3半導體區域之間， 上述第3種類電晶體的上述控制電極具有：’ 一第3複晶矽層，形成於上述第3閘極氧化層上； 一第3氮導入區域，形成於上述第3複晶矽層内， 上述第3氮導入區域的濃度比第1及第2氮導入區域 的濃度還高， . 上述第1〜第3閘極氧化層具有相同的厚度， 上述第1〜第3種類電晶體的上述通道摻雜層具有相 同的不純物濃度。 6.—種半導體裝置，為在半導體基底上至少具有一個 電晶體的半導體裝置，其特徵在於； 上述至少一個電晶體包括： 一主動區域，其依據選擇性形成於上述半導體基庳 主平面上的場氧化層而設定； ' 一氧化層，形成於上述主動區域上；以及 一控制電極，形成於上述氧化層及上述場氧化層上 ，且内部含有導入與源極/汲極相同導電型的不純物以 及氮的複晶梦層；. 上述氮被選擇性導入上述主動區域的端緣部上的複 晶矽層下側，使上述複晶矽層具有上倒不純物濃度較高 *而下側不純物濃度較低的濃度分佈。 ns (請先閲讀背面之注意事項再填寫本頁) T 本紙琅尺度逍用中國國家標準（CNS ) A4規格（210X297公釐）
    經濟部中央標率局舅工消费合作社印装 A8 BS C8 D8六、申請專利範圍 7. —種半導體裝置，為在半導體基底上至少具有一個 電晶體的半導體裝置，其特徵在於； 上述至少一個電晶艘包括： 一主動區域，其依據選拜性形成於上述半導體基底 主平面上的場氧化層而設定； 一氧化層，形成於上述主動區域上； 一第1複晶矽層，形成於上述氧化層及上述場氧化 層上，且内部導入氮；以及一第2複晶矽層，形成於上 述第1複晶矽層上，且内部導入與源極/汲極相同導電型 _的不純物。 8. 如申請專利範圍笫6或7項所述之半導體裝置，其 中上述氮所導入的摻雜量為1 X 1015/cm2〜1 X 10l6/cm2 〇. 9. 一種半導體裝置的製造方法，該半導體裝置在半導 . . · . · 體基底上具有至少一個電晶體，該方法包括下列步驟： (a)在上述至少一個電晶體形成的位置上形成一第1 導電型的半導體層； Γ (b)利用植入離子在上述至少一個電晶體的上述半導 體層内形成一第1導電型通道摻雜層；以及 (c)在上述至少一個電晶體的上述半導體層上部之上 述通道游雜曆的相對位置上形成一控制電極； i 而上述r步驟(c)包括： (c-1)^成内部含有第2導電型不純物以及氮的複晶 . . ' ， 矽層之步驟， 119 - 镳 . .___ 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） ------^---「裝II (請先閲讀背面之注意事項再填寫本頁) - AS B8 C8 D8 經濟部中央梯準局肩工消费合作社印裝 六、申請專利範圍 而上述步驟（c-1)包括： 將上述氮離子導入上述複晶矽層的下部。 10.如申請專利範圍第9項所述之半導體裝置的製造 方法，其中上述至少一個電晶體包含第1〜第3種類電晶 體， 上述步驟（c)包括： 在上述第1〜第3種類電晶體的上述半導體層的上部 形成氧化層； 夺上述氧化層上形成第1複晶矽層； 導入第2導電型的不純物於上述第1複晶矽層，而 形成第2複晶矽層； 在上述第2複晶矽層的下部植入nl摻雜董的氮，而 形成第1氮導入區域； 在形成上述第1種類電晶雖位置的第2複晶矽層上 形成罩幕’且在露出的上述第2複晶矽層内的第1氮導 八區域植入n2摻雜量的氮，而形成第2氮導入區域；， 在形成上述第1及第2種類電晶體位置的$2複晶矽 層上形成單幕，且在上述露出的第2複晶矽層内的第2 氮導入區域植入n3摻雜董的氣，而形成第3氮導入區域 9 藉由定義囷案步驟，選擇性去除上述第2複晶矽層 以及上述氧化層，用以在上述第1種類電晶體的上述半 導體層上形成第1閘極氧化層，以及上述第1種類電晶 髏的上述控制電極、 120 (請先閲讀嘴面之注$項再填寫本頁) T 本紙張尺度逋用中國國家揉率（CNS ) A4規格（210X297公釐）
    A8 B8 C8 D8
    申請專利範圍 Mis在上述第2種類電晶體的上述半導體層上形成第么 氧化層，以及上述第2種類電晶體的上述控制電極 2 鏟濟部中央標準為工消费合作社印«. 在上述第3種類電晶體的上述半導體層上形成第3 巧極氧化層’以及上述第3種類電晶體的上述控制電極 〇 11.如申請專利範圍第9項所述之半導體裝置的製造 方法，其中上述至少一個電聶體包含第丨〜第3種類電晶 體， 上述步驟（c)包括： 在上述第1〜第3種類電晶體的上述半導體層的上部 球成具有第1厚度的第1氧化層； 厂在上述第3種類電晶體的半導體層之上述第1氧化 層上’選擇性形:成含有均一第2導電型不純物的第J複 晶發層； 在上述第1複晶矽層上選擇性形成一絕緣層，且去 除形成上述第1及第2種類電晶體位置的第i氧化層； 在上述第1及第2種類電晶體的上述半導體層的上 形成具有比第1厚度還薄之第2厚度的第2氧化層； 在上述第2氧化層及上述絕緣層上形成第2複晶矽 層； 在上述第2複晶矽層的下部植入nl摻雜量的氮，而 形成第1氮導入區域： 在形成上述第2及第3種類電晶體位置的第2複晶矽 • . . . · 121 部 表紙張尺度逋用中國國家揉率（CNS > A4规格（210X297公釐） 「裝-- (請先閲讀背面之注項再填寫本頁} -訂- 經濟部中央標準局肩工消费合作社印策 A8 B8 C8 D8六、申請專利範圍 層上形成罩幕，且在露出的上述第2複晶矽層内的第1 氮導入區域植入n2摻雜量的氮，而形成第2氮導入區域 • * .藉由定義圖案步驟，選擇性去除上述第2複晶矽層 以及上述第1及第2氧化層，用以在上述第1種類電晶體 的上述务導禮層上形成第1閘極氧化層，以及上述第1 種類電晶體的上述控制電極、 在上述第2種類電晶體的上述半導體層上形成第2 閘極氧化層，以及上述第2種類電晶體的上述控制電極 在上述第3種類電晶體的上述半導體層上形成第3 閘極氡化層、浮接閘極電極、層間絕緣層，以及上述第3 種類電晶體的上述控制電極。 12.如申請專利範圍第9項所述之1半導體裝置的製造 方法，其中上述至少一個電晶想包含第1〜第3種類電晶 體，,， 上述步驟(b)包括： ' 形成相同不純物濃度的上述第1及第3種類電晶體 • · . · . 的上蜂通道摻雜層， 上述步驟（c)包括： 在上述第1〜第3種類電晶體的上述半導體層的上部 形成氧化層； 在上述氧化層上形成第1複晶矽層； 導入第2導電沒的不純物於上述第1複晶矽層，而 122 本紙張尺度適用中國國家揉準（CNS ) A4規格（210 X 297公釐）~ (請先閲讀背面之注意事項再填寫本頁) "裝. -： 11, 鍾濟部中央梯準局貝工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍 形成第2複晶砍層； ....在上述第.2複晶發層的下部植入ni摻雜量的氮，而 形成第1氪導入區域； 在形成上述第1及第2種頰電晶體位置的第2複晶矽 層上形成罩幕，且在露出的上述第2複晶矽層内的第1 氮導入區域植入n2摻雜量的氮，而形成第2氮導入區域 , 藉由定義圖案步驟，選擇性去除上述第2複晶矽層 以及上述氧化層，用以在上述第1種類電晶體的上述半 導體層上形.成第1閘極氧化層，以及上述第1種類電晶 體的上述控制電極、 在上述第2種類電晶體的上述半導體層上形成第2 閘極氧化層，以及上述第2種類電晶體的上述控制電極 在上述第3種類電晶體的上述半導體層上形成第3 閘極氧化層，以及上述第3種類電晶體的上述控制電極 〇 13.—種半導體裝置的製造方法，該半導體裝置在半 導體基底上具有第1及第2種顴電晶體，該方法包括下 列步驟： (a) 在上述半導體基底的主表面上選擇性形成場氧化 層，且上述形成第1及第2種類電晶體的位置，設定第1 及第2主動.區域；’. . (b) 在上述第1及第2區域上形成一氧化層；以及 123 本紙張尺度逋用中國國象揉準（CNS > A4规格（21〇><297公釐） C请先閲讀背面之注意事項再填寫本頁) r A8 B8 C8 D8 六、申請專利範圍 (c)在上述第1及第2區域上的氧化層上形成以複晶 矽構成的控制電極； 而上述步驟（c)包括： (c-Ι)在上述第1主動區域的複晶矽層，導入與源極/ 汲極層相同導電型之較低摻雜量nl的不純物；以及 jc-2)在上述第2主動區域的複晶矽層，導入較高摻 雜量n2的不純物，且將摻雜量n3的氮離子導入上述第2 主動區域的複晶矽層下部* 14.如申請專利範圍第13項所述之半導體裝置的製 造方法，其中上述第1摻雜量nl為5 X 1014/cm2、上述 第2摻雜量n2為5 X 1015/cm2、而上述第3摻雜量n3為 1 X 1015/cm2 〇 (請先閲讀背面之注意事項再填寫本頁) T 經濟部中央標準局工消費合作社印氧 124 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐）
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