1つのチップ内に複数種類のトランジスタ(例えば要求スペックの異なる)を作り込んだ半導体装置として、以下に4つの従来例を挙げて説明する。
<第1の従来例>
<DRAMの全体構成>
まず、第1の従来例として、複数種類のトランジスタを作り込んだDRAM600の構成および製造方法について説明する。図71にDRAM600の構成(セル配置)を示す。
DRAM600は、データを蓄積するメモリセルアレイ部601だけでなく、周辺回路部(アドレスバッファ602、Xデコーダ603、Yデコーダ604)、ロウ/カラムクロック部605、I/Oパス部606、リフレッシュ部607)やセンスアンプ部608なども備えている。
いずれの部位もトランジスタにより構成されているが、それぞれの部位により要求される特性が異なる。例えばメモリセルアレイ部601では、漏れ電流によるデータの消失を防ぐため低リーク電流であることが求められる。また、周辺回路部では高速動作を行うため電流量が多いことが求められている。さらに、センスアンプ部608はハイレベルとローレベルを区別するため、例えばハイレベルの半分の電圧で動作させなければならない。このため、センスアンプ部608に用いられるトランジスタには低電圧での動作が要求される。つまり、1チップのDRAM内で特性の異なる数種類のトランジスタが必要となるのである。
例えばしきい値を比較すると、メモリセルアレイ部のトランジスタは1V程度、周辺回路部のトランジスタは0.8V程度で、センスアンプ部のトランジスタは0.4Vにまで抑える必要が生じる。
<各トランジスタの構成>
これらの特性が異なるトランジスタを1チップ内に作るため、従来はチャネルドープ層の不純物プロファイルをトランジスタに合わせて変えることで対応していた。以下、チャネルドープの不純物濃度をトランジスタにより変化させた例について説明する。
図72は従来の製造方法により製造したDRAMの構成例(部分図)であり、センスアンプ部、周辺回路部、メモリセルアレイ部に用いられるNチャネル型MOSトランジスタT1〜T3の断面をそれぞれ示している。
図72において、Nチャネル型MOSトランジスタT1〜T3は同一の半導体基板1(P型)上に形成されたP型のウエル層101内に形成されている。ウエル層101はウエル層101内に形成されたチャネルカット層102と、LOCOS層2とで素子間分離され、Nチャネル型MOSトランジスタT1〜T3は、それぞれ素子間分離された領域に形成されている。
センスアンプ部のNチャネル型MOSトランジスタT1は、ウエル層101内に独立して平行に形成された1対のソース・ドレイン層106と、当該ソース・ドレイン層106の向かい合う端縁部に接して形成された1対の低ドープドレイン層(以後、LDD層と呼称)107とを備えている。
そして、LDD層107の上部にはゲート酸化膜3が形成され、当該ゲート酸化膜3の上部にはゲート電極4が形成されている。また、ゲート酸化膜3およびゲート電極4の側面にはサイドウォール酸化膜5が形成されている。また、ゲート電極4の下層のウエル層101内には、チャネルドープ層103が形成されている。
周辺回路部のNチャネル型MOSトランジスタT2は、ウエル層101内に独立して平行に形成された1対のソース・ドレイン層106と、当該ソース・ドレイン層106の向かい合う端縁部に接して形成された1対のLDD層107とを備えている。
そして、LDD層107の上部にはゲート酸化膜3が形成され、当該ゲート酸化膜3の上部にはゲート電極4が形成されている。また、ゲート酸化膜3およびゲート電極4の側面にはサイドウォール酸化膜5が形成されている。また、ゲート電極4の下層のウエル層101内には、チャネルドープ層104が形成されている。
メモリセルアレイ部のNチャネル型MOSトランジスタT3は、ウエル層101内に独立して平行に形成された一対のソース・ドレイン層106と、当該ソース・ドレイン層106の向かい合う端縁部に接して形成された一対のLDD層107とを備えている。
そして、ソース・ドレイン層106およびLDD層107の上部にはゲート酸化膜3が形成され、当該ゲート酸化膜3の上部にはゲート電極4が形成されている。また、ゲート酸化膜3およびゲート電極4の側面にはサイドウォール酸化膜5が形成されている。また、ゲート電極4の下層のウエル層101内には、チャネルドープ層105が形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層106を共有する構造となっており、その構造が連続して配設された構成となっている。
なお、表1にNチャネル型MOSトランジスタT1〜T3の構成諸元を示す。
表1において、Nチャネル型MOSトランジスタT1〜T3のそれぞれのチャネルドープ層形成時の不純物ドーズ量は、1×1012/cm2、3×1012/cm2、5×1012/cm2となっている。なお、注入不純物は何れもボロン(B)であり、注入エネルギーは何れも50keVである。
また、図67で示したセンスアンプ部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT1〜T3における、A−A’線、B−B’線、およびC−C’線による断面部分の不純物プロファイルを図73に示す。
図73において、横軸に断面方向の位置(深さ)を、縦軸に不純物濃度を示す。なお、横軸は図に向かって左側から順に、ゲート電極(ポリシリコン層)、ゲート酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
ゲート電極における不純物濃度は表1に示すように、何れのトランジスタにおいても同じ量で均一になるように形成されているので、A−A’線、B−B’線、およびC−C’線は重なり合う直線で示されるが、ウエル層においては、先に説明したように、しきい値の要求が低いトランジスタ(T1<T2<T3の順)ほどチャネルドーズ量は少なく、酸化膜−バルク界面での不純物濃度が低くなっている。なお、各プロファイルのピーク位置は、それぞれのチャネルドープ層の形成位置にほぼ等しい。
<各トランジスタの製造方法>
以下に、図72で示したセンスアンプ部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT1〜T3の製造方法について、図74〜図79を用いて説明する。
まず、図74に示す工程において、P型の半導体基板1の表面にロコス法によりLOCOS層(フィールド酸化膜)2を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板1内にP型のウエル領域101を形成する。なお、半導体基板1内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板1内にチャネルカット層102を形成する。なお、チャネルカット層102は、LOCOS層2とで素子間分離領域を形成するような形状に形成する。
次に、図75に示す工程において、ウエル領域101内の所定位置に、センスアンプ部のトランジスタT1に合わせた最も不純物濃度の低いチャネルドープ層103を形成する。このとき、周辺回路部およびメモリセルアレイ部のトランジスタT2およびT3の形成領域にもチャネルドープ層103が形成される。なお、チャネルドープ層103の形成は、例えばボロンイオンを、50keVのエネルギーで、1×1012/cm2のドーズ量を注入することで行う。
次に、図76に示す工程において、センスアンプ部の上部にレジストマスクR201を形成し、周辺回路部およびメモリセルアレイ部のチャネルドープ層103に選択的に不純物を追加注入し、周辺回路部のトランジスタT2に合わせた不純物濃度のチャネルドープ層104を形成する。このとき、メモリセルアレイ部のトランジスタT3の形成領域にもチャネルドープ層104が形成される。なお、チャネルドープ層104の形成は、例えばボロンイオンを、50keVのエネルギーで、2×1012/cm2のドーズ量を注入することで行う。
次に、図77に示す工程において、センスアンプ部および周辺回路部の上部にレジストマスクR202を形成し、メモリセルアレイ部のチャネルドープ層104に選択的に不純物を追加注入し、メモリセルアレイ部のトランジスタT3に合わせた不純物濃度のチャネルドープ層105を形成する。なお、チャネルドープ層105の形成は、例えばボロンイオンを、50keVのエネルギーで、2×1012/cm2のドーズ量を注入することで行う。
次に、図78に示す工程において、半導体基板1の主面上にゲート酸化膜3となる酸化膜31を熱酸化法により形成した後、その上にゲート電極材料として、例えばドープトポリシリコン層41をCVD法にて形成する。なお、酸化膜31の厚みは100オングストローム程度、ドープトポリシリコン層41の厚みは2000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は5×1020/cm3程度である。
次に、図79に示す工程において、ドープトポリシリコン層41の上部にレジストマスクR203を形成し、パターンニングによりゲート電極4およびゲート酸化膜3を形成する。
次に、センスアンプ部、周辺回路部、メモリセルアレイ部にイオン注入によりLDD層107を形成した後、ゲート酸化膜3およびゲート電極4の側面に、約1000オングストロームの厚さのサイドウォール酸化膜5を形成する。そして、サイドウォール酸化膜5をマスクとして、イオン注入によりソース・ドレイン層106を形成することで、図72に示すDRAMの構成が得られる。
ここで、LDD層107は、例えば砒素(As)イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層106は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で60分間アニールすることで形成する。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりDRAMが形成されるが、それらの工程の説明および図示は省略する。
<従来のDRAMの問題点>
以上説明したように、従来のDRAMにおいては、センスアンプ部、周辺回路部、メモリセルアレイ部などで使用される、特性が異なるトランジスタを1チップ内に作るため、チャネルドープ層の不純物濃度をトランジスタに合わせて変えることでしきい値の調整をしていた。
しかし、チャネルドープ層の不純物濃度が高くなると、しきい値が上がるのと同時に、例えば拡散層と基板との接合部分での不純物濃度が高くなるため拡散層からの漏れ電流(拡散層リーク)が多くなる。つまり、しきい値と拡散層リークとはトレードオフの関係を有し、しきい値が決まると漏れ電流も一義的に決定され、回路設計は両者のトレードオフ関係により制約を受けていた。
<第2の従来例>
<フラッシュメモリの全体構成>
第2の従来例として、複数種類のトランジスタを作り込んだフラッシュメモリ700の構成および製造方法について説明する。
図80にはフラッシュメモリ700の構成(セル配置)を示している。一般にDRAMに比べてフラッシュメモリの異なる点は、例えば10Vといった高い電圧を書込動作や消去動作で用いることである。このため、図80に示すフラッシュメモリ700においては、昇圧回路としてチャージポンプ回路710を備えている。
そして、フラッシュメモリ700は、データを蓄積するメモリセルアレイ部701だけでなく、Xデコーダー703やYデコーダー704など昇圧後に使われる高耐圧部、周辺回路部(例えば、アドレスバッファ702、ロウ/カラムクロック部705、I/Oパス部706、データレジスタ部707、センスアンプ部708、動作制御部709)なども備えている。いずれの部位もトランジスタにより構成されているが、使用電圧の差異により、数種類の特性の異なるトランジスタが必要となる。
例えば、メモリセルアレイ部701でのトランジスタでは、トンネル酸化膜の信頼性を保証するため、例えば100オングストローム程度の酸化膜厚が必要である。しかし、周辺回路部では高速動作を行うため電流量が多いことが求められており、酸化膜厚はメモリセルアレイ部701に比べて薄く設定されることが多い。ただし、高耐圧部では、10Vの電圧に耐えうるトランジスタが必要となる。このため、例えば250オングストロームといった厚い酸化膜を用いる必要が生じる。すなわち、1チップのフラッシュメモリ内で酸化膜厚の異なる数種類のトランジスタが必要となる。
<各トランジスタの構成>
以下では、酸化膜厚をトランジスタにより変化させた例について説明する。図81は従来の製造方法により製造したフラッシュメモリの構成例(部分図)であり、高耐圧部、周辺回路部、メモリセルアレイ部に用いられるNチャネル型MOSトランジスタT11〜T13の断面をそれぞれ示している。
図81において、Nチャネル型MOSトランジスタT11〜T13は同一の半導体基板21(P型)上に形成されたP型のウエル層121内に形成されている。ウエル層121は、ウエル層121内に形成されたチャネルカット層122と、LOCOS層22とで素子間分離され、Nチャネル型MOSトランジスタT11〜T13は、それぞれ素子間分離された領域に形成されている。
高耐圧部のNチャネル型MOSトランジスタT11は、ウエル層121内に独立して平行に形成された1対のソース・ドレイン層126と、当該ソース・ドレイン層126の向かい合う端縁部に接して形成された1対のLDD層127とを備えている。
そして、LDD層127の上部にはゲート酸化膜26が形成され、当該ゲート酸化膜26の上部にはゲート電極29が形成されている。また、ゲート酸化膜26およびゲート電極29の側面にはサイドウォール酸化膜30が形成されている。また、ゲート電極29の下層のウエル層121内には、チャネルドープ層123が形成されている。
周辺回路部のNチャネル型MOSトランジスタT12は、ウエル層121内に独立して平行に形成された1対のソース・ドレイン層126と、当該ソース・ドレイン層126の向かい合う端縁部に接して形成された1対のLDD層127とを備えている。
そして、LDD層127の上部にはゲート酸化膜25が形成され、当該ゲート酸化膜25の上部にはゲート電極29が形成されている。また、ゲート酸化膜25およびゲート電極29の側面にはサイドウォール酸化膜30が形成されている。また、ゲート電極29の下層のウエル層121内には、チャネルドープ層124が形成されている。
メモリセルアレイ部のNチャネル型MOSトランジスタT13は、ウエル層121内に独立して平行に形成された一対のソース・ドレイン層126を備え、ソース・ドレイン層126の端縁部上部にはトンネル酸化膜23が形成され、当該トンネル酸化膜23の上部にはフローティングゲート電極27、層間絶縁膜24、コントロールゲート電極28が順次形成されている。
また、トンネル酸化膜23、フローティングゲート電極27、層間絶縁膜24、コントロールゲート電極28の側面にはサイドウォール酸化膜30が形成されている。
また、フローティングゲート電極27の下層のウエル層121内には、チャネルドープ層125が形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層126を共有する構造となっており、その構造が連続して配設された構成となっている。
図86に示すフラッシュメモリにおいて特徴的なのは、高耐圧部のNチャネル型MOSトランジスタT11のゲート酸化膜26の厚みが最も厚く、メモリセルアレイ部のNチャネル型MOSトランジスタT13のトンネル酸化膜23、周辺回路部Nチャネル型MOSトランジスタT12のゲート酸化膜25の順に厚みが薄くなっている点である。
図82に各ゲート酸化膜の厚みを示す。図82において、横軸左側から順に高耐圧部、周辺回路部、メモリセルアレイ部のそれぞれのNチャネル型MOSトランジスタを表示している。
なお、表2にNチャネル型MOSトランジスタT11〜T13の構成諸元を示す。
表2において、Nチャネル型MOSトランジスタT11〜T13のそれぞれのゲート酸化膜の厚みは、250オングストローム、80オングストローム、100オングストロームとなっている。
<各トランジスタの製造方法>
以下に、図81で示した高耐圧部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT11〜T13の製造方法について、図83〜図96を用いて説明する。
まず、図83に示す工程において、P型の半導体基板21の表面にロコス法によりLOCOS層(フィールド酸化膜)22を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板21内にP型のウエル領域121を形成する。なお、半導体基板21内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板21内にチャネルカット層122を形成する。なお、チャネルカット層122は、LOCOS層22とで素子間分離領域を形成するような形状に形成する。
次に、ウエル領域121内の高耐圧部、周辺回路部、メモリセルアレイ部のそれぞれの所定位置に、チャネルドープ層120を形成する。なお、チャネルドープ層120の形成は、例えばボロンイオンを、50keVのエネルギーで、5×1012/cm2のドーズ量を注入することで行う。
次に、図84に示す工程において、半導体基板21の主面上にトンネル酸化膜23となる酸化膜231を熱酸化法により形成した後、その上にゲート電極材料として、例えばドープトポリシリコン層271をCVD法にて形成する。なお、酸化膜231の厚みは100オングストローム程度、ドープトポリシリコン層271の厚みは1000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は1×1020/cm3程度である。
次に、図85に示す工程において、メモリセルアレイ部におけるドープトポリシリコン層271の上部に選択的にレジストマスクR221を形成する。この場合、レジストマスクR221はメモリセルアレイ部のゲート幅方向に沿って形成される。そして、レジストマスクR221で覆われていない部分のドープトポリシリコン層271を異方性エッチングにより除去する。この状態を図86に示す。
図86は、図85を上面側(レジストマスクR221を形成する側)から見た平面図であり、レジストマスクR221はメモリセルアレイ部において、規則的に配列された矩形の島状をなすように形成されている。なお、レジストマスクR221は、矩形の島状をなす活性層AL上と、その周囲のLOCOS層LL上を覆うように形成されている。また、高耐圧部および周辺回路部においてはレジストマスクRが形成されていないので、活性層ALが露出している。なお、図86においては、レジストマスクR221の下部の構成を判りやすくするため、部分的にレジストマスクR221を除いて活性層ALおよびLOCOS層LLが見えるようにしているが、これは便宜的なものである。
次に、レジストマスクR221を除去した後、図87に示す工程において、ドープトポリシリコン層271上に、フローティングゲートとコントロールゲートとを絶縁する層間絶縁膜24となる絶縁膜241をCVD法にて形成する。なお、この膜はTEOS(tetraethyl orthosilicate)膜、窒化膜(Si3N4)、TEOS膜を順に積層した構成となっており、それぞれの膜厚は100オングストロームである。また、層間絶縁膜24はONO膜と呼称される場合もある。また、絶縁膜241は高耐圧部および周辺回路部上にも形成される。
次に、図88に示す工程において、メモリセルアレイ部の絶縁膜241上をレジストマスクR222で覆い、その他の領域の絶縁膜241を全て除去する。この場合、その他の領域においては酸化膜231も除去する。この状態を図89に示す。
図89は、図88を上面側(レジストマスクR222を形成する側)から見た平面図であり、レジストマスクR222はメモリセルアレイ部全域を覆うように形成されているが、高耐圧部および周辺回路部においてはレジストマスクR222が形成されていないので、活性層ALが露出している。
次に、レジストマスクR222を除去した後、図90に示す工程において、半導体基板21の主面全面にゲート酸化膜26となる酸化膜261を熱酸化法により形成する。このときメモリセルアレイ部上の絶縁膜241は、窒化膜を含んでいるため酸化されることはなく、その厚さは保たれる。なお、酸化膜261の厚みは170オングストローム程度である。
次に、図91に示す工程において、周辺回路部以外の領域をレジストマスクR223で覆い、周辺回路部上の酸化膜261をウエットエッチングにより除去する。この状態を図92に示す。
図92は、図91を上面側(レジストマスクR223を形成する側)から見た平面図であり、レジストマスクR223はメモリセルアレイ部および高耐圧部の全域を覆うように形成されているが、周辺回路部においてはレジストマスクR223が形成されていないので、活性層ALが露出している。
次に、レジストマスクR223を除去した後、図93に示す工程において、ゲート酸化膜25となる酸化膜251を熱酸化法により形成する。このときメモリセルアレイ部上の絶縁膜241は、窒化膜を含んでいるため酸化されることはなく、その厚さは保たれるが、高耐圧部では酸化膜261が成長し膜厚が増加することになる。なお、酸化膜251の厚みは80オングストローム程度であり、酸化膜261は250オングストローム程度に成長する。
次に、図94に示す工程において、半導体基板21の主面全面に、ゲート電極材料として、例えばドープトポリシリコン層291をCVD法にて形成する。なお、ドープトポリシリコン層291の厚みは2000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は5×1020/cm3程度である。
次に、図95に示す工程において、ドープトポリシリコン層291の上部にレジストマスクR224を形成してパターンニングを行う。この状態を図96に示す。
図96は、図95を上面側(レジストマスクR224を形成する側)から見た平面図であり、レジストマスクR224は、矩形状の活性領域ALに垂直になるように形成されている。
このパターンニングにより、高耐圧部においては、ゲート酸化膜26およびゲート電極29を、周辺回路部においては、ゲート酸化膜25およびゲート電極29を、メモリセルアレイ部においては、トンネル酸化膜23、フローティングゲート電極27、層間絶縁膜24、コントロールゲート電極28を形成する。
次に、高耐圧部、周辺回路部にイオン注入によりLDD層127を形成した後、ゲート酸化膜26およびゲート電極29の側面、ゲート酸化膜25およびゲート電極29の側面、トンネル酸化膜23、フローティングゲート電極27、層間絶縁膜24、コントロールゲート電極28の側面に、約1000オングストロームの厚さのサイドウォール酸化膜30を形成する。そして、サイドウォール酸化膜30をマスクとして、イオン注入によりソース・ドレイン層126を形成することで、図81に示すフラッシュメモリの構成が得られる。
ここで、LDD層127は、例えば砒素イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層126は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で60分間アニールすることで形成する。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりフラッシュメモリが形成されるが、それらの工程の説明および図示は省略する。
<従来のフラッシュメモリの問題点>
以上説明したように、従来のフラッシュメモリにおいては、従来のDRAM同様、しきい値と拡散層リークはトレードオフの関係を有するため、回路設計は両者のトレードオフにより制約を受けることになる。
また、1チップのフラッシュメモリ内で酸化膜厚の異なる数種類のトランジスタを形成する必要から、酸化膜の形成を複数回に分けて行う場合が生じる。例えば、高耐圧部では、酸化膜261は、レジストマスクR223を除去する工程(図91)等を経て、酸化膜251を形成する際にさらに成長させる(図93)ことになる。すなわち、酸化膜261を2回に分けて形成することになる。このため、不純物混入の機会が増えるなどしてゲート酸化膜26の信頼性劣化が生じたり、膜厚の制御性が悪くなって、高耐圧部のNチャネル型MOSトランジスタT11の信頼性が損なわれるなどの問題が生じていた。
<第3の従来例>
<ロジック回路を有したDRAMの全体構成>
次に、第3の従来例として、ロジック回路を有したDRAM(以後、LOGIC in DRAMと呼称)800の構成および製造方法について説明する。
LOGIC in DRAM800は、ロジック回路を同一チップ内に作りこむことにより、独立した別チップとして作られたDRAMとロジック回路とを組み合わせて使用するより、高性能かつ低コストを実現できる装置である。
図97に示すように、LOGIC in DRAM800はロジック部とDRAM部とに大別される。ここで、ロジック部では、高速であること、すなわち、高駆動能力と低容量であることが求められている。また、DRAM部には先に述べたように、低リーク電流が求められるメモリセルアレイ部や、低電圧での動作が要求されるセンスアンプ部などが含まれている。つまり、1チップのLOGIC in DRAM800においては、特性の異なる数種類のトランジスタが必要となる。
<各トランジスタの構成>
これらの特性が異なるトランジスタを1チップ内に作るため、従来はチャネルドープ層の不純物プロファイルや酸化膜厚をトランジスタに合わせて変えることで対応していた。以下、DRAM部ではチャネルドープ層の不純物濃度をトランジスタにより変化させた例を、ロジック部では酸化膜厚をトランジスタにより変化させた例について説明する。
図98は従来の製造方法により製造したLOGIC in DRAMの構成例(部分図)であり、ロジック部と、DRAM部内のセンスアンプ部およびメモリセルアレイ部に用いられるNチャネル型MOSトランジスタT21〜T23の断面をそれぞれ示している。
図98において、Nチャネル型MOSトランジスタT21〜T23は同一の半導体基板51(P型)上に形成されたP型のウエル層151内に形成されている。ウエル層151はウエル層151内に形成されたチャネルカット層152と、LOCOS層52とで素子間分離され、Nチャネル型MOSトランジスタT21〜T23は、それぞれ素子間分離された領域に形成されている。
ロジック部のNチャネル型MOSトランジスタT21は、ウエル層151内に独立して平行に形成された1対のソース・ドレイン層156と、当該ソース・ドレイン層156の向かい合う端縁部に接して形成された1対のLDD層157とを備えている。
そして、LDD層157の上部にはゲート酸化膜54が形成され、当該ゲート酸化膜54の上部にはゲート電極55が形成されている。また、ゲート酸化膜54およびゲート電極55の側面にはサイドウォール酸化膜56が形成されている。また、ゲート電極55の下層のウエル層151内には、チャネルドープ層155が形成されている。
センスアンプ部のNチャネル型MOSトランジスタT22は、ウエル層151内に独立して平行に形成された1対のソース・ドレイン層156と、当該ソース・ドレイン層156の向かい合う端縁部に接して形成された1対のLDD層157とを備えている。
そして、LDD層157の上部にはゲート酸化膜53が形成され、当該ゲート酸化膜53の上部にはゲート電極55が形成されている。また、ゲート酸化膜53およびゲート電極55の側面にはサイドウォール酸化膜56が形成されている。また、ゲート電極55の下層のウエル層151内には、チャネルドープ層154が形成されている。
メモリセルアレイ部のNチャネル型MOSトランジスタT23は、ウエル層151内に独立して平行に形成された一対のソース・ドレイン層156と、当該ソース・ドレイン層156の向かい合う端縁部に接して形成された一対のLDD層157とを備えている。
そして、ソース・ドレイン層156およびLDD層157の上部にはゲート酸化膜53が形成され、当該ゲート酸化膜53の上部にはゲート電極55が形成されている。また、ゲート酸化膜53およびゲート電極55の側面にはサイドウォール酸化膜56が形成されている。また、ゲート電極55の下層のウエル層151内には、チャネルドープ層153が形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層156を共有する構造となっており、その構造が連続して配設された構成となっている。
なお、表3にNチャネル型MOSトランジスタT21〜T23の構成諸元を示す。
表3において、Nチャネル型MOSトランジスタT21〜T23のそれぞれのチャネルドープ層形成時の不純物ドーズ量は、1×1013/cm2、1×1012/cm2、5×1012/cm2となっている。なお、注入不純物は何れもボロン(B)であり、注入エネルギーは何れも50keVである。
また、Nチャネル型MOSトランジスタT21〜T23のそれぞれのゲート酸化膜の厚みは、60オングストローム、100オングストローム、100オングストロームとなっている。
また、図98で示したロジック部、センスアンプ部、メモリセルアレイ部のNチャネル型MOSトランジスタT21〜T23における、A−A’線、B−B’線、およびC−C’線による断面部分の不純物プロファイルを図99に示す。
図99において、横軸に断面方向の位置(深さ)を、縦軸に不純物濃度を示す。なお、横軸は図に向かって左側から順に、ゲート電極(ポリシリコン層)、ゲート酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
ゲート電極における不純物濃度は表3に示すように、何れのトランジスタにおいても同じ量で均一になるように形成されているので、A−A’線、B−B’線、およびC−C’線は重なり合う直線(A−A’線を区別するため図面的には2つの直線で示している)で示されるが、ウエル層においては、しきい値の要求が低いセンスアンプ部のトランジスタでは、チャネルドーズ量が少なく、酸化膜−バルク界面での不純物濃度も低い。なお、各プロファイルのピーク位置は、それぞれのチャネルドープ層の形成位置にほぼ等しい。
また、図100に各ゲート酸化膜の厚みを示す。図100において、横軸左側から順にロジック部、センスアンプ部、メモリセルアレイ部のそれぞれのNチャネル型MOSトランジスタを表示している。図100に示されるように、ロジック部は、電流駆動能力向上のため、DRAM部のセンスアンプ部、メモリセルアレイ部に比べ、酸化膜厚が薄くなっている。
<各トランジスタの製造方法>
以下に、図98で示したロジック部、DRAM部のセンスアンプ部およびメモリセルアレイ部のNチャネル型MOSトランジスタT21〜T23の製造方法について、図101〜図109を用いて説明する。
まず、図101に示す工程において、P型の半導体基板51の表面にロコス法によりLOCOS層(フィールド酸化膜)52を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板51内にP型のウエル領域151を形成する。なお、半導体基板51内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板1内にチャネルカット層152を形成する。なお、チャネルカット層152は、LOCOS層52とで素子間分離領域を形成するような形状に形成する。
次に、図102に示す工程において、ウエル領域151内の所定位置に、センスアンプ部のトランジスタT22に合わせた最も不純物濃度の低いチャネルドープ層154を形成する。このとき、ロジック部およびメモリセルアレイ部のトランジスタT21およびT23の形成領域にもチャネルドープ層154が形成される。なお、チャネルドープ層154の形成は、例えばボロンイオンを、50keVのエネルギーで、1×1012/cm2のドーズ量を注入することで行う。
次に、図103に示す工程において、センスアンプ部の上部にレジストマスクR251を形成し、ロジック部およびメモリセルアレイ部のチャネルドープ層154に選択的に不純物を追加注入し、メモリセルアレイ部のトランジスタT23に合わせた不純物濃度のチャネルドープ層153を形成する。このとき、ロジック部のトランジスタT21の形成領域にもチャネルドープ層153が形成される。なお、チャネルドープ層153の形成は、例えばボロンイオンを、50keVのエネルギーで、4×1012/cm2のドーズ量を注入することで行う。
次に、図104に示す工程において、センスアンプ部およびメモリセルアレイ部の上部にレジストマスクR252を形成し、ロジック部のチャネルドープ層153に選択的に不純物を追加注入し、ロジック部のトランジスタT21に合わせた不純物濃度のチャネルドープ層155を形成する。なお、チャネルドープ層155の形成は、例えばボロンイオンを、50keVのエネルギーで、5×1012/cm2のドーズ量を注入することで行う。
次に、図105に示す工程において、半導体基板51の主面上にゲート酸化膜53となる酸化膜531を熱酸化法により形成する。なお、酸化膜531の厚みは40オングストローム程度である。
次に、図106に示す工程において、センスアンプ部およびメモリセルアレイ部の絶縁膜531上をレジストマスクR253で覆い、ロジック部上の酸化膜531のみを選択的に除去する。
次に、レジストマスクR253を除去した後、図107に示す工程において、半導体基板51の主面上にゲート酸化膜54となる酸化膜541を熱酸化法により形成する。このとき、センスアンプ部およびメモリセルアレイ部の酸化膜531が成長し膜厚が増加することになる。なお、酸化膜541の厚みは60オングストローム程度であり、酸化膜531は100オングストローム程度に成長する。
次に、図108に示す工程において、酸化膜531および酸化膜541の上にゲート電極材料として、例えばドープトポリシリコン層551をCVD法にて形成する。なお、ドープトポリシリコン層551の厚みは2000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は1×1020/cm3程度である。
次に、図109に示す工程において、ドープトポリシリコン層551の上部にレジストマスクR254を形成しパターンニングを行う。このパターンニングにより、ロジック部においては、ゲート酸化膜54およびゲート電極55を、センスアンプ部およびメモリセルアレイ部においては、ゲート酸化膜53およびゲート電極55を形成する。
次に、ロジック部、センスアンプ部、メモリセルアレイ部にイオン注入によりLDD層157を形成した後、ロジック部においては、ゲート酸化膜54およびゲート電極55の側面に、センスアンプ部およびメモリセルアレイ部においては、ゲート酸化膜53およびゲート電極55の側面に、約1000オングストロームの厚さのサイドウォール酸化膜56を形成する。そして、サイドウォール酸化膜56をマスクとして、イオン注入によりソース・ドレイン層156を形成することで、図98に示すLOGIC in DRAMの構成が得られる。
ここで、LDD層157は、例えば砒素(As)イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層156は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で30分間アニールすることで形成する。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりLOGIC in DRAMが形成されるが、それらの工程の説明および図示は省略する。
<従来のLOGIC in DRAMの問題点>
以上説明したように、従来のLOGIC in DRAMにおいては、ロジック部、センスアンプ部、メモリセルアレイ部などで使用される、特性が異なるトランジスタを1チップ内に作るため、チャネルドープ層の不純物濃度をトランジスタに合わせて変えることでしきい値の調整をしていた。
しかし、チャネルドープ層の不純物濃度が高くなると、しきい値が上がるのと同時に、例えば拡散層と基板との接合部分での不純物濃度が高くなるため拡散層リークが多くなる。つまり、しきい値と拡散層リークとはトレードオフの関係を有し、しきい値が決まると漏れ電流も一義的に決定され、回路設計は両者のトレードオフ関係により制約を受けていた。
また、ロジック部では、高駆動能力を得るため他の部分よりも厚さの薄いゲート酸化膜を形成する必要がある。そのため、1チップのフラッシュメモリ内で酸化膜厚の異なる数種類のトランジスタを形成する必要から、酸化膜の形成を複数回に分けて行う場合が生じる。例えば、センスアンプ部、メモリセルアレイ部などでは、酸化膜531は、レジストマスクR253を除去する工程(図106)等を経て、酸化膜541を形成する際にさらに成長させる(図107)ことになる。すなわち、ゲート酸化膜53を2回に分けて形成することになる。このため、不純物混入の機会が増えるなどしてゲート酸化膜53の信頼性劣化が生じたり、膜厚の制御性が悪くなって、センスアンプ部およびメモリセルアレイ部のNチャネル型MOSトランジスタT22およびT23の信頼性が損なわれるなどの問題が生じていた。
<第4の従来例>
<ロジック回路を有したフラッシュメモリの全体構成>
次に、第4の従来例として、ロジック回路を有したフラッシュメモリ(以後、LOGIC in FLASHと呼称)900の構成および製造方法について説明する。
トランジスタの微細化に伴い、大容量化と共に注目される開発目標の1つに、マイクロコンピュータを1つのチップに作り込んだワンチップマイコンがある。特に、フラッシュメモリとMPU(microprocessing unit)とを1チップ内に作り込む素子を、フラッシュ混載ロジックと呼び、例えば1995IEDMショートコースプログラム等で発表されている(1995IEDM SHORT COURCE PROGRAM ”EMBEDDED FLASH MEMORY APPLICATIONS、TECHNOLOGY AND DESIGN”、CLINTON KUO、MOTOROLA)。
一例を図110に示す。図110に示すように、LOGIC in FLASH900は、ロジック部とフラッシュメモリ部とに大別され、ロジック部では、高速であること、すなわち、高駆動能力と低容量であることが求められている。
また、フラッシュメモリ部では、高電圧が印加される高耐圧部やトンネル酸化膜に高い信頼性が求められるメモリセルアレイ部などを有している。つまり、1チップのLOGIC in FLASH内で特性の異なる数種類のトランジスタが必要となる。
<各トランジスタの構成>
これらの特性が異なるトランジスタを1チップ内に作るため、従来は酸化膜厚をトランジスタによって変えたり、場合によってはチャネルドープ層の不純物プロファイルを変えることで対応していた。以下、酸化膜厚をトランジスタによって変えるとともに、チャネルドープ層の不純物濃度を変化させた例について説明する。
図111は従来の製造方法により製造したLOGIC in FLASHの構成例(部分図)であり、ロジック部と、フラッシュメモリ部内の高耐圧部およびメモリセルアレイ部に用いられるNチャネル型MOSトランジスタT31〜T33の断面をそれぞれ示している。
図111において、Nチャネル型MOSトランジスタT31〜T33は同一の半導体基板71(P型)上に形成されたP型のウエル層171内に形成されている。ウエル層171は、ウエル層171内に形成されたチャネルカット層172と、LOCOS層72とで素子間分離され、Nチャネル型MOSトランジスタT31〜T33は、それぞれ素子間分離された領域に形成されている。
ロジック部のNチャネル型MOSトランジスタT31は、ウエル層171内に独立して平行に形成された1対のソース・ドレイン層176と、当該ソース・ドレイン層176の向かい合う端縁部に接して形成された1対のLDD層177とを備えている。
そして、LDD層177の上部にはゲート酸化膜76が形成され、当該ゲート酸化膜76の上部にはゲート電極79が形成されている。また、ゲート酸化膜76およびゲート電極79の側面にはサイドウォール酸化膜80が形成されている。また、ゲート電極79の下層のウエル層171内には、チャネルドープ層175が形成されている。
フラッシュメモリ部における高耐圧部のNチャネル型MOSトランジスタT32は、ウエル層171内に独立して平行に形成された1対のソース・ドレイン層176と、当該ソース・ドレイン層176の向かい合う端縁部に接して形成された1対のLDD層177とを備えている。
そして、LDD層177の上部にはゲート酸化膜75が形成され、当該ゲート酸化膜75の上部にはゲート電極79が形成されている。また、ゲート酸化膜75およびゲート電極79の側面にはサイドウォール酸化膜80が形成されている。また、ゲート電極79の下層のウエル層171内には、チャネルドープ層173が形成されている。
フラッシュメモリ部におけるメモリセルアレイ部のNチャネル型MOSトランジスタT33は、ウエル層171内に独立して平行に形成された一対のソース・ドレイン層176を備え、ソース・ドレイン層176の端縁部上部にはトンネル酸化膜73が形成され、当該トンネル酸化膜73の上部にはフローティングゲート電極77、層間絶縁膜74、コントロールゲート電極78が順次形成されている。
また、トンネル酸化膜73、フローティングゲート電極77、層間絶縁膜74、コントロールゲート電極78の側面にはサイドウォール酸化膜80が形成されている。
また、フローティングゲート電極77の下層のウエル層171内には、チャネルドープ層175が形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層176を共有する構造となっており、その構造が連続して配設された構成となっている。
図111に示すフラッシュメモリにおいて特徴的なのは、高耐圧部のNチャネル型MOSトランジスタT32のゲート酸化膜75の厚みが最も厚く、メモリセルアレイ部のNチャネル型MOSトランジスタT33のトンネル酸化膜73、ロジック部のNチャネル型MOSトランジスタT31のゲート酸化膜76の順に厚みが薄くなっている点と、高耐圧部のNチャネル型MOSトランジスタT32のチャネルドープ層173の不純物濃度が、他のチャネルドープ層よりも低く形成されている点である。
なお、表4にNチャネル型MOSトランジスタT31〜T33の構成諸元を示す。
表4において、Nチャネル型MOSトランジスタT31〜T33のそれぞれのゲート酸化膜の厚みは、60オングストローム、250オングストローム、100オングストロームとなっている。
また、Nチャネル型MOSトランジスタT32のチャネルドープ層173の不純物の不純物ドーズ量は1×1012/cm2、Nチャネル型MOSトランジスタT31およびT33のチャネルドープ層175の不純物の不純物ドーズ量は1×1013/cm2となっている。なお、注入不純物は何れもボロン(B)であり、注入エネルギーは何れも50keVである。
また、図111で示したセンスアンプ部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT31〜T33における、A−A’線、B−B’線、およびC−C’線による断面部分の不純物プロファイルを図112に示す。
図112において、横軸に断面方向の位置(深さ)を、縦軸に不純物濃度を示す。なお、横軸は図に向かって左側から順に、ゲート電極(ポリシリコン層)、ゲート酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
ゲート電極における不純物濃度は表4に示すように、何れのトランジスタにおいても同じ量で均一になるように形成されているので、A−A’線、B−B’線、およびC−C’線は重なり合う直線(それぞれを区別するため図面的には3つの直線で示している)で示されるが、ウエル層においては、しきい値の要求が低い高耐圧部のトランジスタでは、チャネルドーズ量が少なく、酸化膜−バルク界面での不純物濃度も低い。なお、各プロファイルのピーク位置は、それぞれのチャネルドープ層の形成位置にほぼ等しい。
また、図113に各ゲート酸化膜の厚みを示す。図113において、横軸左側から順にロジック部、高耐圧部、メモリセルアレイ部のそれぞれのNチャネル型MOSトランジスタを表示している。図113に示されるように、フラッシュメモリ部の高耐圧部の酸化膜が最も厚く、ロジック部は、電流駆動能力向上のため、酸化膜が最も薄くなっている。
<各トランジスタの製造方法>
以下に、図111で示したロジック部、フラッシュメモリ部の高耐圧部およびメモリセルアレイ部のNチャネル型MOSトランジスタT31〜T33の製造方法について、図114〜図127を用いて説明する。
まず、図114に示す工程において、P型の半導体基板71の表面にロコス法によりLOCOS層(フィールド酸化膜)72を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板71内にP型のウエル領域171を形成する。なお、半導体基板71内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板71内にチャネルカット層172を形成する。なお、チャネルカット層172は、LOCOS層72とで素子間分離領域を形成するような形状に形成する。
次に、高耐圧部のトランジスタT32のウエル領域171内に、最も不純物濃度の低いチャネルドープ層173を形成する。なお、チャネルドープ層173の形成は、例えばボロンイオンを、50keVのエネルギーで、1×1012/cm2のドーズ量を注入することで行う。
次に、ロジック部およびメモリセルアレイ部のトランジスタT31およびT33のウエル領域171内に不純物を注入し、ロジック部およびメモリセルアレイ部のトランジスタT31およびT33に合わせた不純物濃度のチャネルドープ層175を形成する。なお、チャネルドープ層175の形成は、例えばボロンイオンを、50keVのエネルギーで、1×1013/cm2のドーズ量を注入することで行う。
次に、図115に示す工程において、半導体基板71の主面上にトンネル酸化膜73となる酸化膜731を熱酸化法により形成した後、その上にゲート電極材料として、例えばドープトポリシリコン層771をCVD法にて形成する。なお、酸化膜731の厚みは100オングストローム程度、ドープトポリシリコン層771の厚みは1000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は1×1020/cm3程度である。
次に、図116に示す工程において、メモリセルアレイ部におけるドープトポリシリコン層771の上部に選択的にレジストマスクR261を形成する。この場合、レジストマスクR261はメモリセルアレイ部のゲート幅方向に沿って形成される。そして、レジストマスクR261で覆われていない部分のドープトポリシリコン層771を異方性エッチングにより除去する。この状態を図117に示す。
図117は、図116を上面側(レジストマスクR261を形成する側)から見た平面図であり、レジストマスクR261はメモリセルアレイ部において、規則的に配列された矩形の島状をなすように形成されている。なお、レジストマスクR261は、矩形の島状をなす活性層AL上と、その周囲のLOCOS層LL上を覆うように形成されている。また、高耐圧部およびロジック部においてはレジストマスクR261が形成されていないので、活性層ALが露出している。なお、図87においては、レジストマスクR261の下部の構成を判りやすくするため、部分的にレジストマスクR261を除いて活性層ALおよびLOCOS層LLが見えるようにしているが、これは便宜的なものである。
次に、レジストマスクR261を除去した後、図118に示す工程において、ドープトポリシリコン層771上に、フローティングゲートとコントロールゲートとを絶縁する層間絶縁膜74となる絶縁膜741をCVD法にて形成する。なお、この膜はTEOS膜、窒化膜(Si3N4)、TEOS膜を順に積層した構成となっており、それぞれの膜厚は100オングストロームである。また、層間絶縁膜74はONO膜と呼称される場合もある。また、絶縁膜741は高耐圧部およびロジック部上にも形成される。
次に、図119に示す工程において、メモリセルアレイ部の絶縁膜741上をレジストマスクR262で覆い、その他の領域の絶縁膜741を全て除去する。(この場合、その他の領域においては酸化膜731も除去する。)この状態を図120に示す。
図120は、図119を上面側(レジストマスクR262を形成する側)から見た平面図であり、レジストマスクR262はメモリセルアレイ部全域を覆うように形成されているが、高耐圧部およびロジック部においてはレジストマスクR262が形成されていないので、活性層ALが露出している。
次に、レジストマスクR262を除去した後、図121に示す工程において、半導体基板71の主面全面にゲート酸化膜75となる酸化膜751を熱酸化法により形成する。このときメモリセルアレイ部上の絶縁膜741は、窒化膜を含んでいるため酸化されることはなく、その厚さは保たれる。なお、酸化膜751の厚みは190オングストローム程度である。
次に、図122に示す工程において、ロジック部以外の領域をレジストマスクR263で覆い、ロジック部上の酸化膜751をウエットエッチングにより除去する。この状態を図123に示す。
図123は、図122を上面側(レジストマスクR263を形成する側)から見た平面図であり、レジストマスクR263はメモリセルアレイ部および高耐圧部の全域を覆うように形成されているが、ロジック部においてはレジストマスクR263が形成されていないので、活性層ALが露出している。
次に、レジストマスクR263を除去した後、図124に示す工程において、ゲート酸化膜76となる酸化膜761を熱酸化法により形成する。このときメモリセルアレイ部上の絶縁膜741は、窒化膜を含んでいるため酸化されることはなく、その厚さは保たれるが、高耐圧部では酸化膜751が成長し膜厚が増加することになる。なお、酸化膜761の厚みは60オングストローム程度であり、酸化膜751は250オングストローム程度に成長する。
次に、図125に示す工程において、半導体基板71の主面全面に、ゲート電極材料として、例えばドープトポリシリコン層791をCVD法にて形成する。なお、ドープトポリシリコン層791の厚みは2000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は5×1020/cm3程度である。
次に、図126に示す工程において、ドープトポリシリコン層791の上部にレジストマスクR264を形成してパターンニングを行う。この状態を図127に示す。
図127は、図126を上面側(レジストマスクR264を形成する側)から見た平面図であり、レジストマスクR264は、矩形状の活性領域ALに垂直になるように形成されている。
このパターンニングにより、ロジック部においては、ゲート酸化膜76およびゲート電極79を、高耐圧部においては、ゲート酸化膜75およびゲート電極79を、メモリセルアレイ部においては、トンネル酸化膜73、フローティングゲート電極77、層間絶縁膜74、コントロールゲート電極78を形成する。
次に、ロジック部、高耐圧部にイオン注入によりLDD層177を形成した後、ゲート酸化膜76およびゲート電極79の側面、ゲート酸化膜75およびゲート電極79の側面、トンネル酸化膜73、フローティングゲート電極77、層間絶縁膜74、コントロールゲート電極78の側面に、約1000オングストロームの厚さのサイドウォール酸化膜80を形成する。そして、サイドウォール酸化膜80をマスクとして、イオン注入によりソース・ドレイン層176を形成することで、図111に示すフラッシュメモリの構成が得られる。
ここで、LDD層177は、例えば砒素イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層176は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で30分間アニールすることで形成する。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりLOGIC in FLASHが形成されるが、それらの工程の説明および図示は省略する。
<従来のLOGIC in FLASHの問題点>
以上説明したように、従来のLOGIC in FLASHにおいては、ロジック部、高耐圧部、メモリセルアレイ部などで使用される、特性が異なるトランジスタを1チップ内に作るため、チャネルドープ層の不純物濃度をトランジスタに合わせて変えることでしきい値の調整をしていた。
しかし、チャネルドープ層の不純物濃度が高くなると、しきい値が上がるのと同時に、例えば拡散層と基板との接合部分での不純物濃度が高くなるため拡散層リークが多くなる。つまり、しきい値と拡散層リークとはトレードオフの関係を有し、しきい値が決まると漏れ電流も一義的に決定され、回路設計は両者のトレードオフ関係により制約を受けていた。
また、ロジック部では、高駆動能力を得るため他の部分よりも厚さの薄いゲート酸化膜を形成する必要がある。そのため、1チップのフラッシュメモリ内で酸化膜厚の異なる数種類のトランジスタを形成する必要から、酸化膜の形成を複数回に分けて行う場合が生じる。例えば、高耐圧部などでは、酸化膜751は、レジストマスクR263を除去する工程(図122)等を経て、酸化膜761を形成する際にさらに成長させる(図124)ことになる。すなわち、酸化膜751を2回に分けて形成することになる。このため、不純物混入の機会が増えるなどしてゲート酸化膜75の信頼性劣化が生じたり、膜厚の制御性が悪くなって、高耐圧部のNチャネル型MOSトランジスタT32の信頼性が損なわれるなどの問題が生じていた。
一般的にMOSトランジスタを構成するゲート電極(材質はポリシリコン)には、N型かP型の不純物がドープされている。これは、不純物をドープすることによりゲート電極の抵抗を下げる効果を狙ったものである。また、N型かP型かは、ウエル層のタイプによって異なる。すなわち、N型ウエルに対してはP型ゲート電極を、P型ウエルに対してはN型ゲート電極を選択することによりしきい値を低く抑えることができる。
図1に、イオン注入によりゲート電極中に不純物をドープして形成されたMOSトランジスタM1の構成を示す。なお、このようなゲート電極において、ゲート電極とゲート酸化膜との接合界面近傍に窒素を注入すると、酸化膜の信頼性向上や、後の工程の熱処理により不純物がゲート電極を突き抜けて、基板まで拡散するという現象を抑制する効果があることが知られている。
従って、図1に示すMOSトランジスタM1においては、濃度分布を有する不純物層ILおよび窒素導入層NLが形成されている。
図2に、MOSトランジスタM1の不純物プロファイルおよび窒素プロファイルを示す。図2において、図1に示すMOSトランジスタM1のゲート電極G1のA−A’線での不純物濃度は、ゲート酸化膜(SiO2)Z1とゲート電極(ポリSi)G1との界面からカーブを描いて立ち上がり、ゲート電極G1内において第1のピークに達した後、一旦、カーブを描いて立ち下がり、再びカーブを描いて立ち上がり、第2のピークに達した後、再びカーブを描いて立ち下がるような分布となっている。
また、窒素濃度は、ウエル層W1(Si)とゲート酸化膜(SiO2)Z1との界面からカーブを描いて立ち上がり、ゲート酸化膜(SiO2)Z1とゲート電極(ポリSi)G1との界面でピークに達した後、カーブを描いて立ち下がるような分布となっている。
なお、図2においては、横軸に窒素濃度および不純物濃度を、縦軸にA−A’線方向の距離(深さ)を示し、図中において、Si−SiO2界面とは、ウエル層W1とゲート酸化膜Z1との接合界面、SiO2−ポリSi界面とは、ゲート酸化膜Z1とゲート電極G1との接合界面を示す。
先に説明したように、窒素は不純物の拡散を抑制する作用を有しているので、ゲート電極G1とゲート酸化膜Z1との接合界面近傍に注入された窒素の濃度が高いほど、当該接合界面近傍での不純物濃度は低くなる。ゲート電極内において不純物濃度が低くなり過ぎると、トランジスタ動作時にはゲート電極内に空乏層が形成されることが知られており、窒素の過剰注入によって空乏層が形成されるなどの問題が発生する。
図3および図4を用いて、窒素の過剰注入による空乏層の形成現象を説明する。図3は、窒素濃度が比較的低いMOSトランジスタM2において、ゲート電極G2内に形成される空乏層DP1の形成状態と、ゲート電極G2のA−A’線での窒素プロファイルおよび不純物プロファイルを示している。
図4は、窒素濃度が比較的高い場合のMOSトランジスタM3において、ゲート電極G3内に形成される空乏層DP2の形成状態と、ゲート電極G3のA−A’線での窒素プロファイルおよび不純物プロファイルを示している。
両者の比較により、ゲート電極とゲート酸化膜との接合界面近傍での窒素濃度が高くなると、当該接合界面近傍での不純物濃度が低下し、ゲート電極G3内の空乏層DP2は、ゲート電極G2内の空乏層DP1よりも広い範囲に形成されていることがわかる。
空乏層が形成されると、空乏層内で電圧ドロップが生じるため、素子に印加される電圧は、印加された電圧より低くなる。すなわち、酸化膜厚が実効的に厚くなる。従って、しきい値の増加やドレイン電流の減少などの問題が生じる。
本願発明はゲート電極内に形成される空乏層を積極的に利用するものであり、過剰に窒素を導入することにより、ゲート酸化膜の信頼性や、ゲート不純物の拡散抑制を損なうことなく、複数種類のトランジスタを1チップ内に作り込むものである。
以下、DRAM、フラッシュメモリ、ロジックインDRAM、ロジックインフラッシュメモリを例にとって、本願発明の実施の形態を説明する。
<実施の形態1>
<1−1.装置構成>
図5に本発明に係る実施の形態1として、複数種類のトランジスタを作り込んだDRAM100の部分構成を示す。一般的にDRAMは、データを蓄積するメモリセルアレイ部だけでなく、センスアンプ部、周辺回路部(例えば、アドレスバッファ、Xデコーダ、Yデコーダ、ロウ−カラムクロック回路、I/Oパス回路、リフレッシュ回路など)を備えている。
いずれの部位もトランジスタにより構成されており、それぞれのトランジスタに要求される特性は異なっている。例えばしきい値を比較すると、メモリセルアレイ部のトランジスタは1V程度、周辺回路部のトランジスタは0.8V程度で、センスアンプ部のトランジスタは0.4Vにまで抑える必要が生じる。
図5においては、センスアンプ部、周辺回路部、メモリセルアレイ部に用いられるNチャネル型MOSトランジスタT41〜T43の断面をそれぞれ示している。
図5において、Nチャネル型MOSトランジスタT41〜T43は同一の半導体基板1(P型)上に形成されたP型のウエル層101内に形成されている。ウエル層101はウエル層101内に形成されたチャネルカット層102と、LOCOS層2とで素子間分離され、Nチャネル型MOSトランジスタT41〜T43は、それぞれ素子間分離された領域に形成されている。
センスアンプ部のNチャネル型MOSトランジスタT41は、ウエル層101内に独立して平行に形成された1対のソース・ドレイン層106と、当該ソース・ドレイン層106の向かい合う端縁部に接して形成された1対の低ドープドレイン層(以後、LDD層と呼称)107とを備えている。
そして、LDD層107の上部にはゲート酸化膜3が形成され、当該ゲート酸化膜3の上部にはゲート電極4Aが形成されている。また、ゲート酸化膜3およびゲート電極4Aの側面にはサイドウォール酸化膜5が形成されている。また、ゲート電極4Aの下層のウエル層101内には、チャネルドープ層103Aが形成されている。
なお、ゲート電極4A内には、ゲート酸化膜3との接合界面近傍に窒素導入領域N1が形成されている。
周辺回路部のNチャネル型MOSトランジスタT42は、ウエル層101内に独立して平行に形成された1対のソース・ドレイン層106と、当該ソース・ドレイン層106の向かい合う端縁部に接して形成された1対のLDD層107とを備えている。
そして、LDD層107の上部にはゲート酸化膜3が形成され、当該ゲート酸化膜3の上部にはゲート電極4Bが形成されている。また、ゲート酸化膜3およびゲート電極4Bの側面にはサイドウォール酸化膜5が形成されている。また、ゲート電極4Bの下層のウエル層101内には、チャネルドープ層103Bが形成されている。
なお、ゲート電極4B内には、ゲート酸化膜3との接合界面近傍に窒素導入領域N2が形成されている。
メモリセルアレイ部のNチャネル型MOSトランジスタT43は、ウエル層101内に独立して平行に形成された一対のソース・ドレイン層106と、当該ソース・ドレイン層106の向かい合う端縁部に接して形成された一対のLDD層107とを備えている。
そして、ソース・ドレイン層106およびLDD層107の上部にはゲート酸化膜3が形成され、当該ゲート酸化膜3の上部にはゲート電極4Cが形成されている。また、ゲート酸化膜3およびゲート電極4Cの側面にはサイドウォール酸化膜5が形成されている。また、ゲート電極4Cの下層のウエル層101内には、チャネルドープ層103Cが形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層106を共有する構造となっており、その構造が連続して配設された構成となっている。
なお、ゲート電極4C内には、ゲート酸化膜3との接合界面近傍に窒素導入領域N3が形成されている。
なお、表5にNチャネル型MOSトランジスタT41〜T43の構成諸元を示す。
表5において、Nチャネル型MOSトランジスタT41〜T43のそれぞれのゲート電極形成時の不純物ドーズ量は、何れも5×1015/cm2となっている。なお、注入不純物は何れもリン(P)であり、注入エネルギーは何れも30keVである。
そして、窒素ドーズ量は、それぞれ1×1015/cm2、3×1015/cm2、1×1016/cm2となっており、注入エネルギーは何れも10keVである。
また、図5で示したセンスアンプ部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT41〜T43における、A−A’線、B−B’線、およびC−C’線による断面部分の窒素プロファイルおよび不純物プロファイルを図6および図7に示す。
図6および図7において、横軸に断面方向の位置(深さ)を、縦軸に窒素濃度および不純物濃度をそれぞれ示す。なお、横軸は図に向かって左側から順に、ゲート電極(ポリシリコン層)、ゲート酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
表5に示すように、Nチャネル型MOSトランジスタT41〜T43のゲート電極4A〜4Cにおいては、窒素ドーズ量がそれぞれ異なっているので、窒素濃度もそれぞれ異なり、しきい値が高いことを期待される順に、窒素導入領域の窒素濃度は高くなっている。すなわち、図6においてA−A’線で示すようにセンスアンプ部のトランジスタT41が最も低く、周辺回路部のトランジスタT42(B−B’線)、メモリセルアレイ部のトランジスタT43(C−C’線)の順に濃度が高くなっている。
また、それぞれのゲート酸化膜中にも窒素は存在しており、その濃度の高低関係は維持されている。そして、ウエル層中においてはゲート酸化膜との接合界面近傍以外には窒素は殆ど存在しないプロファイルとなっている。
また、図7に示すようにゲート電極中の不純物プロファイルは、A−A’線で示すようにセンスアンプ部のトランジスタT41が最も平坦であり、B−B’線、およびC−C’線で示すように、周辺回路部のトランジスタT42、メモリセルアレイ部のトランジスタT43の順に、急峻なプロファイルとなっている。これは、窒素注入量の多いゲート電極ほど不純物の拡散および活性化が抑制されているためである。
なお、Nチャネル型MOSトランジスタT41〜T43のチャネルドープ層103A〜103Cの不純物ドーズ量は同一なので、A−A’線、B−B’線、およびC−C’線は重なり合っている。
窒素注入量の多いゲート電極ほど不純物の拡散および活性化が抑制され、ゲート酸化膜近傍での不純物濃度が低くなる。従って、不純物濃度の最も低いメモリセルアレイ部では、ゲート電極において空乏層が最も広くなり、酸化膜の実効的な厚さが最も厚くなり、しきい値が高くなる。
図8に各ゲート酸化膜の実際の厚みと、実効的な厚みを示す。図8において、横軸左側から順にセンスアンプ部、周辺回路部、メモリセルアレイ部のそれぞれのNチャネル型MOSトランジスタを示している。図8から明らかなように、各ゲート酸化膜の実効的な厚みは、センスアンプ部、周辺回路部、メモリセルアレイ部の順に厚くなっている。
<1−2.製造方法>
以下に、図5に示したDRAM100を構成するセンスアンプ部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT41〜T43の製造方法について、図9〜図15を用いて説明する。
まず、図9に示す工程において、P型の半導体基板1の表面にロコス法によりLOCOS層(フィールド酸化膜)2を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板1内にP型のウエル領域101を形成する。なお、半導体基板1内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板1内にチャネルカット層102を形成する。なお、チャネルカット層102は、LOCOS層2とで素子間分離領域を形成するような形状に形成する。
次に、ウエル領域101内の所定位置に、後にチャネルドープ層103A〜103Cとなるチャネルドープ層100を形成する。このとき、周辺回路部およびメモリセルアレイ部のトランジスタT2およびT3の形成領域にもチャネルドープ層100が形成される。なお、チャネルドープ層100の形成は、例えばボロンイオンを、50keVのエネルギーで、1×1012/cm2のドーズ量を注入することで行う。
次に、図10に示す工程において、半導体基板1の主面上にゲート酸化膜3となる酸化膜31を熱酸化法により形成した後、その上にゲート電極材料として、(ノンドープ)ポリシリコン層42をCVD法にて形成する。なお、酸化膜31の厚みは100オングストローム程度、ポリシリコン層42の厚みは2000オングストローム程度である。
次に、図11に示す工程において、イオン注入によりポリシリコン層42中に不純物イオンを注入し、ドープトポリシリコン層421を形成する。なお、ドープトポリシリコン層421の形成は、例えばリンイオンを、30keVのエネルギーで、5×1015/cm2のドーズ量を注入することで行う。
次に、図12に示す工程において、ゲート電極中の窒素濃度が最も低いセンスアンプ部のNチャネル型MOSトランジスタT41に合わせて、ドープトポリシリコン層421に窒素イオンを注入し、窒素導入領域N1を形成する。このとき、窒素導入領域N1は周辺回路部およびメモリセルアレイ部上のドープトポリシリコン層421にも形成される。なお、窒素導入領域N1の形成は、窒素イオンを、例えば、10keVのエネルギーで、1×1015/cm2のドーズ量を注入することで行う。
次に、図13に示す工程において、センスアンプ部の上部にレジストマスクR204を形成し、周辺回路部およびメモリセルアレイ部のドープトポリシリコン層421に選択的に窒素イオンを追加注入し、周辺回路部のNチャネル型MOSトランジスタT42に合わせた濃度の窒素導入領域N2を形成する。このとき、窒素導入領域N2はメモリセルアレイ部上のドープトポリシリコン層421にも形成される。なお、窒素導入領域N2の形成は、窒素イオンを、例えば、10keVのエネルギーで、2×1015/cm2のドーズ量を注入することで行う。
次に、レジストマスクR204を除去した後、図14に示す工程において、センスアンプ部および周辺回路部の上部にレジストマスクR205を形成し、メモリセルアレイ部のドープトポリシリコン層421に選択的に窒素イオンを追加注入し、メモリセルアレイ部のNチャネル型MOSトランジスタT43に合わせた濃度の窒素導入領域N3を形成する。なお、窒素導入領域N3の形成は、窒素イオンを、例えば、10keVのエネルギーで、7×1015/cm2のドーズ量を注入することで行う。
次に、図15に示す工程において、ドープトポリシリコン層421の上部にレジストマスクR206を形成し、パターンニングによりゲート電極4A〜4Cおよびゲート酸化膜3を形成する。
次に、センスアンプ部、周辺回路部、メモリセルアレイ部にイオン注入によりLDD層107を形成した後、ゲート酸化膜3およびゲート電極4A〜4Cの側面に、約1000オングストロームの厚さのサイドウォール酸化膜5を形成する。そして、サイドウォール酸化膜5をマスクとして、イオン注入によりソース・ドレイン層106を形成することで、図5に示すDRAM100の構成が得られる。
ここで、LDD層107は、例えば砒素(As)イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層106は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で60分間アニールすることで形成する。
なお、図15においては、窒素導入領域N1〜N3がゲート酸化膜3に接触するようになっているが、これは注入した窒素がソース・ドレイン層などの形成に際しての熱処理により拡散し、結晶欠陥が多く存在するゲート酸化膜3との接合界面近傍に集まった結果である。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりDRAMが形成されるが、それらの工程の説明および図示は省略する。
<1−3.特徴的作用効果>
以上説明したように本発明に係る実施の形態1のDRAM100は、特性の異なる複数種類のトランジスタ(例えば、要求スペックの異なる)に対して、ゲート電極中の窒素濃度をそれぞれ変えることでゲート酸化膜の実効的な厚みを変えてしきい値を設定する構成となっている。従って、チャネルドープ層の不純物濃度をトランジスタの特性に合わせて変える必要がなく、拡散層からの漏れ電流(拡散層リーク)を最小限に抑制できる濃度に固定することができる。
従って、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、しきい値はゲート電極の窒素濃度により設定することで、しきい値と拡散層リークとのトレードオフ関係を打開(ブレークスルー)することができ、回路設計の制約を解消することができる。
また、ゲート電極の窒素濃度をそれぞれ変えることは、半導体基板内に形成されたチャネルドープ層の不純物濃度を変える場合に比べて、他の構成に及ぼす影響が少なくて済む。すなわち、半導体基板内にイオンを注入する場合、特に高ドーズの注入を行う場合には、半導体基板の結晶性を劣化させる要因となる。しかし、本発明では最外層に位置するゲート電極に窒素イオンを注入するので、上記のような問題は発生しない。窒素イオンがゲート酸化膜に到達しないように注入飛程を設定すれば良い。
なお、以上の説明においては、チャネルドープ層103A〜103Cの不純物濃度は同一としたが、必ずしも同一である必要はない。例えば、ゲート電極の窒素濃度をそれぞれ変えるだけでは、しきい値を十分に調整できない場合には、チャネルドープ層103A〜103Cの不純物濃度を変更することで、しきい値を調整しても良い。この場合、補助的に利用するだけなので不純物濃度増加は少なく、拡散層リークが大幅に増えることも、イオン注入により半導体基板の結晶性が劣化することもない。
また、ゲート電極とゲート酸化膜との接合界面近傍には結晶欠陥が多く存在するが、ゲート電極に窒素を導入することで、結晶欠陥の原因の1つであるダングリングボンドに窒素原子が結合して結晶欠陥を回復させるので、ゲート酸化膜の信頼性を向上させることができる。
また、ゲート電極4A〜4C内の、ゲート酸化膜3との接合界面近傍に窒素導入領域N1〜N3が形成されているので、ゲート電極中に注入された不純物の突き抜け現象を抑制することができる。すなわち、注入された不純物は濃度プロファイルを有するため後の熱処理等により拡散する。このとき、拡散し過ぎるとゲート酸化膜を突き抜けて、シリコン基板にまで達する場合がある。これを突き抜け現象と呼称する。突き抜け現象が発生すると、チャネル領域の不純物濃度が変化し、しきい値など基本的な電気特性が変わることになるが、窒素導入領域N1〜N3の存在によりこれを防止ことができる。
<1−4.変形例>
図9〜図15を用いて説明した実施の形態1のDRAM100の製造方法においては、イオン注入によりポリシリコン層42中に不純物イオンを注入することでドープトポリシリコン層421を形成する例について説明した(図11)。
しかし、ドープトポリシリコン層は、CVD法でポリシリコン層を形成する際に、ポリシリコンの積層材料ガスと、不純物、例えばリンを含んだガスとを併せて用いることで、ポリシリコン層の形成と同時に不純物を導入するInsituドープで形成しても良い。なお、この方法は、後に説明する実施の形態2〜4において、ゲート電極の主材となるポリシリコン層の形成の際に適用しても良い。
このようにして形成されたドープトポリシリコン層は、その内部の不純物濃度が均一になり、熱処理等により不純物が拡散することが抑制されることになる。
また、図9〜図15を用いて説明した実施の形態1のDRAM100の製造方法においては、要求されるしきい値の最も低い、すなわち、空乏層の形成領域が最も小さいセンスアンプ部のNチャネル型MOSトランジスタT41のゲート電極4A内にも窒素導入領域N1を形成する例について説明した(図12)。
しかし、ゲート電極4A内には窒素導入領域N1を形成せず、チャネルドープ層の不純物濃度を調整することで、しきい値を調整するようにしても良い。
このような構成により、窒素注入工程を少なくとも1回分削減することができ、製造工程を簡略化することができる。
なお、以上説明した本発明に係る実施の形態1では、単結晶基板上に各種トランジスタを形成する構成について示したが、SOI(silicon on insulator)基板上に各種トランジスタを形成する場合であっても、同様の作用効果を得ることができる。
<実施の形態2>
<2−1.装置構成>
図16に本発明に係る実施の形態2として、複数種類のトランジスタを作り込んだフラッシュメモリ200の部分構成を示す。一般的に、DRAMに比べてフラッシュメモリの異なる点は、例えば10Vといった高い電圧を書込動作や消去動作で用いることである。このため、フラッシュメモリは、データを蓄積するメモリセルアレイ部だけでなく、XデコーダーやYデコーダーなど昇圧後に使われる高耐圧部、周辺回路部(例えば、アドレスバッファ、ロウ/カラムクロック部、I/Oパス部、データレジスタ部センスアンプ部、動作制御部)なども備えている。いずれの部位もトランジスタにより構成されているが、使用電圧の差異により、複数種類の特性の異なるトランジスタが必要となる。
図16においては、高耐圧部、周辺回路部、メモリセルアレイ部に用いられるNチャネル型MOSトランジスタT51〜T53の断面をそれぞれ示している。
図16において、Nチャネル型MOSトランジスタT51〜T53は同一の半導体基板21(P型)上に形成されたP型のウエル層121内に形成されている。ウエル層121は、ウエル層121内に形成されたチャネルカット層122と、LOCOS層72とで素子間分離され、Nチャネル型MOSトランジスタT51〜T53は、それぞれ素子間分離された領域に形成されている。
高耐圧部のNチャネル型MOSトランジスタT51は、ウエル層121内に独立して平行に形成された1対のソース・ドレイン層126と、当該ソース・ドレイン層126の向かい合う端縁部に接して形成された1対のLDD層127とを備えている。
そして、LDD層127の上部にはゲート酸化膜25Aが形成され、当該ゲート酸化膜25Aの上部にはゲート電極29Aが形成されている。また、ゲート酸化膜25Aおよびゲート電極29Aの側面にはサイドウォール酸化膜30が形成されている。また、ゲート電極29Aの下層のウエル層121内には、チャネルドープ層123が形成されている。
なお、ゲート電極29A内には、ゲート酸化膜25Aとの接合界面近傍に窒素導入領域N11が形成されている。
周辺回路部のNチャネル型MOSトランジスタT52は、ウエル層121内に独立して平行に形成された1対のソース・ドレイン層126と、当該ソース・ドレイン層126の向かい合う端縁部に接して形成された1対のLDD層127とを備えている。
そして、LDD層127の上部にはゲート酸化膜25Aが形成され、当該ゲート酸化膜25Aの上部にはゲート電極29Bが形成されている。また、ゲート酸化膜25Aおよびゲート電極29Bの側面にはサイドウォール酸化膜30が形成されている。また、ゲート電極29Bの下層のウエル層121内には、チャネルドープ層124が形成されている。
なお、ゲート電極29B内には、ゲート酸化膜25Aとの接合界面近傍に窒素導入領域N12が形成されている。
メモリセルアレイ部のNチャネル型MOSトランジスタT53は、ウエル層121内に独立して平行に形成された一対のソース・ドレイン層126を備え、ソース・ドレイン層126の端縁部上部にはトンネル酸化膜23が形成され、当該トンネル酸化膜23の上部にはフローティングゲート電極27、層間絶縁膜(ONO膜)24、コントロールゲート電極29Cが順次形成されている。なお、コントロールゲート電極29Cは、ゲート電極と同じ構成であるので、以後、ゲート電極として扱う。
また、トンネル酸化膜23、フローティングゲート電極27、層間絶縁膜24、コントロールゲート電極29Cの側面にはサイドウォール酸化膜30が形成されている。
なお、コントロールゲート電極29C内には、層間絶縁膜24との接合界面近傍に窒素導入領域N12が形成されている。
また、フローティングゲート電極27の下層のウエル層121内には、チャネルドープ層125が形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層126を共有する構造となっており、その構造が連続して配設された構成となっている。
表6にNチャネル型MOSトランジスタT51〜T53の構成諸元を示す。
表6に示すように、フラッシュメモリ200において特徴的なのは、高耐圧部のNチャネル型MOSトランジスタT51のゲート電極29Aの窒素ドーズ量が最も高く、周辺回路部のNチャネル型MOSトランジスタT52のゲート電極29Bおよび、メモリセルアレイ部のNチャネル型MOSトランジスタT53のコントロールゲート電極29Cの窒素ドーズ量は同じになっている点である。
図16で示した高耐圧部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT51〜T53における、A−A’線、B−B’線、およびC−C’線による断面部分の窒素プロファイルおよび不純物プロファイルを図17および図18に示す。
図17および図18において、横軸にはそれぞれ断面方向の位置(深さ)を、縦軸に窒素濃度および不純物濃度を示す。なお、メモリセルアレイ部のNチャネル型MOSトランジスタT53の構成順序を図面上部に、他のMOSトランジスタの構成順序を図面横軸に示す。
図17および図18の上部において、図に向かって左側から順に、コントロールゲート電極(ポリシリコン層)、層間絶縁膜(ONO膜)、フローティングゲート電極(ポリシリコン層)、トンネル酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
また、図17および図18の横軸において、図に向かって左側から順に、ゲート電極(ポリシリコン層)、ゲート酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
図17において、A−A’線で示すように、高耐圧部においてゲート電極中の窒素濃度が最も高く、B−B’線で示す周辺回路部のゲート電極中の窒素濃度および、C−C’線で示すメモリセルアレイ部のコントロールゲート電極中の窒素濃度は同じ濃度となっている。
なお、窒素はゲート酸化膜および層間絶縁膜中にも存在しており、その濃度の高低関係は維持されている。そして、ウエル層中においてはゲート酸化膜との接合界面近傍以外には窒素は殆ど存在しないプロファイルとなっている。
また、図18に示すようにゲート電極中の不純物プロファイルは、A−A’線で示すように高耐圧部のトランジスタT51が最も急峻であり、B−B’線、およびC−C’線で示すように、周辺回路部のトランジスタT52およびメモリセルアレイ部のトランジスタT53においては緩やかなロファイルとなっている。これは、窒素注入量の多いゲート電極ほど不純物の拡散および活性化が抑制されているためである。
このため、高耐圧部のトランジスタT51ではゲート電極において空乏層が最も広くなり、酸化膜の実効的な厚さが最も厚くなり、高い電圧にも耐えることができる。
図19に各ゲート酸化膜の実際の厚みと、実効的な厚みを示す。図19において、横軸左側から順に高耐圧部、周辺回路部、メモリセルアレイ部のそれぞれのNチャネル型MOSトランジスタを示している。なおメモリセルアレイ部においてはトンネル酸化膜をゲート酸化膜として取り扱う。図19から明らかなように、各ゲート酸化膜の実効的な厚みは、高耐圧部において特に厚くなっている。
また、図18に示すように、高耐圧部(A−A’線)、周辺回路部(B−B’線)、メモリセルアレイ部(C−C’線)の何れのトランジスタにおいても、チャネルドープ層の不純物プロファイルは同じである。
なお、メモリセルアレイ部のNチャネル型MOSトランジスタT53のフローティングゲート電極はCVD法で形成するため、不純物プロファイルは一定である。
<2−2.製造方法>
以下に、図16で示した高耐圧部、周辺回路部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT51〜T53の製造方法について、図20〜図33を用いて説明する。
まず、図20に示す工程において、P型の半導体基板21の表面にロコス法によりLOCOS層(フィールド酸化膜)22を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板21内にP型のウエル領域121を形成する。なお、半導体基板21内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板21内にチャネルカット層122を形成する。なお、チャネルカット層122は、LOCOS層2とで素子間分離領域を形成するような形状に形成する。
次に、ウエル領域121内の高耐圧部、周辺回路部、メモリセルアレイ部のそれぞれの所定位置に、チャネルドープ層120を形成する。なお、チャネルドープ層120の形成は、例えばボロンイオンを、50keVのエネルギーで、5×1012/cm2のドーズ量を注入することで行う。
次に、図21に示す工程において、半導体基板21の主面上にトンネル酸化膜23となる酸化膜231を熱酸化法により形成した後、その上にゲート電極材料として、例えばドープトポリシリコン層271をCVD法にて形成する。なお、酸化膜231の厚みは100オングストローム程度、ドープトポリシリコン層271の厚みは1000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は1×1020/cm3程度である。
次に、図22に示す工程において、メモリセルアレイ部におけるドープトポリシリコン層271の上部に選択的にレジストマスクR221を形成する。この場合、レジストマスクR221はメモリセルアレイ部のゲート幅方向に沿って形成される。そして、レジストマスクR221で覆われていない部分のドープトポリシリコン層271を異方性エッチングにより除去する。この状態を図23に示す。
図23は、図22を上面側(レジストマスクR221を形成する側)から見た平面図であり、レジストマスクR221はメモリセルアレイ部において、規則的に配列された矩形の島状をなすように形成されている。なお、レジストマスクR221は、矩形の島状をなす活性層AL上と、その周囲のLOCOS層LL上を覆うように形成されている。また、高耐圧部および周辺回路部においてはレジストマスクが形成されていないので、活性層ALが露出している。
なお、図23においては、レジストマスクR221の下部の構成を判りやすくするため、部分的にレジストマスクR221を除いて活性層ALおよびLOCOS層LLが見えるようにしているが、これは便宜的なものである。
次に、レジストマスクR221を除去した後、図24に示す工程において、ドープトポリシリコン層271上にフローティングゲートとコントロールゲートとを絶縁する層間絶縁膜24となる絶縁膜241をCVD法にて形成する。層間絶縁膜24はONO膜と呼称される場合もある。絶縁膜241は高耐圧部および周辺回路部上にも形成される。なお、この膜はTEOS(tetraethyl orthosilicate)膜、窒化膜(Si3N4)、TEOS膜を順に積層した構成となっており、それぞれの膜厚は100オングストロームである。
次に、図25に示す工程において、メモリセルアレイ部の絶縁膜241上をレジストマスクR222で覆い、その他の領域の絶縁膜241を全て除去する。この場合、その他の領域においては酸化膜231も除去する。この状態を図26に示す。
図26は、図25を上面側(レジストマスクR222を形成する側)から見た平面図であり、レジストマスクR222はメモリセルアレイ部全域を覆うように形成されているが、高耐圧部および周辺回路部においてはレジストマスクR222が形成されていないので、活性層ALが露出している。
次に、レジストマスクR222を除去した後、図27に示す工程において、半導体基板21の主面全面にゲート酸化膜25Aとなる酸化膜251Aを熱酸化法により形成する。このときメモリセルアレイ部上の絶縁膜241は、窒化膜を含んでいるため酸化されることはなく、その厚さは保たれる。なお、酸化膜251Aの厚みは80オングストローム程度である。
次に、図28に示す工程において、半導体基板21の主面全面に、ゲート電極材料として、(ノンドープ)ポリシリコン層280をCVD法にて形成する。なお、ポリシリコン層280の厚みは2000オングストローム程度である。
次に、図29に示す工程において、ポリシリコン層280に不純物イオンを注入し、ドープトポリシリコン層281を形成する。なお、ドープトポリシリコン層281の形成は、例えばリンイオンを、30keVのエネルギーで、5×1015/cm2のドーズ量を注入することで行う。
次に、図30に示す工程において、ゲート電極中の窒素濃度が低い周辺回路部およびメモリセルアレイ部のNチャネル型MOSトランジスタT52およびT53に合わせて、ドープトポリシリコン層281に窒素イオンを注入し、窒素導入領域N12を形成する。このとき、窒素導入領域N12は高耐圧部上のドープトポリシリコン層281にも形成される。なお、窒素導入領域N12の形成は、窒素イオンを、例えば、10keVのエネルギーで、1×1015/cm2のドーズ量を注入することで行う。
次に、図31に示す工程において、周辺回路部およびメモリセルアレイ部の上部にレジストマスクR225を形成し、高耐圧部のドープトポリシリコン層281に選択的に窒素イオンを追加注入し、高耐圧部のNチャネル型MOSトランジスタT51に合わせた濃度の窒素導入領域N11を形成する。なお、窒素導入領域N11の形成は、窒素イオンを、例えば、10keVのエネルギーで、9×1015/cm2のドーズ量を注入することで行う。
次に、レジストマスクR225を除去した後、図32に示す工程において、ドープトポリシリコン層281の上部にレジストマスクR227を形成してパターンニングを行う。この状態を図33に示す。
図33は、図32を上面側(レジストマスクR227を形成する側)から見た平面図であり、レジストマスクR227は、矩形状の活性領域ALに垂直になるように形成されている。
このパターンニングにより、高耐圧部においては、ゲート酸化膜25Aおよびゲート電極29Aを、周辺回路部においては、ゲート酸化膜25Aおよびゲート電極29Bを、メモリセルアレイ部においては、トンネル酸化膜23、フローティングゲート電極27、層間絶縁膜24、コントロールゲート電極29Cを形成する。
次に、高耐圧部、周辺回路部にイオン注入によりLDD層127を形成した後、ゲート酸化膜25Aおよびゲート電極29Aの側面、ゲート酸化膜25Aおよびゲート電極29Bの側面、トンネル酸化膜23、フローティングゲート電極27、層間絶縁膜24、コントロールゲート電極29Cの側面に、約1000オングストロームの厚さのサイドウォール酸化膜30を形成する。そして、サイドウォール酸化膜30をマスクとして、イオン注入によりソース・ドレイン層126を形成することで、図16に示すフラッシュメモリの構成が得られる。
ここで、LDD層127は、例えば砒素イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層126は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で60分間アニールすることで形成する。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりフラッシュメモリが形成されるが、それらの工程の説明および図示は省略する。
<2−3.特徴的作用効果>
以上説明したように本発明に係る実施の形態2のフラッシュメモリ200は、特性の異なる複数種類のトランジスタ(例えば、要求スペックの異なる)に対して、ゲート電極の窒素濃度をそれぞれ変えることでゲート酸化膜の実効的な厚みを変える構成となっている。従って、耐電圧の異なるトランジスタのゲート酸化膜の厚さを、それぞれ異なった厚さに形成する必要がなくなる。
また、ゲート酸化膜の実効的な厚みを変えることで、しきい値を設定することができるので、チャネルドープ層の不純物濃度をトランジスタの特性に合わせて変える必要がなく、拡散層からの漏れ電流(拡散層リーク)を最小限に抑制できる濃度に固定することができる。
従って、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、耐電圧特性やしきい値はゲート電極の窒素濃度により調整することで、耐電圧についての要求を満足するとともに、しきい値と拡散層リークとのトレードオフ関係を打開(ブレークスルー)することができ、回路設計の制約を解消することができる。
また、厚さの異なるゲート酸化膜を形成する場合でも、ゲート酸化膜の実効的な厚みを変えることで、ゲート酸化膜の種類を削減することができる。従って、ゲート酸化膜の製造工程を簡略化できるとともに、信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得ることができる。
すなわち、図16に示す構成においては、高耐圧部および周辺回路部のトランジスタにおけるゲート酸化膜の厚みは同じであるので、ゲート酸化膜の種類は2種類となる。そして、酸化膜を形成する工程は、酸化膜231を形成する工程(図21)と、酸化膜251Aを形成する工程(図27)だけであり、いずれの工程も1回の熱酸化工程で形成しているので、図84〜図96を用いて説明した従来の製造方法のように、1つの酸化膜の形成を複数回に分けて行う必要はなく、不純物混入や膜厚の制御性の低下を心配する必要はない。
また、ゲート電極とゲート酸化膜との接合界面近傍には結晶欠陥が多く存在するが、ゲート電極に窒素を導入することで、結晶欠陥の原因の1つであるダングリングボンドに窒素原子が結合して結晶欠陥を回復させるので、ゲート酸化膜の信頼性を向上させることができる。
また、ゲート電極29Aおよび29B内の、ゲート酸化膜25Aとの接合界面近傍に窒素導入領域N11およびN12が形成され、コントロールゲート電極29C内の、層間絶縁膜24との接合界面近傍に窒素導入領域N12が形成されているので、ゲート電極中に注入された不純物の突き抜け現象を抑制することができる。
なお、以上説明した本発明に係る実施の形態2では、単結晶基板上に各種トランジスタを形成する構成について示したが、SOI(silicon on insulator)基板上に各種トランジスタを形成する場合であっても、同様の作用効果を得ることができる。
<実施の形態3>
<3−1.装置構成>
図34に本発明に係る実施の形態3として、ロジック回路を有したDRAM(以後、LOGIC in DRAMと呼称)300の部分構成を示す。
LOGIC in DRAMは、ロジック回路を同一チップ内に作りこむことにより、独立した別チップとして作られたDRAMとロジック回路とを組み合わせて使用するより、高性能かつ低コストを実現できる装置である。
一般的に、LOGIC in DRAMはロジック部とDRAM部とに大別される。ここで、ロジック部では、高速であること、すなわち、高駆動能力と低容量であることが求められている。また、DRAM部には先に実施の形態1で説明したように、低リーク電流が求められるメモリセルアレイ部や、低電圧での動作が要求されるセンスアンプ部などが含まれている。つまり、1チップのLOGIC in DRAMにおいては、特性の異なる数種類のトランジスタが必要となる。
図34においては、ロジック部、センスアンプ部、メモリセルアレイ部に用いられるNチャネル型MOSトランジスタT61〜T63の断面をそれぞれ示している。
図34において、Nチャネル型MOSトランジスタT61〜T63は同一の半導体基板51(P型)上に形成されたP型のウエル層151内に形成されている。ウエル層151はウエル層151内に形成されたチャネルカット層152と、LOCOS層52とで素子間分離され、Nチャネル型MOSトランジスタT61〜T63は、それぞれ素子間分離された領域に形成されている。
ロジック部のNチャネル型MOSトランジスタT61は、ウエル層151内に独立して平行に形成された1対のソース・ドレイン層156と、当該ソース・ドレイン層156の向かい合う端縁部に接して形成された1対のLDD層157とを備えている。
そして、LDD層157の上部にはゲート酸化膜53形成され、当該ゲート酸化膜53の上部にはゲート電極55Aが形成されている。また、ゲート酸化膜53およびゲート電極55Aの側面にはサイドウォール酸化膜56が形成されている。また、ゲート電極55Aの下層のウエル層151内には、チャネルドープ層155Aが形成されている。
センスアンプ部のNチャネル型MOSトランジスタT62は、ウエル層151内に独立して平行に形成された1対のソース・ドレイン層156と、当該ソース・ドレイン層156の向かい合う端縁部に接して形成された1対のLDD層157とを備えている。
そして、LDD層157の上部にはゲート酸化膜53が形成され、当該ゲート酸化膜53の上部にはゲート電極55Aが形成されている。また、ゲート酸化膜53およびゲート電極55Aの側面にはサイドウォール酸化膜56が形成されている。また、ゲート電極55Aの下層のウエル層151内には、チャネルドープ層154が形成されている。
なお、ゲート電極55A内には、ゲート酸化膜53との接合界面近傍に窒素導入領域N21が形成されている。
メモリセルアレイ部のNチャネル型MOSトランジスタT63は、ウエル層151内に独立して平行に形成された一対のソース・ドレイン層156と、当該ソース・ドレイン層156の向かい合う端縁部に接して形成された一対のLDD層157とを備えている。
そして、ソース・ドレイン層156およびLDD層157の上部にはゲート酸化膜53が形成され、当該ゲート酸化膜53の上部にはゲート電極55Bが形成されている。また、ゲート酸化膜53およびゲート電極55Bの側面にはサイドウォール酸化膜56が形成されている。
なお、ゲート電極55B内には、ゲート酸化膜53との接合界面近傍に窒素導入領域N22が形成されている。
また、ゲート電極55Bの下層のウエル層151内には、チャネルドープ層155Aが形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層156を共有する構造となっており、その構造が連続して配設された構成となっている。
なお、表7にNチャネル型MOSトランジスタT61〜T63の構成諸元を示す。
表7において、Nチャネル型MOSトランジスタT61〜T63のそれぞれのゲート電極形成時の不純物ドーズ量は、何れも5×1015/cm2となっている。なお、注入不純物は何れもリン(P)であり、注入エネルギーは何れも30keVである。
そして、窒素ドーズ量は、それぞれ1×1015/cm2、1×1015/cm2、5×1015/cm2となっており、注入エネルギーは何れも10keVである。
また、図34で示したロジック部、センスアンプ部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT61〜T63における、A−A’線、B−B’線、およびC−C’線による断面部分の窒素プロファイルおよび不純物プロファイルを図35および図36に示す。
図35および図36において、横軸にはそれぞれ断面方向の位置(深さ)を、縦軸に窒素濃度および不純物濃度を示す。なお、横軸は図に向かって左側から順に、ゲート電極(ポリシリコン層)、ゲート酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
表7に示すように、Nチャネル型MOSトランジスタT61〜T63のゲート電極55Aおよび55Bにおいては、窒素ドーズ量が異なっているので、窒素濃度も異なり、しきい値が最も高いことを期待されるメモリセルアレイ部のトランジスタにおいて、窒素導入領域の窒素濃度が最も高くなるように構成されている。すなわち、図35においてC−C’線で示すようにメモリセルアレイ部のトランジスタT63が最も高く、ロジック部のトランジスタT61(A−A’線)、センスアンプ部のトランジスタT62(B−B’線)の濃度は同じで、トランジスタT63よりも低くなっている。
また、それぞれのゲート酸化膜中にも窒素は存在しており、その濃度の高低関係は維持されている。そして、ウエル層中においてはゲート酸化膜との接合界面近傍以外には窒素は殆ど存在しないプロファイルとなっている。
また、図36において、A−A’線およびB−B’線で示すように、ゲート電極における不純物濃度はトランジスタT61およびT62において同一であり、重なり合っている。そして、A−A’線およびB−B’線は比較的平坦であり、C−C’線で示すメモリセルアレイ部のトランジスタT63は急峻なプロファイルとなっているルとなっている。
なお、Nチャネル型MOSトランジスタT61およびT63のチャネルドープ層155Aの不純物ドーズ量は同一なので、A−A’線およびC−C’線は重なり合っている。
窒素注入量の多いゲート電極ほど不純物の拡散および活性化が抑制され、不純物濃度が低くなる。従って、不純物濃度の最も低いメモリセルアレイ部では、ゲート電極において空乏層が最も広くなり、酸化膜の実効的な厚さが最も厚くなり、しきい値が高くなる。
図37に各ゲート酸化膜の実際の厚みと、実効的な厚みを示す。図37において、横軸左側から順にロジック部、センスアンプ部、メモリセルアレイ部のそれぞれのNチャネル型MOSトランジスタを示している。図37から明らかなように、何れのトランジスタにおいても実際の厚みは同じであるが、実効的な厚みは、メモリセルアレイ部において最も厚くなっている。
<3−2.製造方法>
以下に、図34で示したロジック部、DRAM部のセンスアンプ部およびメモリセルアレイ部のNチャネル型MOSトランジスタT61〜T63の製造方法について、図38〜図44を用いて説明する。
まず、図38に示す工程において、P型の半導体基板51の表面にロコス法によりLOCOS層(フィールド酸化膜)52を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板51内にP型のウエル領域151を形成する。なお、半導体基板51内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板1内にチャネルカット層152を形成する。なお、チャネルカット層152は、LOCOS層52とで素子間分離領域を形成するような形状に形成する。
次に、ウエル領域151内の所定位置に、センスアンプ部のトランジスタT62に合わせた最も不純物濃度の低いチャネルドープ層150を形成する。このとき、ロジック部およびメモリセルアレイ部のトランジスタT61およびT63の形成領域にもチャネルドープ層150が形成される。なお、チャネルドープ層150の形成は、例えばボロンイオンを、50keVのエネルギーで、1×1012/cm2のドーズ量を注入することで行う。
次に、図39に示す工程において、センスアンプ部の上部にレジストマスクR251を形成し、ロジック部およびメモリセルアレイ部のチャネルドープ層150に選択的に不純物を追加注入し、ロジック部およびメモリセルアレイ部のトランジスタT61およびT63に合わせた不純物濃度のチャネルドープ層150Aを形成する。なお、チャネルドープ層150Aの形成は、例えばボロンイオンを、50keVのエネルギーで、4×1012/cm2のドーズ量を注入することで行う。
次に、図40に示す工程において、半導体基板51の主面上にゲート酸化膜53となる酸化膜531を熱酸化法により形成した後、その上にゲート電極材料として、(ノンドープ)ポリシリコン層550をCVD法にて形成する。なお、酸化膜531の厚みは60オングストローム程度、ポリシリコン層550の厚みは2000オングストローム程度である。
次に、図41に示す工程において、ポリシリコン層550に不純物イオンを注入し、ドープトポリシリコン層551を形成する。なお、ドープトポリシリコン層551の形成は、例えばリンイオンを、30keVのエネルギーで、5×1015/cm2のドーズ量を注入することで行う。
次に、図42に示す工程において、ゲート電極中の窒素濃度が低いロジック部およびセンスアンプ部のNチャネル型MOSトランジスタT61およびT62に合わせて、ドープトポリシリコン層551に窒素イオンを注入し、窒素導入領域N21を形成する。このとき、窒素導入領域N21はメモリセルアレイ部上のドープトポリシリコン層551にも形成される。なお、窒素導入領域N21の形成は、窒素イオンを、例えば、10keVのエネルギーで、1×1015/cm2のドーズ量を注入することで行う。
次に、図43に示す工程において、ロジック部およびセンスアンプ部の上部にレジストマスクR252を形成し、メモリセルアレイ部のドープトポリシリコン層551に選択的に窒素イオンを追加注入し、メモリセルアレイ部のNチャネル型MOSトランジスタT63に合わせた濃度の窒素導入領域N22を形成する。なお、窒素導入領域N22の形成は、窒素イオンを、例えば、10keVのエネルギーで、4×1015/cm2のドーズ量を注入することで行う。
次に、レジストマスクR252を除去した後、図44に示す工程において、ドープトポリシリコン層551の上部にレジストマスクR253を形成してパターンニングを行う。
次に、ロジック部、センスアンプ部、メモリセルアレイ部にイオン注入によりLDD層157を形成した後、ゲート酸化膜53およびゲート電極55A、55Bの側面に、約1000オングストロームの厚さのサイドウォール酸化膜56を形成する。そして、サイドウォール酸化膜56をマスクとして、イオン注入によりソース・ドレイン層156を形成することで、図34に示すLOGIC in DRAM300の構成が得られる。
ここで、LDD層157は、例えば砒素(As)イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層156は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で30分間アニールすることで形成する。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりLOGIC in DRAMが形成されるが、それらの工程の説明および図示は省略する。
<3−3.特徴的作用効果>
以上説明したように本発明に係る実施の形態3のLOGIC in DRAM300は、特性の異なる複数種類のトランジスタ(例えば、要求スペックの異なる)に対して、ゲート電極中の窒素濃度を変えることでゲート酸化膜の実効的な厚みを変えてしきい値を設定する構成となっている。
すなわち、図35に示すように、ゲート電極中の窒素濃度が最も高いメモリセルアレイ部では、不純物の拡散および活性化が抑制されゲート電極内に広い範囲で空乏層が形成され、酸化膜厚が実効的に厚くなって、しきい値が高くできる。
また、図36に示すように、センスアンプ部においては、チャネルドープ層の不純物濃度を他よりも低くすることで、拡散層からの漏れ電流(拡散層リーク)を最小限に抑制することができる。
このように、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、しきい値はゲート電極の窒素濃度により設定することで、しきい値と拡散層リークとのトレードオフ関係を打開(ブレークスルー)することができ、回路設計の制約を解消することができる。
また、ゲート電極とゲート酸化膜との接合界面近傍には結晶欠陥が多く存在するが、ゲート電極に窒素を導入することで、結晶欠陥の原因の1つであるダングリングボンドに窒素原子が結合して結晶欠陥を回復させるので、ゲート酸化膜の信頼性を向上させることができる。
また、ゲート電極55Aおよび55B内の、ゲート酸化膜53との接合界面近傍に窒素導入領域N21およびN22が形成されているので、ゲート電極中に注入された不純物の突き抜け現象を抑制することができる。
なお、以上説明した本発明に係る実施の形態3では、単結晶基板上に各種トランジスタを形成する構成について示したが、SOI(silicon on insulator)基板上に各種トランジスタを形成する場合であっても、同様の作用効果を得ることができる。
<実施の形態4>
<4−1.装置構成>
図45に本発明に係る実施の形態4として、ロジック回路を有したフラッシュメモリ(以後、LOGIC in FLASHと呼称)400の部分構成を示す。
一般に、LOGIC in FLASHは、ロジック部とフラッシュメモリ部とに大別され、ロジック部では、高速であること、すなわち、高駆動能力と低容量であることが求められている。
また、フラッシュメモリ部では、高電圧が印加される高耐圧部やトンネル酸化膜に高い信頼性が求められるメモリセルアレイ部などを有している。つまり、1チップのLOGIC in FLASH内で特性の異なる数種類のトランジスタが必要となる。
図45においては、ロジック部、高耐圧部、メモリセルアレイ部に用いられるNチャネル型MOSトランジスタT71〜T73の断面をそれぞれ示している。
図45において、Nチャネル型MOSトランジスタT71〜T73は同一の半導体基板71(P型)上に形成されたP型のウエル層171内に形成されている。ウエル層171は、ウエル層171内に形成されたチャネルカット層172と、LOCOS層72とで素子間分離され、Nチャネル型MOSトランジスタT71〜T73は、それぞれ素子間分離された領域に形成されている。
ロジック部のNチャネル型MOSトランジスタT71は、ウエル層171内に独立して平行に形成された1対のソース・ドレイン層176と、当該ソース・ドレイン層176の向かい合う端縁部に接して形成された1対のLDD層177とを備えている。
そして、LDD層177の上部にはゲート酸化膜76が形成され、当該ゲート酸化膜76の上部にはゲート電極79Aが形成されている。また、ゲート酸化膜76およびゲート電極79Aの側面にはサイドウォール酸化膜80が形成されている。また、ゲート電極79Aの下層のウエル層171内には、チャネルドープ層173が形成されている。
なお、ゲート電極79A内には、ゲート酸化膜76との接合界面近傍に窒素導入領域N31が形成されている。
フラッシュメモリ部における高耐圧部のNチャネル型MOSトランジスタT72は、ウエル層171内に独立して平行に形成された1対のソース・ドレイン層176と、当該ソース・ドレイン層176の向かい合う端縁部に接して形成された1対のLDD層177とを備えている。
そして、LDD層177の上部にはゲート酸化膜76が形成され、当該ゲート酸化膜76の上部にはゲート電極79Bが形成されている。また、ゲート酸化膜76およびゲート電極79Bの側面にはサイドウォール酸化膜80が形成されている。また、ゲート電極79Bの下層のウエル層171内には、チャネルドープ層173が形成されている。
なお、ゲート電極79B内には、ゲート酸化膜76との接合界面近傍に窒素導入領域N32が形成されている。
フラッシュメモリ部におけるメモリセルアレイ部のNチャネル型MOSトランジスタT73は、ウエル層171内に独立して平行に形成された一対のソース・ドレイン層176を備え、ソース・ドレイン層176の端縁部上部にはトンネル酸化膜73が形成され、当該トンネル酸化膜73の上部にはフローティングゲート電極77、層間絶縁膜74、コントロールゲート電極79Cが順次形成されている。なお、コントロールゲート電極79Cは、ゲート電極と同じ構成であるので、以後、ゲート電極として扱う。
また、コントロールゲート電極79C内には、層間絶縁膜74との接合界面近傍に窒素導入領域N31が形成されている。
また、トンネル酸化膜73、フローティングゲート電極77、層間絶縁膜74、コントロールゲート電極79Cの側面にはサイドウォール酸化膜80が形成されている。
また、フローティングゲート電極77の下層のウエル層171内には、チャネルドープ層173が形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが1のソース・ドレイン層176を共有する構造となっており、その構造が連続して配設された構成となっている。
表8にNチャネル型MOSトランジスタT71〜T73の構成諸元を示す。
表8において、Nチャネル型MOSトランジスタT71〜T73のそれぞれのゲート酸化膜の厚みは、50オングストローム、50オングストローム、100オングストロームとなっている。
また、Nチャネル型MOSトランジスタT71〜T73のチャネルドープ層形成時の不純物ドーズ量は、何れも5×1012/cm2となっている。なお、注入不純物は何れもボロン(B)であり、注入エネルギーは何れも50keVである。
また、Nチャネル型MOSトランジスタT71〜T73のゲート電極形成時の不純物ドーズ量は、何れも5×1015/cm2となっている。なお、注入不純物は何れもリン(P)であり、注入エネルギーは30keVである。
そして、窒素ドーズ量は、それぞれ1×1015/cm2、1×1016/cm2、1×1015/cm2となっており、注入エネルギーは何れも10keVである。
また、図45で示したロジック部、高耐圧部、およびメモリセルアレイ部のNチャネル型MOSトランジスタT71〜T73における、A−A’線、B−B’線、およびC−C’線による断面部分の窒素プロファイルおよび不純物プロファイルを図46および図47に示す。
図46および図47において、横軸にはそれぞれ断面方向の位置(深さ)を、縦軸に窒素濃度および不純物濃度を示す。なお、メモリセルアレイ部のNチャネル型MOSトランジスタT73の構成順序を図面上部に、他のMOSトランジスタの構成順序を図面横軸に示す。図面上部において、図に向かって左側から順に、コントロールゲート電極(ポリシリコン層)、層間絶縁膜(ONO膜)、フローティングゲート電極(ポリシリコン層)、トンネル酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
また、図面横軸において、図に向かって左側から順に、ゲート電極(ポリシリコン層)、ゲート酸化膜(SiO2層)、ウエル層(バルクシリコン層)となっている。
表8に示すように、しきい値が最も高いことを期待される高耐圧部のNチャネル型MOSトランジスタT72のゲート電極79Bの窒素ドーズ量が最も高く、ロジック部のNチャネル型MOSトランジスタT71のゲート電極29Aおよび、メモリセルアレイ部のNチャネル型MOSトランジスタT73のコントロールゲート電極79Cの窒素ドーズ量は同じになっている。
その結果、図46においてB−B’線で示すように高耐圧部のトランジスタT72の窒素濃度が最も高く、ロジック部のトランジスタT71(A−A’線)、メモリセルアレイ部のトランジスタT73(C−C’線)の濃度は同じで、トランジスタT72よりも低くなっている。
なお、窒素はゲート酸化膜および層間絶縁膜中にも存在しており、その濃度の高低関係は維持されている。そして、ウエル層中においてはゲート酸化膜との接合界面近傍以外には窒素は殆ど存在しないプロファイルとなっている。
また、図47に示すようにゲート電極中の不純物プロファイルは、B−B’線で示すように高耐圧部のトランジスタT72が最も急峻であり、A−A’線、およびC−C’線で示すように、ロジック部のトランジスタT71およびメモリセルアレイ部のトランジスタT73においては緩やかなプロファイルとなっている。これは、窒素注入量の多いゲート電極ほど不純物の拡散および活性化が抑制されているためである。
このため、高耐圧部のトランジスタT72ではゲート電極において空乏層が最も広くなり、酸化膜の実効的な厚さが最も厚くなり、高い電圧にも耐えることができる。
図48に各ゲート酸化膜の実際の厚みと、実効的な厚みを示す。図48において、横軸左側から順にロジック部、高耐圧部、メモリセルアレイ部のそれぞれのNチャネル型MOSトランジスタを示している。なおメモリセルアレイ部においてはトンネル酸化膜をゲート酸化膜として取り扱う。図48から明らかなように、各ゲート酸化膜の実効的な厚みは、高耐圧部において特に厚くなっている。
また、図47に示すように、ロジック部(A−A’線)、高耐圧部(B−B’線)、メモリセルアレイ部(C−C’線)の何れのトランジスタにおいても、チャネルドープ層の不純物プロファイルは同じである。
なお、メモリセルアレイ部のNチャネル型MOSトランジスタT73のフローティングゲート電極はCVD法で形成するため、不純物プロファイルは一定である。
<4−2.製造方法>
以下に、図45で示したロジック部、フラッシュメモリ部の高耐圧部およびメモリセルアレイ部のNチャネル型MOSトランジスタT71〜T73の製造方法について、図49〜図62を用いて説明する。
まず、図49に示す工程において、P型の半導体基板71の表面にロコス法によりLOCOS層(フィールド酸化膜)72を、例えば4000オングストロームの厚さに形成する。続いて、例えばボロンイオンを、700keVのエネルギーで、1×1013/cm2のドーズ量を注入することで、半導体基板71内にP型のウエル領域171を形成する。なお、半導体基板71内にはPチャネル型MOSトランジスタを形成するためにN型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、130keVのエネルギーで、5×1012/cm2のドーズ量を注入することで、半導体基板71内にチャネルカット層172を形成する。なお、チャネルカット層172は、LOCOS層72とで素子間分離領域を形成するような形状に形成する。
次に、ウエル領域171内にチャネルドープ層170を形成する。なお、チャネルドープ層170の形成は、例えばボロンイオンを、50keVのエネルギーで、5×1012/cm2のドーズ量を注入することで行う。
次に、図50に示す工程において、半導体基板71の主面上にトンネル酸化膜73となる酸化膜731を熱酸化法により形成した後、その上にゲート電極材料として、例えばドープトポリシリコン層771をCVD法にて形成する。なお、酸化膜731の厚みは100オングストローム程度、ドープトポリシリコン層771の厚みは1000オングストローム程度で、その不純物としてはリン(P)を使用し、濃度は1×1020/cm3程度である。
次に、図51に示す工程において、メモリセルアレイ部におけるドープトポリシリコン層771の上部に選択的にレジストマスクR271を形成する。この場合、レジストマスクR271はメモリセルアレイ部のゲート幅方向に沿って形成される。そして、レジストマスクR271で覆われていない部分のドープトポリシリコン層771を異方性エッチングにより除去する。この状態を図52に示す。
図52は、図51を上面側(レジストマスクR271を形成する側)から見た平面図であり、レジストマスクR271はメモリセルアレイ部において、規則的に配列された矩形の島状をなすように形成されている。なお、レジストマスクR271は、矩形の島状をなす活性層AL上と、その周囲のLOCOS層LL上を覆うように形成されている。また、高耐圧部およびロジック部においてはレジストマスクが形成されていないので、活性層ALが露出している。
なお、図52においては、レジストマスクR271の下部の構成を判りやすくするため、部分的にレジストマスクR271を除いて活性層ALおよびLOCOS層LLが見えるようにしているが、これは便宜的なものである。
次に、レジストマスクR271を除去した後、図53に示す工程において、ドープトポリシリコン層771上に、フローティングゲートとコントロールゲートとを絶縁する層間絶縁膜74となる絶縁膜741をCVD法にて形成する。なお、この膜はTEOS膜、窒化膜(Si3N4)、TEOS膜を順に積層した構成となっており、それぞれの膜厚は100オングストロームである。また、絶縁膜741は高耐圧部およびロジック部上にも形成される。
次に、図54に示す工程において、メモリセルアレイ部の絶縁膜741上をレジストマスクR272で覆い、その他の領域の絶縁膜741を全て除去する。この場合、その他の領域においては酸化膜731も除去する。この状態を図55に示す。
図55は、図54を上面側(レジストマスクR272を形成する側)から見た平面図であり、レジストマスクR272はメモリセルアレイ部全域を覆うように形成されているが、高耐圧部およびロジック部においてはレジストマスクR272が形成されていないので、活性層ALが露出している。
次に、レジストマスクR272を除去した後、図56に示す工程において、半導体基板71の主面全面にゲート酸化膜76となる酸化膜761を熱酸化法により形成する。このときメモリセルアレイ部上の絶縁膜741は、窒化膜を含んでいるため酸化されることはなく、その厚さは保たれる。なお、酸化膜761の厚みは50オングストローム程度である。
次に、図57に示す工程において、半導体基板71の主面全面に、ゲート電極材料として、(ノンドープ)ポリシリコン層790をCVD法にて形成する。なお、ポリシリコン層790の厚みは2000オングストローム程度である。
次に、図58に示す工程において、ポリシリコン層790に不純物イオンを注入し、ドープトポリシリコン層791を形成する。なお、ドープトポリシリコン層791の形成は、例えばリンイオンを、30keVのエネルギーで、5×1015/cm2のドーズ量を注入することで行う。
次に、図59に示す工程において、ゲート電極中の窒素濃度が低いロジック部およびメモリセルアレイ部のNチャネル型MOSトランジスタT71およびT73に合わせて、ドープトポリシリコン層791に窒素イオンを注入し、窒素導入領域N31を形成する。このとき、窒素導入領域N31は高耐圧部上のドープトポリシリコン層791にも形成される。なお、窒素導入領域N31の形成は、窒素イオンを、例えば、10keVのエネルギーで、1×1015/cm2のドーズ量を注入することで行う。
次に、図60に示す工程において、ロジック部およびメモリセルアレイ部の上部にレジストマスクR275を形成し、高耐圧部のドープトポリシリコン層791に選択的に窒素イオンを追加注入し、高耐圧部のNチャネル型MOSトランジスタT72に合わせた濃度の窒素導入領域N32を形成する。なお、窒素導入領域N32の形成は、窒素イオンを、例えば、10keVのエネルギーで、9×1015/cm2のドーズ量を注入することで行う。
次に、レジストマスクR275を除去した後、図61に示す工程において、ドープトポリシリコン層791の上部にレジストマスクR276を形成してパターンニングを行う。この状態を図62に示す。
図62は、図61を上面側(レジストマスクR276を形成する側)から見た平面図であり、レジストマスクR276は、矩形状の活性領域ALに垂直になるように形成されている。
このパターンニングにより、ロジック部においては、ゲート酸化膜76およびゲート電極79Aを、高耐圧部においては、ゲート酸化膜76およびゲート電極79Bを、メモリセルアレイ部においては、トンネル酸化膜73、フローティングゲート電極77、層間絶縁膜74、コントロールゲート電極79Cを形成する。
次に、ロジック部および高耐圧部にイオン注入によりLDD層177を形成した後、ゲート酸化膜76およびゲート電極79Aの側面、ゲート酸化膜76およびゲート電極79Bの側面、トンネル酸化膜73、フローティングゲート電極77、層間絶縁膜74、コントロールゲート電極79Cの側面に、約1000オングストロームの厚さのサイドウォール酸化膜80を形成する。そして、サイドウォール酸化膜80をマスクとして、イオン注入によりソース・ドレイン層176を形成することで、図45に示すフラッシュメモリの構成が得られる。
ここで、LDD層177は、例えば砒素イオンを30keVのエネルギーで、1×1013/cm2のドーズ量を注入することで形成する。また、ソース・ドレイン層176は、例えば砒素イオンを50keVのエネルギーで、5×1015/cm2のドーズ量を注入した後、850℃で30分間アニールすることで形成する。
なお、この後に、キャパシタ形成、層間絶縁膜の形成、配線層の形成工程等を経ることによりLOGIC in FLASHが形成されるが、それらの工程の説明および図示は省略する。
<4−3.特徴的作用効果>
以上説明したように本発明に係る実施の形態4のLOGIC in FLASH400は、特性の異なる複数種類のトランジスタ(例えば、要求スペックの異なる)に対して、ゲート電極中の窒素濃度を変えることでゲート酸化膜の実効的な厚みを変えてしきい値を設定する構成となっている。
すなわち、図46に示すように、ゲート電極中の窒素濃度が最も高い高耐圧部では、不純物の拡散および活性化が抑制されゲート電極内に広い範囲で空乏層が形成され、酸化膜厚が実効的に厚くなって、しきい値が高くできる。
また、ゲート酸化膜の実効的な厚みを変えることで、しきい値を設定することができるので、チャネルドープ層の不純物濃度をトランジスタの特性に合わせて変える必要がなく、拡散層からの漏れ電流(拡散層リーク)を最小限に抑制できる濃度に固定することができる。
従って、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、耐電圧特性やしきい値はゲート電極の窒素濃度により調整することで、耐電圧についての要求を満足するとともに、しきい値と拡散層リークとのトレードオフ関係を打開(ブレークスルー)することができ、回路設計の制約を解消することができる。
また、厚さの異なるゲート酸化膜を形成する場合でも、ゲート酸化膜の実効的な厚みを変えることで、ゲート酸化膜の種類を削減することができる。従って、ゲート酸化膜の製造工程を簡略化できるとともに、信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得ることができる。
すなわち、図45に示す構成においては、ロジック部および高耐圧部のトランジスタにおけるゲート酸化膜の厚みは同じであるので、ゲート酸化膜の種類は2種類となる。そして、酸化膜を形成する工程は、酸化膜731を形成する工程(図50)と、酸化膜761を形成する工程(図56)だけであり、いずれの工程も1回の熱酸化工程で形成しているので、図114〜図127を用いて説明した従来の製造方法のように、1つの酸化膜の形成を複数回に分けて行う必要はなく、不純物混入や膜厚の制御性の低下を心配する必要はない。
また、ゲート電極とゲート酸化膜との接合界面近傍には結晶欠陥が多く存在するが、ゲート電極に窒素を導入することで、結晶欠陥の原因の1つであるダングリングボンドに窒素原子が結合して結晶欠陥を回復させるので、ゲート酸化膜の信頼性を向上させることができる。
また、ゲート電極79Aおよび79B内のゲート酸化膜76との接合界面近傍に窒素導入領域N31およびN32が形成され、コントロールゲート電極79C内の、層間絶縁膜74との接合界面近傍に窒素導入領域N32が形成されているので、ゲート電極中に注入された不純物の突き抜け現象を抑制することができる。
なお、以上説明した本発明に係る実施の形態4では、単結晶基板上に各種トランジスタを形成する構成について示したが、SOI(silicon on insulator)基板上に各種トランジスタを形成する場合であっても、本発明を適用することで同様の作用効果を得ることができる。
<本発明のその他の適用例>
以上説明した本発明に係る実施の形態1〜4では、DRAM、フラッシュメモリ、LOGIC in DRAM、LOGIC in FLASHを例として説明したが、本願発明の技術的思想の適用はこれらの半導体装置に限られない。すなわち、制御電極内の窒素濃度を調整することで、制御電極内の空乏層の厚みを任意に設定し、ゲート酸化膜の実効的な厚みを変えてしきい値を任意に設定することができるので、共通した1の基板上に形成される各部分のトランジスタにおいて、ゲート酸化膜の厚みは共通で、ゲート酸化膜の実効的な厚みを変える必要がある場合や、ゲート酸化膜の厚みはそれぞれ異なっても良いが、チャネルドープ層の濃度は同じにする必要がある場合には、本願発明を適用することで、所望の効果を得ることができる。
また、実施の形態1〜4では、それぞれ共通した1の基板上の3つの部分において、それぞれ特性が異なるトランジスタを使用する例を示したが、これは、3つの部分にそれぞれ1種類のトランジスタしか使用しないということではない。例えば、LOGIC in DRAMを例にとれば、ロジック部で2種類あるいはもっと多くの種類のトランジスタを使用しても良いし、センスアンプ部でも2種類あるいはもっと多くの種類のトランジスタを使用する構成であっても良い。また、ロジック部では2種類、メモリセルアレイ部では1種類のトランジスタを使用する構成であっても良い。
また、ロジック部、高耐圧部、センスアンプ部、メモリセルアレイ部などのように装置構成を明確に区分できないような半導体装置であっても、特性の異なる複数の種類のトランジスタを必要とする構成においては、本願発明は有効である。
また、使用するトランジスタの種類は3種類である必要はない。3種類以上、あるいは、2種類の特性の異なるトランジスタを使用する構成であっても良い。
これら種々の構成においても、制御電極内の窒素濃度を調整し、ゲート酸化膜の厚み、チャネルドープ層の濃度の組み合わせを適宜選択することで、所望の効果を得ることができる。
また、1種類のトランジスタしか有さない半導体装置においても、ゲート酸化膜の実効的な厚みを変えてしきい値を任意に設定したい場合には有効である。
<実施の形態5>
以上説明した本発明に係る実施の形態1〜4においては、DRAM、フラッシュメモリ、LOGIC in DRAM、LOGIC in FLASHの、センスアンプ部、周辺回路部、メモリセルアレイ部、高耐圧部において、それらを構成するMOSトランジスタのゲート電極に窒素を導入した例について説明したが、ゲート電極に窒素を導入することで発生する空乏層の利用は、上述した部位に限定されるものではない。
すなわち、本願発明は1つのチップ内に複数種類のトランジスタを作り込む必要のある半導体装置おいて有効である。以下、本発明に係る実施の形態5について説明する。
図63に、一般的な降圧回路を示す。この降圧回路は5V(ボルト)の信号を3.3Vに降圧して出力する回路で、電源電位Vccと接地電位GNDとの間に直列に接続されたPMOSトランジスタQ1およびNMOSトランジスタQ2と、電源電位Vccと接地電位GNDとの間に直列に接続されたダイオードD1およびD2と、ダイオードD1およびD2の接続点ND1に接続された入力パッドPDとを備えている。なお、ダイオードD1のカソードは電源電位Vccに、アノードはダイオードD2のカソードに接続され、ダイオードD2のアノードは接地電位GNDに接続されている。そして、接続点ND1は、PMOSトランジスタQ1およびNMOSトランジスタQ2のゲート電極に共通に接続される接続点ND2に接続され、PMOSトランジスタQ1およびNMOSトランジスタQ2の接続点ND3は、3.3Vで動作する回路系(以後、3.3V系回路と呼称)LCに接続されている。
このような構成の降圧回路において、PMOSトランジスタQ1およびNMOSトランジスタQ2のゲート電極には、入力パッドPDから5Vの信号が与えられることになる(以後、5V系回路HCと呼称)。一方、3.3V系回路LCを構成するMOSトランジスタのゲート電極には、5V系回路HCの出力である3.3Vが与えられることになる。
このように、ゲート電極に与えられる電圧が異なる回路系においては、それらを構成するMOSトランジスタのゲート酸化膜の厚さは、それぞれ異なっている必要がある。なぜなら、5V系回路HCのMOSトランジスタのゲート酸化膜の厚さを、3.3V系回路LCのMOSトランジスタのゲート酸化膜と同じにすると、絶縁能力の点で問題が発生する。逆に、3.3V系回路LCのMOSトランジスタのゲート酸化膜の厚さを、5V系回路HCのMOSトランジスタのゲート酸化膜と同じにすると、3.3V系回路LCのMOSトランジスタの動作速度が遅くなり、動作特性の点で問題が発生する。
そこで、従来はゲート酸化膜の厚さがそれぞれ異なったMOSトランジスタを形成していた。従って、厚さが異なるゲート酸化膜を形成するための工程が必要になり、製造工程が複雑になるという問題があった。
しかし、本願発明によれば5V系回路HCと3.3V系回路LCとでゲート酸化膜の厚さを変える必要はなく、製造工程を簡略化できる。
<5−1.装置構成>
図64に本発明に係る実施の形態5として、ゲート電極に与えられる電圧が比較的高いMOSトランジスタH1で構成される高電圧回路部HPと、ゲート電極に与えられる電圧が比較的低いMOSトランジスタL1で構成される低電圧回路部LPを示す。
図64において、MOSトランジスタH1およびL1は、同一の半導体基板1001上に形成されたウエル層1002内に形成されている。ウエル層1002はウエル層1002内に形成されたチャネルカット層1003と、LOCOS層1004とで素子間分離されている。そして、チャネルカット層1003とLOCOS層1004とで素子間分離された領域内には、チャネルドープ層1005が形成されている。
また、半導体基板1001の主面上には酸化膜1006が形成され、酸化膜1006の上部にはポリシリコン層1007が形成されている。なお、ポリシリコン層1007には不純物が例えばイオン注入法で導入されている。ここで、不純物の種類としては、MOSトランジスタをNチャネル型とする場合には、例えばリン(P)イオンを、30keVで5×1015/cm2のドーズ量となるように注入する。また、MOSトランジスタをPチャネル型とする場合には、例えばボロン(B)イオンを、10keVで5×1015/cm2のドーズ量となるように注入する。なお、酸化膜1006の厚みは、MOSトランジスタL1のゲート電極に与えられる電圧に適した厚さとなっている。
そして、高電圧回路部HPのポリシリコン層1007内には、酸化膜1006の近傍に窒素導入領域N40が形成されている。
ここで、図65に低電圧回路部LPの部分斜視図を示す。図65において、D−D’線による断面図が図60の低電圧回路部LPに対応する。なお、図65に示す、ポリシリコン層1007の両側面外側のウエル層1002内には、後の工程でソース−ドレイン領域が形成されることになる。
窒素導入領域N40を形成するためには、窒素イオンを例えば、10keVで1×1016/cm2のドーズ量となるように注入する。このとき、低電圧回路部LPのポリシリコン層1007上にはレジストマスクを形成し、窒素が注入されないようにしておく。
このように、高電圧回路部HPのポリシリコン層1007内に、酸化膜1006の近傍に窒素導入領域N40を形成することで、酸化膜1006の近傍に不純物が拡散することが抑制され、酸化膜1006の近傍においては不純物濃度が低くなり、MOSトランジスタH1の動作時において、ゲート電極内に空乏層が形成され、酸化膜が実効的に厚くなり、しきい値が高くなる。従って、酸化膜1006の厚みが、MOSトランジスタH1のゲート電極に与えられる電圧に適した厚さではない場合でも、酸化膜1006にかかる電界が小さくなり、酸化膜1006が絶縁破壊されることが防止されて、MOSトランジスタH1の信頼性を向上することができる。
一方、MOSトランジスタL1のポリシリコン層1007には、窒素イオンは注入されないので、MOSトランジスタL1の動作時に、ゲート電極内に空乏層が形成されることが防止され、酸化膜が実効的に厚くなることはない。
<5−2.特徴的作用効果>
このように、ゲート電極に与えられる電圧が比較的高いMOSトランジスタH1で構成される高電圧回路部HPと、ゲート電極に与えられる電圧が比較的低いMOSトランジスタL1で構成される低電圧回路部LPが存在する場合あっても、酸化膜はMOSトランジスタL1に適するように形成すれば良く、酸化膜を作り分ける場合に比べて製造工程を簡略化できる。
また、低電圧回路部LPにおいてはMOSトランジスタL1のポリシリコン層1007内には窒素導入領域を形成しないので装置動作時にも空乏層は形成されず、酸化膜1006の実際の厚さと実効的な厚さは変わらない。そして、酸化膜1006の厚みはMOSトランジスタL1に合わせて薄く設定されているので、ゲート電圧の印加によってウエル層1002内に発生するキャリアの個数が増え、ソース・ドレイン電流が増加して動作速度が高まり、動作特性が優れたMOSトランジスタを得ることができる。
なお、上記の説明では、MOSトランジスタL1のポリシリコン層1007には窒素イオンを注入しない例を示したが、MOSトランジスタH1のポリシリコン層1007に窒素イオンを注入しない構成としても良い。
すなわち、図66に示すように、ポリシリコン層1007への不純物の注入に際しては、高電圧回路部HPおよび低電圧回路部LPのポリシリコン層1007に比較的低いドーズ量、例えば5×1014/cm2のドーズ量で不純物を注入する。ここで、不純物の種類としては、MOSトランジスタをNチャネル型とする場合には、例えばリン(P)イオンを30keVのエネルギーで、また、MOSトランジスタをPチャネル型とする場合には、例えばボロン(B)イオンを10keVのエネルギーで注入する。
次に、図67に示すように、高電圧回路部HPのポリシリコン層1007上を覆うように、レジストマスクR10を形成し、不純物のイオン注入を行うと、低電圧回路部LPのポリシリコン層1007には不純物が追加注入されることになる。ここで、ドーズ量は5×1015/cm2程度とする。
続いて、窒素イオンを例えば、10keVで1×1015/cm2のドーズ量となるように注入して、窒素導入領域N40を形成する。
このような構成とすることで、高電圧回路部HPのポリシリコン層1007では、不純物濃度が低いので装置動作時に空乏層が広い範囲で形成され、酸化膜1006の実効的な厚さが厚くなる。一方、低電圧回路部LPのポリシリコン層1007では、不純物濃度が高いので、窒素導入領域N40の存在によっても、装置動作時に空乏層が形成されることが抑制される。なお、低電圧回路部LPのポリシリコン層1007に窒素を導入することで、不純物が高電圧回路部HP側に拡散することが防止される。なお、高電圧回路部HPのポリシリコン層1007には全く不純物を導入しなくても良い。
<5−3.変形例1>
以上説明した本発明に係る実施の形態5においては、低電圧回路LPおよび高電圧回路部HPのMOSトランジスタH1上に1層のポリシリコン層1007を形成し、そこに窒素イオンを注入する例を示したが、以下に説明するようにポリシリコン層を2層構造としても良い。
図68に、高電圧回路部HPの主要部を示す。図68において、高電圧回路部HPの酸化膜1006の上部にはノンドープポリシリコン層1020、ドープトポリシリコン層1021が順に形成されている。
この状態において、ドープトポリシリコン層1021の上部から窒素イオンを注入することで、高電圧回路HPのノンドープポリシリコン層1020中に窒素導入領域(図示せず)を形成する。
この結果、ドープトポリシリコン層1021からノンドープポリシリコン層1020には不純物が拡散しないことになり、高電圧回路HPのMOSトランジスタH1の動作時には、ノンドープポリシリコン層1020内に空乏層が形成され、酸化膜1006が実効的に厚くなり、しきい値が高くなる。従って、酸化膜1006の厚みが、MOSトランジスタH1のゲート電極に与えられる電圧に適した厚さではない場合でも、酸化膜1006にかかる電界が小さくなり、酸化膜1006が絶縁破壊されることが防止されて、MOSトランジスタH1の信頼性を向上することができる。
なお、窒素イオンは、例えば、10keVで1×1015/cm2のドーズ量となるように注入する。
<5−4.変形例2>
以上説明した本発明に係る実施の形態5においては、高電圧回路部HPのMOSトランジスタH1上の活性層上のポリシリコン層1007の全域(LOCOS層1004上も含む)に窒素イオンを注入する例を示したが、以下に説明するように、ポリシリコン層1007の活性層の端縁部のみに窒素イオンを注入するようにしても良い。
図69に高電圧回路部HPの主要部を示す。なお、図69においては、チャネルカット層1003およびチャネルドープ層1005は省略されている。
図69において、LOCOS層1004に挟まれた活性領域ALの中央部のポリシリコン層1007上にレジストマスクR12が形成されている。
そして、この状態において、レジストマスクR12で覆われないポリシリコン1007の上部から窒素イオンを注入することで、活性領域ALの端縁部のポリシリコン層1007内に窒素イオンが注入され、窒素導入領域N50が形成されることになる。
なお、窒素イオンは、例えば、10keVで1×1015/cm2のドーズ量となるように注入する。
従って、MOSトランジスタH1の動作時には、活性領域ALの端縁部のポリシリコン層1007内においては空乏層の形成範囲が広がり、実効的な酸化膜の厚さが厚くなり、実効的な酸化膜の厚さが厚くなって、部分的にしきい値が高くなる。
なお、このように部分的にしきい値を高くするのであれば、高電圧回路部HPだけでなく低電圧回路部LPのMOSトランジスタL1に適用しても良い。
このような構成を採ることによる利点は、バルクシリコン基板上に形成するMOSトランジスタにおいては少ないが、SOI(silicon on insulator)基板上に形成するMOSトランジスタにおいては、活性領域ALの端縁部の構造に起因するしきい値低下の問題を解消できる。
図70に、SOI(silicon on insulator)基板上に形成したMOSトランジスタを示す。SOI基板1010は、シリコン基板1013、シリコン基板1013上に形成された埋め込み絶縁膜1012、埋め込み絶縁膜1012上に形成されたSOI層1011とで構成され、SOI層1011上にMOSトランジスタ等を形成するものである。そして、SOI層1011は厚みが薄く形成されている。特に、図70のE−E’線で示す部分のように、活性領域ALの端縁部ではSOI層1011は極めて薄く、この部分におけるMOSトランジスタのしきい値は、他の部分(F−F’線で示す部分)に比べて低下し、MOSトランジスタ全体のしきい値が低下するという問題があった。
しかし、本願発明によれば、活性領域ALの端縁部上のポリシリコン1007内において窒素導入領域N50が形成され、空乏層の形成範囲が大きくなり、実効的な酸化膜の厚さが厚くなって、部分的にしきい値を高くすることができるので、この問題を解消することができる。
以上説明した本発明に係る実施の形態5およびその変形例においては、基本的にバルクシリコン基板に形成される半導体装置を例として説明したが、変形例2において図70に示したようなSOI基板に形成される半導体装置に適用しても良いことは言うまでもない。
また、実施の形態5の変形例1〜3においては、高電圧回路部HPへの適用を例として説明したが、低電圧回路部LPに適用しても良いことは言うまでもない。
また、本発明に係る実施の形態5においては、降圧回路を例に採り、ゲート電極に与えられる電圧が比較的高いMOSトランジスタH1で構成される高電圧回路部HPと、ゲート電極に与えられる電圧が比較的低いMOSトランジスタL1で構成される低電圧回路部LPの存在を前提として説明したが、一般的な入出力回路に本発明を適用しても良い。すなわち、入出力回路においては、外部から静電気に起因する高電圧、例えば電源電圧に比べて高い電圧がゲート電極に入力する場合がある。しかし、本発明を適用することで、ゲート酸化膜の実効的な厚さが厚くなっているので、このような場合でも、ゲート酸化膜が絶縁破壊することが防止され、信頼性の高い入出力回路を得ることができる。
42,280,550,790,1020 (ノンドープ)ポリシリコン層、271,421,281,551,771,791,1021 ドープトポリシリコン層、HP 高電圧回路部、LP 低電圧回路部、1010 SOI基板、1011 SOI層、N1〜N3,N11,N12,N21,N22,N31,N32,N40,N50 窒素導入領域。