JPH11204764A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH11204764A JPH11204764A JP10192003A JP19200398A JPH11204764A JP H11204764 A JPH11204764 A JP H11204764A JP 10192003 A JP10192003 A JP 10192003A JP 19200398 A JP19200398 A JP 19200398A JP H11204764 A JPH11204764 A JP H11204764A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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Abstract
(57)【要約】
【課題】 ポケットウェルと基板とのブレークダウン電
圧を高く維持してメモリセルの消去動作を効率よく行う
ことができるようにする。 【解決手段】 第１導電型の半導体基板１００に形成さ
れ、前記第１導電型と反対の第２導電型のウェルとして
提供される多数の第１不純物領域及び第２不純物領域
と、前記多数の第２導電型の第１不純物領域及び第２不
純物領域を除いた前記基板に形成され、前記第１導電型
のウェルとして提供される多数の第３不純物領域と、前
記多数の第２導電型の第１不純物領域内に形成され、前
記第１導電型のウェルとして提供される第４不純物とを
備え、前記第２導電型の第１不純物領域の不純物濃度は
前記基板の深さの増加により次第に減少し、前記第１導
電型の第４不純物領域の不純物濃度は前記基板の深さの
増加により少なくとも二つのピークを有する。
圧を高く維持してメモリセルの消去動作を効率よく行う
ことができるようにする。 【解決手段】 第１導電型の半導体基板１００に形成さ
れ、前記第１導電型と反対の第２導電型のウェルとして
提供される多数の第１不純物領域及び第２不純物領域
と、前記多数の第２導電型の第１不純物領域及び第２不
純物領域を除いた前記基板に形成され、前記第１導電型
のウェルとして提供される多数の第３不純物領域と、前
記多数の第２導電型の第１不純物領域内に形成され、前
記第１導電型のウェルとして提供される第４不純物とを
備え、前記第２導電型の第１不純物領域の不純物濃度は
前記基板の深さの増加により次第に減少し、前記第１導
電型の第４不純物領域の不純物濃度は前記基板の深さの
増加により少なくとも二つのピークを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に係り、より詳しくはデータを貯蔵する
多数のメモリセルトランジスタと前記メモリセルトラン
ジスタを選択する選択トランジスタとを備えるＮＡＮＤ
型のフラッシュＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory ）装置のウェル
（Well）構造及びその製造方法に関する。
びその製造方法に係り、より詳しくはデータを貯蔵する
多数のメモリセルトランジスタと前記メモリセルトラン
ジスタを選択する選択トランジスタとを備えるＮＡＮＤ
型のフラッシュＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory ）装置のウェル
（Well）構造及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、ＤＲＡＭ（Dynami
c Random Access Memory）及びＳＲＡＭ（Static Rando
m Access Memory ）のように時間の経過によりデータを
消失するデータの入出力が速い揮発性のＲＡＭ製品と、
一回のデータの入力によりその状態は維持可能である
が、データの入出力が遅いＲＯＭ(Read Only Memory)製
品とに大別される。このようなＲＯＭ製品のうち、電気
的にデータの入・出力が可能なフラッシュＥＥＰＲＯＭ
に対する需要が増えつつある。回路ボードから取り除く
ことなく、高速で電気的な消去が可能なフラッシュＥＥ
ＰＲＯＭ素子は、簡単なメモリセル構造であり、低コス
トであることだけでなく、データの保存に必要なリフレ
ッシュ（refresh）機能が不要であるという長所を有す
る。
c Random Access Memory）及びＳＲＡＭ（Static Rando
m Access Memory ）のように時間の経過によりデータを
消失するデータの入出力が速い揮発性のＲＡＭ製品と、
一回のデータの入力によりその状態は維持可能である
が、データの入出力が遅いＲＯＭ(Read Only Memory)製
品とに大別される。このようなＲＯＭ製品のうち、電気
的にデータの入・出力が可能なフラッシュＥＥＰＲＯＭ
に対する需要が増えつつある。回路ボードから取り除く
ことなく、高速で電気的な消去が可能なフラッシュＥＥ
ＰＲＯＭ素子は、簡単なメモリセル構造であり、低コス
トであることだけでなく、データの保存に必要なリフレ
ッシュ（refresh）機能が不要であるという長所を有す
る。
【０００３】フラッシュＥＥＰＲＯＭ素子のセルはＮＯ
Ｒ型とＮＡＮＤ型に大別される。ＮＯＲ型は２セル当た
り一つのコンタクトを要するので高集積化に不向きであ
るが、セル電流が大きいので高速化には有利であるとい
う長所がある。一方、ＮＡＮＤ型はセル電流が小さくて
高速化に不向きであるが、多数のセルが一つのコンタク
トを共有しているので高集積化には有利であるという長
所がある。したがって、ＮＡＮＤ型のフラッシュＥＥＰ
ＲＯＭ素子は最近のディジタルスチールカメラなどに用
いられる次世代のメモリ素子として脚光を浴びている。
Ｒ型とＮＡＮＤ型に大別される。ＮＯＲ型は２セル当た
り一つのコンタクトを要するので高集積化に不向きであ
るが、セル電流が大きいので高速化には有利であるとい
う長所がある。一方、ＮＡＮＤ型はセル電流が小さくて
高速化に不向きであるが、多数のセルが一つのコンタク
トを共有しているので高集積化には有利であるという長
所がある。したがって、ＮＡＮＤ型のフラッシュＥＥＰ
ＲＯＭ素子は最近のディジタルスチールカメラなどに用
いられる次世代のメモリ素子として脚光を浴びている。
【０００４】図１は従来のＮＡＮＤ型のフラッシュＥＥ
ＰＲＯＭ装置におけるセルアレー構造を示す断面図であ
り、図２は前記セルアレーの等価回路図である（参照文
献：Symposium on VLSI Circuits，1990，pp.105−10
6）。
ＰＲＯＭ装置におけるセルアレー構造を示す断面図であ
り、図２は前記セルアレーの等価回路図である（参照文
献：Symposium on VLSI Circuits，1990，pp.105−10
6）。
【０００５】図１及び図２を参照すれば、一つのストリ
ングは単位ストリングを選択するためのストリング選択
トランジスタ（ＳＳＴ：String Select Transistor）
と、グラウンドを選択するためのグラウンド選択トラン
ジスタ（ＧＳＴ：Ground Select Transistor）と、前記
ＳＳＴと前記ＧＳＴとの間に直列に連結される多数のメ
モリセルトランジスタとから構成される。前記各メモリ
セルトランジスタはフローティングゲート１８とコント
ロールゲート２２との積層構造を有する。前記ストリン
グはビットラインに多数個並列に連結されて一つのブロ
ックを構成し、前記ブロックはビットラインコンタクト
を中心にして対称的に配置される。前記ＳＳＴのドレイ
ンにはビットラインが連結され、前記ＧＳＴのソースに
は共通ソースライン（ＣＳＬ：Common Source Line）が
連結される。
ングは単位ストリングを選択するためのストリング選択
トランジスタ（ＳＳＴ：String Select Transistor）
と、グラウンドを選択するためのグラウンド選択トラン
ジスタ（ＧＳＴ：Ground Select Transistor）と、前記
ＳＳＴと前記ＧＳＴとの間に直列に連結される多数のメ
モリセルトランジスタとから構成される。前記各メモリ
セルトランジスタはフローティングゲート１８とコント
ロールゲート２２との積層構造を有する。前記ストリン
グはビットラインに多数個並列に連結されて一つのブロ
ックを構成し、前記ブロックはビットラインコンタクト
を中心にして対称的に配置される。前記ＳＳＴのドレイ
ンにはビットラインが連結され、前記ＧＳＴのソースに
は共通ソースライン（ＣＳＬ：Common Source Line）が
連結される。
【０００６】メモリセルトランジスタは、半導体基板１
０の上部にトンネル酸化膜１６の介在により形成された
フローティングゲート１８と、前記フローティングゲー
ト１８の上部に層間誘電膜２０の介在により形成された
コントロールゲート２２との積層構造により形成され
る。前記フローティングゲート１８はアクティブ領域と
前記アクティブ領域の両側のフィールド領域の縁部の一
部に形成されることにより、隣接するセルのフローティ
ングゲート１８から隔離される。前記コントロールゲー
ト２２は隣接するセルのコントロールゲート２２と連結
されることにより、ワードライン（Ｗ／Ｌ）を形成す
る。
０の上部にトンネル酸化膜１６の介在により形成された
フローティングゲート１８と、前記フローティングゲー
ト１８の上部に層間誘電膜２０の介在により形成された
コントロールゲート２２との積層構造により形成され
る。前記フローティングゲート１８はアクティブ領域と
前記アクティブ領域の両側のフィールド領域の縁部の一
部に形成されることにより、隣接するセルのフローティ
ングゲート１８から隔離される。前記コントロールゲー
ト２２は隣接するセルのコントロールゲート２２と連結
されることにより、ワードライン（Ｗ／Ｌ）を形成す
る。
【０００７】ストリング選択トランジスタ（ＳＳＴ）は
データを貯蔵するフローティングゲートを不要とするト
ランジスタであるため、セルアレー内のフィールド領域
の上部でバッティングコンタクト（Butting Contact）
を通して前記フローティングゲート１８とコントロール
ゲート２２を金属線で連結する。したがって、前記スト
リング選択トランジスタ（ＳＳＴ）は電気的には１層の
ゲートを有するＭＯＳトランジスタとして動作する。
データを貯蔵するフローティングゲートを不要とするト
ランジスタであるため、セルアレー内のフィールド領域
の上部でバッティングコンタクト（Butting Contact）
を通して前記フローティングゲート１８とコントロール
ゲート２２を金属線で連結する。したがって、前記スト
リング選択トランジスタ（ＳＳＴ）は電気的には１層の
ゲートを有するＭＯＳトランジスタとして動作する。
【０００８】通常、上述した構造を有するＮＡＮＤ型の
フラッシュＥＥＰＲＯＭセルアレーは、ｐ型の基板１０
上にｎ−ウェル１２を形成した後、そのｎ−ウェル１２
内にｐ−ウェル１４（以下、ポケットｐ−ウェルとい
う）を形成することにより得られるバルク上に形成され
るが、これはセル動作と関連付けられている。前記セル
動作について説明すると次の通りである。
フラッシュＥＥＰＲＯＭセルアレーは、ｐ型の基板１０
上にｎ−ウェル１２を形成した後、そのｎ−ウェル１２
内にｐ−ウェル１４（以下、ポケットｐ−ウェルとい
う）を形成することにより得られるバルク上に形成され
るが、これはセル動作と関連付けられている。前記セル
動作について説明すると次の通りである。
【０００９】まず、プログラミング動作は、選択セルと
連結されるビットラインに０Ｖの電圧を印加し、選択セ
ルと連結されるワードラインにはプログラム電圧(Ｖpg
m）を印加してメモリセルトランジスタのチャンネルと
コントロールゲート２２との電圧差によりフローティン
グゲート１８内に電子を注入することである。この際、
ビットラインとグラウンドノードとの間に位置する多数
のメモリセルのうち、選択されないセルと連結されるワ
ードラインには、前記選択ビットラインに印加されるデ
ータ（０Ｖ）を選択セルに伝えるためのパス電圧（Ｖpa
ss）を印加する。例えば、選択セルＡのワードラインに
は約２０Ｖのプログラム電圧(Ｖpgm）を、選択されない
ワードラインとストリング選択トランジスタ（ＳＳＴ）
には約１０Ｖのパス電圧（Ｖpass）を、選択ビットライ
ンとグラウンド選択トランジスタ（ＧＳＴ）には０Ｖ
を、選択されないビットラインには約１０Ｖのプログラ
ム禁止電圧（Ｖｐｉ：Program Inhibition Voltage）を
印加すれば、選択セルＡのＶpgm によりバルク１４から
電子がトンネル酸化膜１６を通してフローティングゲー
ト１８内に注入される。
連結されるビットラインに０Ｖの電圧を印加し、選択セ
ルと連結されるワードラインにはプログラム電圧(Ｖpg
m）を印加してメモリセルトランジスタのチャンネルと
コントロールゲート２２との電圧差によりフローティン
グゲート１８内に電子を注入することである。この際、
ビットラインとグラウンドノードとの間に位置する多数
のメモリセルのうち、選択されないセルと連結されるワ
ードラインには、前記選択ビットラインに印加されるデ
ータ（０Ｖ）を選択セルに伝えるためのパス電圧（Ｖpa
ss）を印加する。例えば、選択セルＡのワードラインに
は約２０Ｖのプログラム電圧(Ｖpgm）を、選択されない
ワードラインとストリング選択トランジスタ（ＳＳＴ）
には約１０Ｖのパス電圧（Ｖpass）を、選択ビットライ
ンとグラウンド選択トランジスタ（ＧＳＴ）には０Ｖ
を、選択されないビットラインには約１０Ｖのプログラ
ム禁止電圧（Ｖｐｉ：Program Inhibition Voltage）を
印加すれば、選択セルＡのＶpgm によりバルク１４から
電子がトンネル酸化膜１６を通してフローティングゲー
ト１８内に注入される。
【００１０】消去動作はフローティングゲート１８内に
貯蔵された電子を取り除く動作であり、バルク１４に約
２０Ｖの消去電圧(Ｖerase）を印加し、選択セルと連結
されたワードラインに０Ｖを印加すれば、プログラム動
作とは反対方向の消去電圧による電界によりフローティ
ングゲート１８内に貯蔵された電子が消去され、正孔が
注入される。前記消去動作時、バルク１４に印加される
約２０Ｖの消去電圧を周辺回路部のバルク領域から分離
させるため、セルアレーをｎ−ウェル１２内に備えられ
ているポケットｐ−ウェル１４に形成する。
貯蔵された電子を取り除く動作であり、バルク１４に約
２０Ｖの消去電圧(Ｖerase）を印加し、選択セルと連結
されたワードラインに０Ｖを印加すれば、プログラム動
作とは反対方向の消去電圧による電界によりフローティ
ングゲート１８内に貯蔵された電子が消去され、正孔が
注入される。前記消去動作時、バルク１４に印加される
約２０Ｖの消去電圧を周辺回路部のバルク領域から分離
させるため、セルアレーをｎ−ウェル１２内に備えられ
ているポケットｐ−ウェル１４に形成する。
【００１１】読み出し動作は、セル内に電子が貯蔵され
ている場合にはセルのスレショルド電圧（Ｖｔｈ）が＋
１Ｖに変わり、セル内に正孔が貯蔵されている場合には
前記スレショルド電圧（Ｖｔｈ）が−３Ｖに変わるとい
うことを用いて選択ワードラインに０Ｖを印加して選択
セルによる電流経路の形成有無に応じて“０”又は
“１”のデータを読み出すことである。
ている場合にはセルのスレショルド電圧（Ｖｔｈ）が＋
１Ｖに変わり、セル内に正孔が貯蔵されている場合には
前記スレショルド電圧（Ｖｔｈ）が−３Ｖに変わるとい
うことを用いて選択ワードラインに０Ｖを印加して選択
セルによる電流経路の形成有無に応じて“０”又は
“１”のデータを読み出すことである。
【００１２】上述した構造のＮＡＮＤ型のフラッシュＥ
ＥＰＲＯＭセルアレーでは、選択ワードラインと選択さ
れないビットラインに連結された選択されないセルＢの
プログラミングを禁止するため、前記選択されないビッ
トラインに印加されたＶpi（約１０Ｖ）が選択されない
ワードラインに印加された消去電圧により選択されない
セルＢのチャンネルに直接誘導されて選択ワードライン
の消去電圧による電界を減少させて電子のＦ−Ｎトンネ
リング（Fowler−Nordheim Tunneling）を防止する。前
記Ｖpiは供給電圧であるＶcc（３．３Ｖ又は５Ｖ）より
高いので、供給電圧電圧をキャパシタを用いたチャージ
ポンピング（charge pumping）により発生させるべきで
ある。チャージポンピングとは、キャパシタを用いて印
加された電圧により発生するキャパシタ内の電荷を蓄積
して必要な電圧を発生させることであり、発生された電
圧の必要電流容量が大きくなると、必要なキャパシタの
面積が増加する。したがって、キャパシタを形成するた
めのチップ面積の増加と前記増加ビットライン電圧用の
キャパシタをＶpi電圧でチャージさせる時間遅延による
プログラム時間の増加とが問題となる。
ＥＰＲＯＭセルアレーでは、選択ワードラインと選択さ
れないビットラインに連結された選択されないセルＢの
プログラミングを禁止するため、前記選択されないビッ
トラインに印加されたＶpi（約１０Ｖ）が選択されない
ワードラインに印加された消去電圧により選択されない
セルＢのチャンネルに直接誘導されて選択ワードライン
の消去電圧による電界を減少させて電子のＦ−Ｎトンネ
リング（Fowler−Nordheim Tunneling）を防止する。前
記Ｖpiは供給電圧であるＶcc（３．３Ｖ又は５Ｖ）より
高いので、供給電圧電圧をキャパシタを用いたチャージ
ポンピング（charge pumping）により発生させるべきで
ある。チャージポンピングとは、キャパシタを用いて印
加された電圧により発生するキャパシタ内の電荷を蓄積
して必要な電圧を発生させることであり、発生された電
圧の必要電流容量が大きくなると、必要なキャパシタの
面積が増加する。したがって、キャパシタを形成するた
めのチップ面積の増加と前記増加ビットライン電圧用の
キャパシタをＶpi電圧でチャージさせる時間遅延による
プログラム時間の増加とが問題となる。
【００１３】これにより、選択されないビットラインに
供給電圧（Ｖcc）より高い電圧を印加することを防止す
るため、選択されないビットラインとストリング選択ト
ランジスタ（ＳＳＴ）には供給電圧（Ｖcc）を、選択ワ
ードラインにはプログラム電圧(Ｖpgm）を、選択されな
いワードラインにはパス電圧（Ｖpass）を、選択ビット
ライン、バルク及びグラウンド選択トランジスタ（ＧＳ
Ｔ）には０Ｖの電圧を印加することにより、選択されな
いストリングのチャンネルにプログラム禁止電圧（Ｖp
i）をセルフブースティング（self boosting）させる方
法が提案されている（参照文献：IEEE Journal of Soli
d State Circuits，pp.1149−1156）。
供給電圧（Ｖcc）より高い電圧を印加することを防止す
るため、選択されないビットラインとストリング選択ト
ランジスタ（ＳＳＴ）には供給電圧（Ｖcc）を、選択ワ
ードラインにはプログラム電圧(Ｖpgm）を、選択されな
いワードラインにはパス電圧（Ｖpass）を、選択ビット
ライン、バルク及びグラウンド選択トランジスタ（ＧＳ
Ｔ）には０Ｖの電圧を印加することにより、選択されな
いストリングのチャンネルにプログラム禁止電圧（Ｖp
i）をセルフブースティング（self boosting）させる方
法が提案されている（参照文献：IEEE Journal of Soli
d State Circuits，pp.1149−1156）。
【００１４】前記セルフブースティング方法によれば、
ビットラインに印加される最大電圧がＶccとなり、ワー
ドラインのみにチャージポンピングによりＶccより大き
い電圧を印加するので、ビットラインの電圧増加のため
のキャパシタ領域を取り除くことができ、ビットライン
電圧のチャージ時間が減少してチップの動作を改善させ
ることもできる。
ビットラインに印加される最大電圧がＶccとなり、ワー
ドラインのみにチャージポンピングによりＶccより大き
い電圧を印加するので、ビットラインの電圧増加のため
のキャパシタ領域を取り除くことができ、ビットライン
電圧のチャージ時間が減少してチップの動作を改善させ
ることもできる。
【００１５】以下、前記セルフブースティング方法によ
るプログラム禁止方式において、ストリングセルにブー
スティングされるチャンネル電圧を説明する。フローテ
ィングゲートの状態を中性状態と仮定すると、選択され
ないビットラインのセル内の平均チャンネル電圧（約７
Ｖ）は次の式１のように表わすことができる。
るプログラム禁止方式において、ストリングセルにブー
スティングされるチャンネル電圧を説明する。フローテ
ィングゲートの状態を中性状態と仮定すると、選択され
ないビットラインのセル内の平均チャンネル電圧（約７
Ｖ）は次の式１のように表わすことができる。
【００１６】 Ｖch.avg ＝（Ｖch.sel＋Ｖch.unsel*15）／16＋Ｖprechg …（式１） ここで、Ｖch.selは選択されたワードラインに連結され
ている選択されないセルのチャンネル電圧であり、次の
式２により求められる。
ている選択されないセルのチャンネル電圧であり、次の
式２により求められる。
【００１７】 Ｖch.sel ＝ Ｃins／（Ｃins＋Ｃch）*Ｖpgm …（式２） さらに、選択されないワードラインに連結されている選
択されないセルのチャンネル電圧Ｖch.unselは次の式３
により求められる。
択されないセルのチャンネル電圧Ｖch.unselは次の式３
により求められる。
【００１８】 Ｖch.unsel ＝ Ｃins／（Ｃins＋Ｃch）*Ｖpass …（式３） ここで、Ｃchはチャンネルの下部に形成される空乏領域
により発生する空乏キャパシタンスを、Ｃinsはコント
ロールゲートとチャンネルとの間の全体キャパシタンス
を示し、次の式４のように定義される。
により発生する空乏キャパシタンスを、Ｃinsはコント
ロールゲートとチャンネルとの間の全体キャパシタンス
を示し、次の式４のように定義される。
【００１９】 Ｃins ＝ （Ｃtun*Ｃono）／（Ｃtun＋Ｃono） …（式４） さらに、Ｖccが３．３Ｖのとき、約１．５ＶのＶprechg
は、プログラム動作を開始するまえにビットラインから
チャンネル内にプレチャージ（precharge ）される電圧
であり、次の式５のように定義される。
は、プログラム動作を開始するまえにビットラインから
チャンネル内にプレチャージ（precharge ）される電圧
であり、次の式５のように定義される。
【００２０】Ｖprechg ＝ Ｖcc−Ｖth’…（式５） ここで、Ｖth’はバックバイアスがＶccのとき、ストリ
ング選択トランジスタのスレショルド電圧を示す。
ング選択トランジスタのスレショルド電圧を示す。
【００２１】前記式５からわかるように、Ｖth’が大き
くなるほど、すなわちストリング選択トランジスタ（Ｓ
ＳＴ）のボディー効果が大きくなるほど、セル内にプレ
チャージされるＶprechgは小さくなる。これにより、選
択されないセルに加えられる外乱により信頼性は劣化す
る。かつ、高集積素子でストリング選択トランジスタ
（ＳＳＴ）のチャンネル幅が小さくなるので、スレショ
ルド電圧が増加する“狭い幅効果”（narrow width eff
ect）は増加してボディー効果が向上される。このよう
な狭い幅効果を減少させるための方法がアメリカ特許第
４，６３３，２８９号及び第５，４２８，２３９号に開
示されている。
くなるほど、すなわちストリング選択トランジスタ（Ｓ
ＳＴ）のボディー効果が大きくなるほど、セル内にプレ
チャージされるＶprechgは小さくなる。これにより、選
択されないセルに加えられる外乱により信頼性は劣化す
る。かつ、高集積素子でストリング選択トランジスタ
（ＳＳＴ）のチャンネル幅が小さくなるので、スレショ
ルド電圧が増加する“狭い幅効果”（narrow width eff
ect）は増加してボディー効果が向上される。このよう
な狭い幅効果を減少させるための方法がアメリカ特許第
４，６３３，２８９号及び第５，４２８，２３９号に開
示されている。
【００２２】前記特許第４，６３３，２８９号に開示さ
れている方法によれば、リトログレードウェル(retrogr
ade well）を適用して基板の抵抗を減少させてラッチア
ップを抑制させる。これにより、トランジスタの狭い幅
効果を減少させてボディー効果を低減するのみならず、
有効幅を増加させて電流駆動能力を大幅に向上させるこ
とができる。かつ、セル内の接合キャパシタンスを減少
させて前記空乏キャパシタンスＣch値を減少させること
により、前記選択されたワードラインに連結されている
選択されないセルのチャンネル電圧Ｖch.sel及び選択さ
れないワードラインに連結されている選択されないセル
のチャンネル電圧Ｖch.unselが増加して選択されないビ
ットラインのセル内の平均チャンネル電圧Ｖch.avgの増
加によりブースティング効率を増大させることができ
る。したがって、選択されないセルに加えられるプログ
ラム電圧Ｖpgm 及びパス電圧Ｖpassによるストレスが減
少して高い信頼性のセルが得られる。
れている方法によれば、リトログレードウェル(retrogr
ade well）を適用して基板の抵抗を減少させてラッチア
ップを抑制させる。これにより、トランジスタの狭い幅
効果を減少させてボディー効果を低減するのみならず、
有効幅を増加させて電流駆動能力を大幅に向上させるこ
とができる。かつ、セル内の接合キャパシタンスを減少
させて前記空乏キャパシタンスＣch値を減少させること
により、前記選択されたワードラインに連結されている
選択されないセルのチャンネル電圧Ｖch.sel及び選択さ
れないワードラインに連結されている選択されないセル
のチャンネル電圧Ｖch.unselが増加して選択されないビ
ットラインのセル内の平均チャンネル電圧Ｖch.avgの増
加によりブースティング効率を増大させることができ
る。したがって、選択されないセルに加えられるプログ
ラム電圧Ｖpgm 及びパス電圧Ｖpassによるストレスが減
少して高い信頼性のセルが得られる。
【００２３】ここで、前記リトログレードウェルは高エ
ネルギーのイオン注入により形成されるものであり、基
板内の所定の深さで不純物濃度のピーク値が表れ、基板
の表面に近づくと不純物濃度は減少する。前記リトログ
レードウェルは通常の拡散ウェルに用いられる高温、長
時間の拡散工程を不要とするので、コスト節減に有利で
あり、ラッチアップ及びソフトエラー率などを抑制させ
て素子の信頼性を向上させるという長所がある。
ネルギーのイオン注入により形成されるものであり、基
板内の所定の深さで不純物濃度のピーク値が表れ、基板
の表面に近づくと不純物濃度は減少する。前記リトログ
レードウェルは通常の拡散ウェルに用いられる高温、長
時間の拡散工程を不要とするので、コスト節減に有利で
あり、ラッチアップ及びソフトエラー率などを抑制させ
て素子の信頼性を向上させるという長所がある。
【００２４】さらに、前記特許第５，４２８，２３９号
によれば、メモリセルアレー領域にはリトログレードウ
ェルを、周辺回路領域には拡散ウェルを適用することに
より、メモリセルと周辺回路トランジスタの特性を独立
的に最適化させることができる。
によれば、メモリセルアレー領域にはリトログレードウ
ェルを、周辺回路領域には拡散ウェルを適用することに
より、メモリセルと周辺回路トランジスタの特性を独立
的に最適化させることができる。
【００２５】一方、ポケットｐ−ウェル（又はポケット
ｎ−ウェル）とそれを取り囲んでいるｎ−ウェル（又は
ｐ−ウェル）をリトログレードウェルとして形成する方
法が“IEEE Transaction on Electron Device，1984，V
ol.ED-37，No.7，pp.910-919”に開示されている。しか
しながら、このようにポケットｐ−ウェルとそれを取り
囲んでいるｎ−ウェルの両方にリトログレードウェルを
適用すると、高いピーク濃度により電界が高くなるた
め、ポケットｐ−ウェルとｐ型の基板とのブレークダウ
ン（break down）電圧は低くなる。上述したように、通
常のＮＡＮＤ型のフラッシュＥＥＰＲＯＭセルの消去動
作はポケットｐ−ウェルとｎ−ウェルの両方に約２０Ｖ
の消去電圧(Ｖerase）を加えることにより行われるの
で、ポケットｐ−ウェルとｐ型の基板とのブレークダウ
ン電圧は前記消去電圧より高くしなければならない。
ｎ−ウェル）とそれを取り囲んでいるｎ−ウェル（又は
ｐ−ウェル）をリトログレードウェルとして形成する方
法が“IEEE Transaction on Electron Device，1984，V
ol.ED-37，No.7，pp.910-919”に開示されている。しか
しながら、このようにポケットｐ−ウェルとそれを取り
囲んでいるｎ−ウェルの両方にリトログレードウェルを
適用すると、高いピーク濃度により電界が高くなるた
め、ポケットｐ−ウェルとｐ型の基板とのブレークダウ
ン（break down）電圧は低くなる。上述したように、通
常のＮＡＮＤ型のフラッシュＥＥＰＲＯＭセルの消去動
作はポケットｐ−ウェルとｎ−ウェルの両方に約２０Ｖ
の消去電圧(Ｖerase）を加えることにより行われるの
で、ポケットｐ−ウェルとｐ型の基板とのブレークダウ
ン電圧は前記消去電圧より高くしなければならない。
【００２６】
【発明が解決しようとする課題】従って、本発明は上述
した従来の方法による問題点を解決するために案出され
たものであり、メモリセルの動作を良好に行うように高
いウェル間（well-to-well）のブレークダウン電圧を有
し、ストリング選択トランジスタ（ＳＳＴ）のボディー
効果を減少させてメモリセルの信頼性を向上させること
のできる半導体メモリ装置を提供することにある。
した従来の方法による問題点を解決するために案出され
たものであり、メモリセルの動作を良好に行うように高
いウェル間（well-to-well）のブレークダウン電圧を有
し、ストリング選択トランジスタ（ＳＳＴ）のボディー
効果を減少させてメモリセルの信頼性を向上させること
のできる半導体メモリ装置を提供することにある。
【００２７】本発明の他の目的は、前記半導体メモリ装
置の製造に好適な半導体メモリ装置の製造方法を提供す
ることにある。
置の製造に好適な半導体メモリ装置の製造方法を提供す
ることにある。
【００２８】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、第１導電型の半導体基板に形成さ
れ、前記第１導電型と反対の第２導電型のウェルとして
提供される多数の第１不純物領域及び第２不純物領域
と、前記多数の第２導電型の第１不純物領域及び第２不
純物領域を除いた前記基板に形成され、前記第１導電型
のウェルとして提供される多数の第３不純物領域と、前
記多数の第２導電型の第１不純物領域内に形成され、前
記第１導電型のウェルとして提供される第４不純物とを
備え、前記第２導電型の第１不純物領域の不純物濃度は
前記基板の深さの増加により次第に減少し、前記第１導
電型の第４不純物領域の不純物濃度は前記基板の深さの
増加により少なくとも二つのピークを有することを特徴
とする半導体メモリ装置を提供する。
るために、本発明は、第１導電型の半導体基板に形成さ
れ、前記第１導電型と反対の第２導電型のウェルとして
提供される多数の第１不純物領域及び第２不純物領域
と、前記多数の第２導電型の第１不純物領域及び第２不
純物領域を除いた前記基板に形成され、前記第１導電型
のウェルとして提供される多数の第３不純物領域と、前
記多数の第２導電型の第１不純物領域内に形成され、前
記第１導電型のウェルとして提供される第４不純物とを
備え、前記第２導電型の第１不純物領域の不純物濃度は
前記基板の深さの増加により次第に減少し、前記第１導
電型の第４不純物領域の不純物濃度は前記基板の深さの
増加により少なくとも二つのピークを有することを特徴
とする半導体メモリ装置を提供する。
【００２９】また、前記目的を達成するために本発明
は、メモリセルアレー領域とセルを駆動するための周辺
回路領域を備える半導体メモリ装置の製造方法におい
て、第１導電型の半導体基板の前記メモリセルアレー領
域に前記第１導電型と反対の第２導電型の不純物をイオ
ン注入することにより、前記基板の深さの増加によりそ
の不純物濃度が次第に減少する第２導電型の第１ウェル
を形成する段階と、前記第２導電型の第１ウェル内に前
記第１導電型の不純物を少なくとも二回イオン注入する
ことにより、前記基板の深さの増加により少なくとも二
つのピーク濃度を有する第１導電型の第１ウェルを形成
する段階とを備えることを特徴とする半導体メモリ装置
の製造方法を提供する。
は、メモリセルアレー領域とセルを駆動するための周辺
回路領域を備える半導体メモリ装置の製造方法におい
て、第１導電型の半導体基板の前記メモリセルアレー領
域に前記第１導電型と反対の第２導電型の不純物をイオ
ン注入することにより、前記基板の深さの増加によりそ
の不純物濃度が次第に減少する第２導電型の第１ウェル
を形成する段階と、前記第２導電型の第１ウェル内に前
記第１導電型の不純物を少なくとも二回イオン注入する
ことにより、前記基板の深さの増加により少なくとも二
つのピーク濃度を有する第１導電型の第１ウェルを形成
する段階とを備えることを特徴とする半導体メモリ装置
の製造方法を提供する。
【００３０】
【発明の実施の形態】以下、添付図面に基づき本発明の
望ましい実施例を詳しく説明する。図３は本発明による
ＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置において、セ
ルアレーの構造を示した断面図である。
望ましい実施例を詳しく説明する。図３は本発明による
ＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置において、セ
ルアレーの構造を示した断面図である。
【００３１】図３を参照すれば、本発明によるＮＡＮＤ
型のフラッシュＥＥＰＲＯＭセルアレーにおける一つの
ストリングは、単位ストリングを選択するためのストリ
ング選択トランジスタ（ＳＳＴ）と、グラウンドを選択
するためのグラウンド選択トランジスタ（ＧＳＴ）と、
前記ＳＳＴと前記ＧＳＴとの間に直列に連結される多数
のメモリセルトランジスタとから構成され、前記各メモ
リセルトランジスタはフローティングゲート１０８とコ
ントロールゲート１１２との積層構造を有する。前記ス
トリングはビットラインに多数個並列に連結されて一つ
のブロックを構成し、前記ブロックはビットラインコン
タクトを中心にして対称的に配置される。前記ＳＳＴの
ドレインにはビットラインが連結され、前記ＧＳＴのソ
ースには共通ソースラインが連結される。
型のフラッシュＥＥＰＲＯＭセルアレーにおける一つの
ストリングは、単位ストリングを選択するためのストリ
ング選択トランジスタ（ＳＳＴ）と、グラウンドを選択
するためのグラウンド選択トランジスタ（ＧＳＴ）と、
前記ＳＳＴと前記ＧＳＴとの間に直列に連結される多数
のメモリセルトランジスタとから構成され、前記各メモ
リセルトランジスタはフローティングゲート１０８とコ
ントロールゲート１１２との積層構造を有する。前記ス
トリングはビットラインに多数個並列に連結されて一つ
のブロックを構成し、前記ブロックはビットラインコン
タクトを中心にして対称的に配置される。前記ＳＳＴの
ドレインにはビットラインが連結され、前記ＧＳＴのソ
ースには共通ソースラインが連結される。
【００３２】メモリセルトランジスタは、ｐ型の半導体
基板１００の上部にトンネル酸化膜１０６の介在により
形成されたフローティングゲート１０８と前記フローテ
ィングゲート１０８の上部に層間誘電膜１１０の介在に
より形成されたコントロールゲート１１２との積層構造
により形成される。前記フローティングゲート１０８は
アクティブ領域と前記アクティブ領域の両側のフィール
ド領域の縁部の一部に形成されることにより、隣接する
セルのフローティングゲート１０８から隔離される。前
記コントロールゲート１１２は隣接するセルのコントロ
ールゲート１１２と連結されることにより、ワードライ
ンを形成する。
基板１００の上部にトンネル酸化膜１０６の介在により
形成されたフローティングゲート１０８と前記フローテ
ィングゲート１０８の上部に層間誘電膜１１０の介在に
より形成されたコントロールゲート１１２との積層構造
により形成される。前記フローティングゲート１０８は
アクティブ領域と前記アクティブ領域の両側のフィール
ド領域の縁部の一部に形成されることにより、隣接する
セルのフローティングゲート１０８から隔離される。前
記コントロールゲート１１２は隣接するセルのコントロ
ールゲート１１２と連結されることにより、ワードライ
ンを形成する。
【００３３】ストリング選択トランジスタ（ＳＳＴ）は
データを貯蔵するフローティングゲートを不要とするの
で、セルアレー内のフィールド領域の上部でバッティン
グコンタクトを通して前記フローティングゲート１０８
とコントロールゲート１１２を金属線で連結する。した
がって、前記選択トランジスタは電気的には１層のゲー
トを有するＭＯＳトランジスタとして動作する。
データを貯蔵するフローティングゲートを不要とするの
で、セルアレー内のフィールド領域の上部でバッティン
グコンタクトを通して前記フローティングゲート１０８
とコントロールゲート１１２を金属線で連結する。した
がって、前記選択トランジスタは電気的には１層のゲー
トを有するＭＯＳトランジスタとして動作する。
【００３４】上述した構造を有する本発明のＮＡＮＤ型
のフラッシュＥＥＰＲＯＭセルアレーはｎ−ウェル１０
２内に形成されているポケットｐ−ウェル１０４上に形
成される。前記ポケットｐ−ウェル１０４は多数の高エ
ネルギーのイオン注入により形成されることにより、基
板１００の深さ方向に前記イオン注入の回数分のｐ型の
濃度ピークを有するリトログレードウェルとなる。前記
ポケットｐ−ウェル１０４を取り囲んでいるｎ−ウェル
１０２は通常の拡散ウェルであり、基板１００の深さの
増加によりそのｎ型の濃度は次第に減少する。
のフラッシュＥＥＰＲＯＭセルアレーはｎ−ウェル１０
２内に形成されているポケットｐ−ウェル１０４上に形
成される。前記ポケットｐ−ウェル１０４は多数の高エ
ネルギーのイオン注入により形成されることにより、基
板１００の深さ方向に前記イオン注入の回数分のｐ型の
濃度ピークを有するリトログレードウェルとなる。前記
ポケットｐ−ウェル１０４を取り囲んでいるｎ−ウェル
１０２は通常の拡散ウェルであり、基板１００の深さの
増加によりそのｎ型の濃度は次第に減少する。
【００３５】このようにメモリセルアレーが形成される
ポケットｐ−ウェル１０４にはリトログレードウェルを
適用し、前記ポケットｐ−ウェル１０４を取り囲んでい
るｎ−ウェル１０２には拡散ウェルを適用することによ
り、ポケットｐ−ウェル１０４とｐ型の基板１００との
ブレークダウン電圧を高く維持することができる。した
がって、メモリセルの消去動作時、前記ポケットｐ−ウ
ェル１０４とそれを取り囲むｎ−ウェル１０２に同時に
２０Ｖ以上の高電圧が印加されても、動作上の問題はな
い。
ポケットｐ−ウェル１０４にはリトログレードウェルを
適用し、前記ポケットｐ−ウェル１０４を取り囲んでい
るｎ−ウェル１０２には拡散ウェルを適用することによ
り、ポケットｐ−ウェル１０４とｐ型の基板１００との
ブレークダウン電圧を高く維持することができる。した
がって、メモリセルの消去動作時、前記ポケットｐ−ウ
ェル１０４とそれを取り囲むｎ−ウェル１０２に同時に
２０Ｖ以上の高電圧が印加されても、動作上の問題はな
い。
【００３６】さらに、前記リトログレードポケットｐ−
ウェル１０４上に形成されるストリング選択トランジス
タ（ＳＳＴ）の“狭い幅効果”が減少するので、前記Ｓ
ＳＴのボディー効果を減少させてプレチャージ電圧を高
めることにより、メモリセルの信頼性を向上させること
ができる。かつ、メモリセルトランジスタの“狭い幅効
果”を減少させて電流駆動能力を増大させるのみなら
ず、減少された“狭い幅効果”により接合キャパシタン
スを減少させることにより、ブースティング効率を増大
させて高信頼性のメモリセルを具現することができる。
ウェル１０４上に形成されるストリング選択トランジス
タ（ＳＳＴ）の“狭い幅効果”が減少するので、前記Ｓ
ＳＴのボディー効果を減少させてプレチャージ電圧を高
めることにより、メモリセルの信頼性を向上させること
ができる。かつ、メモリセルトランジスタの“狭い幅効
果”を減少させて電流駆動能力を増大させるのみなら
ず、減少された“狭い幅効果”により接合キャパシタン
スを減少させることにより、ブースティング効率を増大
させて高信頼性のメモリセルを具現することができる。
【００３７】図４は本発明の一実施例によるＮＡＮＤ型
のフラッシュＥＥＰＲＯＭ装置の断面図であり、メモリ
セルアレー領域と周辺回路領域を示す。前記周辺回路領
域は低電圧のＰＭＯＳトランジスタ形成領域、低電圧の
ＮＭＯＳトランジスタ形成領域及び高電圧のトランジス
タ形成領域に分けられる。
のフラッシュＥＥＰＲＯＭ装置の断面図であり、メモリ
セルアレー領域と周辺回路領域を示す。前記周辺回路領
域は低電圧のＰＭＯＳトランジスタ形成領域、低電圧の
ＮＭＯＳトランジスタ形成領域及び高電圧のトランジス
タ形成領域に分けられる。
【００３８】図４を参照すれば、前記メモリセルアレー
の形成されるポケットｐ−ウェル１０４はリトログレー
ドウェルであり、前記ポケットｐ−ウェル１０４を取り
囲んでいる第１のｎ−ウェル１０２は拡散ウェルであ
る。さらに、周辺回路領域において、低電圧のＰＭＯＳ
トランジスタの形成される第２のｎ−ウェル１０３は拡
散ウェルであり、低電圧のＮＭＯＳトランジスタの形成
されるｐ−ウェル１０５はリトログレードウェルであ
る。ここで、前記第２のｎ−ウェル１０３及びｐ−ウェ
ル１０５はそれぞれリトログレードウェル及び拡散ウェ
ルとなり得る。
の形成されるポケットｐ−ウェル１０４はリトログレー
ドウェルであり、前記ポケットｐ−ウェル１０４を取り
囲んでいる第１のｎ−ウェル１０２は拡散ウェルであ
る。さらに、周辺回路領域において、低電圧のＰＭＯＳ
トランジスタの形成される第２のｎ−ウェル１０３は拡
散ウェルであり、低電圧のＮＭＯＳトランジスタの形成
されるｐ−ウェル１０５はリトログレードウェルであ
る。ここで、前記第２のｎ−ウェル１０３及びｐ−ウェ
ル１０５はそれぞれリトログレードウェル及び拡散ウェ
ルとなり得る。
【００３９】図５乃至図８は本発明によるＮＡＮＤ型の
フラッシュＥＥＰＲＯＭ装置の製造方法を説明するため
の断面図である。図５はｎ型の不純物１１１をイオン注
入する段階を示す。ｐ型の半導体基板１００の上部に写
真工程により第１感光膜を塗布し、前記第１感光膜を露
光及び現像することにより、ｎ−ウェル領域を定義する
第１感光膜パターン１０１を形成する。その後、前記第
１感光膜パターン１０１をイオン注入マスクとして用い
てｎ型の不純物１１１、例えばリンを１００ｋeVのエネ
ルギーと２．０Ｅ13 ions/cm2 のドーズでイオン注入す
る。この際、前記ｎ型の不純物１１１はメモリセルアレ
ー領域の第１のｎ−ウェル及び周辺回路領域の第２のｎ
−ウェル（例えば、低電圧のＰＭＯＳトランジスタ領
域）に同時にイオン注入する。
フラッシュＥＥＰＲＯＭ装置の製造方法を説明するため
の断面図である。図５はｎ型の不純物１１１をイオン注
入する段階を示す。ｐ型の半導体基板１００の上部に写
真工程により第１感光膜を塗布し、前記第１感光膜を露
光及び現像することにより、ｎ−ウェル領域を定義する
第１感光膜パターン１０１を形成する。その後、前記第
１感光膜パターン１０１をイオン注入マスクとして用い
てｎ型の不純物１１１、例えばリンを１００ｋeVのエネ
ルギーと２．０Ｅ13 ions/cm2 のドーズでイオン注入す
る。この際、前記ｎ型の不純物１１１はメモリセルアレ
ー領域の第１のｎ−ウェル及び周辺回路領域の第２のｎ
−ウェル（例えば、低電圧のＰＭＯＳトランジスタ領
域）に同時にイオン注入する。
【００４０】図６は第１のｎ−ウェル１０２を形成する
段階を示す。上述したように、ｎ型の不純物１１１をイ
オン注入した後、残存する第１感光膜パターン１０１を
取り除く。その後、１１０℃で８時間程度ウェルドライ
ブ−イン工程を施して前記イオン注入されたｎ型の不純
物１１１を拡散させることにより、メモリセルアレーの
第１のｎ−ウェル１０２と周辺回路領域の第２のｎ−ウ
ェル（図示せず）を同時に形成する。前記第１のｎ−ウ
ェル１０２及び第２のｎ−ウェルはその不純物のドーピ
ングプロファールが基板１００の深さの増加により次第
に減少する。
段階を示す。上述したように、ｎ型の不純物１１１をイ
オン注入した後、残存する第１感光膜パターン１０１を
取り除く。その後、１１０℃で８時間程度ウェルドライ
ブ−イン工程を施して前記イオン注入されたｎ型の不純
物１１１を拡散させることにより、メモリセルアレーの
第１のｎ−ウェル１０２と周辺回路領域の第２のｎ−ウ
ェル（図示せず）を同時に形成する。前記第１のｎ−ウ
ェル１０２及び第２のｎ−ウェルはその不純物のドーピ
ングプロファールが基板１００の深さの増加により次第
に減少する。
【００４１】ここで、メモリセルと周辺回路素子の特性
を独立的に最適化させるため、メモリセルアレーの第１
のｎ−ウェル１０２と周辺回路領域の第２のｎ−ウェル
を相異なる工程段階で形成することもできる。すなわ
ち、前記第２のｎ−ウェルは第１のｎ−ウェル１０２の
形成前又は形成後に別途の工程で形成することができ
る。この際、望ましくは前記第１のｎ−ウェル１０２を
拡散ウェル、第２のｎ−ウェルをリトログレードｐ−ウ
ェルとして形成する。
を独立的に最適化させるため、メモリセルアレーの第１
のｎ−ウェル１０２と周辺回路領域の第２のｎ−ウェル
を相異なる工程段階で形成することもできる。すなわ
ち、前記第２のｎ−ウェルは第１のｎ−ウェル１０２の
形成前又は形成後に別途の工程で形成することができ
る。この際、望ましくは前記第１のｎ−ウェル１０２を
拡散ウェル、第２のｎ−ウェルをリトログレードｐ−ウ
ェルとして形成する。
【００４２】図７はｐ型の不純物１１５をイオン注入す
る段階を示す。上述したように、第１のｎ−ウェル１０
２及び第２のｎ−ウェルを形成した後、通常の素子分離
工程を施して前記基板１００をアクティブ領域とフィー
ルド領域に区分するための素子分離膜（図示せず）を形
成する。次いで、前記基板１００の上部に写真工程によ
り第２感光膜を塗布し、前記第２感光膜を露光及び現像
することにより、ｐ−ウェル領域を定義する第２感光膜
パターン１１３を形成する。この際、前記第２感光膜パ
ターン１１３はメモリセルアレー領域の第１のｐ−ウェ
ル及び周辺回路領域の第２のｐ−ウェル（例えば、低電
圧のＮＭＯＳトランジスタ領域）を同時にオープンさせ
る。
る段階を示す。上述したように、第１のｎ−ウェル１０
２及び第２のｎ−ウェルを形成した後、通常の素子分離
工程を施して前記基板１００をアクティブ領域とフィー
ルド領域に区分するための素子分離膜（図示せず）を形
成する。次いで、前記基板１００の上部に写真工程によ
り第２感光膜を塗布し、前記第２感光膜を露光及び現像
することにより、ｐ−ウェル領域を定義する第２感光膜
パターン１１３を形成する。この際、前記第２感光膜パ
ターン１１３はメモリセルアレー領域の第１のｐ−ウェ
ル及び周辺回路領域の第２のｐ−ウェル（例えば、低電
圧のＮＭＯＳトランジスタ領域）を同時にオープンさせ
る。
【００４３】次に、前記第２感光膜パターン１１３をイ
オン注入マスクとして用いてｐ型の不純物１１５、例え
ばボロンを５００ｋｅＶのエネルギーと１．０Ｅ13 ion
s/cm2 のドーズで１次イオン注入した後、ボロンを２５
０ｋeVのエネルギーと１．０Ｅ13 ions/cm2 のドーズで
２次イオン注入する。その後、ボロンを１７０ｋeVのエ
ネルギーと１．０Ｅ13 ions/cm2 のドーズで３次イオン
注入して基板１００の深さ方向に三回のボロンピーク濃
度（１１４ａ，１１４ｂ，１１４ｃ）を有する第１のｐ
−ウェル１０４（すなわち、ポケットｐ−ウェル）及び
第２のｐ−ウェル（図示せず）を形成する（図８参
照）。
オン注入マスクとして用いてｐ型の不純物１１５、例え
ばボロンを５００ｋｅＶのエネルギーと１．０Ｅ13 ion
s/cm2 のドーズで１次イオン注入した後、ボロンを２５
０ｋeVのエネルギーと１．０Ｅ13 ions/cm2 のドーズで
２次イオン注入する。その後、ボロンを１７０ｋeVのエ
ネルギーと１．０Ｅ13 ions/cm2 のドーズで３次イオン
注入して基板１００の深さ方向に三回のボロンピーク濃
度（１１４ａ，１１４ｂ，１１４ｃ）を有する第１のｐ
−ウェル１０４（すなわち、ポケットｐ−ウェル）及び
第２のｐ−ウェル（図示せず）を形成する（図８参
照）。
【００４４】ここで、メモリセルと周辺回路素子の特性
を独立的に最適化させるため、メモリセルアレーの第１
のｐ−ウェル１０４と周辺回路領域の第２のｐ−ウェル
を相異なる工程段階で形成することもできる。すなわ
ち、前記第２のｐ−ウェルは第１のｎ−ウェル１０４の
形成前又は形成後に別途の工程で形成することができ
る。この際、望ましくは前記第１のｐ−ウェル１０４を
リトログレードｐ−ウェル、第２のｐ−ウェルを拡散ｐ
−ウェルとして形成する。
を独立的に最適化させるため、メモリセルアレーの第１
のｐ−ウェル１０４と周辺回路領域の第２のｐ−ウェル
を相異なる工程段階で形成することもできる。すなわ
ち、前記第２のｐ−ウェルは第１のｎ−ウェル１０４の
形成前又は形成後に別途の工程で形成することができ
る。この際、望ましくは前記第１のｐ−ウェル１０４を
リトログレードｐ−ウェル、第２のｐ−ウェルを拡散ｐ
−ウェルとして形成する。
【００４５】
【発明の効果】本発明によれば、次のような効果が得ら
れる。第一に、メモリセルアレーが形成されるポケット
ウェルをリトログレードウェルとして形成し、前記ポケ
ットウェルを取り囲むウェルを拡散ウェルとして形成す
ることにより、ポケットウェルと基板とのブレークダウ
ン電圧を高く維持してメモリセルの消去動作を効率よく
行うことができる。
れる。第一に、メモリセルアレーが形成されるポケット
ウェルをリトログレードウェルとして形成し、前記ポケ
ットウェルを取り囲むウェルを拡散ウェルとして形成す
ることにより、ポケットウェルと基板とのブレークダウ
ン電圧を高く維持してメモリセルの消去動作を効率よく
行うことができる。
【００４６】第二に、ポケットウェルにリトログレード
ウェルを適用することにより、ストリング選択トランジ
スタのボディー効果を減少させてメモリセルの信頼性を
向上させることができる。
ウェルを適用することにより、ストリング選択トランジ
スタのボディー効果を減少させてメモリセルの信頼性を
向上させることができる。
【００４７】第三に、ポケットウェルにリトログレード
ウェルを適用することにより、メモリセルトランジスタ
の“狭い幅効果”を減少させて電流駆動能力を増大させ
ることができる。
ウェルを適用することにより、メモリセルトランジスタ
の“狭い幅効果”を減少させて電流駆動能力を増大させ
ることができる。
【００４８】第四に、セル内の接合キャパシタンスを減
少させてブースティング効率を向上させることにより、
高信頼性のメモリセルを具現することができる。
少させてブースティング効率を向上させることにより、
高信頼性のメモリセルを具現することができる。
【００４９】第五に、リトログレードウェルを適用する
ことにより、ラッチアップに対する耐性を強化すること
ができる。
ことにより、ラッチアップに対する耐性を強化すること
ができる。
【００５０】このことは、本発明により製造されたトラ
ンジスタのブレークダウン特性が従来のトランジスタの
ブレークダウン特性よりも約数十倍以上優れるという本
発明者による実験結果から明らかである。
ンジスタのブレークダウン特性が従来のトランジスタの
ブレークダウン特性よりも約数十倍以上優れるという本
発明者による実験結果から明らかである。
【００５１】上述したように、本発明は望ましい実施例
を参照して説明したが、該当技術分野の通常の知識を有
する者なら、特許請求の範囲に記載されている本発明の
範囲を逸脱しない範囲内で本発明を多様に修正及び変更
することができる。
を参照して説明したが、該当技術分野の通常の知識を有
する者なら、特許請求の範囲に記載されている本発明の
範囲を逸脱しない範囲内で本発明を多様に修正及び変更
することができる。
【図１】 従来のＮＡＮＤ型のフラッシュＥＥＰＲＯＭ
装置において、セルアレー構造を示した断面図である。
装置において、セルアレー構造を示した断面図である。
【図２】 図１に示したセルアレーの等価回路図であ
る。
る。
【図３】 本発明によるＮＡＮＤ型のフラッシュＥＥＰ
ＲＯＭ装置において、セルアレー構造を示した断面図で
ある。
ＲＯＭ装置において、セルアレー構造を示した断面図で
ある。
【図４】 本発明の一実施例によるＮＡＮＤ型のフラッ
シュＥＥＰＲＯＭ装置の断面図である。
シュＥＥＰＲＯＭ装置の断面図である。
【図５】 本発明によるＮＡＮＤ型のフラッシュＥＥＰ
ＲＯＭ装置の製造方法を説明するための断面図である。
ＲＯＭ装置の製造方法を説明するための断面図である。
【図６】 本発明によるＮＡＮＤ型のフラッシュＥＥＰ
ＲＯＭ装置の製造方法を説明するための断面図である。
ＲＯＭ装置の製造方法を説明するための断面図である。
【図７】 本発明によるＮＡＮＤ型のフラッシュＥＥＰ
ＲＯＭ装置の製造方法を説明するための断面図である。
ＲＯＭ装置の製造方法を説明するための断面図である。
【図８】 本発明によるＮＡＮＤ型のフラッシュＥＥＰ
ＲＯＭ装置の製造方法を説明するための断面図である。
ＲＯＭ装置の製造方法を説明するための断面図である。
１００…半導体基板、 １０２…ｎ−ウェル、 １０４…ｐ−ウェル、 １０６…トンネル酸化膜、 １０８…フローティングゲート、 １１０…層間誘電膜、 １１１…不純物、 １１２…コントロールゲート。
Claims (13)
- 【請求項１】 第１導電型の半導体基板に形成され、前
記第１導電型と反対の第２導電型のウェルとして提供さ
れる多数の第１不純物領域及び第２不純物領域と、 前記多数の第２導電型の第１不純物領域及び第２不純物
領域を除いた前記基板に形成され、前記第１導電型のウ
ェルとして提供される多数の第３不純物領域と、 前記多数の第２導電型の第１不純物領域内に形成され、
前記第１導電型のウェルとして提供される第４不純物と
を備え、 前記第２導電型の第１不純物領域の不純物濃度は前記基
板の深さの増加により次第に減少し、前記第１導電型の
第４不純物領域の不純物濃度は前記基板の深さの増加に
より少なくとも二つのピークを有することを特徴とする
半導体メモリ装置。 - 【請求項２】 前記多数の第２導電型の第２不純物領域
の不純物濃度は、前記基板の深さの増加により次第に減
少することを特徴とする請求項１に記載の半導体メモリ
装置。 - 【請求項３】 前記多数の第２導電型の第２不純物領域
の不純物濃度は、前記基板の深さの増加により少なくと
も二つのピークを有することを特徴とする請求項１に記
載の半導体メモリ装置。 - 【請求項４】 前記多数の第１導電型の第３不純物領域
の不純物濃度は、前記基板の深さの増加により次第に減
少することを特徴とする請求項１に記載の半導体メモリ
装置。 - 【請求項５】 前記多数の第１導電型の第３不純物領域
の不純物濃度は、前記基板の深さの増加により少なくと
も二つのピークを有することを特徴とする請求項１に記
載の半導体メモリ装置。 - 【請求項６】 前記第１不純物領域はメモリセルアレー
領域に形成されることを特徴とする請求項１に記載の半
導体メモリ装置。 - 【請求項７】 前記第２不純物領域及び第３不純物領域
は周辺回路領域に形成されることを特徴とする請求項１
に記載の半導体メモリ装置。 - 【請求項８】 メモリセルアレー領域とセルを駆動する
ための周辺回路領域を備える半導体メモリ装置の製造方
法において、 第１導電型の半導体基板の前記メモリセルアレー領域に
前記第１導電型と反対の第２導電型の不純物をイオン注
入することにより、前記基板の深さの増加によりその不
純物濃度が次第に減少する第２導電型の第１ウェルを形
成する段階と、 前記第２導電型の第１ウェル内に前記第１導電型の不純
物を少なくとも二回イオン注入することにより、前記基
板の深さの増加により少なくとも二つのピーク濃度を有
する第１導電型の第１ウェルを形成する段階とを備える
ことを特徴とする半導体メモリ装置の製造方法。 - 【請求項９】 前記メモリセルアレー領域に第２導電型
の不純物をイオン注入して第２導電型の第１ウェルを形
成する段階において、前記周辺回路領域の第１導電型の
素子に対応する基板に前記第２導電型の不純物をイオン
注入することにより、前記基板の深さの増加によりその
不純物濃度が次第に減少する第２導電型の第２ウェルを
形成することを特徴とする請求項８に記載の半導体メモ
リ装置の製造方法。 - 【請求項１０】 前記メモリセルアレー領域に第２導電
型の不純物をイオン注入して第２導電型の第１ウェルを
形成する段階の前又は後に、前記周辺回路領域の第１導
電型の素子に対応する基板に前記第２導電型の不純物を
少なくとも二回イオン注入することにより、前記基板の
深さの増加により少なくとも二つのピーク濃度を有する
第２導電型の第２ウェルを形成する段階をさらに備える
ことを特徴とする請求項８に記載の半導体メモリ装置の
製造方法。 - 【請求項１１】 前記第２導電型の第１ウェル内に第１
導電型の不純物を少なくとも二回イオン注入して第１導
電型の第１ウェルを形成する段階において、前記周辺回
路領域の第２導電型の素子に対応する基板に前記第１導
電型の不純物を少なくとも二回イオン注入することによ
り、前記基板の深さの増加により少なくとも二つのピー
ク濃度を有する第１導電型の第２ウェルを形成すること
を特徴とする請求項８に記載の半導体メモリ装置の製造
方法。 - 【請求項１２】 前記第２導電型の第１ウェル内に第１
導電型の不純物を少なくとも二回イオン注入して第１導
電型の第１ウェルを形成する段階の前又は後に、前記周
辺回路領域の第２導電型の素子に対応する基板に前記第
１導電型の不純物をイオン注入することにより、前記基
板の深さの増加によりその不純物濃度が次第に減少する
第１導電型の第２ウェルを形成する段階をさらに備える
ことを特徴とする請求項８に記載の半導体メモリ装置の
製造方法。 - 【請求項１３】 前記第２導電型の第１ウェルを形成す
る段階後、前記基板の上部にその基板をアクティブ領域
とフィールド領域に区分するための素子分離膜を形成す
る段階をさらに備えることを特徴とする請求項８に記載
の半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97P76000 | 1997-12-29 | ||
| KR1019970076000A KR100260559B1 (ko) | 1997-12-29 | 1997-12-29 | 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204764A true JPH11204764A (ja) | 1999-07-30 |
Family
ID=19529149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10192003A Pending JPH11204764A (ja) | 1997-12-29 | 1998-07-07 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5962888A (ja) |
| JP (1) | JPH11204764A (ja) |
| KR (1) | KR100260559B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19939092A1 (de) * | 1999-08-18 | 2001-03-15 | Siemens Ag | Bereichsspezifische Veränderung des Substratpotentials bei einem Halbleiterspeicher |
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| KR20020089587A (ko) * | 2001-05-23 | 2002-11-30 | 삼성전자 주식회사 | 공유벌크로 형성된 섹터구조를 갖는 불휘발성 반도체메모리 장치 |
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1997
- 1997-12-29 KR KR1019970076000A patent/KR100260559B1/ko not_active IP Right Cessation
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1998
- 1998-07-07 JP JP10192003A patent/JPH11204764A/ja active Pending
- 1998-11-12 US US09/190,013 patent/US5962888A/en not_active Expired - Lifetime
-
1999
- 1999-08-24 US US09/379,720 patent/US6368914B1/en not_active Expired - Lifetime
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| US5962888A (en) | 1999-10-05 |
| KR100260559B1 (ko) | 2000-07-01 |
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