DE19939092B4 - Speicherbereich eines EEPROM sowie bereichsspezifische Programmier- und Löschverfahren - Google Patents

Abstract

Beschrieben wird ein Speicherbereich eines integrierten Halbleiterspeichers mit einer Vielzahl von Speichereinheiten auf einem Substrat sowie Verfahren zum Programmieren und Löschen eines derartigen Speicherbereichs. Der Speicherbereich zeichnet sich dadurch aus, daß das Substrat eine Vielzahl dotierter und gegeneinander isolierter Wannen aufweist, die unter den Speichereinheiten verlaufen und jeweils kleinere Mengen von Speichereinheiten erreichen, und durch die das Substratpotential einzelner Mengen von Speichereinheiten selektiv veränderbar ist. Durch eine Veränderung des Potentials einer dotierten Wanne, vorzugsweise durch die Angleichung dieses Potentials an das Drain-Potential, wird erreicht, daß beim Umladen der Speichereinheit der Tunnelstrom durch die gesamte Grundfläche der Gatestruktur fließt. Die verringerte Tunnelstromdichte führt zu einer deutlichen Verlängerung der Lebensdauer des vorrangig betrachteten nichtflüchtigen Speichers hinsichtlich der Zahl möglicher Umladevorgänge.

Description

• Die Erfindung betrifft einen Speicherbereich eines integrierten Halbleiterspeichers mit einer Vielzahl von Speichereinheiten auf einem Substrat sowie Verfahren zum Programmieren und Löschen eines solchen Speichers. Nichtflüchtige Speicher, insbesondere EEPROMs Floating Gate-Speicher behalten einmal gespeicherte Informationen über sehr lange Zeiträume, sie besitzen jedoch dann, wenn die Informationen häufig überschrieben werden, eine hinsichtlich der Zahl der Programmierzyklen begrenzte Lebensdauer. Heutige Floating Gate-Speicherzellen können ca. 10⁵–10⁶ mal neu programmiert werden, bevor ihre Speicherfähigkeit aufgrund verschiedener Degradationsmechanismen nachläßt. Im Gateoxid, üblicherweise SiO₂, erzeugen die zum Umladen erforderlichen elektronischen Tunnelströme Defekte, die die Durchbruchspannung der Gateoxidschicht absenken. Je höher die Stromdichte der Tunnelströme, desto kleiner ist die Durchbruchsladung, nach deren Durchfluß die Oxidschicht praktisch leitend wird. Einen weiteren Degrationsmechanismus des Gateoxids stellen heiße Ladungsträger im Anschlußbereich der Zelle dar, die in das Gateoxid gestreut werden. Hierzu zählen beispielsweise heiße Löcher, die im Anschlußbereich durch Band-zu-Band-Tunneln entstehen und anschließend in deren Raumladungszone beschleunigt werden.
• Obwohl diesen Mechanismen durch die Einbringung von LDD-Bereichen bzw. durch einen möglichst großen aktiven Tunnelbereich (z.B. Gate-Drain-Überlapp) zur Verringerung der Tunnelstromdichte begegnet wird, ist die Zahl möglicher Programmierzyklen begrenzt. Zudem steht eine Verbreiterung des Tunnelbereichs dem Bestreben nach Miniaturisierung entgegen.
• Aus der Zusammenfassung der Japanischen Patentanmeldung JP 10-144 892 (A) ist ein nicht-flüchtiger Halbleiterspeicher des NAND-Typs bekannt. Zur Reduktion der Leistungsaufnahme wird der Speicherbereich mit den Speichereinheiten in Sub-Arrays unterteilt. Die Sub-Arrays sind jeweils in einer Wanne angeordnet. Die Wannen verlaufen in Richtung der Transistoren, die durch eine Bitleitung angesteuert werden. Jede Wanne enthält zu 1024 Bitleitungen gehörende Transistoren.
• Aus der Zusammenfassung der Japanischen Patentanmeldung JP 11-204 764, (A) ist ein Halbleiterspeicher vom NAND-Typ bekannt, bei dem alle Speichereinheiten in einer einzigen Wanne liegen. Aus der Zusammenfassung der Japanischen Patentanmeldung JP 11-177 071 (A) ist ein Speicher vom NAND-Typ bekannt. Zum Ändern der Größe von Schreibbereichen in der Richtung einer Wortleitung werden mehrere Wannen eingesetzt, die parallel zu Transistoren verlaufen, die durch eine Bitleitung gesteuert werden. Die Wannen sind jeweils Speichereinheiten zugeordnet, die durch 512 Bitleitungen gesteuert werden.
• Aus der Zusammenfassung der Japanischen Patentanmeldung JP 8-329 690 (A) ist ein Speicher vom NOR-Typ bekannt. Alle Speichereinheiten liegen in einer Wanne und sind durch die Wanne von Steuereinheiten getrennt. Aus der US-Patentschrift US 5,592,003 ist ein Halbleiterspeicher vom NOR-Typ bekannt. Sämtliche Speichereinheiten bzw. Speicherzellen liegen in einer Wanne.
• Die US 5,657,271 betrifft einen nichtflüchtigen Speicher, bei dem ein Band zu Band Tunnelstrom unterdrückt wird. Dazu wird eine n-p-Wanne in einem p-Substrat erzeugt. Die Zielsetzung betrifft alle Zellen gleichermaßen, so dass alle Speicherzellen in einer Wanne anzuordnen wären.
• Aus der WO97/05662 ist ein FPGA bekannt, bei dem Wannen verwendet werden, die auf dem gleichen Potential liegen. Aus der US 5,898,606 sind Speichereinheiten vom NOR-Typ und vom NAND-Typ bekannt.
• Es ist daher die Aufgabe der vorliegenden Erfindung, einen Speicherbereich eines EEPROMS sowie ein Programmier- und Lösch-Verfahren des Speicherbereichs bereitzustellen, um die bislang bestehenden Beschränkungen beim Einsatz nichtflüchtiger Speicher zu überwinden.
• Diese Aufgabe wird durch die Merkmale des Patentanspruch 1, 8 bzw. 11 gelöst.
• Die im Substrat verlaufenden dotierten Wannen sind jeweils Gruppen von Speichereinheiten zugeordnet, die alle in einer Zeile oder Spalte liegen. Die Wannen bestimmen deren Untergrund- bzw. Substratpotential. Da die Wannen gegeneinander isoliert sind, lassen sich gruppenspezifische Substratpotentiale einstellen, so daß die herkömmliche Einschränkung eines einheitlichen Substratpotentials entfällt. Das Substratpotential unterhalb von Gate-Strukturen, insbesondere unterhalb von Floating Gates, läßt sich bei Umladevorgängen so anpassen, daß der Tunnelstrom nicht mehr durch das Fenster zum Drain allein, sondern durch die gesamte Grundfläche der Gatestruktur hindurchtreten kann. Die Funktion des Unterdiffusionsgebietes der Drain wird nun von der gesamten Oxidfläche zwischen Floating Gate und Substrate übernommen, so daß eine wesentliche Verringerung der Tunnelstromdichte und damit eine deutliche Erhöhung der Durchbruchladung, d. h. der Lebensdauer des Speichertransistors erzielt wird.
• Zudem läßt sich das Substratpotential an das Drainpotential annähern oder auch angeglichen, so daß infolge eines verringerten Feldes zwischen Drain und Substrat der Anteil heißer Ladungsträger und hierdurch ins Oxid gestreuter Teilchen verringert wird. Entsprechend dem im Vergleich zum Gate-Drain-Fenster viel größeren Kontaktbereich zwischen Gate und Unter grund ist eine deutliche Verlängerung der Lebensdauer hinsichtlich der Anzahl möglicher Umladevorgänge zu erwarten.
• Eine bevorzugte Ausführungsform sieht vor, daß die dotierten Wannen von einer entgegengesetzt dotierten und den ganzen Speicherbereich umfassenden Flächenwanne umgeben sind. Diese Flächenwanne kann das Substrat selbst oder eine darin befindliche kleinere Wanne sein. So sieht eine weitere Ausführungsform vor, daß die Wannen p-dotiert sind und die Flächenwanne eine in ein p-Substrat eingebrachte n-dotierte Wanne ist. Durch solche Mehrfachwannen lassen sich die vielen dotierten Wannen oder auch die Flächenwanne selbst besser vom Substrat entkoppeln.
• Weitere bevorzugte Ausführungsformen sehen vor, daß die Wannen in der Flächenwanne ein streifenförmiges Dotierungsprofil bilden, und daß die Wannen parallel zu den Bitleitungen verlaufen. Im letzteren Fall sieht eine Weiterbildung vor, daß die Wannen mit Drain-Gebieten elektrisch leitend verbunden sind. Auf diese Weise läßt sich das Drain-Fenster bei Umladevorgängen direkt auf die gesamte Gateoxid-Grundfläche ausweiten.
• Bevorzugte Ausführungsformen sehen vor, daß die Speichereinheiten Floating Gate-Transistoren aufweisen, und daß diese als Split Gate-Zellen mit sourceseitig dickerem Gateoxid ausgebildet sind. Schließlich ist vorgesehen, daß alle Speichereinheiten über Common Source-Leitungen miteinander verbunden sind. Mit Hilfe der Split Gate-Zellen läßt sich verhindern, daß dann, wenn aufgrund veränderten Potentials einer dotierten Wanne ihre Kontaktflächen zu Source-Gebieten in Durchlaßrichtung geschaltet sind, die über die Common Source-Leitungen an allen Source-Gebieten anliegende Spannung der dotierten Wanne die Einsatzspannung nicht beschalteter Transistoren verändert.
• Bei dem erfindungsgemäßen Verfahren zum Programmieren eines derartigen Speicherbereichs, bei dem über zumindest auch eine Wortleitung, herkömmlich weiterhin über eine Bitleitung, eine Spannung zum Ausbilden einer Speichereinheit angelegt wird, wird die der Erfindung zugrundeliegende Aufgabe dadurch gelöst, daß an diejenige Wanne, die unterhalb der ausgewählten Speichereinheit verläuft, ein von dem Potential der übrigen Wannen abweichendes Potential angelegt wird.
• Bevorzugte Ausführungsarten sehen vor, daß das Potential der Bitleitungen der ausgewählten Speichereinheit an die darunter verlaufende Wanne angelegt wird, und daß die unter der ausgewählten Speichereinheit verlaufende Wanne und die Flächenwanne kurzgeschlossen werden.
• Hinsichtlich des Verfahrens zum zumindest teilweise Löschen eines Speicherbereichs, bei dem durch eine Veränderung des Potentials zumindest wenigstens einer Wortleitung eine Spannung angelegt wird, wird die der Erfindung zugrundeliegende Aufgabe dadurch gelöst, daß eine verringerte, zum Löschen nicht ausreichende Spannung angelegt wird und daß das Potential wenigstens einer Wanne in einer Weise verändert wird, daß eine zum Löschen ausreichende Spannung erreicht wird.
• Erfindungsgemäß wird die Löschspannung nicht durch Potentialveränderungen an Wort- und Bitleitungen, sondern an Wortleitungen und dotierten Wannen vorgenommen, so daß auch beim Löschen das Gateoxid ganzflächig durchtunnelt werden kann. Die erfindungsgemäß zusätzlich eingebrachten dotierten Wannen ermöglichen erstmals ein Löschen kleinerer Mengen nichtflüchtiger Speichereinheiten.
• Bevorzugten Ausführungsarten gemäß kann die Auswahl zu löschender Speichereinheiten dadurch erfolgen, daß zum bitweisen Löschen die Potentiale lediglich einer einzigen Wortleitung und lediglich einer einzigen Wanne verändert werden, oder daß zum Löschen mehrerer Speichereinheiten die Potentia le einer einzigen Wortleitung und mehrerer Wannen oder mehrerer Wortleitungen und einer einzigen Wanne verändert werden. Auch das gleichzeitige Löschen sämtlicher Speichereinheiten bzw. der darin enthaltenen Informationen im Flash-Betrieb bleibt weiterhin möglich.
• Die Erfindung wird nachstehend anhand der 1 und 2 beschrieben.
• 1 zeigt einen erfindungsgemäßen Speicherbereich mit zwei in einer tiefen n-Wanne eingebrachten p-Wannen und
• 2 eine einzige Floating Gate-Speicherzelle mit darunter verlaufender p-dotierter Wannen.
• Der in 1 dargestellte Speicherbereich weist vier durch jeweils zwei mit n und n + 1 numerierte Wortleitungen WL und Bitleitungen BL miteinander verbundene Floating Gate-Transistoren auf. Die nicht näher bezeichneten Control Gates sind mit den Wortleitungen, die Drain-Kontakte mit den Bitleitungen verbunden. Die Source-Gebiete sind über Common Source-Leitungen verbunden und dadurch auf ein einheitliches Potential gebracht.
• Die erfindungsgemäßen, unter den Speichereinheiten verlaufenden Wannen liegen parallel zu den Bitleitungen und können vorzugsweise mit den Drain-Kontakten elektrisch leitend verbunden sein. Dadurch wird beim Speichern oder Löschen, wenn die erforderliche Umladespannung an Gate und Drain angelegt wird, das Drain-Gebiet auf die gesamte Grundfläche der Gate-Struktur ausgedehnt.
• 2 zeigt eine schematische Querschnittansicht eines Floating Gate-Transistors mit darunter liegender, dotierter Wanne W. Diese Wanne ist wie in 1 p-dotiert und soll in 2 innerhalb des n-dotierten Substrats parallel zu den Bit-Leitungen BL, d. h. in der Zeichenebene verlaufen. Die Control Gates CG sind senkrecht zur Zeichenebene durch die Wortleitungen WL verbunden. Der Transistor ist als Split Gate-Zelle ausgestaltet, die zwischen der stark n-dotierten Source S und dem Floating Gate FG eine dickere Gateoxidschicht aus SiO₂ aufweist.
• Die Programmierung der Zelle, d. h. das Einspeichern von Informationen erfolgt in der Weise, daß an die Wortleitung ein Potential von beispielsweise –10 V und über die Bitleitung das Drain D ein Potential von beispielsweise 5 V angelegt wird, wobei vorausgesetzt wird, daß eine Spannung von 15 V zum Programmieren ausreicht. Erfindungsgemäß wird ebenfalls das Potential der p-dotierten Wanne W, vorzugsweise auch das des n-dotierten Substrats auf +5 V gebracht. Die über und unter der Zeichenebene zu denkenden weiteren Wannen W, die unterhalb weiterer Bitleitungen verlaufen, befinden sich auf einem Potential von 0 V. Die p-dotierten Wannen und die darüber liegenden Bitleitungen sind zweckmäßigerweise zu einem kombinierten Drain-Substrat-Anschluß verschaltet. In der durch die vorgespannte Wortleitung und Bitleitungen ausgewählten Zelle ist der Übergang zwischen der Wanne W und der Source S in Durchlaßrichtung geschaltet. Die Common Source-Leitungen werden von einem äußeren Potential getrennt, d. h. floatend geschaltet. Das Drain Potential liegt somit an sämtlichen Source-Anschlüssen an. Das dickere Siliziumdioxid am sourceseitigen Ende des Floating Gate verhindert, daß die Einsatzspannung nicht ausgewählter Transistoren durch diese Vorspannung verändert wird.
• Aufgrund des kombinierten Drain-Substrat-Anschlusses ist die Raumladungszone zwischen Drain und Substrat und somit das dort herrschende elektrische Feld stark verringert. Dementsprechend ist auch die Energie der über diese Raumleitungszone abschließenden Ladungsträger vermindert. Zudem wird ein unter Umständen auftretender Avalanche-Anteil des GIDL-Stromes (Gate Induced Drain Leakage) und damit die Zahl heißer Ladungsträger mit ausreichender Energie für eine Injektion ins Tunneloxid verringert. Dadurch wird die herkömmliche unvermeidbare Oxid-Degradation deutlich verzögert; der Speicher kann während einer höheren Anzahl von Umladezyklen sicher betrieben werden.
• Die Veränderung des Wannenpotentials muß nicht notwendigerweise durch ein Kurzschließen der Wanne mit dem Drain-Gebiet bzw. der Bitleitung erfolgen; das positive Potential kann auch lediglich allein an die Wanne angelegt werden. In jedem Fall ergibt sich bei unveränderter Zellgeometrie eine deutlich niedrigere Tunnelstromdichte, weil das unter dem Floating Gate befindliche Gateoxid nun über seine gesamte Grundfläche durchtunnelt wird. Herkömmliche Versuche zur Verminderung der Tunnelstromdichte sahen eine Vergrößerung der Zellfläche sowie zusätzliche Fototechniken zur Tunnelfensterfertigung vor. Dies lief dem Bestreben nach ständiger Miniaturisierung zuwider. Erfindungsgemäß wird nicht nur eine Vergrößerung der Zellfläche überflüssig; auch die Unterdiffusion des Drain-Anschlusses kann kleiner ausfallen als beim herkömmlichen Tunneln zwischen Drain und Gate erforderlich. Dies erhöht den Shrink-Faktor der Zelle. Weiterhin vermindert es die für die Implantation des Drain-Anschlusses erforderliche Ionendosis, so daß Standard-Anschlußimplantationen von bereits im Prozeß existierenden Anschlußimplantationen verwendet werden können und kein spezielles Drain-Engineering für die Zelle mehr erforderlich ist.
• Günstig auf die Lebensdauer des Speichers wirkt sich ferner aus, daß der beim Programmieren erfindungsgemäß ganzflächig durch das Gateoxid fließende Tunnelstrom in Verbindung mit dem üblicherweise ebenfalls ganzflächig fließenden Tunnelstrom zum Löschen zu einer bidirektionalen und daher symmetrischen Streßbelastung des Tunneloxids führen und damit die Endurance-Festigkeit des Speichers erhöhen.
• Das Löschen des Speichers geschieht in der Weise, daß an die Wortleitung eine positive Spannung von beispielsweise 17 V angelegt wird, während Source, Drain und die p-dotierten Wan nen auf Nullpotential liegen. Mit Hilfe der erfindungsgemäß eingebrachten, hier p-dotierten Wannen ist es jedoch auch möglich, den Speicher bereichsweise, im Extremfall bitweise zu löschen. Dazu wird auf eine oder mehrere Wortleitungen eine unterhalb der Löschspannung liegende Spannung angelegt und die Restspannung als negatives Potential an eine oder mehrere p-dotierten Wannen angelegt, die dadurch gegenüber dem Substrat durch einen in Sperr-Richtung vorgespannten pn-Übergang isoliert sind.

Claims (13)

1. Speicherbereich eines EEPROM mit einer Vielzahl von Speichereinheiten auf einem Substrat, wobei die Speichereinheiten jeweils einen Floating-Gate-Transistor haben, der ein Control-Gate enthält, wobei die Control-Gates mit Wortleitungen verbunden sind, wobei Drain-Kontakte mit Bitleitungen verbunden sind, wobei Source-Gebiete über Common-Source-Leitungen verbunden sind, wobei das Substrat eine Vielzahl dotierter und gegeneinander isolierter Wannen (W) quer zu den Wortleitungen und parallel zu den Bitleitungen aufweist, wobei die Wannen unter den Speichereinheiten verlaufen und jeweils kleinere Mengen von Speichereinheiten erreichen, und wobei durch die Wannen das Substratpotential einzelner Mengen von Speichereinheiten selektiv veränderbar ist, dadurch gekennzeichnet, dass jede Wanne (W) unterhalb von nur in einer einzigen Zeile oder Spalte liegenden Speichereinheiten angeordnet ist und deren Substratpotential bestimmt.
2. Speicherbereich nach Anspruch 1, dadurch gekennzeichnet, daß die dotierten Wannen (W) von einer entgegengesetzt dotierten und den ganzen Speicherbereich umfassenden Flächenwanne umgeben sind.
3. Speicherbereich nach Anspruch 2, dadurch gekennzeichnet, daß die Wannen (W) p-dotiert sind und die Flächenwanne eine in ein p-Substrat eingebrachte n-dotierte Wanne ist.
4. Speicherbereich nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß die Wannen (W) in der Flächenwanne ein streifenförmiges Dotierungsprofil bilden.
5. Speicherbereich eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Wannen (W) mit Draingebieten elektrisch leitend verbunden sind.
6. Speicherbereich nach Anspruch 1, dadurch gekennzeichnet, daß die Floating-Gate-Transistoren als Split-Gate-Zellen mit sourceseitig dickerem Gateoxid ausgebildet sind.
7. Speicherbereich nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß alle Speichereinheiten über Common-Source-Leitungen miteinander verbunden sind.
8. Programmier-Verfahren eines Speicherbereichs nach einem der Ansprüche 1 bis 7, bei dem über zumindest auch eine Wortleitung (WL) eine Spannung zum Auswählen einer Speichereinheit angelegt wird, dadurch gekennzeichnet, daß an diejenige Wanne (W), die unterhalb der ausgewählten Speichereinheit verläuft, ein von dem Potential der übrigen Wannen (W) abweichendes Potential angelegt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Potential der Bitleitung (BL) der ausgewählten Speichereinheit an die darunter verlaufende Wanne (W) angelegt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die unter der ausgewählten Speichereinheit ver laufende Wanne (W) und die Flächenwanne kurzgeschlossen werden.
11. Lösch-Verfahren eines Speicherbereichs nach einem der Ansprüche 1 bis 7, wobei durch eine Veränderung des Potentials zumindest wenigstens einer Wortleitung (WL) eine Spannung angelegt wird, dadurch gekennzeichnet, daß eine verringerte, zum Löschen nicht ausreichende Spannung angelegt wird und daß das Potential wenigstens einer Wanne (W) in einer Weise verändert wird, daß eine zum Löschen ausreichende Spannung erreicht wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß zum bitweisen Löschen die Potentiale lediglich einer einzigen Wortleitung (WL) und lediglich einer einzigen Wanne (W) verändert werden.
13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß zum Löschen mehrerer Speichereinheiten die Potentiale einer einzigen Wortleitung (WL) und mehrerer Wannen (W) oder mehrerer Wortleitungen (WL) und einer einzigen Wanne (W) verändert werden.