DE69218878T2

DE69218878T2 - Nichtflüchtiger Halbleiterspeicher

Info

Publication number: DE69218878T2
Application number: DE69218878T
Authority: DE
Inventors: Junichi Miyamoto; Kiyomi Naruke; Kuniyoshi Yoshikawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-10-24
Filing date: 1992-10-21
Publication date: 1997-09-04
Anticipated expiration: 2012-10-22
Also published as: KR100271341B1; US5365098A; KR0124500B1; EP0539184A2; KR930009078A; EP0539184B1; KR19990008586A; JP2951082B2; JPH05121755A; DE69218878D1; EP0539184A3

Description

Diese Erfindung betrifft im allgemeinen einen nichtflüchtigen Halbleiterspeicher. Genauer gesagt, die Erfindung betrifft einen elektrisch löschbaren und programmierbaren Festwertspeicher vom Flash-Typ (Flash- EEPROM), der im wesentlichen gleichzeitig alle darin gespeicherten Daten bei Benutzung eines elektrischen Signals löschen kann.
Im allgemeinen wurde ein löschbarer und programmierbarer Festwertspeicher (EPROM) beispielsweise in Mikrocomputern als Programmspeicher eingesetzt. Der EPROM benötigt ultraviolettes Licht, um alle darin gespeicherten Daten zu löschen. In der jüngsten Zeit wird der EPROM durch den Flash-EEPROM ersetzt, weil beim Flash-EEPROM-System keine Notwendigkeit der Verwendung von ultraviolettem Licht zum Löschen der darin gespeicherten Daten besteht. Der Flash-EEPROM benutzt ein elektrisches Signal als Ersatz für das ultraviolette Licht des EPROM.
Fig. 1 ist eine Schnittdarstellung, die eine Speicherzelle eines konventionellen Flash-EEPROMs zeigt.
Beim konventionellen Flash-EEPROM werden der Source-Bereich 10 und der Drainbereich 11 im Halbleitersubstrat 12 aus p-Silicium gebildet. Das Floating Gate 13 wird über dem Kanalbereich zwischen dem Source-Bereich 10 und dem Drainbereich 11 auf der ersten Gate-Isolationsschicht 14 gebildet. Das Steuergatter 15 wird über dem Floating Gate 13 und auf der zweiten Gate-Isolationsschicht 16 gebildet. Das Floating Gate 13 wird elektrisch von den anderen Elektroden durch die erste und die zweite Isolationsschicht 16 und 14 isoliert.
Fig. 2 ist ein Schaltbild eines Teils des Flash-EEPROMs.
Eine Vielzahl von Speicherzellen 20a, 20b, 20c und 20d wird angeordnet, wie in Fig. 2 gezeigt wird. Die Drainelektroden der Speicherzellen 20a und 20c sind mit einer der Bit-Leitungen 21a verbunden, und die Drainelektroden der Speicherzellen 20b und 20d sind mit einer anderen Bit-Leitung 21b verbunden. Die Bit-Leitungen 21a und 21b sind mit dem Leseverstärker 22 verbunden. Die Bit-Leitungen 21a und 21b werden mittels der MOS-Transistoren 23a und 23b ausgewählt. Jeder der Transistoren 23a und 23b ist in eine der Bit-Leitungen 21a und bzw. 21b eingebaut, und den Gate-Elektroden der Transistoren 23a und 23b wird ein Teil eines Adressensignals zugeführt. Die Steuergatter der Speicherzellen 20a und 20b sind miteinander verbunden und funktionieren als eine der Wortleitungen 24a. Gleichermaßen sind die Steuergatter der Speicherzellen 20c und 20d miteinander verbunden und funktionieren als eine weitere Wortleitung 24b. Den Wortleitungen 24a und 24b wird der andere Teil des Adressensignals zugeführt.
Die Operation des konventionellen Flash-EEPROMs ist die folgende.
Wenn die Daten in die Zelle eingeschrieben werden, wird eine hohe Spannung, wie beispielsweise 10 V, an das Steuergatter 15 und an den Drainbereich 11 angelegt, und die geerdete Spannung wird an den Source- Bereich 10 angelegt. Indem man so verfährt, fließen die Elektronen vom Source-Bereich 10 und werden im Kanalbereich beschleunigt. Danach wird ein Teil der Elektronen zu heißen Elektronen, und diese werden in das Floating Gate 13 über die erste Gate-Isolationsschicht 14 eingeschossen. Die Gesamtmenge der einzuschießenden Elektronen wird durch das Potential des Floating Gate 13 bestimmt.
Danach nimmt die Schwellenspannung Vth der Speicherzelle zu, die durch die Gesamtmenge der einzuschießenden Elektronen gesteuert wird, und das Vorhandensein oder Fehlen der Schwankungskomponente ΔVth der Schwellenspannung führt dazu, daß sie dem Datenniveau 1 oder 0 entsprechen. Im allgemeinen ist es wünschenswert, daß sich die Schwellenspannung bei einer niedrigen angelegten Spannung und kurzen Schreibzeit in starkem Maße verschiebt.
Andererseits wird das Löschen der Daten ausgeführt, indem die eingeschossenen Elektronen aus dem Floating Gate 13 emittiert werden. Für diesen Zweck wird eine hohe Spannung, wie beispielsweise 10 V, an den Source-Bereich 10 angelegt, und eine geerdete Spannung wird an das Steuergatter 15 angelegt.
Die Kennlinien dieses Einschusses und der Emission der Elektronen werden durch die Potentialdifferenz zwischen dem Floating Gate 13 und dem Source-Bereich 10 bestimmt. Nämlich, wenn die Potentialdifferenz groß ist, ist die Geschwindigkeit des Einschusses in das Floating Gate 13 oder der Emission aus dem Floating Gate 13 schnell. Und die Potentialdifferenz zwischen dem Floating Gate 13 und dem Source-Bereich 10 wird durch die Spannungsdifferenz zwischen dem Source-Bereich 10 und dem Steuergatter 15 und das Verhältnis der Kapazität Cs, die zwischen dem Source-Bereich 10 und dem Floating Gate 13 entsteht, zur Kapazität C1 bestimmt, die zwischen dem Floating Gate 13 und dem Steuergatter 15 entsteht. Die Potentialdifferenz zwischen dem Floating Gate 13 und dem Source-Bereich 10 wird wie folgt ausgedrückt, wobei man die Spannung des Source-Bereiches mit Vs und die Spannung des Floating Gate mit Vfg annimmt. Die Kapazität C2 ist die Kapazität zwischen dem Floating Gate 13 und dem Kanalbereich.
Vs - Vfg = (1 - Cs/(Cs + C1 + C2)) Vs + Qf/(Cs +C1 + C2) (1)
Hierbei ist Qf die im Floating Gate gespeicherte Ladung.
Infolge der in das Floating Gate 13 eingeschossenen Elektronen wird die Schwankungskomponente ΔVth der Schwellenspannung ebenfalls wie folgt ausgedrückt:
ΔVth = -Qf/C1 (2)
Fig. 3 zeigt die Löschkennlinien der konventionellen Speicherzelle, wobei der Anfangswert von Vth mit 4 V angenommen wird.
Wenn die konventionellen Speicherzellen in einem Flash-EEPROM-Bereich eingesetzt werden, wird das Überlöschen zu einem Problem. Nämlich, die Löschkennlinien der Speicherzellen 20a, 20b, 20c und 20d weichen voneinander infolge der strukturellen Parameter der Speicherzellen ab, wie beispielsweise der Verteilung der Kanalbreite, der Länge und Konzentration, der Dicke der Isolations(oxid)schicht und der überlagerten Fläche des Steuergatters und des Floating Gate der Speicherzellen. Das heißt, wenn eine der Speicherzellen ausreichend gelöscht ist, könnte eine andere Speicherzelle bereits überlöscht worden sein, und ihre Schwellenspannung Vth sinkt auf unterhalb 0 V. Hierbei wird der Fall untersucht, daß der Wunsch besteht, den ausgeschalteten Zustand nachzuweisen, wenn Vth über der Spannung der ausgewählten Wortleitung liegt. Zu diesem Zeitpunkt, wenn sich beispielsweise die Zelle 20a im überlöschten Zustand befindet und ihr Schwellenwert unterhalb 0 V liegt, fließt der Strom in der ausgewählten Bit-Leitung, selbst wenn das Potential der nicht ausgewählten Wortleitung 24a 0 V beträgt. Das heißt, es kann nicht erfaßt werden, daß die Zelle 20a ausgeschaltet ist. Daher wird der Speicher selbst gestört.
Um dieses Überlöschen zu verhindern, muß die Konstruktion so sein, daß in dem Punkt, in dem die Zelle, in der das Löschen am langsamsten vonstatten geht, die maximale Vth (VthE) übersteigt, die während des Löschens erfaßt werden kann, die Zelle, in der das Löschen am schnellsten vonstatten geht, nicht den Punkt von Vth = 0 überschreiten darf.
Die Geschwindigkeit des Löschens wird in starkem Maße durch die strukturellen Parameter beeinflußt. Das Steuern der Zufälligkeit bei diesen wird in zunehmendem Maße mit der Miniaturisierung der Zellen und den Großraumspeichern schwierig.
Andererseits, wenn man es vom Gesichtspunkt der Schaltung aus betrachtet, wenn VthE hoch eingestellt wird, wird das Risiko des Überlöschens verringert. Es wird sich jedoch der Stromquellenbereich verschlechtern, und insbesondere wird der Zellenstrom abnehmen. Daher kann eine Verschlechterung der Zugriffszeit vorausgesagt werden. Eine Reduzierung der Spannung der Stromquelle infolge der künftigen Miniaturisierung der Bauelemente kann ebenfalls nicht ausgeglichen werden.
Die Verwendung einer Schicht mit einer niedrigen Störstellenkonzentration auf der Seite des Floating Gate, die dem Steuergatter gegenüberliegt, und die eine Konzentration von weniger als 5 X 10²&sup0; cm&supmin;³ aufweist, um die Durchschlagspannung zu verbessern, ist aus dem EP-A2- 0287031 bekannt.
Es ist ein Ziel der vorliegenden Erfindung, einen verbesserten nichtflüchtigen Halbleiterspeicher bereitzustellen.
Es ist ein weiteres Ziel der vorliegenden Erfindung, einen nichtflüchtigen Halbleiterspeicher bereitzustellen, der die Zufälligkeit der Löschkennlinie infolge der Zufälligkeit der strukturellen Parameter verringert.
Es ist ein weiteres Ziel der vorliegenden Erfindung, ein verbessertes Verfahren für die Operation eines nichtflüchtigen Halbleiterspeichers bereitzustellen.
Um die vorangehend beschriebenen Ziele zu erreichen, stellt die vorliegende Erfindung einen nichtflüchtigen Halbleiterspeicher bereit, der aufweist ein Halbleitersubstrat mit einer ersten Leitfähigkeit, das eine Hauptoberfläche aufweist; einen Source-Bereich mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche gebildet wird; einen Drainbereich mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche entfernt vom Source-Bereich gebildet wird; einen Kanalbereich zwischen dem Source-Bereich und dem Drainbereich; eine Floating-Gate-Elektrode, die über dem Kanalbereich gebildet wird, und die elektrisch vom Substrat, dem Source-Bereich und dem Drainbereich isoliert ist; und eine Steuergatterelektrode, die über der Floating-Gate-Elektrode gebildet wird, und die von der Floating-Gate-Elektrode isoliert ist, wobei die Steuergatterelektrode eine Seite, die zur Floating-Gate-Elektrode hin liegt, und eine obere Seite aufweist, die von dieser abgelegen ist; wobei die Steuergatterelektrode eine abnehmende Störstellenkonzentration aufweist, so daß die Störstellenkonzentration auf der Seite der Steuergatterelektrode zur Floating-Gate-Elektrode hin niedriger ist, wodurch ein Bereich mit einer niedrigen Störstellenkonzentration gebildet wird; und wobei sie auf der oberen Seite der Steuergatterelektrode höher ist.
Die vorliegende Erfindung stellt einen nichtflüchtigen Halbleiterspeicher bereit, der aufweist ein Halbleitersubstrat mit einer ersten Leitfähigkeit, das eine Hauptoberfläche aufweist; einen Source-Bereich mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche gebildet wird; einen Drainbereich mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche entfernt vom Source-Bereich gebildet wird; einen Kanalbereich zwischen dem Source-Bereich und dem Drainbereich; eine Floating-Gate- Elektrode, die über dem Kanalbereich gebildet wird, und die elektrisch vom Substrat, dem Source-Bereich und dem Drainbereich isoliert ist, wobei die Floating-Gate-Elektrode eine Seite, die zum Kanalbereich hin liegt, und eine obere Seite aufweist, die von dieser abgelegen ist; und eine Steuergatterelektrode, die über der Floating-Gate-Elektrode gebildet wird, und die von der Floating-Gate-Elektrode isoliert ist, wobei die Steuergatterelektrode eine abnehmende Störstellenkonzentration aufweist, so daß die Störstellenkonzentration auf der oberen Seite der Floating-Gate- Elektrode niedriger ist, wodurch ein Bereich mit einer niedrigen Störstellenkonzentration gebildet wird; und wobei sie auf der Kanalseite der Floating-Gate-Elektrode höher ist.
Die Erfindung ist ebenfalls auf eine Methode für die Operation eines nichtflüchtigen Halbleiterspeichers ausgerichtet, der umfaßt: ein Halbleitersubstrat mit einer ersten Leitfähigkeit, das eine Hauptoberfläche aufweist; einen Source-Bereich mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche gebildet wird; einen Drainbereich mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche entfernt vom Source-Bereich gebildet wird; einen Kanalbereich zwischen dem Source-Bereich und dem Drainbereich; eine erste Isolationsschicht, die auf dem Kanalbereich gebildet wird; eine Floating-Gate-Elektrode, die auf der ersten Isolationsschicht gebildet wird; eine zweite Isolationsschicht, die auf der Floating-Gate-Elektrode gebildet wird; und eine Steuergatterelektrode, die auf der zweiten Isolationsschicht gebildet wird, wobei die Floating-Gate- Elektrode eine abnehmende Störstellenkonzentration aufweist, so daß die Störstellenkonzentration auf der oberen Seite der Floating-Gate-Elektrode niedriger ist, wodurch ein Bereich mit einer niedrigen Störstellenkonzentration gebildet wird, und so daß sie auf der Kanalseite der Floating-Gate-Elektrode höher ist, wobei die Methode die folgenden Schritte aufweist: Anlegen einer Spannung über die erste Isolationsschicht und die zweite Isolationsschicht; und Bilden einer Verarmungsrandschicht in Kontakt mit der zweiten Isolationsschicht in einer von Floating-Gate-Elektrode und Steuergatterelektrode.
Die dazugehörenden Zeichnungen, die als Anlage enthalten sind und einen Teil der Patentbeschreibung bilden, veranschaulichen die Ausführungen der Erfindung und dienen zusammen mit der Beschreibung der Erklärung der Prinzipien der Erfindung. In den Zeichnungen kennzeichnen die gleichen Bezugszeichen die gleichen oder entsprechende Teile in den verschiedenen Ansichten. Die Zeichnungen zeigen:
Fig. 1 eine Schnittdarstellung, die eine Speicherzelle eines konventionellen Flash-EEPROMs zeigen;
Fig. 2 ein Schaltbild eines Teils des Flash-EEPROMs;
Fig. 3 eine grafische Darstellung der Löschkennlinien der in Fig. 1 gezeigten konventionellen Speicherzelle;
Fig. 4 eine Schnittdarstellung, die eine Speicherzelle entsprechend der ersten Ausführung dieser Erfindung zeigt;
Fig. 5 eine grafische Darstellung der Löschkennlinien der Speicherzelle entsprechend der ersten Ausführung dieser Erfindung;
Fig. 6 und 7 Zeichnungen, die die Funktionen der Speicherzelle entsprechend der ersten Ausführung dieser Erfindung erklären;
Fig. 8 eine grafische Darstellung der Schwankungskurven der Kapazität, die zwischen dem Steuergatter und dem Floating Gate der Speicherzelle entsprechend der ersten Ausführung dieser Erfindung entsteht;
Fig. 9(a), 9(b) und 9(c) Schnittdarstellungen, die die Schritte zur Herstellung der ersten Ausführung dieser Erfindung zeigen;
Fig. 10 eine grafische Darstellung der Schwankungskurven der Schwankungskomponente der Schwellenspannung der Speicherzelle entsprechend der ersten Ausführung dieser Erfindung;
Fig. 11 eine Schnittdarstellung, die eine Speicherzelle entsprechend der zweiten Ausführung dieser Erfindung zeigt; und
Fig. 12 eine Schnittdarstellung, die eine Speicherzelle entsprechend der dritten Ausführung dieser Erfindung zeigt.
Entsprechend den folgenden Ausführungen der Erfindung wird bewirkt, daß die Kapazität zwischen dem Floating Gate und dem Steuergatter an der Stelle abnimmt, wenn das Potential des Floating Gate einen bestimmten Wert übersteigt, indem eine Verarmungsrandschicht im Floating Gate oder im Steuergatter in Kontakt mit einer dazwischen gebildeten Isolationsschicht erzeugt wird. Dementsprechend wird die Potentialdifferenz zwischen dem Floating Gate und dem Source-Bereich reduziert, und es wird bewirkt, daß die Löschkennlinie über die Löschzeit weiter gesättigt wird.

ERSTE AUSFÜHRUNG

Die erste Ausführung wird in Fig. 4 bis 10 erklärt. Fig. 4 ist eine Schnittdarstellung, die eine Speicherzelle entsprechend der ersten Ausführung dieser Erfindung zeigt.
Entsprechend dieser Erfindung wird ein p-Silicium-Halbleiter als Halbleitersubstrat 40 eingesetzt, und der n-Source-Bereich 41 und Drainbereich 42 werden in seinem Oberflächenbereich gebildet. Danach wird das Floating Gate 43, das aus polykristallinem Silicium besteht, hierin nachfolgend als Polysilicium bezeichnet, über dem Kanalbereich zwischen dem Source-Bereich und dem Drainbereich auf einer ersten Gate-Isolationsschicht 44 gebildet. Das aus Polysilicium bestehende Steuergatter wird über dem Floating Gate 43 auf einer zweiten Gate-Isolationsschicht 46 gebildet. Die p-Polysiliciumschicht 45a, die ein Halbleiterbereich mit einer niedrigen Störstellenkonzentration ist, der einen Störstellengradienten aufweist, wie weiter mit Bezugnahme auf Fig. 9(a)-9(c) beschrieben wird, wird im Steuergatter 45 gegenüberliegend dem Floating Gate 43 gebildet.
Fig. 5 zeigt die Löschkennlinien der in Fig. 4 gezeigten Speicherzelle.
Diese zeigen die Schwankung von ΔVth, wobei die Störstellenkonzentration der p-Polysiliciumschicht 45a als Parameter genommen und von 1 x 10¹&sup6; bis 2 x 10¹&sup8; cm&supmin;³ verändert wird. Ebenfalls werden 0 V am Steuergatter 45 angelegt, und 10,8 V werden am Source-Bereich 41 angelegt, und die potentielle Vfg des Floating Gate 43 wird gezeigt. Als Folge dessen, daß Elektronen zum Source-Bereich emittiert werden, nimmt die potentielle Vfg von einem negativen Wert ausgehend zu. Der Einfluß der Konzentration der p-Polysiliciumschicht 45a auf die Löschkennlinie hängt von der Kapazität C1 zwischen dem Floating Gate 43 und dem Steuergatter 45 der Speicherzelle bei dem in Fig. 4 gezeigten Aufbau ab. In dem Zustand, in dem das Floating Gate 43 mit Bezugnahme auf das Steuergatter negativ ist, wie in Fig. 6 gezeigt wird, ist der Grenzflächenzustand der p-Polysiliciumschicht 45a im Steuergatter 45 in der Nähe der zweiten Gate- Oxidschicht 46 ein Anreicherungszustand, d.h., es ist ein Zustand zu verzeichnen, in dem in der Grenzfläche mehrfache Majoritätsträger vorhanden sind. Daher wird die zwischen den zwei Gates entstandene Kapazität C1 nur durch die Dicke der zweiten Gate-Isolationsschicht 46 und der Schichtfläche zwischen den zwei Gates bestimmt. Das heißt,
C1 = &epsi;ox (L x Wo)/tox2 = Cox (3)
Hierbei ist L die Kanallänge, Wo die Länge der gegenüberliegenden Abschnitte dieser Gates, &epsi;ox die Dielektrizitätskonstante der zweiten Gate- Oxidschicht 46 und tox2 die Dicke der zweiten Gate-Isolationsschicht. Das heißt, Cox stellt C1 dar, wenn sich die p-Polysiliciumschicht 45a im Anreicherungszustand befindet.
Wenn das Potential des Floating Gate jedoch zunimmt und einen bestimmten Schwellenwert Vo übersteigt, wie in Fig. 7 gezeigt wird, tritt die Grenzfläche der p-Polysiliciumschicht 45a in der Nähe der zweiten Gate- Oxidschicht 46 in einen erschöpften Zustand ein. Das heißt, es wird veranlaßt, daß die Verarmungsrandschicht 45b an der Polysilicium- Grenzfläche durch einen Minoritätsträger zum Floating Gate 43 angezogen wird, und da ihre Kapazität in Reihe mit der Kapazität Cox der Oxidschicht einfließt, wird C1 wie folgt erhalten:
C1 = Cox/(1 + 2 x Cox² x Vfg/q x N x &epsi;si)0,5 (4)
Hierin ist q die Ladung, N die Störstellenkonzentration der p-Polysiliciumschicht 45a und &epsi;si die Dielektrizitätskonstante des Siliciums. Aus dieser Gleichung resultiert, daß, wenn die Vfg ansteigt, die C1 infolge der Verarmungsrandschicht 45b in der Polysiliciumschicht 45a in der Nähe der zweiten Gate-Oxidschicht 46 deutlich absinkt.
Fig. 8 zeigt dieses Ergebnis, das numerisch mittels einer Boltzmahn- Verteilung analysiert wurde, die genauer ist als eine Verarmungsannäherung, wobei die vertikale Achse als C1/Cox und die horizontale Achse als Vfg genommen werden, und wobei die Störstellenkonzentration der p-Polysiliciumschicht 45a verwendet wird. In Fig. 8 wird die Schwellenspannung Vo mit 0 V angenommen.
Das deutliche Absinken von C1 beschleunigt die folgende des Source- Bereiches 41 durch das Floating Gate 43, wie es aus der Gleichung (1) vorausgesagt wird. Daher wird das Potential des Floating Gate 43 weiter zur Source-Seite angezogen. Deshalb wird das elektrische Feld zwischen dem Floating Gate 43 und dem Source-Bereich 41 entspannt, und die Emission von Elektronen aus dem Floating Gate 43 wird unterdrückt. Die Feineinstellung der Löschkennlinie hängt von der Störstellenkonzentration N der p-Polysiliciumschicht 45a ab. Wie in Fig. 5 gesehen wird, zeigt die Löschkennlinie über die Zeit ebenfalls eine Sättigung.
Andererseits, wenn sich die Speicherzelle nicht in der Löschoperation befindet, wird das Potential des Floating Gate 43 nicht die Schwellenspannung Vo übersteigen, und daher wird es nicht zur Bildung einer Verarmungsrandschicht kommen. Nämlich, wenn Vo = 0 V angenommen wird, und sich die Speicherzelle in der Schreib- oder Leseoperation befindet, ist das Potential des Floating Gate 43 unterhalb des Potentials des Steuergatters 45. Das heißt, in diesen Zuständen tritt keine Verarmungsrandschicht auf, und die Kennlinie weicht nicht von der konventionellen Speicherzelle ohne eine Verarmungsrandschicht ab.
Wenn diese Erfindung zur Anwendung kommt, gelangt daher die Zelle nicht in den Zustand des Überlöschens, selbst wenn eine Zufälligkeit der Löschkennlinie infolge der Schwankung der strukturellen Parameter zu verzeichnen ist, und daher kann ein Zellenaufbau bewirkt werden, der die gleiche Schreib- und Lesekennlinie aufweist wie bei der konventionellen Speicherzelle.
Als nächstes wird das Verfahren zur Herstellung der Speicherzelle entsprechend dieser Ausführung mit Bezugnahme auf Fig. 9(a)-9(c) beschrieben.
Fig. 9(a)-9(c) sind Schnittdarstellungen, die senkrecht zur Darstellung in Fig. 4 geschnitten wurden, und die Herstellungsvorgange zeigen, die sich insbesondere auf den Halbleiterbereich 45a der Speicherzelle mit einer niedrigen Störstellenkonzentration konzentrieren.
Eine dünne erste Gate-Isolationsschicht 44 und eine dicke Feldisolationsschicht 47 werden auf der Oberfläche des p-Siliciumhalbleitersubstrates 40 durch Oxydieren jener Oberfläche gebildet. Eine erste Polysiliciumschicht wird über diesen Oxidschichten abgelagert, und das Floating Gate 43 wird durch Strukturieren der ersten Polysiliciumschicht bei Anwendung der bekannten Technologie gebildet. Danach wird die zweite Gate-Isolationsschicht 46 über dem Halbleitersubstrat 40 gebildet, das das Floating Gate 43 umfaßt (Fig. 9(a)).
Als nächstes werden die n-Störstellendiffusionsbereiche, die zum Source-Bereiche 41 und Drainbereich 42 werden (in Fig. 9(a)-9(c) nicht gezeigt), nach dem normalen Verfahren gebildet, wie beispielsweise mittels des Ionenimplantationsverfahrens. Als nächstes wird nach der Ablagerung einer nichtdotierten Polysiliciumschicht das Steuergatter 45 durch Strukturieren der nichtdotierten Polysiliciumschicht gebildet. Danach wird eine p-Störstelle, wie beispielsweise Bor, in dieses Steuergatter mit einer ausgewählten Beschleunigungsenergie ionendotiert, und es erfolgt eine Wärmebehandlung, um diese zu aktivieren. Die Beschleunigungsenergie wird so ausgewählt, daß eine maximale Konzentration in der Nähe der Oberfläche des Steuergatters 45 entsteht. Mittels dessen wird ein Halbleiterbereich 45a (nicht gezeigt) mit einer niedrigen Störstellenkonzentration in dem Abschnitt des Steuergatters 45 gebildet, der nahe beim Floating Gate 43 ist. Der Abschnitt in der Nähe der Oberfläche des Steuergatters wird zu einem Halbleiterbereich mit einer hohen Störstellenkonzentration. Der Abschnitt zwischen diesen zwei Bereichen wird zu einem Bereich, in dem die Störstellenkonzentration mit einem Gradienten variiert. Wenn es erforderlich ist, wird danach eine zweite Ionenimplantation in der Nähe der Grenzfläche mit der zweiten Gate-Oxidschicht durchgeführt, um die Schwellenspannung Vo zu regulieren (Fig. 9(b)).
Um den Widerstand des Steuergatters 45, das als eine Wortleitung des Flash-EEPROMs funktioniert, abzusenken, wird danach die Schicht 48, die aus einem feuerfesten Metall besteht, wie beispielsweise Wolfram, Molybdän oder deren Silicid, auf dem Steuergatter 45 gebildet (Fig. 9(c)). Als Verfahren zur Bildung des p-Polysiliciums ist es anstelle der Diffusion von Störstellen nach der Ablagerung des nichtdotierten Polysiliciums ebenfalls möglich, dieses durch Ablagerung des störstellendotierten p-Polysiliciums zu bilden.
Fig. 10 zeigt die Kennlinien, die die Beziehung zwischen der Störstellenkonzentration des Bereiches 45a und der Zeit veranschaulichen, die für die Erzeugung der Schwankungskomponente ΔVth der Schwellenspannung erforderlich ist.
Das eingesetzte Halbleitersubstrat war ein p-Siliciumsubstrat mit einer Störstellenkonzentration von 1 x 10¹&sup8; cm&supmin;³, und die angelegte Source- Spannung Vs betrug 10,8 V. In der Fig. ist das Verhältnis der Zeit, die für den Aufbau von 1 V für ΔVth erforderlich ist, zu der Zeit, die für den Aufbau von 0 V für ΔVth bei der Störstellenkonzentration von 10¹&sup8; cm&supmin;³ erforderlich ist, etwa 5-fach. Wenn die Störstellenkonzentration kleiner wird, wird dieses Verhältnis jedoch schnell größer, und bei 10¹&sup6; cm&supmin;³ erreicht das Verhältnis einen Wert von bis zum 1000-fachen, obgleich sich die Zeit, die für den Aufbau von 1 V für ΔVth benötigt wird, nur um etwa das 2-fache verschlechtert. Da das Löschen bei ΔVth von etwa 1 V zufriedenstellend ist, bedeutet das daher, daß sich die Löschkennlinie kaum verschlechtert, und daß außerdem der Spielraum beim Überlöschen größer wird.
Bei dieser Ausführung sieht man eine Abweichung der Kennlinie ab einer Störstellenkonzentration von 10¹&sup9; cm&supmin;³ und darunter. Im allgemeinen wird jedoch eine Abweichung ab etwa 1 x 10²&sup0; cm&supmin;³ und darunter beobachtet.

ZWEITE AUSFÜHRUNG

Als nächstes wird eine zweite Ausführung bei Verwendung von Fig. 11 erklärt.
Fig. 11 ist eine Schnittdarstellung, die eine Speicherzelle entsprechend der zweiten Ausführung dieser Erfindung zeigt.
Bei der ersten Ausführung wurde die Verarmungsrandschicht 45b im Steuergatter 45 gebildet. Bei dieser Ausführung wird die Verarmungsrandschicht andererseits im Floating Gate in der Nähe des Steuergatters gebildet, und ihre Peripherie wird erschöpft.
Zuerst werden die n-Störstellendiffusionsbereiche des Source- Bereiches 51 und des Drainbereiches 52 im p-Siliciumhalbleitersubstrat 50 gebildet. Das Floating Gate 53, das aus Polysilicium besteht, wird über dem Halbleitersubstrat 50 zwischen diesen zwei Bereichen auf der ersten Gate- Isolationsschicht 54 gebildet. Danach wird das Steuergatter 55, das aus Polysilicium besteht, über dem Floating Gate 53 auf der zweiten Gate- Isolationsschicht 56 gebildet.
Um eine Verarmungsrandschicht durch Erhöhen des Potentials des Floating Gate 53 zu bilden, kann bei dieser Ausführung der n-Bereich 53a mit einer niedrigen Störstellenkonzentration auf der Seite des Floating Gate 53 zum Steuergatter 55 hin vorgesehen werden. Die gleichen Kennlinien wie in Fig. 10 können erhalten werden, wenn der p-Typ durch den n-Typ ersetzt wird. Bei dieser Ausführung wird in Übereinstimmung mit einem Verfahren zur Bildung des Halbleiterbereiches 53a mit einer niedrigen Störstellenkonzentration die n-Störstelle in die nichtdotierte Polysiliciumschicht, aus der das Floating Gate 53 besteht, mit einer ausgewählten Beschleunigungsenergie dotiert, und diese wird durch eine Wärmebehandlung aktiviert. Die Beschleunigungsenergie wird so ausgewählt, daß eine maximale Konzentration in der Nähe der Grenzfläche zwischen dem Floating Gate 53 und der ersten Gate-Isolationsschicht 54 entsteht. Daher wird der Bereich, der dem Steuergatter 53 gegenüberliegt, mit einer niedrigen Störstellenkonzentration gebildet, und der Bereich, der dem Halbleitersubstrat gegenüberliegt, mit einer hohen Störstellenkonzentration.
Es ist ebenfalls möglich, ein Verfahren anzuwenden, daß die folgenden Schritte aufweist: Ablagern von n-Polysilicium mit einer niedrigen Störstellenkonzentration auf dem Halbleitersubstrat 50 über der ersten Gate-Isolationsschicht und Dotieren der p-Störstelle in den Oberflächenbereich dieses, um die n-Störstellenkonzentration dieses Bereiches zu reduzieren.

DRITTE AUSFÜHRUNG

Das Folgende ist eine Beschreibung einer dritten Ausführung mit Bezugnahme auf Fig. 12.
Normalerweise funktioniert das Steuergatter als die Wortleitung im Speicherzellenbereich, und sie wirkt als die Schaltverbindung in einer Halbleiterintegrierschaltung. Aus diesem Grund, wenn Polysilicium mit einem Bereich mit einer niedrigen Störstellenkonzentration im Steuergatter verwendet wird, wie beispielsweise in der ersten Ausführung, nimmt der Widerstand der Schaltverbindung zu und erzeugt das Problem der Signalverzögerung. Um diesen Widerstand zu reduzieren, wird, wie in Fig. 9(c) gezeigt wird, eine Schicht aus einem feuerfesten Metall auf dem Polysilicium gebildet, aus dem das Steuergatter besteht. Es besteht jedoch eine Möglichkeit, daß an der Grenzfläche zwischen der feuerfesten Schicht und dem Polysilicium mit einer niedrigen Störstellenkonzentration ein Schottky-Übergang entsteht, so daß manchmal das anfängliche Ziel nicht erreicht werden kann.
Fig. 12 ist eine Schnittdarstellung, die eine Speicherzelle entsprechend der dritten Ausführung dieser Erfindung zeigt.
In Fig. 12 werden die gleichen Bezugszahlen für die gleichen Elemente verwendet, wie beispielsweise die in Fig. 4 und 9 gezeigten Elemente.
Bei dieser Ausführung wird das Steuergatter 45 mit einer p-Störstelle hergestellt. Die Pufferschicht 49 wird zwischen dem Steuergatter 45 und der feuerfesten Metallschicht 48 gebildet, um die Entstehung eines Schottky- Überganges zu verhindern. Für die Pufferschicht 49 ist beispielsweise die Verwendung von Polysilicium mit einer hohen Störstellenkonzentration und mit der gleichen Leitfähigkeit wie der Störstellenbereich 45 möglich. Es ist ebenfalls möglich, die Pufferschicht 49 und das Steuergatter mit einer niedrigen Störstellenkonzentration aus dem gleichen Polysilicium zu bilden, wie beispielsweise, um einen Konzentrationsgradienten so zu bewirken, daß die Störstellenkonzentration auf der Seite des Floating Gate niedriger und auf der Seite der feuerfesten Metallschicht höher ist. Gleichzeitig ist es ebenfalls möglich, einen Konzentrationsgradienten so zu bilden, daß die Störstellenkonzentration auf der Seite des Floating Gate 43 zum Steuergatter hin niedrig ist, und daß die Störstellenkonzentration auf der Halbleitersubstratseite hoch ist.
Diese Erfindung wurde vorangehend für den Flash-EEPROM des Typs beschrieben, bei dem die Elektronen aus dem Floating Gate diskontinuierlich emittiert werden. Der Zustand, bei dem die Elektronen in das Floating Gate eingeschossen wurden, wird jedoch als Löschen definiert, und diese Erfindung ist ebenfalls bei einem EEPROM des Typs anwendbar, bei dem die Elektronen diskontinuierlich eingeschossen werden. In diesem Fall ist der Vorspannungszustand der umgekehrte des vorangehend angeführten, und das Steuergatter wird mit Bezugnahme auf Source oder Drain positiv vorgespannt Da das Floating Gate mit dem Einschuß der Elektronen negativ wird, wird außerdem der n-Typ für das Steuergatter als die Störstelle mit niedriger Konzentration angenommen, in der eine Verarmungsrandschicht für negativ gebildet wird, und diese kann an der Grenzfläche der Gate-Oxidschicht gebildet werden. Wenn eine Verarmungsrandschicht, die im Floating Gate gebildet wird, benutzt wird, kann diese in diesem Fall mittels des p-Typs gebildet werden.
Bei der ersten Ausführung, wenn das n-Polysilicium anstelle des p-Polysiliciums im Halbleiterbereich mit einer niedrigen Störstellenkonzentration benutzt wird, kann ebenfalls ein Überschreiben verhindert werden.
Die vorliegende Erfindung wurde mit Bezugnahme auf spezifische Ausführungen beschrieben. Für die Fachleute sollten jedoch weitere Ausführungen auf der Basis der Prinzipien der vorliegenden Erfindung unverkennbar sein. Es ist beabsichtigt, daß derartige Ausführungen durch die Patentansprüche eingeschlossen werden.

Claims

1. Nichtflüchtiger Halbleiterspeicher, der aufweist:

ein Halbleitersubstrat (40) mit einer ersten Leitfähigkeit, das eine Hauptoberfläche aufweist;

einen Source-Bereich (41) mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche gebildet wird;

einen Drainbereich (42) mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche entfernt vom Source-Bereich (41) gebildet wird;

einen Kanalbereich zwischen dem Source-Bereich (41) und dem Drainbereich (42);

eine Floating-Gate-Elektrode (43), die über dem Kanalbereich gebildet wird, und die elektrisch vom Substrat (40), dem Source-Bereich (41) und dem Drainbereich (42) isoliert ist; uhd

eine Steuergatterelektrode (45), die über der Floating-Gate-Elektrode (43) gebildet wird, und die von der Floating-Gate-Elektrode (43) isoliert ist, wobei die Steuergatterelektrode (45) eine Floating-Gate-Elektrode- Seite, die zur Floating-Gate-Elektrode (43) hin liegt, und eine obere Seite aufweist, die von dieser abgelegen ist; dadurch gekennzeichnet, daß:

die Steuergatterelektrode (45) eine abnehmende Störstellenkonzentration aufweist, so daß die Störstellenkonzentration auf der Seite der Steuergatterelektrode zur Floating-Gate-Elektrode hin niedriger ist, wodurch ein Bereich (45a) mit einer niedrigen Störstellenkonzentration gebildet wird, und so daß sie auf der oberen Seite der Steuergatterelektrode höher ist.

2. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem die Störstellenkonzentration des Bereiches (45a) mit der niedrigen Störstellenkonzentration kleiner ist als 1 x 10¹&sup9; cm&supmin;³.

3. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem die Steuergatterelektrode (45) aus polykristallinem Silicium mit der ersten Leitfähigkeit gebildet wird.

4. Nichtflüchtiger Halbleiterspeicher nach Anspruch 2, der außerdem eine Kontaktschicht aufweist, die über und in Kontakt mit der Steuergatterelektrode gebildet wird.

5. Nichtflüchtiger Halbleiterspeicher nach Anspruch 4, bei dem die Kontaktschicht (48) eine feuerfeste Metallschicht (48) in Kontakt mit der Steuergatterelektrode (45) aufweist.

6. Nichtflüchtiger Halbleiterspeicher nach Anspruch 5, der außerdem eine Pufferschicht (49) aufweist, die zwischen der Steuergatterelektrode und der Kontaktschicht gebildet wird.

7. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, bei dem die Pufferschicht (49) eine Schicht aus Polysilicium mit einer hohen Störstellenkonzentration bei der gleichen Leitfähigkeit wie der Bereich (45a) mit der niedrigen Störstellenkonzentration aufweist.

8. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, bei dem die Pufferschicht (49) eine abnehmende Störstellenkonzentration aufweist, so daß die Störstellenkonzentration auf der Floating-Gate-Seite niedriger und auf der Seite der feuerfesten Metallschicht höher ist.

9. Nichtflüchtiger Halbleiterspeicher, der aufweist:

ein Halbleitersubstrat (50) mit einer ersten Leitfähigkeit, das eine Hauptoberfläche aufweist;

einen Source-Bereich (51) mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche gebildet wird;

einen Drainbereich (52) mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche entfernt vom Source-Bereich (51) gebildet wird;

einen Kanalbereich zwischen dem Source-Bereich (51) und dem Drainbereich (52);

eine Floating-Gate-Elektrode (53), die über dem Kanalbereich gebildet wird, und die elektrisch vom Substrat (50), dem Source-Bereich (51) und dem Drainbereich (52) isoliert ist, wobei die Floating-Gate-Elektrode (53) eine Kanalseite, die zum Kanalbereich hin liegt, und eine obere Seite aufweist, die von dieser abgelegen ist; und

eine Steuergatterelektrode (55), die über der Floating-Gate-Elektrode (53) gebildet wird, und die von der Floating-Gate-Elektrode (53) isoliert ist; dadurch gekennzeichnet, daß:

die Floating-Gate-Elektrode (53) eine abnehmende Störstellenkonzentration aufweist, so daß die Störstellenkonzentration auf der oberen Seite der Floating-Gate-Elektrode niedriger ist, wodurch ein Bereich (53a) mit einer niedrigen Störstellenkonzentration gebildet wird, und so daß sie auf der Kanalseite der Floating-Gate-Elektrode höher ist.

10. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, bei dem die Störstellenkonzentration des Bereiches (53a) mit der niedrigen Störstellenkonzentration kleiner ist als 1 x 10¹&sup9; cm&supmin;³.

11. Nichtflüchtiger Halbleiterspeicher nach Anspruch 10, bei dem die Floating-Gate-Elektrode (53) aus polykristallinem Silicium mit der zweiten Leitfähigkeit gebildet wird.

12. Methode für die Operation eines nichtflüchtigen Halbleiterspeichers nach einem der vorhergehenden Ansprüche, der umfaßt: ein Halbleitersubstrat (40, 50) mit einer ersten Leitfähigkeit, das eine Hauptoberfläche aufweist; einen Source-Bereich (41, 51) mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche gebildet wird; einen Drainbereich (42, 52) mit einer zweiten Leitfähigkeit, der auf der Hauptoberfläche entfernt vom Source-Bereich (41, 51) gebildet wird; einen Kanalbereich zwischen dem Source-Bereich (41, 51) und dem Drainbereich (42, 52); eine erste Isolationsschicht (44, 54), die auf dem Kanalbereich gebildet wird; eine Floating-Gate-Elektrode (43, 53), die auf der ersten Isolationsschicht (44, 54) gebildet wird; eine zweite Isolationsschicht (46, 56), die auf der Floating-Gate-Elektrode (43, 53) gebildet wird; und eine Steuergatterelektrode (45, 55), die auf der zweiten Isolationsschicht (46, 56) gebildet wird, wobei die Methode die folgenden Schritte aufweist:

Anlegen einer Spannung über die erste Isolationsschicht (44, 54) und die zweite Isolationsschicht (46, 56); und

Bilden einer Verarmungsrandschicht in Kontakt mit der zweiten Isolationsschicht (46, 56) in einer von Floating-Gate-Elektrode (43, 53) und der Steuergatterelektrode (45, 55).