JPH025422A - 半導体装置 - Google Patents
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- JPH025422A JPH025422A JP15470688A JP15470688A JPH025422A JP H025422 A JPH025422 A JP H025422A JP 15470688 A JP15470688 A JP 15470688A JP 15470688 A JP15470688 A JP 15470688A JP H025422 A JPH025422 A JP H025422A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に半導体集積回路を形
成する電極配線の高信頼化に適用して有効な技術に関す
るものである。
成する電極配線の高信頼化に適用して有効な技術に関す
るものである。
ＭＯＳ−ＦＥＴのゲート電極には、従来よりポリシリコ
ンく多結晶シリコン）が用いられてきたが、デバイスの
高速化、高集積化の要請から、ポリシリコンよりも低い
抵抗値を有する高融点金属、ンリサイドあるいはポリサ
イドなどが用いられるようになってきた。これらの低抵
抗材料を用いたゲート電極形成技術については、例えば
、株式会社サイエンスフォーラム、昭和５８年１１月２
８日発行、「超ＬＳＩハンドブックＪＰ１１９〜Ｐ１２
３に記載がある。
ンく多結晶シリコン）が用いられてきたが、デバイスの
高速化、高集積化の要請から、ポリシリコンよりも低い
抵抗値を有する高融点金属、ンリサイドあるいはポリサ
イドなどが用いられるようになってきた。これらの低抵
抗材料を用いたゲート電極形成技術については、例えば
、株式会社サイエンスフォーラム、昭和５８年１１月２
８日発行、「超ＬＳＩハンドブックＪＰ１１９〜Ｐ１２
３に記載がある。
上記低抵抗材料のうち、特にポリサイドは、従来より用
いられてきたポリシリコンの表面にＭ。
いられてきたポリシリコンの表面にＭ。
Ｓｉａ 、ＷＳｉ２．ＴｉＳｉ２などのシリサイドを積
層する構造であるため、高融点金属やシリサイド単独で
ゲート電極を形成する場合と比較して、従来のゲートプ
ロセスとの整合性が高いという利点がある。
層する構造であるため、高融点金属やシリサイド単独で
ゲート電極を形成する場合と比較して、従来のゲートプ
ロセスとの整合性が高いという利点がある。
しかし、本発明者の検討によれば、ポリシリコンとシリ
サイドとの積層構造からなるポリサイドは、ポリシリコ
ンの表面に積層されるシリサイドの膜ストレスが高いた
めに、熱処理の際にシリサイドに膜縮みが発生し、ポリ
シリコンとの界面で剥離が生じたり、ふくれが生じ易い
という欠点がある。
サイドとの積層構造からなるポリサイドは、ポリシリコ
ンの表面に積層されるシリサイドの膜ストレスが高いた
めに、熱処理の際にシリサイドに膜縮みが発生し、ポリ
シリコンとの界面で剥離が生じたり、ふくれが生じ易い
という欠点がある。
また、膜形成時に混入した未反応ガスに由来するフッ素
（Ｆ）、塩素＜ｃｉ＞などの不純物がシリサイドからポ
リシリコンに拡散したり、ポリシリコンを低抵抗化する
ために添加したリン（Ｐ）、ヒ素（Ａｓ）あるいはホウ
素（Ｂ）などの不純物がシリサイドに拡散し、膜特性を
劣化させ易いという欠点がある。
（Ｆ）、塩素＜ｃｉ＞などの不純物がシリサイドからポ
リシリコンに拡散したり、ポリシリコンを低抵抗化する
ために添加したリン（Ｐ）、ヒ素（Ａｓ）あるいはホウ
素（Ｂ）などの不純物がシリサイドに拡散し、膜特性を
劣化させ易いという欠点がある。
その結果、ゲート電極に異常酸化が発生したり、ゲート
酸化膜の耐圧が劣化するなど、ゲートの電気特性が著し
く低下する虞れがある。
酸化膜の耐圧が劣化するなど、ゲートの電気特性が著し
く低下する虞れがある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ポリサイド電極配線の信頼性を向上さ
せることのできる技術を提供することにある。
り、その目的は、ポリサイド電極配線の信頼性を向上さ
せることのできる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ポリサイドを構成するシリサイドとポリシリ
コンとの層間に低融点金属層を介在させた三層構造の電
極配線を備えた半導体装置構造である。
コンとの層間に低融点金属層を介在させた三層構造の電
極配線を備えた半導体装置構造である。
Ｃ作用〕
上記した手段によれば、低融点金属層が熱処理時に部分
的に溶融してシリサイドの膜ストレスを低減する。また
、低融点金属層によって、シリサイドおよびポリシリコ
ン中の不純物の相互拡散が防止される。
的に溶融してシリサイドの膜ストレスを低減する。また
、低融点金属層によって、シリサイドおよびポリシリコ
ン中の不純物の相互拡散が防止される。
第１図は、本発明の一実施例である半導体装置を示す半
導体基板の断面図、第２図（ａ）〜（Ｃ）は、この半導
体装置の製造方法を示す半導体基板の断面図である。
導体基板の断面図、第２図（ａ）〜（Ｃ）は、この半導
体装置の製造方法を示す半導体基板の断面図である。
本実施例は、ＭＯ３形Ｄ ＲＡ Ｍ （Ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ） で
あり、シリコン単結晶からなるｐ−形半導体基板１のｐ
ウェル２の主面には、メモリセルを構成するｎチャネル
間Ｏ３−ＦＥＴＱとキャパシタＣとが形成されている。
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ） で
あり、シリコン単結晶からなるｐ−形半導体基板１のｐ
ウェル２の主面には、メモリセルを構成するｎチャネル
間Ｏ３−ＦＥＴＱとキャパシタＣとが形成されている。
ｎチャネル間Ｏ５−ＦＥＴＱは、ゲート電極３、ゲート
酸化膜４、低濃度ｎ−形拡散層５、高濃度ｎ＋形形成散
層からなるＬＤＤ構造を備え、ゲート酸化膜４０表面に
形成されたゲート電極３は、ポリシリコン、低融点金属
、シリサイドを下層から順次積層した三層構造となって
いる。
酸化膜４、低濃度ｎ−形拡散層５、高濃度ｎ＋形形成散
層からなるＬＤＤ構造を備え、ゲート酸化膜４０表面に
形成されたゲート電極３は、ポリシリコン、低融点金属
、シリサイドを下層から順次積層した三層構造となって
いる。
キャパシタＣは、上部電極７、誘電体膜８、下部電極９
から構成されている。ｎ形不純物（ＡｓまたはＰ）を導
入した低抵抗ポリシリコンからなる上部電極７は、ＬＯ
ＣＯ９法（選択酸化法）で形成されたフィールド絶縁膜
１０の表面に配置され、隣接するメモリセルの上部電極
７と一体に構成されている。一方、下部電極９は、ｐウ
ェル２の主面に形成されたｎ形成散層１１によって構成
されている。
から構成されている。ｎ形不純物（ＡｓまたはＰ）を導
入した低抵抗ポリシリコンからなる上部電極７は、ＬＯ
ＣＯ９法（選択酸化法）で形成されたフィールド絶縁膜
１０の表面に配置され、隣接するメモリセルの上部電極
７と一体に構成されている。一方、下部電極９は、ｐウ
ェル２の主面に形成されたｎ形成散層１１によって構成
されている。
フィールド絶縁膜１０の上層には、ワード線ＷＬが形成
され、ＣＶＤ法で堆積したＳ１０．絶縁膜１２を介して
キャパシタＣの上部電極７と絶縁されている。このワー
ド線ＷＬは、ｎチャネル間Ｏ３−ＦＥＴＱのゲート電極
３と同一の工程、同一のマスクで形成され、ゲート電極
３と同じく、ポリシリコン、低融点金属、シリサイドを
下層から順次積層した三層構造となっている。
され、ＣＶＤ法で堆積したＳ１０．絶縁膜１２を介して
キャパシタＣの上部電極７と絶縁されている。このワー
ド線ＷＬは、ｎチャネル間Ｏ３−ＦＥＴＱのゲート電極
３と同一の工程、同一のマスクで形成され、ゲート電極
３と同じく、ポリシリコン、低融点金属、シリサイドを
下層から順次積層した三層構造となっている。
ゲート電極３およびワード線ＷＬ、の上層には、ＣＶＤ
法で形成した５ｉＯｚ絶縁膜１３を介して第一の層間絶
縁膜１４が形成されている。この層間絶縁膜１４は、例
えば、Ｂ Ｐ Ｓ Ｇ （ｂｏｒｏｐｈｏｓｐｈｏ ５
ｉｌｉｃａｔｅ ｇｌａｓｓ） をＣＶＤ法で堆積し
た後、これをグラスフローで平坦化したものである。
法で形成した５ｉＯｚ絶縁膜１３を介して第一の層間絶
縁膜１４が形成されている。この層間絶縁膜１４は、例
えば、Ｂ Ｐ Ｓ Ｇ （ｂｏｒｏｐｈｏｓｐｈｏ ５
ｉｌｉｃａｔｅ ｇｌａｓｓ） をＣＶＤ法で堆積し
た後、これをグラスフローで平坦化したものである。
層間絶縁膜１４の上層には、銅（Ｃｕ）、シリコンなど
を添加したＡ１合金からなる第−層Ａｆ配線１５が形成
されている。ビット線を構成するこのＡＩ配線１５は、
コンタクトホール１６を介してｎチャネル間Ｏ３−ＦＥ
ＴＱのｎ＋形拡散層６と電気的に接続されている。
を添加したＡ１合金からなる第−層Ａｆ配線１５が形成
されている。ビット線を構成するこのＡＩ配線１５は、
コンタクトホール１６を介してｎチャネル間Ｏ３−ＦＥ
ＴＱのｎ＋形拡散層６と電気的に接続されている。
第−層ＡＩ配線１５の上層には、第二の眉間絶縁膜Ｉ７
が形成されている。この層間絶縁膜１７は、例えば、Ｃ
ＶＤ法で堆積したＰ Ｓ Ｇ （ｐｈｏｓｐｈｏ ５ｉ
ｌｉｃａｔｅ ｇｌａｓｓ） である。
が形成されている。この層間絶縁膜１７は、例えば、Ｃ
ＶＤ法で堆積したＰ Ｓ Ｇ （ｐｈｏｓｐｈｏ ５ｉ
ｌｉｃａｔｅ ｇｌａｓｓ） である。
層間絶縁膜１７の上層には、第−層Ａ１配線１５と同じ
へ１合金からなる第二層Ａ１配線１８が形成され、図示
しないコンタクトホールを介してワード線ＷＬと電気的
に接続されるとともに、その表面が５１３Ｎｌからなる
パッシベーション膜１９によって保護されている。
へ１合金からなる第二層Ａ１配線１８が形成され、図示
しないコンタクトホールを介してワード線ＷＬと電気的
に接続されるとともに、その表面が５１３Ｎｌからなる
パッシベーション膜１９によって保護されている。
次に、上記構成からなるＭＯＳ形ＤＲＡＭにおけるゲー
ト電極３の製造工程を第２図（ａ）〜（Ｃ）により説明
する。
ト電極３の製造工程を第２図（ａ）〜（Ｃ）により説明
する。
まず、キャパシタＣの上部電極７を形成した後、ｐ−形
基板１の表面にＣＶＤ法でポリシリコン膜２０を堆積し
、次いで、リン（Ｐ）処理または、ヒ素（ΔＳ）、ホウ
素（Ｂ）の打ち込みによって、ポリシリコン膜２０の低
抵抗化を実施する（第２図（ａ））。
基板１の表面にＣＶＤ法でポリシリコン膜２０を堆積し
、次いで、リン（Ｐ）処理または、ヒ素（ΔＳ）、ホウ
素（Ｂ）の打ち込みによって、ポリシリコン膜２０の低
抵抗化を実施する（第２図（ａ））。
次に、ポリシリコン膜２０の表面に薄い低融点金属層膜
２１を堆積する（第２図ら））。低融点金属には、Ｓｎ
（融点＝２３１℃）、ｐｂ（融点＝３２７℃）、Ａβ
（融点＝６６０℃）などが用いられる。また、堆積の方
法は、ＣＶＤ法、スパッタ法、真空蒸着法のいずれでも
よい。
２１を堆積する（第２図ら））。低融点金属には、Ｓｎ
（融点＝２３１℃）、ｐｂ（融点＝３２７℃）、Ａβ
（融点＝６６０℃）などが用いられる。また、堆積の方
法は、ＣＶＤ法、スパッタ法、真空蒸着法のいずれでも
よい。
次に、ＷＣＪ！、／Ｓ ｉ Ｈ４，ＭＯＦｇ／Ｓ ｉＨ
ｓなどのガスを用いたＣＶＤ法で低融点金属膜２１０表
面にＷＳ ｌｘ 、 Ｍｏ ５１２ などのシリサイド
膜２２を堆積した後、ホトレジストマスクを用いたドラ
イエツチングでパターニングを行い、ゲート酸化膜４の
表面にポリシリコン膜２０、低融点金属膜２１、シリサ
イド膜２２の三層からなるゲート電極３を形成する（第
２図（Ｃ））。このとき、同時にフィールド絶縁膜１０
の上層にも、ポリシリコン膜２０、低融点金属膜２１、
シリサイド膜２２の三層からなるワード線ＷＬが形成さ
れる。その後、熱処理により、ゲート電極３およびワー
ド線ＷＬの低抵抗化を実施する。なお、上記工程に代え
、シリサイド膜２２を熱処理で低抵抗化した後、パター
ニングを行う工程でゲート電極３およびワード線ＷＬを
形成してもよい。
ｓなどのガスを用いたＣＶＤ法で低融点金属膜２１０表
面にＷＳ ｌｘ 、 Ｍｏ ５１２ などのシリサイド
膜２２を堆積した後、ホトレジストマスクを用いたドラ
イエツチングでパターニングを行い、ゲート酸化膜４の
表面にポリシリコン膜２０、低融点金属膜２１、シリサ
イド膜２２の三層からなるゲート電極３を形成する（第
２図（Ｃ））。このとき、同時にフィールド絶縁膜１０
の上層にも、ポリシリコン膜２０、低融点金属膜２１、
シリサイド膜２２の三層からなるワード線ＷＬが形成さ
れる。その後、熱処理により、ゲート電極３およびワー
ド線ＷＬの低抵抗化を実施する。なお、上記工程に代え
、シリサイド膜２２を熱処理で低抵抗化した後、パター
ニングを行う工程でゲート電極３およびワード線ＷＬを
形成してもよい。
以上の工程によって得られたゲート電極３およびワード
線ＷＬにおいては、熱処理の際に部分的に溶融した低融
点金属膜２１が緩衝材として作用し、ポリシリコン膜２
０の膜ストレスが低減される。また、ポリシリコン膜２
０とシリサイド膜２２との間に介在した低融点金属膜２
１がバリヤ層として作用し、ポリシリコン膜２０に導入
された不純物（Ｐ、ＡｓまたはＢ）およびシリサイド膜
２２に混入した未反応ガスに由来する不純物（Ｆ。
線ＷＬにおいては、熱処理の際に部分的に溶融した低融
点金属膜２１が緩衝材として作用し、ポリシリコン膜２
０の膜ストレスが低減される。また、ポリシリコン膜２
０とシリサイド膜２２との間に介在した低融点金属膜２
１がバリヤ層として作用し、ポリシリコン膜２０に導入
された不純物（Ｐ、ＡｓまたはＢ）およびシリサイド膜
２２に混入した未反応ガスに由来する不純物（Ｆ。
ＣＲ）の相互拡散が防止される。
その結果、ポリシリコン膜２０およびシリサイド膜２２
の膜特性が安定し、ゲート電極３およびワード線ＷＬの
高信頼化が達成される。
の膜特性が安定し、ゲート電極３およびワード線ＷＬの
高信頼化が達成される。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、ポリシリコン膜とシリサイド膜との間に介在す
る低融点金属膜は、前記実施例で用いた５ｎＳＰｂ、Ａ
、ｇに限定されるものではない。
る低融点金属膜は、前記実施例で用いた５ｎＳＰｂ、Ａ
、ｇに限定されるものではない。
以上の説明では、主として本発明者によってなされた発
明を、その利用分野となったＭＯ３形半導体メモリのゲ
ート電極形成技術に適用した場合について説明したが、
本発明は、これに限定されるものではなく、゛ポリサイ
ド電極配線を用いるすべての半導体装置に適用すること
ができる。
明を、その利用分野となったＭＯ３形半導体メモリのゲ
ート電極形成技術に適用した場合について説明したが、
本発明は、これに限定されるものではなく、゛ポリサイ
ド電極配線を用いるすべての半導体装置に適用すること
ができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、ポリサイド電極配線を構成するシリサイドと
ポリシリコンとの層間に低融点金属層を介在させた電極
配線構造とすることにより、ポリサイド電極配線の高信
頼化が達成される。
ポリシリコンとの層間に低融点金属層を介在させた電極
配線構造とすることにより、ポリサイド電極配線の高信
頼化が達成される。
第１図は本発明の一実施例である半導体装置を示す半導
体基板の断面図、 第２図（ａ）〜（Ｃ）はこの半導体装置の製造方法を示
す半導体基板の断面図である。 １・・・ｐ−形半導体基板、２・・・ｐウェル、３・・
・ゲート電極、４・・・ゲート酸化膜、５・・・低濃度
ｎ−形形成散層６・・・高濃度ｎ゛形形成散層７・・・
上部電極、８・・・誘電体膜、９・・・下部電極、１０
・・・フィールド絶縁膜、１１・・・ｎ形波散層、１２
．１３・・・ｓｉ。 ２絶縁膜、１４．１７・・・層間絶縁膜、１５゜１８・
・・／ｌ！配！、１６・・・コンタクトホール、１９・
・・パッシベーション膜、２０・・・ポリシリコン膜、
２１・・・低融点金属膜、２２・・・シリサイド膜、Ｃ
・・・キャノくシタ、Ｑ・・・ｎチャネルＭＯ３−ＦＥ
Ｔ、ＷＬ・・・ワード線。
体基板の断面図、 第２図（ａ）〜（Ｃ）はこの半導体装置の製造方法を示
す半導体基板の断面図である。 １・・・ｐ−形半導体基板、２・・・ｐウェル、３・・
・ゲート電極、４・・・ゲート酸化膜、５・・・低濃度
ｎ−形形成散層６・・・高濃度ｎ゛形形成散層７・・・
上部電極、８・・・誘電体膜、９・・・下部電極、１０
・・・フィールド絶縁膜、１１・・・ｎ形波散層、１２
．１３・・・ｓｉ。 ２絶縁膜、１４．１７・・・層間絶縁膜、１５゜１８・
・・／ｌ！配！、１６・・・コンタクトホール、１９・
・・パッシベーション膜、２０・・・ポリシリコン膜、
２１・・・低融点金属膜、２２・・・シリサイド膜、Ｃ
・・・キャノくシタ、Ｑ・・・ｎチャネルＭＯ３−ＦＥ
Ｔ、ＷＬ・・・ワード線。
Claims (1)
- １、半導体基板上の集積回路を形成する電極配線の少な
くとも一部をポリサイドで構成した半導体装置であって
、前記ポリサイドを構成するポリシリコン層とシリサイ
ド層との間に低融点金属層を介在させたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15470688A JPH025422A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15470688A JPH025422A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025422A true JPH025422A (ja) | 1990-01-10 |
Family
ID=15590176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15470688A Pending JPH025422A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121755A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1988
- 1988-06-24 JP JP15470688A patent/JPH025422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121755A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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