JPH04352356A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH04352356A JPH04352356A JP3124309A JP12430991A JPH04352356A JP H04352356 A JPH04352356 A JP H04352356A JP 3124309 A JP3124309 A JP 3124309A JP 12430991 A JP12430991 A JP 12430991A JP H04352356 A JPH04352356 A JP H04352356A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、例えば相補形ＭＩＳＦＥＴ（
ＣＭＯＳＦＥＴ）を有する半導体集積回路装置などに適
用して有効な技術に関するものである。
よびその製造技術に関し、例えば相補形ＭＩＳＦＥＴ（
ＣＭＯＳＦＥＴ）を有する半導体集積回路装置などに適
用して有効な技術に関するものである。
【０００２】
【従来の技術】ｎチャネル形ＭＩＳＦＥＴとｐチャネル
形ＭＩＳＦＥＴとを同一半導体基板上に形成した相補形
ＭＩＳＦＥＴは、低消費電力化が可能であると共に、微
細化によって高速化も可能となることから、近年、マイ
クロコンピータ、ゲートアレイ、メモリを始めとするほ
とんど全ての半導体集積回路装置に適用されるようにな
っている。
形ＭＩＳＦＥＴとを同一半導体基板上に形成した相補形
ＭＩＳＦＥＴは、低消費電力化が可能であると共に、微
細化によって高速化も可能となることから、近年、マイ
クロコンピータ、ゲートアレイ、メモリを始めとするほ
とんど全ての半導体集積回路装置に適用されるようにな
っている。
【０００３】上記相補形ＭＩＳＦＥＴの低消費電力化、
高速化を進めるためには、ＭＩＳＦＥＴのスケーリング
による高性能化と併せて、Ａｌ配線の微細化、低抵抗化
、低容量化が不可欠であるが、Ａｌ配線の微細化は、そ
の電流密度を増大させ、エレクトロマイグレーションや
ストレスマイグレーションによる断線不良などの信頼性
低下を引き起こすという問題がある。
高速化を進めるためには、ＭＩＳＦＥＴのスケーリング
による高性能化と併せて、Ａｌ配線の微細化、低抵抗化
、低容量化が不可欠であるが、Ａｌ配線の微細化は、そ
の電流密度を増大させ、エレクトロマイグレーションや
ストレスマイグレーションによる断線不良などの信頼性
低下を引き起こすという問題がある。
【０００４】従来、Ａｌ配線のマイグレーション耐性を
向上させる対策として、ＣｕやＳｉなどを添加したＡｌ
合金配線が用いられているが、近年、より有効な対策と
して、Ａｌ合金の下層（または上下層）にＴｉＷ、Ｔｉ
Ｎなどのバリヤメタルを敷いたＡｌ積層配線が用いられ
るようになった。また、これらのバリヤメタルは、Ａｌ
合金配線中のＳｉの析出による半導体基板と配線との接
触抵抗の増大を抑制する目的でも使用されている。
向上させる対策として、ＣｕやＳｉなどを添加したＡｌ
合金配線が用いられているが、近年、より有効な対策と
して、Ａｌ合金の下層（または上下層）にＴｉＷ、Ｔｉ
Ｎなどのバリヤメタルを敷いたＡｌ積層配線が用いられ
るようになった。また、これらのバリヤメタルは、Ａｌ
合金配線中のＳｉの析出による半導体基板と配線との接
触抵抗の増大を抑制する目的でも使用されている。
【０００５】なお、ＴｉＷ、ＴｉＮなどのバリヤメタル
については、株式会社プレスジャーナル、平成２年１２
月２０日発行の「月刊セミコンダクターワールド １９
９１．１ 」Ｐ１７３〜Ｐ１７４などにおいて論じられ
ている。
については、株式会社プレスジャーナル、平成２年１２
月２０日発行の「月刊セミコンダクターワールド １９
９１．１ 」Ｐ１７３〜Ｐ１７４などにおいて論じられ
ている。
【０００６】
【発明が解決しようとする課題】ところが、Ａｌ合金の
下層にＴｉＷを敷いたＡｌ積層配線を半導体基板、例え
ばｎチャネル形ＭＩＳＦＥＴやｐチャネル形ＭＩＳＦＥ
Ｔの半導体領域（ソース、ドレイン）に接続すると、こ
れらの半導体領域中にドープされている不純物がＴｉＷ
によって吸収、拡散され、表面の不純物濃度が低下する
ために、半導体領域とＡｌ積層配線との接触抵抗がむし
ろ増大してしまうことが本発明者によって見出された。
下層にＴｉＷを敷いたＡｌ積層配線を半導体基板、例え
ばｎチャネル形ＭＩＳＦＥＴやｐチャネル形ＭＩＳＦＥ
Ｔの半導体領域（ソース、ドレイン）に接続すると、こ
れらの半導体領域中にドープされている不純物がＴｉＷ
によって吸収、拡散され、表面の不純物濃度が低下する
ために、半導体領域とＡｌ積層配線との接触抵抗がむし
ろ増大してしまうことが本発明者によって見出された。
【０００７】特に、不純物として拡散係数の比較的大き
いホウ素をドープするｐチャネル形ＭＩＳＦＥＴの半導
体領域は、浅い拡散層深さを実現するためにｎチャネル
形ＭＩＳＦＥＴの半導体領域に比べて不純物濃度を低く
するので、表面の不純物濃度が低下し、半導体領域と配
線との接触抵抗がより増大するという問題がある。
いホウ素をドープするｐチャネル形ＭＩＳＦＥＴの半導
体領域は、浅い拡散層深さを実現するためにｎチャネル
形ＭＩＳＦＥＴの半導体領域に比べて不純物濃度を低く
するので、表面の不純物濃度が低下し、半導体領域と配
線との接触抵抗がより増大するという問題がある。
【０００８】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、配線と半導体基板との接
触抵抗を低減する技術を提供することにある。
れたものであり、その目的は、配線と半導体基板との接
触抵抗を低減する技術を提供することにある。
【０００９】本発明の他の目的は、配線と半導体基板と
を接続するための接続孔の合わせ余裕を低減する技術を
提供することにある。
を接続するための接続孔の合わせ余裕を低減する技術を
提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板の主面の第一アクティブ領域に設け
られた第一導電形の第一半導体領域、第二アクティブ領
域に設けられた第二導電形の第二半導体領域、前記第一
半導体領域上の絶縁膜に開孔された第一接続孔、前記第
二半導体領域上の絶縁膜に開孔された第二接続孔、前記
第一接続孔を通じて前記第一半導体領域と電気的に接続
された第一配線および前記第二接続孔を通じて前記第二
半導体領域と電気的に接続された第二配線を有し、前記
第一半導体領域と第一配線との接続部に第一導電形の第
三半導体領域を設けると共に、前記第二半導体領域と第
二配線との接続部に第二導電形の第四半導体領域を設け
たものである。
装置は、半導体基板の主面の第一アクティブ領域に設け
られた第一導電形の第一半導体領域、第二アクティブ領
域に設けられた第二導電形の第二半導体領域、前記第一
半導体領域上の絶縁膜に開孔された第一接続孔、前記第
二半導体領域上の絶縁膜に開孔された第二接続孔、前記
第一接続孔を通じて前記第一半導体領域と電気的に接続
された第一配線および前記第二接続孔を通じて前記第二
半導体領域と電気的に接続された第二配線を有し、前記
第一半導体領域と第一配線との接続部に第一導電形の第
三半導体領域を設けると共に、前記第二半導体領域と第
二配線との接続部に第二導電形の第四半導体領域を設け
たものである。
【００１２】
【作用】上記した手段によれば、第一半導体領域と第一
配線との接続部に第一導電形の第三半導体領域を設ける
ことにより、第一半導体領域と第一配線との接触抵抗を
低減することができる。また、第二半導体領域と第二配
線との接続部に第二導電形の第四半導体領域を設けるこ
とにより、第二半導体領域と第二配線との接触抵抗を低
減することができる。
配線との接続部に第一導電形の第三半導体領域を設ける
ことにより、第一半導体領域と第一配線との接触抵抗を
低減することができる。また、第二半導体領域と第二配
線との接続部に第二導電形の第四半導体領域を設けるこ
とにより、第二半導体領域と第二配線との接触抵抗を低
減することができる。
【００１３】
【実施例】以下、実施例を用いて本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００１４】本実施例の半導体集積回路装置は、ｎチャ
ネル形ＭＩＳＦＥＴとｐチャネル形ＭＩＳＦＥＴとを同
一半導体基板上に形成した相補形ＭＩＳＦＥＴを有する
。
ネル形ＭＩＳＦＥＴとｐチャネル形ＭＩＳＦＥＴとを同
一半導体基板上に形成した相補形ＭＩＳＦＥＴを有する
。
【００１５】図１に示すように、例えばｐ− 形のシリ
コン単結晶からなる半導体基板１には、ｐ形のウエル２
ａおよびｎ形のウエル２ｂが形成されている。また、こ
れらのウエル２ａ，２ｂの主面には、酸化珪素膜からな
る素子分離用のフィールド絶縁膜３が形成されている。 ｐ形のウエル２ａの主面に形成されたフィールド絶縁膜
３の下には、ｐ− 形のチャネルストッパ領域４が形成
されている。
コン単結晶からなる半導体基板１には、ｐ形のウエル２
ａおよびｎ形のウエル２ｂが形成されている。また、こ
れらのウエル２ａ，２ｂの主面には、酸化珪素膜からな
る素子分離用のフィールド絶縁膜３が形成されている。 ｐ形のウエル２ａの主面に形成されたフィールド絶縁膜
３の下には、ｐ− 形のチャネルストッパ領域４が形成
されている。
【００１６】上記フィールド絶縁膜３によって囲まれた
ウエル２ａのアクティブ領域には、ｎチャネル形ＭＩＳ
ＦＥＴ（Ｑｎ）が形成されており、ウエル２ｂのアクテ
ィブ領域には、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）が形
成されている。
ウエル２ａのアクティブ領域には、ｎチャネル形ＭＩＳ
ＦＥＴ（Ｑｎ）が形成されており、ウエル２ｂのアクテ
ィブ領域には、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）が形
成されている。
【００１７】上記ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）お
よびｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）は、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） 構造を有し
ている。すなわち、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）
のソース、ドレインは、ウエル２ａの主面に形成された
ｎ− 半導体領域５ａおよびｎ半導体領域５ｂからなり
、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイ
ンは、ウエル２ｂの主面に形成されたｐ− 半導体領域
６ａおよびｐ半導体領域６ｂからなる。
よびｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）は、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） 構造を有し
ている。すなわち、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）
のソース、ドレインは、ウエル２ａの主面に形成された
ｎ− 半導体領域５ａおよびｎ半導体領域５ｂからなり
、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイ
ンは、ウエル２ｂの主面に形成されたｐ− 半導体領域
６ａおよびｐ半導体領域６ｂからなる。
【００１８】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）は、上
記ｎ− 半導体領域５ａおよびｎ半導体領域５ｂと、酸
化珪素膜からなるゲート絶縁膜７と、多結晶シリコン膜
上にタングステンシリサイド（ＷＳｉＸ ） 膜を積層
したポリサイド構造のゲート電極８とからなり、ｐチャ
ネル形ＭＩＳＦＥＴ（Ｑｐ）は、上記ｐ− 半導体領域
６ａおよびｐ半導体領域６ｂと、ゲート絶縁膜７と、ゲ
ート電極８とからなる。
記ｎ− 半導体領域５ａおよびｎ半導体領域５ｂと、酸
化珪素膜からなるゲート絶縁膜７と、多結晶シリコン膜
上にタングステンシリサイド（ＷＳｉＸ ） 膜を積層
したポリサイド構造のゲート電極８とからなり、ｐチャ
ネル形ＭＩＳＦＥＴ（Ｑｐ）は、上記ｐ− 半導体領域
６ａおよびｐ半導体領域６ｂと、ゲート絶縁膜７と、ゲ
ート電極８とからなる。
【００１９】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）、ｐチ
ャネル形ＭＩＳＦＥＴ（Ｑｐ）のそれぞれのゲート電極
８の側壁には、酸化珪素膜からなるサイドウォールスペ
ーサ９が形成されており、ゲート電極８の上面には、酸
化珪素膜からなる絶縁膜１０が形成されている。
ャネル形ＭＩＳＦＥＴ（Ｑｐ）のそれぞれのゲート電極
８の側壁には、酸化珪素膜からなるサイドウォールスペ
ーサ９が形成されており、ゲート電極８の上面には、酸
化珪素膜からなる絶縁膜１０が形成されている。
【００２０】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）および
ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）の上層には、酸化珪
素膜からなる絶縁膜１１が形成されており、さらにその
上層には、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ） 膜からなる層間絶縁膜１
２が形成されている。上記層間絶縁膜１２の上層には、
例えばＡｌ合金膜１３ａの下層にＴｉＷ膜１３ｂを敷い
たＡｌ積層配線１３が形成されている。
ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）の上層には、酸化珪
素膜からなる絶縁膜１１が形成されており、さらにその
上層には、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ） 膜からなる層間絶縁膜１
２が形成されている。上記層間絶縁膜１２の上層には、
例えばＡｌ合金膜１３ａの下層にＴｉＷ膜１３ｂを敷い
たＡｌ積層配線１３が形成されている。
【００２１】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）の一方
のｎ半導体領域５ｂ、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ
）の一方のｐ半導体領域６ｂのそれぞれの上には、上記
層間絶縁膜１２、絶縁膜１１およびゲート絶縁膜７を開
孔して形成した接続孔１４が形成されており、この接続
孔１４を通じてｎ半導体領域５ｂとＡｌ積層配線１３と
が、またｐ半導体領域６ｂとＡｌ積層配線１３とがそれ
ぞれ電気的に接続されている。
のｎ半導体領域５ｂ、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ
）の一方のｐ半導体領域６ｂのそれぞれの上には、上記
層間絶縁膜１２、絶縁膜１１およびゲート絶縁膜７を開
孔して形成した接続孔１４が形成されており、この接続
孔１４を通じてｎ半導体領域５ｂとＡｌ積層配線１３と
が、またｐ半導体領域６ｂとＡｌ積層配線１３とがそれ
ぞれ電気的に接続されている。
【００２２】本実施例の相補形ＭＩＳＦＥＴは、上記接
続孔１４の底部に露出したｎチャネル形ＭＩＳＦＥＴ（
Ｑｎ）の一方のｎ半導体領域５ｂの一部に、このｎ半導
体領域５ｂよりも高濃度のｎ形不純物が導入されたｎ＋
半導体領域１５ａが形成されており、同じくｐチャネ
ル形ＭＩＳＦＥＴ（Ｑｐ）の一方のｐ半導体領域６ｂの
一部に、このｐ半導体領域６ｂよりも高濃度のｐ形不純
物が導入されたｐ＋ 半導体領域１５ｂが形成されてい
る。
続孔１４の底部に露出したｎチャネル形ＭＩＳＦＥＴ（
Ｑｎ）の一方のｎ半導体領域５ｂの一部に、このｎ半導
体領域５ｂよりも高濃度のｎ形不純物が導入されたｎ＋
半導体領域１５ａが形成されており、同じくｐチャネ
ル形ＭＩＳＦＥＴ（Ｑｐ）の一方のｐ半導体領域６ｂの
一部に、このｐ半導体領域６ｂよりも高濃度のｐ形不純
物が導入されたｐ＋ 半導体領域１５ｂが形成されてい
る。
【００２３】すなわち、ｎチャネル形ＭＩＳＦＥＴ（Ｑ
ｎ）の一方のｎ半導体領域５ｂは、低抵抗のｎ＋ 半導
体領域１５ａを通じてＡｌ積層配線１３と接続されてい
るので、Ａｌ積層配線１３との接触抵抗が低減される構
造になっており、また、ｐチャネル形ＭＩＳＦＥＴ（Ｑ
ｐ）の一方のｐ半導体領域６ｂも、低抵抗のｐ＋ 半導
体領域１５ｂを通じてＡｌ積層配線１３と接続されてい
るので、Ａｌ積層配線１３との接触抵抗が低減される構
造になっている。
ｎ）の一方のｎ半導体領域５ｂは、低抵抗のｎ＋ 半導
体領域１５ａを通じてＡｌ積層配線１３と接続されてい
るので、Ａｌ積層配線１３との接触抵抗が低減される構
造になっており、また、ｐチャネル形ＭＩＳＦＥＴ（Ｑ
ｐ）の一方のｐ半導体領域６ｂも、低抵抗のｐ＋ 半導
体領域１５ｂを通じてＡｌ積層配線１３と接続されてい
るので、Ａｌ積層配線１３との接触抵抗が低減される構
造になっている。
【００２４】次に、図２〜図９を用いて上記した構造を
有する相補形ＭＩＳＦＥＴの製造方法を説明する。
有する相補形ＭＩＳＦＥＴの製造方法を説明する。
【００２５】まず、図２に示すように、半導体基板１の
主面のｎチャネル形ＭＩＳＦＥＴ形成領域にＢＦ２ イ
オンを、また、ｐチャネル形ＭＩＳＦＥＴ形成領域にＡ
ｓイオンをそれぞれ打ち込んでウエル２ａ，２ｂを形成
した後、ＢＦ２ イオンの打ち込みと選択酸化法（ＬＯ
ＣＯＳ法）とによってフィールド絶縁膜３およびチャネ
ルストッパ領域４を形成する。
主面のｎチャネル形ＭＩＳＦＥＴ形成領域にＢＦ２ イ
オンを、また、ｐチャネル形ＭＩＳＦＥＴ形成領域にＡ
ｓイオンをそれぞれ打ち込んでウエル２ａ，２ｂを形成
した後、ＢＦ２ イオンの打ち込みと選択酸化法（ＬＯ
ＣＯＳ法）とによってフィールド絶縁膜３およびチャネ
ルストッパ領域４を形成する。
【００２６】次に、半導体基板１を熱酸化してアクティ
ブ領域の表面に膜厚１２ｎｍ程度のゲート絶縁膜７を形
成した後、例えばＣＶＤ法を用いて半導体基板１上に膜
厚１００ｎｍ程度の多結晶シリコン膜および膜厚１００
ｎｍ程度のタングステンシリサイド膜を順次堆積し、続
いてフォトレジストをマスクにしてこれらの膜をエッチ
ングすることにより、ゲート電極８を形成する（図３）
。なお、上記多結晶シリコン膜には、Ｐ（リン）などの
不純物がドープされるが、この不純物のドープは、多結
晶シリコン膜の堆積中に行うか、堆積後のリン処理によ
り行う。
ブ領域の表面に膜厚１２ｎｍ程度のゲート絶縁膜７を形
成した後、例えばＣＶＤ法を用いて半導体基板１上に膜
厚１００ｎｍ程度の多結晶シリコン膜および膜厚１００
ｎｍ程度のタングステンシリサイド膜を順次堆積し、続
いてフォトレジストをマスクにしてこれらの膜をエッチ
ングすることにより、ゲート電極８を形成する（図３）
。なお、上記多結晶シリコン膜には、Ｐ（リン）などの
不純物がドープされるが、この不純物のドープは、多結
晶シリコン膜の堆積中に行うか、堆積後のリン処理によ
り行う。
【００２７】次に、図４に示すように、半導体基板１を
熱酸化してゲート電極８の側壁および上面に絶縁膜１０
を形成した後、ｐチャネル形ＭＩＳＦＥＴ形成領域の半
導体基板１上にフォトレジストを堆積し、これをマスク
にしてｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板
１にＰイオンを５０ｋｅＶで１×１０１３／ｃｍ２ 程
度注入してｎ− 半導体領域５ａを形成する。
熱酸化してゲート電極８の側壁および上面に絶縁膜１０
を形成した後、ｐチャネル形ＭＩＳＦＥＴ形成領域の半
導体基板１上にフォトレジストを堆積し、これをマスク
にしてｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板
１にＰイオンを５０ｋｅＶで１×１０１３／ｃｍ２ 程
度注入してｎ− 半導体領域５ａを形成する。
【００２８】続いて、上記フォトレジストを除去した後
、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１上
にフォトレジストを堆積し、これをマスクにしてｐチャ
ネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ２
イオンを６０ｋｅＶで５×１０１２／ｃｍ２ 程度注入
してｐ− 半導体領域６ａを形成する。
、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１上
にフォトレジストを堆積し、これをマスクにしてｐチャ
ネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ２
イオンを６０ｋｅＶで５×１０１２／ｃｍ２ 程度注入
してｐ− 半導体領域６ａを形成する。
【００２９】次に、図５に示すように、ＣＶＤ法を用い
て半導体基板１上に膜厚３００ｎｍ程度の酸化珪素膜（
図示せず）を堆積した後、この酸化珪素膜を反応性イオ
ンエッチング法でエッチングすることによって、ゲート
電極８の側壁にサイドウォールスペーサ９を形成した後
、ｐチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１上
にフォトレジストを堆積し、これをマスクにしてｎチャ
ネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＡｓイオ
ンを５０ｋｅＶで５×１０１５／ｃｍ２ 程度注入して
ｎ半導体領域５ｂを形成する。
て半導体基板１上に膜厚３００ｎｍ程度の酸化珪素膜（
図示せず）を堆積した後、この酸化珪素膜を反応性イオ
ンエッチング法でエッチングすることによって、ゲート
電極８の側壁にサイドウォールスペーサ９を形成した後
、ｐチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１上
にフォトレジストを堆積し、これをマスクにしてｎチャ
ネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＡｓイオ
ンを５０ｋｅＶで５×１０１５／ｃｍ２ 程度注入して
ｎ半導体領域５ｂを形成する。
【００３０】続いて、上記フォトレジストを除去した後
、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１上
にフォトレジストを堆積し、これをマスクにしてｐチャ
ネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ２
イオンを６０ｋｅＶで２×１０１５／ｃｍ２ 程度注入
してｐ半導体領域６ｂを形成する。その後、半導体基板
１を８５０℃程度で熱酸化して上記ｎ半導体領域５ｂお
よびｐ半導体領域６ｂを活性化することにより、ｎチャ
ネル形ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル形ＭＩＳ
ＦＥＴ（Ｑｐ）が形成される。
、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１上
にフォトレジストを堆積し、これをマスクにしてｐチャ
ネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ２
イオンを６０ｋｅＶで２×１０１５／ｃｍ２ 程度注入
してｐ半導体領域６ｂを形成する。その後、半導体基板
１を８５０℃程度で熱酸化して上記ｎ半導体領域５ｂお
よびｐ半導体領域６ｂを活性化することにより、ｎチャ
ネル形ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル形ＭＩＳ
ＦＥＴ（Ｑｐ）が形成される。
【００３１】次に、図６に示すように、ＣＶＤ法を用い
て半導体基板１上に膜厚５０ｎｍ程度の絶縁膜１１、膜
厚３００ｎｍ程度の層間絶縁膜１２を順次堆積した後、
フォトレジストをマスクにして層間絶縁膜１２、絶縁膜
１１およびゲート絶縁膜７をエッチングすることにより
、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）の一方のｎ半導体
領域５ｂに達する接続孔１４、ｐチャネル形ＭＩＳＦＥ
Ｔ（Ｑｐ）の一方のｐ半導体領域６ｂに達する接続孔１
４をそれぞれ形成する。
て半導体基板１上に膜厚５０ｎｍ程度の絶縁膜１１、膜
厚３００ｎｍ程度の層間絶縁膜１２を順次堆積した後、
フォトレジストをマスクにして層間絶縁膜１２、絶縁膜
１１およびゲート絶縁膜７をエッチングすることにより
、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）の一方のｎ半導体
領域５ｂに達する接続孔１４、ｐチャネル形ＭＩＳＦＥ
Ｔ（Ｑｐ）の一方のｐ半導体領域６ｂに達する接続孔１
４をそれぞれ形成する。
【００３２】続いて、半導体基板１の全面にＰイオンを
３０ｋｅＶで１×１０１４〜１０１５／ｃｍ２ 程度注
入することによって、上記接続孔１４の底部に露出した
ｎ半導体領域５ｂの一部に高不純物濃度のｎ＋ 半導体
領域１５ａを形成する。このとき、ｐチャネル形ＭＩＳ
ＦＥＴ（Ｑｐ）をフォトレジストでマスクしないので、
接続孔１４の底部に露出したｐ半導体領域６ｂの一部に
もＰイオンが注入される。
３０ｋｅＶで１×１０１４〜１０１５／ｃｍ２ 程度注
入することによって、上記接続孔１４の底部に露出した
ｎ半導体領域５ｂの一部に高不純物濃度のｎ＋ 半導体
領域１５ａを形成する。このとき、ｐチャネル形ＭＩＳ
ＦＥＴ（Ｑｐ）をフォトレジストでマスクしないので、
接続孔１４の底部に露出したｐ半導体領域６ｂの一部に
もＰイオンが注入される。
【００３３】次に、図７に示すように、ｎチャネル形Ｍ
ＩＳＦＥＴ（Ｑｎ）をフォトレジスト１６でマスクした
後、半導体基板１の全面にＢＦ２ イオンを６０ｋｅＶ
で１〜５×１０１５／ｃｍ２ 程度注入することによっ
て、接続孔１４の底部に露出したｐチャネル形ＭＩＳＦ
ＥＴ（Ｑｐ）の一方のｐ半導体領域６ｂの一部に高不純
物濃度のｐ＋ 半導体領域１５ｂを形成する。このｐ半
導体領域６ｂの一部には、先の工程でＰイオンが注入さ
れているので、上記ＢＦ２ イオンの注入は、このＰイ
オンの注入濃度を相殺し、高不純物濃度となるように行
う。
ＩＳＦＥＴ（Ｑｎ）をフォトレジスト１６でマスクした
後、半導体基板１の全面にＢＦ２ イオンを６０ｋｅＶ
で１〜５×１０１５／ｃｍ２ 程度注入することによっ
て、接続孔１４の底部に露出したｐチャネル形ＭＩＳＦ
ＥＴ（Ｑｐ）の一方のｐ半導体領域６ｂの一部に高不純
物濃度のｐ＋ 半導体領域１５ｂを形成する。このｐ半
導体領域６ｂの一部には、先の工程でＰイオンが注入さ
れているので、上記ＢＦ２ イオンの注入は、このＰイ
オンの注入濃度を相殺し、高不純物濃度となるように行
う。
【００３４】次に、図８に示すように、半導体基板１を
９００℃程度で熱処理して上記ｎ＋ 半導体領域１５ａ
およびｐ＋ 半導体領域１５ｂを活性化すると共に、層
間絶縁膜１２をリフローさせ、平坦化する。
９００℃程度で熱処理して上記ｎ＋ 半導体領域１５ａ
およびｐ＋ 半導体領域１５ｂを活性化すると共に、層
間絶縁膜１２をリフローさせ、平坦化する。
【００３５】次に、図９に示すように、スパッタ法を用
いて半導体基板１上にＴｉＷ膜１３ｂを堆積し、半導体
基板１を窒素雰囲気中、６５０℃程度で熱酸化した後、
スパッタ法を用いて半導体基板１上にＡｌ合金膜１３ａ
を堆積する。その後、フォトレジストをマスクにして上
記Ａｌ合金膜１３ａ、ＴｉＷ膜１３ｂを順次エッチング
してＡｌ積層配線１３を形成することにより、前記図１
に示す相補形ＭＩＳＦＥＴが完成する。
いて半導体基板１上にＴｉＷ膜１３ｂを堆積し、半導体
基板１を窒素雰囲気中、６５０℃程度で熱酸化した後、
スパッタ法を用いて半導体基板１上にＡｌ合金膜１３ａ
を堆積する。その後、フォトレジストをマスクにして上
記Ａｌ合金膜１３ａ、ＴｉＷ膜１３ｂを順次エッチング
してＡｌ積層配線１３を形成することにより、前記図１
に示す相補形ＭＩＳＦＥＴが完成する。
【００３６】以上の構成からなる本実施例によれば、下
記の効果を得ることができる。
記の効果を得ることができる。
【００３７】（１）．ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ
）の一方のｎ半導体領域５ｂの一部に低抵抗のｎ＋ 半
導体領域１５ａを形成し、このｎ＋ 半導体領域１５ａ
を通じてｎ半導体領域５ｂとＡｌ積層配線１３とを接続
するので、両者の接触抵抗を低減することができる。ま
た、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）の一方のｐ半導
体領域６ｂの一部に低抵抗のｐ＋半導体領域１５ｂを形
成し、このｐ＋ 半導体領域１５ｂを通じてｐ半導体領
域６ｂとＡｌ積層配線１３とを接続するので、両者の接
触抵抗を低減することができる。
）の一方のｎ半導体領域５ｂの一部に低抵抗のｎ＋ 半
導体領域１５ａを形成し、このｎ＋ 半導体領域１５ａ
を通じてｎ半導体領域５ｂとＡｌ積層配線１３とを接続
するので、両者の接触抵抗を低減することができる。ま
た、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）の一方のｐ半導
体領域６ｂの一部に低抵抗のｐ＋半導体領域１５ｂを形
成し、このｐ＋ 半導体領域１５ｂを通じてｐ半導体領
域６ｂとＡｌ積層配線１３とを接続するので、両者の接
触抵抗を低減することができる。
【００３８】（２）．ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ
）の一方のｎ半導体領域５ｂに達する接続孔１４、ｐチ
ャネル形ＭＩＳＦＥＴ（Ｑｐ）の一方のｐ半導体領域６
ｂに達する接続孔１４をそれぞれ形成した後、この接続
孔１４を通じて半導体基板１に不純物を導入することに
よって、ｎ半導体領域５ｂの一部にｎ＋ 半導体領域１
５ａを、また、ｐ半導体領域６ｂの一部にｐ＋ 半導体
領域１５ｂをそれぞれ形成するので、フォトレジストを
マスクにして接続孔１４を形成する際、この接続孔１４
とｎ半導体領域５ｂやｐ半導体領域６ｂとの間に合わせ
ずれが生じた場合でも、Ａｌ積層配線１３とｎ半導体領
域５ｂやｐ半導体領域６ｂとを確実に接続することがで
きる。
）の一方のｎ半導体領域５ｂに達する接続孔１４、ｐチ
ャネル形ＭＩＳＦＥＴ（Ｑｐ）の一方のｐ半導体領域６
ｂに達する接続孔１４をそれぞれ形成した後、この接続
孔１４を通じて半導体基板１に不純物を導入することに
よって、ｎ半導体領域５ｂの一部にｎ＋ 半導体領域１
５ａを、また、ｐ半導体領域６ｂの一部にｐ＋ 半導体
領域１５ｂをそれぞれ形成するので、フォトレジストを
マスクにして接続孔１４を形成する際、この接続孔１４
とｎ半導体領域５ｂやｐ半導体領域６ｂとの間に合わせ
ずれが生じた場合でも、Ａｌ積層配線１３とｎ半導体領
域５ｂやｐ半導体領域６ｂとを確実に接続することがで
きる。
【００３９】これにより、フォトレジストをマスクにし
て接続孔１４を形成する際のマスク合わせ余裕が不要と
なるので、相補形ＭＩＳＦＥＴの微細化を促進すること
ができる。
て接続孔１４を形成する際のマスク合わせ余裕が不要と
なるので、相補形ＭＩＳＦＥＴの微細化を促進すること
ができる。
【００４０】（３）．上記（１） および（２） によ
り、高集積、高速、高信頼の相補形ＭＩＳＦＥＴを提供
することができる。
り、高集積、高速、高信頼の相補形ＭＩＳＦＥＴを提供
することができる。
【００４１】（４）．半導体基板１の全面にＰイオンを
注入して接続孔１４の底部に露出したｎ半導体領域５ｂ
の一部に高不純物濃度のｎ＋ 半導体領域１５ａを形成
する際、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）をフォトレ
ジストでマスクしないので、その分、マスク工程を低減
することができる。
注入して接続孔１４の底部に露出したｎ半導体領域５ｂ
の一部に高不純物濃度のｎ＋ 半導体領域１５ａを形成
する際、ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）をフォトレ
ジストでマスクしないので、その分、マスク工程を低減
することができる。
【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４３】前記実施例では、Ａｌ合金の下層にＴｉＷ
を敷いたＡｌ積層配線をＭＩＳＦＥＴの一方の半導体領
域に接続する場合について説明したが、これに限定され
るものではなく、Ａｌ合金の下層にＴｉＮまたはシリサ
イドなどを敷いたＡｌ積層配線や、Ａｌ合金の上下層に
ＴｉＷ、ＴｉＮまたはシリサイドなどを敷いた三層構造
のＡｌ積層配線をＭＩＳＦＥＴの一方の半導体領域に接
続する場合などに適用することもできる。
を敷いたＡｌ積層配線をＭＩＳＦＥＴの一方の半導体領
域に接続する場合について説明したが、これに限定され
るものではなく、Ａｌ合金の下層にＴｉＮまたはシリサ
イドなどを敷いたＡｌ積層配線や、Ａｌ合金の上下層に
ＴｉＷ、ＴｉＮまたはシリサイドなどを敷いた三層構造
のＡｌ積層配線をＭＩＳＦＥＴの一方の半導体領域に接
続する場合などに適用することもできる。
【００４４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４５】本発明によれば、ＭＩＳＦＥＴの半導体領
域と配線との接触抵抗を低減することができる。また、
本発明によれば、ＭＩＳＦＥＴの半導体領域と配線とを
接続するための接続孔を形成する際のマスク合わせ余裕
が不要となる。
域と配線との接触抵抗を低減することができる。また、
本発明によれば、ＭＩＳＦＥＴの半導体領域と配線とを
接続するための接続孔を形成する際のマスク合わせ余裕
が不要となる。
【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図２】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図４】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図５】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図６】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図７】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図８】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
【図９】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。
体基板の要部断面図である。
１ 半導体基板
２ａ ウエル
２ｂ ウエル
３ フィールド絶縁膜
４ チャネルストッパ領域
５ａ ｎ− 半導体領域
５ｂ ｎ半導体領域
６ａ ｐ− 半導体領域
６ｂ ｐ半導体領域
７ ゲート絶縁膜
８ ゲート電極
９ サイドウォールスペーサ
１０ 絶縁膜
１１ 絶縁膜
１２ 層間絶縁膜
１３ Ａｌ積層配線
１３ａ Ａｌ合金膜
１３ｂ ＴｉＷ膜
１４ 接続孔
１５ａ ｎ＋ 半導体領域
１５ｂ ｐ＋ 半導体領域
１６ フォトレジスト
Ｑｎ ｎチャネル形ＭＩＳＦＥＴ
Ｑｐ ｐチャネル形ＭＩＳＦＥＴ
Claims (3)
- 【請求項１】 半導体基板の主面の第一アクティブ領
域に設けられた第一導電形の第一半導体領域、第二アク
ティブ領域に設けられた第二導電形の第二半導体領域、
前記第一半導体領域上の絶縁膜に開孔された第一接続孔
、前記第二半導体領域上の絶縁膜に開孔された第二接続
孔、前記第一接続孔を通じて前記第一半導体領域と電気
的に接続された第一配線および前記第二接続孔を通じて
前記第二半導体領域と電気的に接続された第二配線を有
する半導体集積回路装置であって、前記第一半導体領域
と第一配線との接続部に第一導電形の第三半導体領域を
設け、前記第二半導体領域と第二配線との接続部に第二
導電形の第四半導体領域を設けたことを特徴とする半導
体集積回路装置。 - 【請求項２】 前記第一配線および前記第二配線は、
ＡｌまたはＡｌ合金の下にＴｉＷを敷いたＡｌ積層配線
であることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 半導体基板の主面の第一アクティブ領
域に第一導電形の第一半導体領域を形成した後、第二ア
クティブ領域に第二導電形の第二半導体領域を形成する
工程、前記第一半導体領域上の絶縁膜に第一接続孔を形
成すると共に、前記第二半導体領域上の絶縁膜に第二接
続孔を形成する工程、前記第一接続孔の形成によって露
出した前記第一半導体領域に第一導電形の不純物を導入
して第三半導体領域を形成した後、前記第二接続孔の形
成によって露出した前記第二半導体領域に第二導電形の
不純物を導入して第四半導体領域を形成する工程、前記
半導体基板を熱処理して前記第一アクティブ領域および
第二アクティブ領域に導入された前記それぞれの不純物
を活性化する工程、前記第一接続孔を通じて前記第三半
導体領域に第一配線を接続すると共に、前記第二接続孔
を通じて前記第四半導体領域に第二配線を接続する工程
を有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124309A JPH04352356A (ja) | 1991-05-29 | 1991-05-29 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124309A JPH04352356A (ja) | 1991-05-29 | 1991-05-29 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352356A true JPH04352356A (ja) | 1992-12-07 |
Family
ID=14882144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124309A Pending JPH04352356A (ja) | 1991-05-29 | 1991-05-29 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224149A (ja) * | 1992-12-19 | 1994-08-12 | Gold Star Electron Co Ltd | 半導体装置における金属配線用コンタクトホールの形成方法 |
-
1991
- 1991-05-29 JP JP3124309A patent/JPH04352356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224149A (ja) * | 1992-12-19 | 1994-08-12 | Gold Star Electron Co Ltd | 半導体装置における金属配線用コンタクトホールの形成方法 |
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