KR0183735B1 - 반도체 소자의 배선 형성방법 - Google Patents

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Abstract

각각 다른 제1도전층, 제2도전층 및 제3도전층이 적층되어 있고, 상기 도전층의 양 측면을 제4의 도전층으로 스페이서를 형성하여 하나의 배선층을 이루는 복합구조의 형태를 갖는 배선구조에 있어서, 제2도전층인 텅스텐 실리사이드층은 후속 공정에서 실리콘 산화막과 완전히 분리되고, 후속 열처리 공정에서 텅스텐 실리사이드의 재결정화로 인한 스트레스를 폴리 실리콘이나 아모포오스 실리콘의 재결정화로 완화시킬 수 있다.
그 결과 텅스텐 실리사이드층과 실리콘 산화막이 접촉되었을 때 보론이 계면에 침적되는 현상을 근원적으로 방지할 수 있는 효과를 발휘한다.

Description

배선구조 및 그 배선방법
제1도 내지 제3도는 종래 기술에 의한 배선구조를 나타낸 단면도들이다.
제4도는 N형 불순물 영역과 P형 불순물 영역을 연결하는 배선의 평면도이다.
제5도는 본 발명에 의한 배선 구조를 나타낸 것으로 제4도의 N+/P+ 배선의 평면도에서 A-A'선으로 절단한 단면도이다.
제6도는 본 발명에 의한 배선 구조를 나타낸 것으로 제4도의 N+/P+ 배선의 평면도에서 B-B'선으로 절단한 단면도이다.
제7도 내지 제10도는 본 발명에 의한 배선방법을 나타낸 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 33 : N-웰
35 : P-웰 37 : P형 불순물 영역
39 : N형 불순물 영역 41, 53 : 실리콘산화막
43 : 접촉개구부 45, 51 : P+ 폴리실리콘
47 : N+폴리실리콘 49 : 텅스텐실리사이드막
55 : 스페이서
본 발명은 N형 불순물 영역과 P형 불순물 영역을 연결하는 배선 형성에 관한 것으로 특히 3개 도전층이 적층된 배선층의 양 측면에 제4도의 도전층으로 스페이서를 형성하는 배선구조 및 그 배선방법에 관한 것이다.
반도체 기판과 도전층을 전기적으로 접속시키기 위한 콘택홀(Contact Hole)은 반도체 기판 상에 형성된 층간 절연층을 부분적으로 식각함으로써 반도체 기판의 표면 일부를 노출시키는 것에 의해 형성된다.
반도체의 N형 불순물 영역과 P형 불순물 영역을 연결하는 배선층으로는 폴리사이드 구조를 사용하는데 이는 불순물을 포함하는 다결정 실리콘막 위에 실리사이드막을 적층하여 형성된다.
실리사이드막으로는 보통 내화성 금속(REFRACTORY METAL) 중 텅스텐 실리사이드(WSix)가 사용된다.
제1도 내지 제3도는 종래의 배선 구조를 나타낸 단면도들이다.
참조부호 1은 반도체 기판을 3은 N-웰을, 5는 P-웰을, 7은 P형 불순물 영역을, 9는 N형 불순물 영역을, 11은 실리콘 산화막을, 13은 접촉 개구부를, 15, 21은 P+ 폴리실리콘을, 17은 N+ 폴리실리콘을, 19는 텅스텐 실리사이드막을, 23은 침적된 보론(BORON)을 나타낸다.
제1도는 폴리실리콘(17)과 텅스텐 실리사이드(19)만을 사용한 종래의 배선 구조를 나타낸 단면도이다.
N형 불순물 영역과 P형 불순물 영역을 연결하는 배선층으로 폴리사이드 구조를 사용하면 폴리 실리콘이나 아모포오스 실리콘(AMORPHOUS SILICON) 만을 사용할 때 나타나는 다이오드 생성 문제를 해결할 수 있으며 알루미늄(A1)을 사용할 때보다 레이아웃(LAYOUT) 면적을 감소시키고(MATSUSHITA논문 참조, IEDM 92 P845∼848) 고온에 대한 내성이 좋아지는 잇점이 있다.
그러나 텅스텐 실리사이드내에서 불순물의 이동이 빠르고 텅스텐 실리사이드와 실리콘 산화막과의 계면에 불순물이 많이 침적되어 N형 불순물 영역과의 접촉 저항 및 P형 불순물 영역과의 접촉 저항이 증가하는 문제가 발생한다.
이 접촉저항 증가 문제는 특히 P형 불순물 영역에서 심한데 그 이유는 P형 불순물로 사용되는 보론(BORON)의 텅스텐 실리사이드 내에서의 이동도가 N형 불순물로 많이 사용되는 아세닉(ARSENIC)이나 포스포러스(PHOSPHORUS)에 비해 크고, 특히 텅스텐 실리사이드와 실리콘 산화막(SILICON OXIDE)과의 계면에 보론(BORON)이 많이 침적되어 하부의 P형 폴리 실리콘이나 P형 불순물 영역내에 보론 농도가 많이 감소하여 N형 불순물 영역에서 이동해온 N형 불순물의 영향을 더 크게 받기 때문이다.
이 경우 침적된 보론의 양은 하부 폴리 실리콘에 이온 주입된 보론양의 90%나 된다.
보론이 텅스텐 실리사이드와 실리콘 산화막 사이에 침적되는 매카니즘(MECHANISM)은 텅스텐 실리사이드내의 그레인(GRAIN)이 후속 열처리 과정에서 성장하면서 텅스텐 실리사이드와 실리콘 산화막 사이에 텅스텐 실리사이드의 재결정화에 의한 스트레스(STRESS)가 발생하는데 보론의 침적에 의해 이 스트레스가 완화되는 것으로 설명된다.
이 때 보론의 침적은 B-O상(PHASE)으로 이루어진다.(상기 MATSUSHITA 논문 참조)
제2도는 폴리실리콘(17)과 텅스텐 실리사이드막(19), 폴리실리콘(21)의 샌드위치 구조를 사용한 종래의 배선 구조를 나타낸 단면도이다.
보론이 텅스텐 실리사이드와 실리콘 산화막 사이에 침적되는 것을 막기 위해 텅스텐 실리사이드 상부에 보론이 이온 주입된 폴리 실리콘이 존재하는 샌드위치(SANDWICH) 구조를 사용함으로써 텅스텐 실리사이드의 재결정화로 인한 스트레스를 상부 폴리 실리콘의 재결정화로 완화시킴으로써 많은 개선 효과를 보았다.(상기 MATSUSHITA 논문 참조)
그러나 상기 샌드위치 구조를 사용한다 해도 텅스텐 실리사이드의 측면과 실리콘 산화막과의 사이에 보론(BORON) 침적이 일어나는 것을 막을 수는 없다.
제3도는 종래 기술에 의한 배선층에 보론의 침적(23)을 나타낸 단면도이다.
반도체 기판(1) 상에 N-웰(3) 및 P-웰(5)을 형성하고, 통상의 제조방법을 통하여 P형의 불순물 영역(7)과 N형 불순물 영역(9)을 형성하고, 실리콘 산화막(11)까지 형성한다. 상기 P형 불순물 영역(7)과 상기 N형 불순물 영역(9)의 일부에 접촉개구부(13)를 형성하고 일정 두께의 폴리실리콘을 침적한 후 사진 및 이온 주입 공정을 통해 P형 영역(15)과 N형 영역(17)을 형성한다.
상기 공정이 완료된 후에 폴리 실리콘 위에 일정 두께의 텅스텐 실리사이드(19)을 침적한다.
이때 상기 텅스텐 실리사이드(19)와 상기 실리콘 산화막(11) 사이에 보론(BORON)의 침적(23)이 생긴다.
보론(BORON) 침적의 매카니즘은 트랩(TRAP)에 침적되는 것이 아니라 B-O상으로 성장하는 것이기 때문에 텅스텐 실리사이드가 실리콘 산화막과 접촉하는 부위가 작더라도 침적되는 양은 대단히 많다.
이와 같이 P형 불순물로 사용되는 보론의 텅스텐 실리사이드 내에서의 큰 이동도로 인해 텅스텐 실리사이드와 실리콘 산화막(SILICON OXIDE)과의 계면에 보론이 많이 침적되어 접촉 저항을 증가시킨다.
따라서 본 발명의 목적은, 텅스텐 실리사이드와 실리콘 산화막이 접촉되는 부분이 없게 하여 보론의 침적을 감소시킴으로써 P형 도전층 영역의 접촉저항 증가를 억제하는 배선 구조를 제공하는 데 있다.
본 발명의 다른 목적은 상기의 배선 구조를 실현할 수 있는 반도체 배선방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 전기적으로 하나인 배선층 내부 구조에 있어서 각각 다른 제1 도전층, 제2 도전층 및 제3 도전층이 적층되어 있고, 상기 도전층의 양 측면을 제4의 도전층으로 스페이서를 형성하여 하나의 배선층을 이루는 복합구조의 형태를 갖는 것을 특징으로 하는 배선 구조로 제공한다.
상기 제1 도전층, 제3 도전층 및 제4 도전층은 폴리실리콘이나 아모포오스 실리콘으로 구성된 것이 바람직하다.
상기 제2 도전층은 내화금속(REFRACTORY METAL)인 것이 바람직하다.
또한, 상기 내화금속(REFRACTORY METAL)은 텅스텐 실리사이드인 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 제1 도전형 영역과 제2 도전형 영역을 형성한 후 절연층을 침적하고 접촉개구부를 형성하는 단계; 상기 결과물상에 폴리실리콘이나 아모포오스 실리콘을 침적하고 불순물 이온주입으로 상기 제1 도전형 영역과 접촉하고 있는 부위는 제1 도전형으로 제1 도전층을 형성하고, 상기 제2 도전형 영역과 접촉하고 있는 부위는 제2 도전형으로 형성하여 제1 도전층을 형성하는 단계; 상기 결과물상에 텅스텐 실리사이드를 침적하여 제2 도전층을 형성하는 단계; 상기 결과물상에 폴리실리콘이나 아모포오스 실리콘을 침적하고 P형 불순물 이온주입하여 제3 도전층을 형성하는 단계; 상기 결과물상에 실리콘 산화막을 침적하고 사진과 식각공정으로 배선층 모양을 형성하는 단계; 상기 제2 도전층인 텅스텐 실리사이드와 상기 실리콘 산화막 사이에 불순물 예컨대 보론(BORON)이 침적되어 접촉저항이 증가하는 것을 막기 위해 상기 결과물상에 폴리실리콘이나 아모포오스 실리콘을 침적하고 P형 불순물 이온주입으로 제4 도전층을 형성한 후 상기 3개 도전층의 양 측면에 이방성 식각으로 스페이서를 형성하는 단계를 특징으로 하는 배선방법을 제공한다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
제4도는 N형 불순물 영역과 P형 불순물 영역을 연결하는 배선의 평면도로서 P는 P+ 콘택을 N은 N+ 콘택을 나타낸다.
제5도 내지 제6도는 본 발명에 의한 배선 구조를 나타낸 단면도들이다.
제5도는 본 발명에 의한 배선 구조를 나타낸 것으로 제4도의 N+/P+ 배선의 평면도에서 A-A'으로 절단한 단면도이다.
N형 불순물 영역과 P형 불순물 영역을 연결하는 배선층 내에 있는 텅스텐 실리사이드가 폴리 실리콘 또는 아모포오스 실리콘으로 둘러쌓여 실리콘 산화막과 완전히 분리되어 있는 것을 가장 큰 특징으로 한다.
제6도는 본 발명에 의한 배선 구조를 나타낸 것으로 제4도의 N+/P+ 배선의 평면도에서 B-B'으로 절단한 단면도이다.
P형 불순물 영역(37)과 N형 불순물 영역(39)을 연결하는 배선층의 하부층은 각 불순물 영역과 연결되는 접촉부(43)를 포함하여 소정의 영역이 상기 각 불순물 영역과 동일형의 불순물로 도핑되어 있는 폴리실리콘이나 아모포오스 실리콘으로 구성되어 있으며, 상기 층위에 텅스텐 실리사이드층(49)이 존재한다.
상기 텅스텐 실리사이드층(49)위의 상부층은 보론이 도핑되거나 또는 불순물에 도핑되지 않은 폴리실리콘이나 아모포오스 실리콘이며, 상기 3개 도전층으로 이루어진 배선층의 측면에는 보론이 도핑하거나 불순물에 도핑되지 않은 폴리 실리콘이나 아모포오스 실리콘으로 스페이서(55)가 형성된 구조이다.
제7도 내지 제10도는 상술한 구조를 갖는 본 발명에 의한 배선구조를 효율적으로 형성할 수 있는 배선방법을 각 단계별로 순차적으로 도시한 공정 단면도들이다.
제7도는 반도체 기판(31)상에 N-웰(33) 및 P-웰(35)을 형성하고, 통상의 제조방법을 통하여 상기 P형 불순물 영역(37)과 상기 N형 불순물 영역(39)을 형성하고, 실리콘 산화막(41)까지 형성 된 후의 단면을 나타낸다.
제8도는 상기 P형 불순물 영역(37)과 상기 N형 불순물 영역(39)의 일부에 접촉개구부(43)를 형성하고 일정 두께의 폴리실리콘을 침적한 후 이온 주입 공정을 통해 P형 영역(45)과 N형 영역(47)까지 형성된 후의 단면을 나타낸다.
제9도는 상기공정이 완료된 후에 폴리 실리콘 위에 일정 두께의 텅스텐 실리사이드(49), 일정 두께의 폴리 실리콘(51)을 순서대로 침적하고 보론 이온 주입 공정으로 상기 폴리실리콘(51)을 P형 도전층으로 형성한 후 실리콘 산화막(53)을 침적하고 사진식각공정을 통해 배선층 모양을 형성한 후의 단면을 나타낸다.
여기서 상기 실리콘 산화막(53)은 후속 폴리 스페이서 형성 공정에서 상기 폴리 실리콘(51)을 보호하는 역할을 한다.
제10도는 상기 공정이 완료된 후의 일정 두께의 폴리실리콘을 침적하고 보론을 이온주입하여 도전층을 형성한 후 이방성 식각 공정을 통해 상기 폴리 스페이서(55)를 형성한 후의 단면으로 여기까지 완료되면 본 발명은 달성되며 이후 통상의 반도체 제조공정에 이루어진다.
상기 폴리실리콘(51)이나 상기 폴리 스페이서(55)에 보론을 이온 주입하는 공정은 공정 조건에 따라 생략할 수 있다.
이상 상술한 바와 같이 본 발명의 구조 및 제조 방법에 의하면, N형 불순물 영역과 P형 불순물 영역을 연결하는 배선층에 있어서 제2 도전층인 텅스텐 실리사이드층은 후속 공정에서 실리콘 산화막과 완전히 분리되고, 후속 열처리 공정에서 텅스텐 실리사이드의 재결정화로 인한 스트레스를 폴리 실리콘이나 아모포오스 실리콘의 재결정화로 완화시킬 수 있다.
그 결과 텅스텐 실리사이드층과 실리콘 산화막이 접촉되었을 때 보론이 계면에 침적되는 현상을 근원적으로 방지할 수 있는 효과를 발휘한다.

Claims (1)

  1. 반도체기판 상에 제1 도전형 영역과 제2 도전형 영역을 형성한 후 절연층을 침적하고 접촉개구부를 형성하는 단계; 상기 결과물상에 폴리실리콘이나 아모포오스 실리콘을 침적하는 불순물 이온주입으로 상기 제1 도전형 영역과 접촉하고 있는 부위는 제1 도전형 영역과 접촉하고 있는 부위는 제1 도전형으로, 상기 제2 도전형 영역과 접촉하고 있는 부위는 제2 도전형으로 형성하여 제1 도전층을 형성하는 단계; 상기 결과물상에 텅스텐 실리사이드를 침적하여 제2 도전층을 형성하는 단계; 상기 결과물상에 폴리실리콘이나 아모포오스 실리콘을 침적하고 P형 불순물 이온주입하여 제3 도전층을 형성하는 단계; 상기 결과물상에 실리콘 산화막을 침적하고 사진식각공정으로 배선층 모양을 형성하는 단계; 및 상기 결과물상에 폴리실리콘이나 아모포오스 실리콘을 침적하고 P형 불순물 이온주입으로 제4 도전층을 형성한 후 상기 3개 도전층의 양 측면에 이방성 식각으로 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 배선형성방법.
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