JPS60153167A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60153167A JPS60153167A JP59009084A JP908484A JPS60153167A JP S60153167 A JPS60153167 A JP S60153167A JP 59009084 A JP59009084 A JP 59009084A JP 908484 A JP908484 A JP 908484A JP S60153167 A JPS60153167 A JP S60153167A
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- electrode layer
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- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 8
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- 238000009413 insulation Methods 0.000 abstract 1
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- 238000004519 manufacturing process Methods 0.000 description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、単一の半導体基板内に異るゲートしきい値電
圧をもつ絶縁ゲート形電界効果トランジスタの作り込み
がなされた半導体集積回路に関する。
圧をもつ絶縁ゲート形電界効果トランジスタの作り込み
がなされた半導体集積回路に関する。
従来例の構成とその問題点
ＭＯＳ集積回路内に作シ込まれるＭＯＳ）ランジスタの
ゲートしきい値電圧は、これの構成材料および寸法の決
定により定まる。したがって、同一の製造条件と製造プ
ロセスの下でＭＯＳ集積回路を製作すると、作り込まれ
るＭＯＳ ）ランジスタのゲートしきい値電圧は、はぼ
均一な値となる。
ゲートしきい値電圧は、これの構成材料および寸法の決
定により定まる。したがって、同一の製造条件と製造プ
ロセスの下でＭＯＳ集積回路を製作すると、作り込まれ
るＭＯＳ ）ランジスタのゲートしきい値電圧は、はぼ
均一な値となる。
ところで、ＭＯＳ集積回路の高機能化、高性能化めざ′
を撥向した取シ組みが活発となるにつれて、ゲートしき
い値電圧の異なるＭＯＳ ）ランジスタを単一の半導体
基板内へ作シ込む必要性が生じている。
い値電圧の異なるＭＯＳ ）ランジスタを単一の半導体
基板内へ作シ込む必要性が生じている。
このような必要性が生じた場合、従来は、ＭＯＳトラン
ジスタのゲート酸化膜厚を個々に変化させる方法あるい
はイオン注入によシチャネル領域を形成する基板の不純
物濃度を個々に変化させる方法（チャネルドープ法）の
適用によシ、［０８）ランジスタのゲートしきい値電圧
を制御することが行なわれていた。しかしながら、前者
の方法では、ゲート酸化膜の厚さを高い精度で制御して
個々に異ならせる必要があり、また、後者の方法では、
目的とするゲートしきい値電圧に対応させてフォトリン
グラフィ工程とイオン注入工程とからなる処理を施す必
要がある。このため、いずれの方法を採用するにしても
、作業が複雑となり、作業性の低下をきたす問題があっ
た。
ジスタのゲート酸化膜厚を個々に変化させる方法あるい
はイオン注入によシチャネル領域を形成する基板の不純
物濃度を個々に変化させる方法（チャネルドープ法）の
適用によシ、［０８）ランジスタのゲートしきい値電圧
を制御することが行なわれていた。しかしながら、前者
の方法では、ゲート酸化膜の厚さを高い精度で制御して
個々に異ならせる必要があり、また、後者の方法では、
目的とするゲートしきい値電圧に対応させてフォトリン
グラフィ工程とイオン注入工程とからなる処理を施す必
要がある。このため、いずれの方法を採用するにしても
、作業が複雑となり、作業性の低下をきたす問題があっ
た。
発明の目的
本発明の目的は、ゲート酸化膜の膜厚の制御あるいはチ
ャネル領域の不純物濃度の制御などの特別な配慮を払う
必要がなく、既知の代表的な製造プロセスの下で異なる
ゲートしきい値電圧をもつ絶縁ゲート形電界効果トラン
ジスタの作シ込みを可能とする構造を具備した半導体集
積回路を提供することにある。
ャネル領域の不純物濃度の制御などの特別な配慮を払う
必要がなく、既知の代表的な製造プロセスの下で異なる
ゲートしきい値電圧をもつ絶縁ゲート形電界効果トラン
ジスタの作シ込みを可能とする構造を具備した半導体集
積回路を提供することにある。
発明の構成
本発明の半導体集積回路は、単一の半導体基板内へ複数
個の絶縁ゲート形電界効果トランジスタが作り込まれる
とともに、所定数のゲート電極上に誘電体層および電極
層が積層配置され、前記電極層をこの直下のゲート電極
へのゲート電圧印加端子とした構造となっている。この
構造によればゲート電極、誘電体層および電極層とによ
ってコンデンサが形成され、また、その容量値を平面的
なパターンの変更により変化させることができるため、
このコンデンサを介してのゲート電圧の印加により、等
制約には絶縁ゲート形電界効果トランジスタ固有のゲー
トしきい値電圧をこえるゲートしきい値電圧を付与する
とともに、この値を異ならせることが可能になる。
個の絶縁ゲート形電界効果トランジスタが作り込まれる
とともに、所定数のゲート電極上に誘電体層および電極
層が積層配置され、前記電極層をこの直下のゲート電極
へのゲート電圧印加端子とした構造となっている。この
構造によればゲート電極、誘電体層および電極層とによ
ってコンデンサが形成され、また、その容量値を平面的
なパターンの変更により変化させることができるため、
このコンデンサを介してのゲート電圧の印加により、等
制約には絶縁ゲート形電界効果トランジスタ固有のゲー
トしきい値電圧をこえるゲートしきい値電圧を付与する
とともに、この値を異ならせることが可能になる。
実施例の説明
第１図ａ ”−ａは、本発明にかかるＭＯ８集積回路の
要部を拡大して示した平面図ならびに断面図であり、第
１図ａでは、絶縁膜は省略している。
要部を拡大して示した平面図ならびに断面図であり、第
１図ａでは、絶縁膜は省略している。
図示する部分は、ＭＯＳ トランジスタのゲート電極に
コンデンサが付加され、このコンデンサを介してゲート
電圧を印加する構造のＭＯＳ トランジスタ部分であり
、第１図ごと同図のＢ−Ｂ線に沿った断面図である第１
図すで示すように、−導電形のシリコン基板１の中にド
レイン領域２とンーろ領域３とが形成され、さらに、こ
れらの領域間にゲート酸化膜４とゲート電極６が形成さ
れるとともに、ドレイン領域２とソース領域３にオーミ
ック接触する電極配線層６と７がフィールド絶縁膜８の
上にまで延びている。この構造は、既知のＭＯＳ）ラン
ジスタの構造そのものであり、この構造を得るための製
造プロセスも既知の製造プロセスと同じである。ところ
で、本発明では、第１図ａおよび同図のＣ−Ｃ線に沿っ
た断面図である第１図Ｃで示すように、ゲート電極６の
一部分と誘電体層９をはさんで対向する電極層１０が形
成され、この電極層１ｏにゲート用の電極配線層１１が
接続された構造部分が存在している。したがって、ゲー
ト電極６、誘電体層９および電極層１ｏとによってコン
デンサが形成され、電極配線層１１に印加される電圧は
、このコンデンサを介してゲート電極６に印加されるこ
とになる。すなわち、ゲート電極６にコンデンサが直列
に接続されることにより、ゲート容量が減少し、ゲート
酸化膜の厚さが増したことと等価になり、ゲートしきい
値電圧が付加されるコンデンサの容量値に対応して高く
なる。なお、コンデンサの容量値は、誘電体層の材質を
定め、厚みを一定とした場合には、ゲート電極６と電極
層１０との対向面積を増減させることによって制御可能
であり、したがって、ゲート電極６と電極層１０の平面
的なパターン設計の変更でゲートしきい値電圧の制御が
できる。
コンデンサが付加され、このコンデンサを介してゲート
電圧を印加する構造のＭＯＳ トランジスタ部分であり
、第１図ごと同図のＢ−Ｂ線に沿った断面図である第１
図すで示すように、−導電形のシリコン基板１の中にド
レイン領域２とンーろ領域３とが形成され、さらに、こ
れらの領域間にゲート酸化膜４とゲート電極６が形成さ
れるとともに、ドレイン領域２とソース領域３にオーミ
ック接触する電極配線層６と７がフィールド絶縁膜８の
上にまで延びている。この構造は、既知のＭＯＳ）ラン
ジスタの構造そのものであり、この構造を得るための製
造プロセスも既知の製造プロセスと同じである。ところ
で、本発明では、第１図ａおよび同図のＣ−Ｃ線に沿っ
た断面図である第１図Ｃで示すように、ゲート電極６の
一部分と誘電体層９をはさんで対向する電極層１０が形
成され、この電極層１ｏにゲート用の電極配線層１１が
接続された構造部分が存在している。したがって、ゲー
ト電極６、誘電体層９および電極層１ｏとによってコン
デンサが形成され、電極配線層１１に印加される電圧は
、このコンデンサを介してゲート電極６に印加されるこ
とになる。すなわち、ゲート電極６にコンデンサが直列
に接続されることにより、ゲート容量が減少し、ゲート
酸化膜の厚さが増したことと等価になり、ゲートしきい
値電圧が付加されるコンデンサの容量値に対応して高く
なる。なお、コンデンサの容量値は、誘電体層の材質を
定め、厚みを一定とした場合には、ゲート電極６と電極
層１０との対向面積を増減させることによって制御可能
であり、したがって、ゲート電極６と電極層１０の平面
的なパターン設計の変更でゲートしきい値電圧の制御が
できる。
第２図は、このようなパターン設計の変更により、ゲー
トしきい値電圧が異るＭＯＳ ）う・ンジスタが作υ込
まれた部分を拡大して示した平面図である。図示するよ
うに、第１のＭＯＳ）ランジスタＴ１と第２のＭＯＳ
）ランジスタＴ２の平面形状は基本的には同じであり、
第１のＭＯＳトランジスタＴ１のドレイン領域２１．ソ
ース領域３１、電極配線層６１．７１および１１１と第
２のＭＯＳトランジスタで２のドレイン領域２２、ソー
ス領域３２、電極配線層６２．７２および１１２は、寸
法、形状に関して同一である。また、ゲート電極６１と
６２の直下のチャネル領域の不純物濃度、幅および長さ
も同じである。しかしながら、ゲート電極６１と電極層
１０１とが重り合う部分Ａの面積よりも、ゲート電極６
２と電極層１０２とが重り合う部分Ｂの面積が大きく設
定されている。
トしきい値電圧が異るＭＯＳ ）う・ンジスタが作υ込
まれた部分を拡大して示した平面図である。図示するよ
うに、第１のＭＯＳ）ランジスタＴ１と第２のＭＯＳ
）ランジスタＴ２の平面形状は基本的には同じであり、
第１のＭＯＳトランジスタＴ１のドレイン領域２１．ソ
ース領域３１、電極配線層６１．７１および１１１と第
２のＭＯＳトランジスタで２のドレイン領域２２、ソー
ス領域３２、電極配線層６２．７２および１１２は、寸
法、形状に関して同一である。また、ゲート電極６１と
６２の直下のチャネル領域の不純物濃度、幅および長さ
も同じである。しかしながら、ゲート電極６１と電極層
１０１とが重り合う部分Ａの面積よりも、ゲート電極６
２と電極層１０２とが重り合う部分Ｂの面積が大きく設
定されている。
この設定は、製作時に使用するマスクパターンの変更の
みで可能であシ、プロセス面の変更は不要である。この
ようにして形成された第１および第２のＭＯＳ）ランジ
スタＴ１とＴ２のゲートしきい値電圧は、基本構造部分
においては等しい値であるものの、実質的には相違し、
大きな容量が付加された側の第２のＭＯＳ ）ランジス
タのゲートしきい値電圧が高くなる。
みで可能であシ、プロセス面の変更は不要である。この
ようにして形成された第１および第２のＭＯＳ）ランジ
スタＴ１とＴ２のゲートしきい値電圧は、基本構造部分
においては等しい値であるものの、実質的には相違し、
大きな容量が付加された側の第２のＭＯＳ ）ランジス
タのゲートしきい値電圧が高くなる。
以上、−例を示して本発明を説明したのであるが、本発
明の半導体集積回路内に作り込まれるＭＯＳ ）ランジ
スタの全てのゲート電極にコンデンサを付加し、その容
量値を変化させること、一部のＭＯＳ）ランジスタのゲ
ート電極にはコンデンサを付加せず、残余のＭＯＳ）ラ
ンジスタのゲート電極にコンデンサを付加し、前者のゲ
ートしきい値電圧をも含め、異るゲートしきい値電圧を
うろことなどのいずれの構造としてもよい。また、電界
効果トランジスタも、ＭＯＳ ）ランジスタに限られる
ものではなく、絶縁ゲート形（ＭＩＳ形）構造であれば
よい。
明の半導体集積回路内に作り込まれるＭＯＳ ）ランジ
スタの全てのゲート電極にコンデンサを付加し、その容
量値を変化させること、一部のＭＯＳ）ランジスタのゲ
ート電極にはコンデンサを付加せず、残余のＭＯＳ）ラ
ンジスタのゲート電極にコンデンサを付加し、前者のゲ
ートしきい値電圧をも含め、異るゲートしきい値電圧を
うろことなどのいずれの構造としてもよい。また、電界
効果トランジスタも、ＭＯＳ ）ランジスタに限られる
ものではなく、絶縁ゲート形（ＭＩＳ形）構造であれば
よい。
発明の効果
本発明の半導体集積回路は、ＭＩＳ集積回路の基本製造
プロセスをそのまま利用し、これに、コンデンサ付加の
ための誘電体層の形成工程ならびに上側電極層の形成工
程を追加するだけで、ゲートしきい値電圧が異なるＭＩ
Ｓ トランジスタを集積化することのできる構造を具備
するものであり、製作作業の能率を飛躍的に向上させる
効果が奏される。また、ゲートしきい値電圧の設定が、
平面的なパターンの変更のみで可能であるため、設定精
度を高めることができ、特性面のばらつきを小さくする
効果も奏される。
プロセスをそのまま利用し、これに、コンデンサ付加の
ための誘電体層の形成工程ならびに上側電極層の形成工
程を追加するだけで、ゲートしきい値電圧が異なるＭＩ
Ｓ トランジスタを集積化することのできる構造を具備
するものであり、製作作業の能率を飛躍的に向上させる
効果が奏される。また、ゲートしきい値電圧の設定が、
平面的なパターンの変更のみで可能であるため、設定精
度を高めることができ、特性面のばらつきを小さくする
効果も奏される。
第１図ａは本発明の半導体集積回路の要部を拡大して示
した平面図、第１図す、ｃはそれぞれ第１図ａのＢＢ断
面図、ＣＣ断面図、第２図は２個のＭＯＳ トランジス
タの作シ込まれた部分を拡大して示した平面図である。 １・・・・・シリコン基板、２．２１．２２・旧・・ト
レイン領域、３，３１，３２・萌・・ソース領域、４・
・・・・・ゲー ト酸化膜、５，５１．５２・・・・・
・ゲート電極、６．６１．６２，７，７１．７２，１１
．１１１゜１１２・・・・・・電極配線層、８・・・・
・フィールド絶縁膜、９・・・・・・誘電体層、１０，
１０１．１０２・・・・・・コンデンサ形成用の電極層
。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第
１ 因 昆 ２ 面
した平面図、第１図す、ｃはそれぞれ第１図ａのＢＢ断
面図、ＣＣ断面図、第２図は２個のＭＯＳ トランジス
タの作シ込まれた部分を拡大して示した平面図である。 １・・・・・シリコン基板、２．２１．２２・旧・・ト
レイン領域、３，３１，３２・萌・・ソース領域、４・
・・・・・ゲー ト酸化膜、５，５１．５２・・・・・
・ゲート電極、６．６１．６２，７，７１．７２，１１
．１１１゜１１２・・・・・・電極配線層、８・・・・
・フィールド絶縁膜、９・・・・・・誘電体層、１０，
１０１．１０２・・・・・・コンデンサ形成用の電極層
。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第
１ 因 昆 ２ 面
Claims (1)
- （１）単一の半導体基板内へ複数個の絶縁ゲート形電界
効果トランジスタが作９込まれるとともに、所定数のゲ
ート電極上に誘電体層および電極層を積層配置して、前
記ゲート電極と前記電極層を電極とするコンデンサが作
り込まれ、前記電極層が直下のゲート電極へのゲート電
圧印加端子とされたことを特徴とする半導体集積回路。 （噂 誘電体層と電極層が２個以上のゲート電極上に積
層配置され、ゲート電極と電極層との対向面積が少くと
も２部分で異なっていることを特徴とする特許請求の範
囲第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009084A JPS60153167A (ja) | 1984-01-20 | 1984-01-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009084A JPS60153167A (ja) | 1984-01-20 | 1984-01-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60153167A true JPS60153167A (ja) | 1985-08-12 |
Family
ID=11710749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59009084A Pending JPS60153167A (ja) | 1984-01-20 | 1984-01-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365098A (en) * | 1991-10-24 | 1994-11-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory having improved erasure characteristics |
| EP0694971A2 (en) * | 1994-07-25 | 1996-01-31 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427777A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Insulated gate type semiconductor device |
-
1984
- 1984-01-20 JP JP59009084A patent/JPS60153167A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427777A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Insulated gate type semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365098A (en) * | 1991-10-24 | 1994-11-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory having improved erasure characteristics |
| EP0694971A2 (en) * | 1994-07-25 | 1996-01-31 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
| EP0694971A3 (en) * | 1994-07-25 | 1998-01-07 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
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