JPH0580821B2 - - Google Patents
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- JPH0580821B2 JPH0580821B2 JP59280075A JP28007584A JPH0580821B2 JP H0580821 B2 JPH0580821 B2 JP H0580821B2 JP 59280075 A JP59280075 A JP 59280075A JP 28007584 A JP28007584 A JP 28007584A JP H0580821 B2 JPH0580821 B2 JP H0580821B2
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- JP
- Japan
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- layer
- forming
- ccd
- electrode
- mos
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
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- 229910004298 SiO 2 Inorganic materials 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、CCD（電荷結合素子）を用いた電荷
転送装置の製造方法に関する。
転送装置の製造方法に関する。
例えばCCD固体撮像装置において、そのCCD
構成部の電荷転送電極を２層ポリシリコンで構成
する場合は、半導体基体の主面にSiO2等のゲー
ト絶縁層を介して第１層ポリシリコン電極を形成
して後、その表面を酸化し、次に両第１層ポリシ
リコン電極間に第２層ポリシリコン電極を形成す
るようになされる。一般にこのようなCCD構成
部においては第１層ポリシリコン電極を酸化する
際、同時に第１層ポリシリコン電極の下のSiO2
層が酸化されるのを防ぐため、ゲート絶縁層とし
てSiO2層上にSiN層を形成した２層構造を採用し
ている。従つて、このような２層構造とすること
により、第１層ポリシリコン電極と第２層ポリシ
リコン電極より成るCCDのポテンシヤル制御が
容易になる。
構成部の電荷転送電極を２層ポリシリコンで構成
する場合は、半導体基体の主面にSiO2等のゲー
ト絶縁層を介して第１層ポリシリコン電極を形成
して後、その表面を酸化し、次に両第１層ポリシ
リコン電極間に第２層ポリシリコン電極を形成す
るようになされる。一般にこのようなCCD構成
部においては第１層ポリシリコン電極を酸化する
際、同時に第１層ポリシリコン電極の下のSiO2
層が酸化されるのを防ぐため、ゲート絶縁層とし
てSiO2層上にSiN層を形成した２層構造を採用し
ている。従つて、このような２層構造とすること
により、第１層ポリシリコン電極と第２層ポリシ
リコン電極より成るCCDのポテンシヤル制御が
容易になる。
従来の製造方法により、CCDの構成部の製造
と同一の工程で同時にMOS−FET（絶縁ゲート
型電界効果トランジスタ）例えば出力MOS−
FETも製造しようとする場合、出力MOS−FET
形成部位にもSiN層が形成されているため、出力
MOS−FETのゲート絶縁膜の膜厚が厚くなり、
パンチスルーなどの問題が発生して出力MOS−
FETの微細化が困難になる。
と同一の工程で同時にMOS−FET（絶縁ゲート
型電界効果トランジスタ）例えば出力MOS−
FETも製造しようとする場合、出力MOS−FET
形成部位にもSiN層が形成されているため、出力
MOS−FETのゲート絶縁膜の膜厚が厚くなり、
パンチスルーなどの問題が発生して出力MOS−
FETの微細化が困難になる。
本発明は、CCD構成部と同時に形成される
MOS−FETの微細化及び特性の向上を図ること
ができるCCDを用いた電荷転送装置の製造方法
を提供するものである。
MOS−FETの微細化及び特性の向上を図ること
ができるCCDを用いた電荷転送装置の製造方法
を提供するものである。
本発明は半導体基体上にSiO2層とSiN層を形成
した後、CCD形成部位のSiN層上に電荷転送電極
となる第１層ポリシリコン電極を形成する工程
と、MOS−FET形成部位のSiO2層とSiN層を選
択除去する工程と、同一酸化処理により第１層ポ
リシリコン電極の表面に酸化膜を形成すると同時
に、MOS−FET形成部位にゲート酸化膜を形成
する工程と、CCD形成部位に電荷転送電極とな
る第２層ポリシリコン電極を形成すると同時に
MOS−FET形成部位に第２層ポリシリコンによ
るゲート電極を形成する工程を有することを特徴
とする電荷転送装置の製造方法である。
した後、CCD形成部位のSiN層上に電荷転送電極
となる第１層ポリシリコン電極を形成する工程
と、MOS−FET形成部位のSiO2層とSiN層を選
択除去する工程と、同一酸化処理により第１層ポ
リシリコン電極の表面に酸化膜を形成すると同時
に、MOS−FET形成部位にゲート酸化膜を形成
する工程と、CCD形成部位に電荷転送電極とな
る第２層ポリシリコン電極を形成すると同時に
MOS−FET形成部位に第２層ポリシリコンによ
るゲート電極を形成する工程を有することを特徴
とする電荷転送装置の製造方法である。
上記工程の後は、MOS−FET形成部位とCCD
形成部位にそれぞれ通常の形成手段を施して目的
の電荷転送装置を製造する。
形成部位にそれぞれ通常の形成手段を施して目的
の電荷転送装置を製造する。
本発明によれば、MOS−FETのゲート絶縁膜
はCCD形成部位における第１層ポリシリコン電
極の表面酸化と同時に形成されるSiO2層のみで
構成されるために薄いゲート絶縁膜となる。従つ
て、パンチスルーなどの問題が発生せずにMOS
−FETの微細化（ゲート長を短かくする等）が
可能になり、MOS−FETの特性が向上する。
はCCD形成部位における第１層ポリシリコン電
極の表面酸化と同時に形成されるSiO2層のみで
構成されるために薄いゲート絶縁膜となる。従つ
て、パンチスルーなどの問題が発生せずにMOS
−FETの微細化（ゲート長を短かくする等）が
可能になり、MOS−FETの特性が向上する。
本発明の実施例を図面の第１図〜第４図を参照
して説明する。
して説明する。
先ず、第１図に示すように、半導体基体１上の
CCD形成部位２及び出力MOS−FET形成部位３
のゲートとなる部分４は薄く、その他の所謂フイ
ールド部分は厚くSiO2層５を形成した後、この
SiO2層５の上にSiN層６を形成する。そして、
CCD形成部位２のSiN層６上に電荷転送電極とな
る複数の第１層ポリシリコン電極７を所定間隔を
置いて配列形成する。
CCD形成部位２及び出力MOS−FET形成部位３
のゲートとなる部分４は薄く、その他の所謂フイ
ールド部分は厚くSiO2層５を形成した後、この
SiO2層５の上にSiN層６を形成する。そして、
CCD形成部位２のSiN層６上に電荷転送電極とな
る複数の第１層ポリシリコン電極７を所定間隔を
置いて配列形成する。
次に、第２図に示すように、出力MOS−FET
形成部位３におけるゲートとなる部分４のSiO2
層５とSiN層６のみを選択的に除去する。
形成部位３におけるゲートとなる部分４のSiO2
層５とSiN層６のみを選択的に除去する。
次に、第３図に示すように、酸化処理して第１
層ポリシリコン電極７の表面に酸化膜（SiO2）
８ａを形成し、同時に出力MOS−FET形成部位
３にもゲート酸化膜（SiO2）８ｂを形成する。
層ポリシリコン電極７の表面に酸化膜（SiO2）
８ａを形成し、同時に出力MOS−FET形成部位
３にもゲート酸化膜（SiO2）８ｂを形成する。
次に第４図に示すように第２層ポリシリコンを
被着し、パターニングして出力MOS−FET形成
部位３に第２層ポリシリコンによるゲート電極９
を形成し、同時にCCD形成部位２の第１層ポリ
シリコン電極７間に電荷転送電極となる複数の第
２層ポリシリコン電極１０を形成する。
被着し、パターニングして出力MOS−FET形成
部位３に第２層ポリシリコンによるゲート電極９
を形成し、同時にCCD形成部位２の第１層ポリ
シリコン電極７間に電荷転送電極となる複数の第
２層ポリシリコン電極１０を形成する。
この後、ポリシリコンゲート電極９と第２層ポ
リシリコン電極１０の表面酸化、出力MOS−
FET形成部位３へのイオン注入（ポリシリコン
ゲート電極９をマスクしたセルフアライン）によ
るソース領域とドレイン領域の形成等の通常の形
成手段を施して出力MOS−FETを同時形成した
CCDによる電荷転送装置を製造する。
リシリコン電極１０の表面酸化、出力MOS−
FET形成部位３へのイオン注入（ポリシリコン
ゲート電極９をマスクしたセルフアライン）によ
るソース領域とドレイン領域の形成等の通常の形
成手段を施して出力MOS−FETを同時形成した
CCDによる電荷転送装置を製造する。
本発明ではCCD固体撮像装置、その他のCCD
を用いた電荷転送装置等の製造に適用することが
できる。
を用いた電荷転送装置等の製造に適用することが
できる。
本発明により、CCD構成部と同時形成される
MOS−FETの微細化が可能になり、MOS−
FETの特性の向上を実現できる。
MOS−FETの微細化が可能になり、MOS−
FETの特性の向上を実現できる。
第１図乃至第４図は本発明に係るCCDによる
電荷転送装置の製造方法を示す工程図である。 １は半導体基体、２はCCD形成部位、３は出
力MOS−FET形成部位、５はSiO2層、６はSiN
層、７は第１層ポリシリコン電極、８ａは酸化
膜、８ｂはゲート酸化膜、９は第２層ポリシリコ
ンによるゲート電極、１０は第２層ポリシリコン
電極である。
電荷転送装置の製造方法を示す工程図である。 １は半導体基体、２はCCD形成部位、３は出
力MOS−FET形成部位、５はSiO2層、６はSiN
層、７は第１層ポリシリコン電極、８ａは酸化
膜、８ｂはゲート酸化膜、９は第２層ポリシリコ
ンによるゲート電極、１０は第２層ポリシリコン
電極である。
Claims (1)
- １ 半導体基体上にSiO2層とSiN層を形成した
後、CCD形成部位のSiN層上に電荷転送電極とな
る第１層ポリシリコン電極を形成する工程と、
MOS−FET形成部位の上記SiO2層とSiN層を選
択除去する工程と、同一酸化処理により上記第１
層ポリシリコン電極の表面に酸化膜を形成すると
同時に上記MOS−FET形成部位にゲート酸化膜
を形成する工程と、上記CCD形成部位に電荷転
送電極となる第２層ポリシリコン電極を形成する
と同時に上記MOS−FET形成部位に第２層ポリ
シリコンによるゲート電極を形成する工程を有す
ることを特徴とする電荷転送装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280075A JPS61158170A (ja) | 1984-12-28 | 1984-12-28 | 電荷転送装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280075A JPS61158170A (ja) | 1984-12-28 | 1984-12-28 | 電荷転送装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61158170A JPS61158170A (ja) | 1986-07-17 |
| JPH0580821B2 true JPH0580821B2 (ja) | 1993-11-10 |
Family
ID=17619951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59280075A Granted JPS61158170A (ja) | 1984-12-28 | 1984-12-28 | 電荷転送装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158170A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0492144A3 (en) * | 1990-11-26 | 1992-08-12 | Matsushita Electronics Corporation | Charge-coupled device and solid-state imaging device |
| JP2642523B2 (ja) * | 1991-03-19 | 1997-08-20 | 株式会社東芝 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
-
1984
- 1984-12-28 JP JP59280075A patent/JPS61158170A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61158170A (ja) | 1986-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |