JPS62108566A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62108566A JPS62108566A JP24861585A JP24861585A JPS62108566A JP S62108566 A JPS62108566 A JP S62108566A JP 24861585 A JP24861585 A JP 24861585A JP 24861585 A JP24861585 A JP 24861585A JP S62108566 A JPS62108566 A JP S62108566A
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- JP
- Japan
- Prior art keywords
- electrode
- source
- field effect
- effect transistor
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に係わり、特に、半導体
基板に形成される容量体の一方の電極を構成する不純物
領域中の抵抗を減少させ、この容量体に入出力する信号
あ伝播速度を向上させた半導体装置の製造方法に関する
。
基板に形成される容量体の一方の電極を構成する不純物
領域中の抵抗を減少させ、この容量体に入出力する信号
あ伝播速度を向上させた半導体装置の製造方法に関する
。
〈従来の技術〉
第２図（ａ）乃至（ｅ）は従来の半導体装置の製造方法
の各工程を示す断面図であり、該製造方法においては、
まず、ｎ型の半導体基板１の表面に酸化膜２を成長させ
た後、ｐ型の不純物を拡散させてウェル３，４を形成す
る（第２図（ａ））。
の各工程を示す断面図であり、該製造方法においては、
まず、ｎ型の半導体基板１の表面に酸化膜２を成長させ
た後、ｐ型の不純物を拡散させてウェル３，４を形成す
る（第２図（ａ））。
酸化膜を除去し、窒化膜を被着させた後これをパターン
形成し選択酸化法によりフィールド酸化膜を形成後、窒
化膜を除去する。続いて、熱酸化によりゲート酸化膜５
を成長させ（第２図（ｂ））、このゲート酸化膜５の上
にポリシリコン膜を全面的に被着させた後、これをパタ
ーン形成してゲート電極６，７と容量体の電極８とを同
時に形成する（第２図（Ｃ））。続いて、ホトレジスト
膜を全面に塗布し、パターニングによりウェル４上ホト
レジスト膜９以外のホトレジスト膜を除去する。
形成し選択酸化法によりフィールド酸化膜を形成後、窒
化膜を除去する。続いて、熱酸化によりゲート酸化膜５
を成長させ（第２図（ｂ））、このゲート酸化膜５の上
にポリシリコン膜を全面的に被着させた後、これをパタ
ーン形成してゲート電極６，７と容量体の電極８とを同
時に形成する（第２図（Ｃ））。続いて、ホトレジスト
膜を全面に塗布し、パターニングによりウェル４上ホト
レジスト膜９以外のホトレジスト膜を除去する。
しかる後、ｐ型の不純物をイオン注入してソース・ドレ
イン領域１０を形成する。しかしながら、ウェル３には
後にコンタクトを形成する領域を除き不純物は導入され
ない（第２図（ｄ））。続く工程では、再びホトレジス
ト膜１１を全面に塗布し、バターニングによりウェル４
上のホトレジストを除去した後、ｎ型の不純物をイオン
注入してソース・ドレイン領域１２を形成する（第２図
（ｅ））、以後標準的な工程を経て半導体装置を完成さ
せる。
イン領域１０を形成する。しかしながら、ウェル３には
後にコンタクトを形成する領域を除き不純物は導入され
ない（第２図（ｄ））。続く工程では、再びホトレジス
ト膜１１を全面に塗布し、バターニングによりウェル４
上のホトレジストを除去した後、ｎ型の不純物をイオン
注入してソース・ドレイン領域１２を形成する（第２図
（ｅ））、以後標準的な工程を経て半導体装置を完成さ
せる。
〈発明の解決しようとする問題点〉
上記従来の製造方法では、容量体の一方の電極として機
能するウェル３をｎチャンネル型電界効果型トランジス
タの形成されるウェル４と同時に形成していたので、ウ
ェル３のシート抵抗値はウェル４のシート抵抗値と同一
の値となり、高い値に設定されていた。その結果、ウェ
ル３は所定の容量値に加え高い抵抗値を有するようにな
り、この容量体に接続される他の素子との信号の授受に
要する時間が長くなるという問題点があった。
能するウェル３をｎチャンネル型電界効果型トランジス
タの形成されるウェル４と同時に形成していたので、ウ
ェル３のシート抵抗値はウェル４のシート抵抗値と同一
の値となり、高い値に設定されていた。その結果、ウェ
ル３は所定の容量値に加え高い抵抗値を有するようにな
り、この容量体に接続される他の素子との信号の授受に
要する時間が長くなるという問題点があった。
従って、本発明はｎチャンネル型電界効果型トランジス
タのウェルの不純物濃度とは別個に容量体の一方の電極
を構成する不純物領域の不純物濃度を設定できるように
することにより、信号の伝播速度の速い容量体を有する
優れた半導体装置の製造方法を提供することを目的にし
ている。
タのウェルの不純物濃度とは別個に容量体の一方の電極
を構成する不純物領域の不純物濃度を設定できるように
することにより、信号の伝播速度の速い容量体を有する
優れた半導体装置の製造方法を提供することを目的にし
ている。
〈問題点を解決するための手段〉
本発明は、第１導電型の半導体基板に第２導電型のウェ
ルを形成する工程と、前記半導体基板の表面を絶縁膜で
被う工程と、前記容量体の一方の電極の形成予定領域を
除き前記絶縁層をマスク層で被い前記一方の電極の形成
予定領域に第２導電型の不純物を導入する工程と、前記
マスク層を除去した後、第１電界効果型トランジスタの
ゲートと第２電界効果型トランジスタのゲートと共に前
記容量体の他方の電極を前記一方の電極の形成予定領域
に対向させて設ける工程と、前記第１電界効果型トラン
ジスタのソース・ドレイン形成予定領域と第２電界効果
型トランジスタのソース・ドレイン形成予定領域に第１
導電型の不純物と第２導電型の不純物とをそれぞれ導入
する工程と、前記第１電界効果型トランジスタのソース
・ドレイン領域と第２電界効果型トランジスタのソース
・ドレイン領域と前記容量体の一方の電極を形成する熱
処理工程とを有するするようにし、ウェルの不純物濃度
の制御とは別個に一方の電極の不純物濃度を設定できる
ようにしたことを要旨とする。
ルを形成する工程と、前記半導体基板の表面を絶縁膜で
被う工程と、前記容量体の一方の電極の形成予定領域を
除き前記絶縁層をマスク層で被い前記一方の電極の形成
予定領域に第２導電型の不純物を導入する工程と、前記
マスク層を除去した後、第１電界効果型トランジスタの
ゲートと第２電界効果型トランジスタのゲートと共に前
記容量体の他方の電極を前記一方の電極の形成予定領域
に対向させて設ける工程と、前記第１電界効果型トラン
ジスタのソース・ドレイン形成予定領域と第２電界効果
型トランジスタのソース・ドレイン形成予定領域に第１
導電型の不純物と第２導電型の不純物とをそれぞれ導入
する工程と、前記第１電界効果型トランジスタのソース
・ドレイン領域と第２電界効果型トランジスタのソース
・ドレイン領域と前記容量体の一方の電極を形成する熱
処理工程とを有するするようにし、ウェルの不純物濃度
の制御とは別個に一方の電極の不純物濃度を設定できる
ようにしたことを要旨とする。
〈実施例〉
第１図（ａ）乃至（ｇ）は本発明の第１実施例の各工程
を示す断面図であり、まず、ｎ型の半導体基板２１の表
面に酸化膜２２を成長させ素子の形成領域を画成した後
、ｐ型の不純物例えばボロンを拡散させてｎチャンネル
電界効果トランジスタ用のウェル２３を形成する（第１
図（ａ））。
を示す断面図であり、まず、ｎ型の半導体基板２１の表
面に酸化膜２２を成長させ素子の形成領域を画成した後
、ｐ型の不純物例えばボロンを拡散させてｎチャンネル
電界効果トランジスタ用のウェル２３を形成する（第１
図（ａ））。
酸化膜を除去し、窒化膜を被着させた後、これをパター
ン形成し選択酸化法によりフィールド酸化膜を形成後、
窒化膜を除去する。続いて、酸化雰囲気中で半導体基板
２１を加熱しゲート酸化膜２４を成長させ（第１図（ｂ
））、このゲート酸化膜２４の上にホトレジスト膜２５
を全面的に被着させた後、これをパターン形成して容量
体の一方の電極の形成予定領域上に窓を形成する。続い
て、この窓からｐ型の不純物例えばボロンをイオン注入
する。このようにｎチャンネル電界効果トランジスタ用
のウェル２３と容量体の一方の電極用の不純物領域を別
個の不純物導入工程を経て形成するので、それぞれの目
的に適した不純物濃度の領域を形成することができる（
第１図（Ｃ））。続いて、ホトレジスト膜２５を除去し
、ポリシリコンを全面に被着させた後、これをパターニ
ングして電界効果トランジスタ用のゲート電極２６，２
７と容量体の他方の電極２８とを形成する（第１図（ｄ
））。続く工程では、ホトレジスト２９を全面的に塗布
した後、パターニングによりｎチャンネル型電界効果型
トランジスタのソース・ドレイン形成予定領域と容量体
の形成領域を露出させ。
ン形成し選択酸化法によりフィールド酸化膜を形成後、
窒化膜を除去する。続いて、酸化雰囲気中で半導体基板
２１を加熱しゲート酸化膜２４を成長させ（第１図（ｂ
））、このゲート酸化膜２４の上にホトレジスト膜２５
を全面的に被着させた後、これをパターン形成して容量
体の一方の電極の形成予定領域上に窓を形成する。続い
て、この窓からｐ型の不純物例えばボロンをイオン注入
する。このようにｎチャンネル電界効果トランジスタ用
のウェル２３と容量体の一方の電極用の不純物領域を別
個の不純物導入工程を経て形成するので、それぞれの目
的に適した不純物濃度の領域を形成することができる（
第１図（Ｃ））。続いて、ホトレジスト膜２５を除去し
、ポリシリコンを全面に被着させた後、これをパターニ
ングして電界効果トランジスタ用のゲート電極２６，２
７と容量体の他方の電極２８とを形成する（第１図（ｄ
））。続く工程では、ホトレジスト２９を全面的に塗布
した後、パターニングによりｎチャンネル型電界効果型
トランジスタのソース・ドレイン形成予定領域と容量体
の形成領域を露出させ。
、ボロンをイオン注入する（第１図（ｅ））。ホトレジ
スト２９を除去した後、再びホトレジスト３０を塗布し
、パターニングにより今度はｎチャ彎−１−げ ンネル型電界効果型トランジスタのソース・ドレイン形
成予定領域を露出させ、ｎ型の不純物、例えば燐をイオ
ン注入する（第１図（ｆ））。ホトレジスト３１を除去
した後、高温下でドライブインを行ない、ｎチャンネル
型電界効果型トランジスタのソース・ドレイン領域３１
とｎチャンネル型電界効果型トランジスタのソース・ド
レイン領域３２と容量体の一方の電極を構成する不純物
領域３３とを同時に形成する（第１図（ｇ））。以後標
準的な工程を経て半導体装置を完成させる。
スト２９を除去した後、再びホトレジスト３０を塗布し
、パターニングにより今度はｎチャ彎−１−げ ンネル型電界効果型トランジスタのソース・ドレイン形
成予定領域を露出させ、ｎ型の不純物、例えば燐をイオ
ン注入する（第１図（ｆ））。ホトレジスト３１を除去
した後、高温下でドライブインを行ない、ｎチャンネル
型電界効果型トランジスタのソース・ドレイン領域３１
とｎチャンネル型電界効果型トランジスタのソース・ド
レイン領域３２と容量体の一方の電極を構成する不純物
領域３３とを同時に形成する（第１図（ｇ））。以後標
準的な工程を経て半導体装置を完成させる。
〈効果〉
以上説明してきたように、この発明によれば、第１トラ
ンジスタのゲートと第２トランジスタのゲートと容量体
の他方の電極とを形成する前に、ウェルと容量体の一方
の電極を構成する不純物領域をそれぞれ別個の工程で形
成したので、容量体の一方の電極を構成する不純物領域
を高不純物濃度にすることができる。従って、この不純
物領域の抵抗値を下げることができ、この容量体に接続
される素子との間で授受される信号の伝達時間を短縮で
きるという効果が得られる。
ンジスタのゲートと第２トランジスタのゲートと容量体
の他方の電極とを形成する前に、ウェルと容量体の一方
の電極を構成する不純物領域をそれぞれ別個の工程で形
成したので、容量体の一方の電極を構成する不純物領域
を高不純物濃度にすることができる。従って、この不純
物領域の抵抗値を下げることができ、この容量体に接続
される素子との間で授受される信号の伝達時間を短縮で
きるという効果が得られる。
第１図（ａ）乃至（ｇ）は本発明の一実施例の各工程を
表わす断面図、第２図（ａ）乃至（ｅ）は従来例の各工
程を表わす断面図である。 ２１・・・・・・・半導体基板。 ２３・・・・・・・ウェル、 ２４・・・・・・・絶縁膜、 ２５・・・・・・・マスク層、 ２６・・・・・・・ゲート、 ２７・ ・ ・ ・・・・ゲート、 ２８・・・・・・・他方の電極、 ３１・・・・・・・ソース・ドレイン領域、３２・・・
・・・・ソース・ドレイン領域、３３・・・・・・・他
方の電極。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −（ａ） （ｂ） 第１図 （Ｃ） （ｄ；〕 （ｅ） （ｆ） ３１：ソーにドしイシベ雫す壜り 第１図 （”ｃｌ） （ｂ） 第２図 （Ｃ） （ｄ） 第２図 第２図
表わす断面図、第２図（ａ）乃至（ｅ）は従来例の各工
程を表わす断面図である。 ２１・・・・・・・半導体基板。 ２３・・・・・・・ウェル、 ２４・・・・・・・絶縁膜、 ２５・・・・・・・マスク層、 ２６・・・・・・・ゲート、 ２７・ ・ ・ ・・・・ゲート、 ２８・・・・・・・他方の電極、 ３１・・・・・・・ソース・ドレイン領域、３２・・・
・・・・ソース・ドレイン領域、３３・・・・・・・他
方の電極。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −（ａ） （ｂ） 第１図 （Ｃ） （ｄ；〕 （ｅ） （ｆ） ３１：ソーにドしイシベ雫す壜り 第１図 （”ｃｌ） （ｂ） 第２図 （Ｃ） （ｄ） 第２図 第２図
Claims (1)
- 第１導電型の半導体基板の表面部に形成された第２導電
型のソース・ドレイン領域を有する第１電界効果型トラ
ンジスタと第２導電型のウェル内に形成されたソース・
ドレイン領域を有する第２電界効果型トランジスタと第
２導電型の不純物領域を一方の電極とする容量体とを形
成する半導体装置の製造方法において、前記第２導電型
のウェルを形成する工程と、前記半導体基板の表面を絶
縁膜で被う工程と、前記容量体の一方の電極の形成予定
領域を除き前記絶縁膜をマスク層で被い前記一方の電極
の形成予定領域に第２導電型の不純物を導入する工程と
、前記マスク層を除去した後、第１電界効果型トランジ
スタのゲートと第２電界効果型トランジスタのゲートと
共に前記容量体の他方の電極を前記一方の電極の形成予
定領域に対向させて設ける工程と、前記第１電界効果型
トランジスタのソース・ドレイン形成予定領域と第２電
界効果型トランジスタのソース・ドレイン形成予定領域
に第１導電型の不純物と第２導電型の不純物とをそれぞ
れ導入する工程と、前記第１電界効果型トランジスタの
ソース・ドレイン領域と第２電界効果型トランジスタの
ソース・ドレイン領域と前記容量体の一方の電極を形成
する熱処理工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24861585A JPS62108566A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24861585A JPS62108566A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108566A true JPS62108566A (ja) | 1987-05-19 |
Family
ID=17180750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24861585A Pending JPS62108566A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232562A (ja) * | 1988-07-22 | 1990-02-02 | Rohm Co Ltd | Ｃｍｏｓ半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118662A (en) * | 1981-01-16 | 1982-07-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1985
- 1985-11-06 JP JP24861585A patent/JPS62108566A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118662A (en) * | 1981-01-16 | 1982-07-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232562A (ja) * | 1988-07-22 | 1990-02-02 | Rohm Co Ltd | Ｃｍｏｓ半導体装置の製造方法 |
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