JPH07109858B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07109858B2 JPH07109858B2 JP63085776A JP8577688A JPH07109858B2 JP H07109858 B2 JPH07109858 B2 JP H07109858B2 JP 63085776 A JP63085776 A JP 63085776A JP 8577688 A JP8577688 A JP 8577688A JP H07109858 B2 JPH07109858 B2 JP H07109858B2
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Landscapes
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野〕 本発明は回路動作上の要請から異なる膜厚のゲート絶縁
膜が要求される半導体装置、例えばメモリ回路とロジッ
ク回路とを有する半導体装置の製造方法に関する。
膜が要求される半導体装置、例えばメモリ回路とロジッ
ク回路とを有する半導体装置の製造方法に関する。
（従来の技術） 半導体装置の高集積化、高速処理化などの要求からゲー
ト絶縁膜の膜厚は薄くなる傾向にある。しかし、ゲート
絶縁膜の膜厚とゲート酸化膜に印加することができる電
圧は相互に関連しており、高電圧を印加する場合にはゲ
ート絶縁膜の膜厚を厚くする必要がある。例えば、ダイ
ナミックRAMにおいては、メモリ回路部のキャパシター
蓄積電荷を保証するため、ワード線に印加する電圧Ｖを
電源電圧（ＶDD）よりも高くするワード線ブースト方式
が採用されており、この高電圧Ｖが印加されるトランジ
スタのゲート絶縁膜を厚くして、その信頼性の確保が行
われてきている。従ってダイナミックRAMを構成する半
導体チップではロジック回路のみから構成される半導体
チップに比べてゲート絶縁膜の膜圧が厚くなっている。
ト絶縁膜の膜厚は薄くなる傾向にある。しかし、ゲート
絶縁膜の膜厚とゲート酸化膜に印加することができる電
圧は相互に関連しており、高電圧を印加する場合にはゲ
ート絶縁膜の膜厚を厚くする必要がある。例えば、ダイ
ナミックRAMにおいては、メモリ回路部のキャパシター
蓄積電荷を保証するため、ワード線に印加する電圧Ｖを
電源電圧（ＶDD）よりも高くするワード線ブースト方式
が採用されており、この高電圧Ｖが印加されるトランジ
スタのゲート絶縁膜を厚くして、その信頼性の確保が行
われてきている。従ってダイナミックRAMを構成する半
導体チップではロジック回路のみから構成される半導体
チップに比べてゲート絶縁膜の膜圧が厚くなっている。
（発明が解決しようとする課題） このようにメモリ回路とロジック回路とを有する従来の
半導体チップでは、メモリ回路に要求されるゲート絶縁
膜信頼性の点からゲート酸化膜を厚く設定するために、
ロジック回路部にも同一厚のゲート絶縁膜を用いようと
すると、ロジック回路部のトランジスタの微細化が困難
となり、またトランジスタの駆動力が低下することによ
りロジック回路部の高性能化を阻害する。また、ゲート
絶縁膜厚をメモリ回路部とロジック回路部とで変えよう
とすると、ゲート絶縁膜をエッチングした後薄いゲート
絶縁膜を形成しなければならず、その膜厚制御が難し
い。
半導体チップでは、メモリ回路に要求されるゲート絶縁
膜信頼性の点からゲート酸化膜を厚く設定するために、
ロジック回路部にも同一厚のゲート絶縁膜を用いようと
すると、ロジック回路部のトランジスタの微細化が困難
となり、またトランジスタの駆動力が低下することによ
りロジック回路部の高性能化を阻害する。また、ゲート
絶縁膜厚をメモリ回路部とロジック回路部とで変えよう
とすると、ゲート絶縁膜をエッチングした後薄いゲート
絶縁膜を形成しなければならず、その膜厚制御が難し
い。
本発明は上記事情を考慮してなされたもので、ロジック
回路部の高性能化を図るため、実際の膜厚は同一であっ
ても実効的には異なる膜厚のゲート絶縁膜を同一チップ
上に形成した半導体の製造方法を提供することを目的と
する。
回路部の高性能化を図るため、実際の膜厚は同一であっ
ても実効的には異なる膜厚のゲート絶縁膜を同一チップ
上に形成した半導体の製造方法を提供することを目的と
する。
（課題を解決するための手段） 上記目的を達成するため、本発明は、半導体基板上に、
ゲートに比較的高い電圧が印加される第１のトランジス
タのゲート絶縁膜として適当な膜厚のシリコン酸化膜に
よって、より低いゲート電圧が印加される第２のトラン
ジスタのゲート絶縁膜をも同時に形成する工程と、前記
ゲート絶縁膜上にマスキング層を形成し、前記第２のト
ランジスタのゲート領域部分のマスキング層を除去し
て、前記第２のトランジスタのゲート絶縁膜を部分的に
露出させる工程と、露出した第２のトランジスタのゲー
ト絶縁膜を略均一に窒化してゲート絶縁膜をシリコンオ
キシナイトライド膜化する工程と、を含み、前記第１及
び第２のトランジスタ各々の各ゲート絶縁膜を略同一膜
厚に形成する共に、前記第２のトランジスタのゲート絶
縁膜を前記第１のトランジスタのゲート絶縁膜よりも等
価的に薄い膜厚として機能させる、ことを特徴とする半
導体装置の製造方法を提供する。
ゲートに比較的高い電圧が印加される第１のトランジス
タのゲート絶縁膜として適当な膜厚のシリコン酸化膜に
よって、より低いゲート電圧が印加される第２のトラン
ジスタのゲート絶縁膜をも同時に形成する工程と、前記
ゲート絶縁膜上にマスキング層を形成し、前記第２のト
ランジスタのゲート領域部分のマスキング層を除去し
て、前記第２のトランジスタのゲート絶縁膜を部分的に
露出させる工程と、露出した第２のトランジスタのゲー
ト絶縁膜を略均一に窒化してゲート絶縁膜をシリコンオ
キシナイトライド膜化する工程と、を含み、前記第１及
び第２のトランジスタ各々の各ゲート絶縁膜を略同一膜
厚に形成する共に、前記第２のトランジスタのゲート絶
縁膜を前記第１のトランジスタのゲート絶縁膜よりも等
価的に薄い膜厚として機能させる、ことを特徴とする半
導体装置の製造方法を提供する。
（使 用） 本発明に係る半導体装置の製造方法によって得られる半
導体装置では、オキシナイトライド化したゲート絶縁膜
は元のシリコン酸化膜のゲート絶縁膜より比誘電率が高
いため、実際の膜厚は同じでも、実効的に膜厚の薄いシ
リコン酸化膜のゲート絶縁膜と同様に機能する。従っ
て、ロジック回路部にオキシナイトライド化したゲート
絶縁膜を採用すれば、ロジック回路部の性能が向上す
る。
導体装置では、オキシナイトライド化したゲート絶縁膜
は元のシリコン酸化膜のゲート絶縁膜より比誘電率が高
いため、実際の膜厚は同じでも、実効的に膜厚の薄いシ
リコン酸化膜のゲート絶縁膜と同様に機能する。従っ
て、ロジック回路部にオキシナイトライド化したゲート
絶縁膜を採用すれば、ロジック回路部の性能が向上す
る。
又、本発明に係る製造方法ではオキシナイトライド膜と
シリコン酸化膜との同一の半導体チップに形成すること
ができる。
シリコン酸化膜との同一の半導体チップに形成すること
ができる。
（実施例） 以下、本発明の添付図面を参照して具体的に説明する。
第１図は本発明の実施によって得られるの半導体装置の
断面図を示す。半導体基板１表面のフィールド酸化膜２
間の素子領域に所定膜厚のゲート酸化膜3,4が形成され
ている。各ゲート酸化膜3,4下にはソース・ドレイン拡
散層10が設けられ、このソース・ドレイン拡散層10には
電極（アルミニウム電極）12が接続されている。ゲート
酸化膜3,4上にはゲート15,16が設けられている。こうし
て、２つのトランジスタTr1およびTr2が形成されてい
る。このトランジスタTr1,Tr2の内、一方のトランジス
タTr1は例えばメモリ回路を構成し、他方のトランジス
タTr2は例えばロジック回路を構成する。そして、トラ
ンジスタTr1のゲート絶縁膜３はシリコン酸化膜からな
っており、トランジスタTr2のゲート絶縁膜４はシリコ
ンオキシナイトライド膜からなっている。ゲート絶縁膜
３は高電圧印加が可能な厚みに設定されており、このゲ
ート絶縁膜３を有するトランジスタTr1は信頼性の高い
メモリ回路を構成する。一方、シリコンオキシナイトラ
イド膜からなるゲート絶縁膜４はゲート絶縁膜３と同一
の膜厚を有しているが、比誘電率がシリコン酸化膜より
も高いため、ゲート容量が大きくなっている。従って、
薄い膜圧のシリコン酸化膜と同様に機能し、電流駆動力
の増大および微細化が可能となるため、高性能なロジッ
ク回路が構成できる。
断面図を示す。半導体基板１表面のフィールド酸化膜２
間の素子領域に所定膜厚のゲート酸化膜3,4が形成され
ている。各ゲート酸化膜3,4下にはソース・ドレイン拡
散層10が設けられ、このソース・ドレイン拡散層10には
電極（アルミニウム電極）12が接続されている。ゲート
酸化膜3,4上にはゲート15,16が設けられている。こうし
て、２つのトランジスタTr1およびTr2が形成されてい
る。このトランジスタTr1,Tr2の内、一方のトランジス
タTr1は例えばメモリ回路を構成し、他方のトランジス
タTr2は例えばロジック回路を構成する。そして、トラ
ンジスタTr1のゲート絶縁膜３はシリコン酸化膜からな
っており、トランジスタTr2のゲート絶縁膜４はシリコ
ンオキシナイトライド膜からなっている。ゲート絶縁膜
３は高電圧印加が可能な厚みに設定されており、このゲ
ート絶縁膜３を有するトランジスタTr1は信頼性の高い
メモリ回路を構成する。一方、シリコンオキシナイトラ
イド膜からなるゲート絶縁膜４はゲート絶縁膜３と同一
の膜厚を有しているが、比誘電率がシリコン酸化膜より
も高いため、ゲート容量が大きくなっている。従って、
薄い膜圧のシリコン酸化膜と同様に機能し、電流駆動力
の増大および微細化が可能となるため、高性能なロジッ
ク回路が構成できる。
次に、本発明の製造方法を第２図より説明する。
半導体基板１上にフィールド反転防止層を形成した後、
選択酸化法によってフィールド酸化膜２を形成する。こ
の後、フィールド酸化膜２間の素子領域にシリコン酸化
膜からなるゲート絶縁膜3,4を成長させ、このゲート絶
縁膜3,4下の基板領域にイオン注入を行って不純物領域1
3,14を形成する。この不純物領域13,14はトランジスタT
r1,Tr2のしきい値電圧（ＶTH）調整およびパンチスルー
耐圧向上に寄与する。不純物領域13,14形成の後、全面
に多結晶シリコン５を所定厚さで堆積させる（第２図
（ａ））。
選択酸化法によってフィールド酸化膜２を形成する。こ
の後、フィールド酸化膜２間の素子領域にシリコン酸化
膜からなるゲート絶縁膜3,4を成長させ、このゲート絶
縁膜3,4下の基板領域にイオン注入を行って不純物領域1
3,14を形成する。この不純物領域13,14はトランジスタT
r1,Tr2のしきい値電圧（ＶTH）調整およびパンチスルー
耐圧向上に寄与する。不純物領域13,14形成の後、全面
に多結晶シリコン５を所定厚さで堆積させる（第２図
（ａ））。
次に多結晶シリコン５上にフォトレジストパターンを形
成し、これをマスクとしてトランジスタ一方のゲート絶
縁膜４上の多結晶シリコン層５を除去してゲート絶縁膜
４を露出させる（同図（ｂ））。既述のようにゲート絶
縁膜４はロジック回路を構成するトランジスタTr2のゲ
ート絶縁間であり、これを次にオキシナイトライド化す
る。オキシナイトライド化の方法としては、例えば、イ
オン注入法に比べてより均一なオキシナイトライト膜が
形成される熱窒化あるいはプラズマ窒化などの適当な方
法が採用できる。このオキシナイトライド化により、ゲ
ート絶縁膜４はシリコン酸化膜からシリコンオキシナイ
トライド膜に変化し、比誘電率が増大する。なお、オキ
シナイトライド化に際しては多結晶シリコン層５表面に
も窒化膜７が形成されるが、多結晶シリコン層５で覆わ
れたゲート酸化膜３はオキシナイトライド化されること
がない（同図（ｃ））。
成し、これをマスクとしてトランジスタ一方のゲート絶
縁膜４上の多結晶シリコン層５を除去してゲート絶縁膜
４を露出させる（同図（ｂ））。既述のようにゲート絶
縁膜４はロジック回路を構成するトランジスタTr2のゲ
ート絶縁間であり、これを次にオキシナイトライド化す
る。オキシナイトライド化の方法としては、例えば、イ
オン注入法に比べてより均一なオキシナイトライト膜が
形成される熱窒化あるいはプラズマ窒化などの適当な方
法が採用できる。このオキシナイトライド化により、ゲ
ート絶縁膜４はシリコン酸化膜からシリコンオキシナイ
トライド膜に変化し、比誘電率が増大する。なお、オキ
シナイトライド化に際しては多結晶シリコン層５表面に
も窒化膜７が形成されるが、多結晶シリコン層５で覆わ
れたゲート酸化膜３はオキシナイトライド化されること
がない（同図（ｃ））。
続いて、露出したゲート絶縁膜４表面を含む全表面に多
結晶シリコン８を堆積し、その上に多結晶シリコンと同
一のエッチング速度を有するレジスト９を堆積させて表
面を平坦化する（同図（ｄ））。そして、このレジスト
９および多結晶シリコン８をエッチバックし、さらに窒
化層７をエッチング除去した後、残った多結晶シリコン
8,5にリン拡散を行い、次いで多結晶シリコン8,5をパタ
ーニングをしてゲート15,16を形成する（同図
（ｅ））。
結晶シリコン８を堆積し、その上に多結晶シリコンと同
一のエッチング速度を有するレジスト９を堆積させて表
面を平坦化する（同図（ｄ））。そして、このレジスト
９および多結晶シリコン８をエッチバックし、さらに窒
化層７をエッチング除去した後、残った多結晶シリコン
8,5にリン拡散を行い、次いで多結晶シリコン8,5をパタ
ーニングをしてゲート15,16を形成する（同図
（ｅ））。
その後は、第１図のようにイオン注入によってソース・
ドレイン拡散層10を形成し、絶縁膜11を堆積した後、絶
縁膜11を開孔してその開孔部に電極12を形成する。これ
により、シリコン酸化膜からなるゲート絶縁膜３を有す
るトランジスタTr1とシリコンオキシナイトライド膜か
らなるゲート絶縁膜４を有するトランジスタTr2とを単
一の半導体チップ上に形成することができる。
ドレイン拡散層10を形成し、絶縁膜11を堆積した後、絶
縁膜11を開孔してその開孔部に電極12を形成する。これ
により、シリコン酸化膜からなるゲート絶縁膜３を有す
るトランジスタTr1とシリコンオキシナイトライド膜か
らなるゲート絶縁膜４を有するトランジスタTr2とを単
一の半導体チップ上に形成することができる。
このような製造方法ではゲート絶縁膜４をエッチングし
て薄い膜厚とする工程が不要となるため膜厚の制御性が
良好となる。又、ゲート絶縁膜４のオキシナイトライド
化により、多結晶シリコンからゲート絶縁膜を介しての
基板内への不純物拡散を抑制することができる。
て薄い膜厚とする工程が不要となるため膜厚の制御性が
良好となる。又、ゲート絶縁膜４のオキシナイトライド
化により、多結晶シリコンからゲート絶縁膜を介しての
基板内への不純物拡散を抑制することができる。
以上のように本発明の半導体装置の製造方法によって得
られる半導体装置では、複数のゲート絶縁膜の内の一部
を比誘導率の高いオキシナイトライド膜としたので、そ
のトランジスタの電流駆動力の増大および微細化が可能
である一方、他のゲート酸化膜の高電圧印加に対する信
頼性を保証することができる。又、本発明の製造方法は
シリコン酸化膜をオキシナイトライド化してシリコンオ
キシナイトライド膜とし、薄い膜厚を形成する工程を不
要とするため、膜厚制御性が良好となる。
られる半導体装置では、複数のゲート絶縁膜の内の一部
を比誘導率の高いオキシナイトライド膜としたので、そ
のトランジスタの電流駆動力の増大および微細化が可能
である一方、他のゲート酸化膜の高電圧印加に対する信
頼性を保証することができる。又、本発明の製造方法は
シリコン酸化膜をオキシナイトライド化してシリコンオ
キシナイトライド膜とし、薄い膜厚を形成する工程を不
要とするため、膜厚制御性が良好となる。
第１図は本発明によって得られる半導体装置の一例を示
す断面図、第２図は本発明の製造工程を示す断面図であ
る。 １……半導体基板、３……シリコン酸化膜、４……シリ
コンオキシナイトライド膜、5,8……多結晶シリコン
層、15,16……ゲート。
す断面図、第２図は本発明の製造工程を示す断面図であ
る。 １……半導体基板、３……シリコン酸化膜、４……シリ
コンオキシナイトライド膜、5,8……多結晶シリコン
層、15,16……ゲート。
Claims (1)
- 【請求項１】半導体基板上に、ゲートに比較的に高い電
圧が印加される第１のトランジスタのゲート絶縁膜とし
て適当な膜厚のシリコン酸化膜によって、より低いゲー
ト電圧が印加される第２のトランジスタのゲート絶縁膜
をも同時に形成する工程と、 前記ゲート絶縁膜上にマスキング層を形成し、前記第２
のトランジスタのゲート領域部分のマスキング層を除去
して、前記第２のトランジスタのゲート絶縁膜を部分的
に露出させる工程と、 露出した第２のトランジスタのゲート絶縁膜を略均一に
窒化してゲート絶縁膜をシリコンオキシナイトライド膜
化する工程と、を含み、 前記第１及び第２のトランジスタ各々の各ゲート絶縁膜
を略同一膜厚に形成する共に、前記第２のトランジスタ
のゲート絶縁膜を前記第１のトランジスタのゲート絶縁
膜よりも等価的に薄い膜厚として機能させる、 ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085776A JPH07109858B2 (ja) | 1988-04-07 | 1988-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63085776A JPH07109858B2 (ja) | 1988-04-07 | 1988-04-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01257366A JPH01257366A (ja) | 1989-10-13 |
| JPH07109858B2 true JPH07109858B2 (ja) | 1995-11-22 |
Family
ID=13868284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085776A Expired - Fee Related JPH07109858B2 (ja) | 1988-04-07 | 1988-04-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109858B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1301549C (zh) * | 2001-11-15 | 2007-02-21 | 株式会社日立制作所 | 半导体集成电路器件的制造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237153A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 揮発性半導体記憶装置 |
| JP3297173B2 (ja) | 1993-11-02 | 2002-07-02 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP3361068B2 (ja) | 1998-12-22 | 2003-01-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3944367B2 (ja) | 2001-02-06 | 2007-07-11 | 松下電器産業株式会社 | 絶縁膜の形成方法及び半導体装置の製造方法 |
| US20040029321A1 (en) * | 2002-08-07 | 2004-02-12 | Chartered Semiconductor Manufacturing Ltd. | Method for forming gate insulating layer having multiple dielectric constants and multiple equivalent oxide thicknesses |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582071A (ja) * | 1981-06-25 | 1983-01-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6116576A (ja) * | 1984-07-03 | 1986-01-24 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPS6358959A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | キヤパシタを有する電界効果型半導体装置 |
-
1988
- 1988-04-07 JP JP63085776A patent/JPH07109858B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1301549C (zh) * | 2001-11-15 | 2007-02-21 | 株式会社日立制作所 | 半导体集成电路器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01257366A (ja) | 1989-10-13 |
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