JPS61190981A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61190981A JPS61190981A JP60030215A JP3021585A JPS61190981A JP S61190981 A JPS61190981 A JP S61190981A JP 60030215 A JP60030215 A JP 60030215A JP 3021585 A JP3021585 A JP 3021585A JP S61190981 A JPS61190981 A JP S61190981A
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- Japan
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- phosphorus
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- silicon
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 21
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置に関する。
従来、例えばＮ型ＭＯＳ）ランジスタは、Ｐ型シリコン
基板内にソース用とドレイン用の一対のＮ型拡散層を形
成し、このＮ型拡散層間におけるＰ型シリコン基板上に
ゲート酸化膜を形成し、このゲート酸化膜上にポリ・シ
リコンＣＰｏ１ｙ−５１）よりなるゲート部を形成する
と共に、各Ｎ型拡散層上にそれぞれアルミニウム等より
なるソース部およびドレイン部を形成してなり、ゲート
部に所定の電圧を印加すると、一対のＮ型拡散層の間に
チャンネルが形成され、ソース部からドレイン部に電流
が流れる。
基板内にソース用とドレイン用の一対のＮ型拡散層を形
成し、このＮ型拡散層間におけるＰ型シリコン基板上に
ゲート酸化膜を形成し、このゲート酸化膜上にポリ・シ
リコンＣＰｏ１ｙ−５１）よりなるゲート部を形成する
と共に、各Ｎ型拡散層上にそれぞれアルミニウム等より
なるソース部およびドレイン部を形成してなり、ゲート
部に所定の電圧を印加すると、一対のＮ型拡散層の間に
チャンネルが形成され、ソース部からドレイン部に電流
が流れる。
上記のようなＮ型ＭＯＳ）ランジスタにおいては、ゲー
ト部の低抵抗化を図るために、リンを含んだポリ・シリ
コンを用いることが行われているが、リンを含んだポリ
・シリコンによりゲート部を形成すると、ポリ・シリコ
ン膜の成形後の熱処理工程により、ｌす・シリコンに含
まれているリンがゲート酸化膜中に拡散し、トランジス
タのスレッシュホールド電圧が変動して不安定となるば
かりか、チャンネルがショートする等の不都合がある。
ト部の低抵抗化を図るために、リンを含んだポリ・シリ
コンを用いることが行われているが、リンを含んだポリ
・シリコンによりゲート部を形成すると、ポリ・シリコ
ン膜の成形後の熱処理工程により、ｌす・シリコンに含
まれているリンがゲート酸化膜中に拡散し、トランジス
タのスレッシュホールド電圧が変動して不安定となるば
かりか、チャンネルがショートする等の不都合がある。
また、リンを含んだポリ・シリコンはリンを含まないポ
リ・シリコンに比べて、酸化速度が大きいため、リンを
含んだポリ・シリコンをゲート部およびその配線等に用
いる場合、ｌす・シリコンの膜厚を薄くするとリンの濃
縮により上述したスレッシュホールド電圧の変動ヤシヨ
ード等カ起こるだけでなく、配線抵抗が高くなるという
問題があり、また酸化量を減少させるために、酸化膜を
厚くすると配線の凹凸が増大し、断線の原因になる等の
問題がある。
リ・シリコンに比べて、酸化速度が大きいため、リンを
含んだポリ・シリコンをゲート部およびその配線等に用
いる場合、ｌす・シリコンの膜厚を薄くするとリンの濃
縮により上述したスレッシュホールド電圧の変動ヤシヨ
ード等カ起こるだけでなく、配線抵抗が高くなるという
問題があり、また酸化量を減少させるために、酸化膜を
厚くすると配線の凹凸が増大し、断線の原因になる等の
問題がある。
この発明は上記のような事情を背景になされたもので、
その目的とするところは、スレッシュホールド電圧の安
定化を図り、チャンネルのショートを防ぐと共に、ポリ
・シリコンの低抵抗化、およびその配線の凹凸の減少を
も図ることができる半導体装置を提供することにある。
その目的とするところは、スレッシュホールド電圧の安
定化を図り、チャンネルのショートを防ぐと共に、ポリ
・シリコンの低抵抗化、およびその配線の凹凸の減少を
も図ることができる半導体装置を提供することにある。
この発明は上記のような目的を達成するために、ポリ・
シリコンをリンを含んだものとリンを含まないものとで
構成したものである０ 〔実施例〕 以下、図面を参照して、この発明の一実施例を説明する
。
シリコンをリンを含んだものとリンを含まないものとで
構成したものである０ 〔実施例〕 以下、図面を参照して、この発明の一実施例を説明する
。
図はＮ型ＭＱ８）ランジスタの断面構造を示す。
図中１はＰ型シリコン基板であり、このＰ型シリコン基
板１内にはソース用のＮ型拡散層２とドレイン用のＮＭ
拡散層３とがイオン注入法（あるいは拡散法）等により
離間して形成されている。また、２つのＮ型拡散層２．
３間におけるＰ型シリコン基板１の上面には酸化シリコ
ンからなるゲート酸化膜４が形成されており、このゲー
ト酸化膜４にはポリ・シリコンからなるゲート部５が形
成されている。このゲート部５は３層構造になっており
、中間層５＆はリンを含むポリ・シリコンからなり、上
下層ｓｂ、ｓｏはリンを含まないｚ ＩＪ・シリコンか
らなっている。このようなゲート部を形成する方法とし
ては、その成形時に、上下層５ｂ、５ｃには反応ガスと
してシランガスのみを用い、中間層５ａにはホスフィン
ガスを加えることで、下層から連続的に形成する。この
場合、温度等能の条件は一定とする。このように形成さ
れたゲート部５は酸化シリコンからなる酸化膜４ａによ
り覆われている。一方、Ｐ型シリコン基板１内に形成さ
れた各Ｎ型拡散層２．３の上面にはそれぞれ、アルミニ
ウム等からなるソース部６、ドレイン部７が形成されて
おり、ソース部６およびドレイン部７の各配置１６ａ、
７ａはＰ型シリコン基板１上に形成された酸化膜８上に
形成されている０ しかるに、上記のように構成されたトランジスタは、ゲ
ート部５の成形時に、中間層５ａ中のリンが下層５０に
よりゲート酸化膜４内に侵入するのを防ぐことができる
ので、スレッシュホールド電圧の変動、およびチャンネ
ル９のショートを防ぐことができる。そのため、ゲート
部５に所定の電圧を印加したときに、一対のＮ型拡散層
２．３間に所定のチャンネル９を形成することができ、
ソース部６からドレイン部７へ良好に電流を流すことが
できる。
板１内にはソース用のＮ型拡散層２とドレイン用のＮＭ
拡散層３とがイオン注入法（あるいは拡散法）等により
離間して形成されている。また、２つのＮ型拡散層２．
３間におけるＰ型シリコン基板１の上面には酸化シリコ
ンからなるゲート酸化膜４が形成されており、このゲー
ト酸化膜４にはポリ・シリコンからなるゲート部５が形
成されている。このゲート部５は３層構造になっており
、中間層５＆はリンを含むポリ・シリコンからなり、上
下層ｓｂ、ｓｏはリンを含まないｚ ＩＪ・シリコンか
らなっている。このようなゲート部を形成する方法とし
ては、その成形時に、上下層５ｂ、５ｃには反応ガスと
してシランガスのみを用い、中間層５ａにはホスフィン
ガスを加えることで、下層から連続的に形成する。この
場合、温度等能の条件は一定とする。このように形成さ
れたゲート部５は酸化シリコンからなる酸化膜４ａによ
り覆われている。一方、Ｐ型シリコン基板１内に形成さ
れた各Ｎ型拡散層２．３の上面にはそれぞれ、アルミニ
ウム等からなるソース部６、ドレイン部７が形成されて
おり、ソース部６およびドレイン部７の各配置１６ａ、
７ａはＰ型シリコン基板１上に形成された酸化膜８上に
形成されている０ しかるに、上記のように構成されたトランジスタは、ゲ
ート部５の成形時に、中間層５ａ中のリンが下層５０に
よりゲート酸化膜４内に侵入するのを防ぐことができる
ので、スレッシュホールド電圧の変動、およびチャンネ
ル９のショートを防ぐことができる。そのため、ゲート
部５に所定の電圧を印加したときに、一対のＮ型拡散層
２．３間に所定のチャンネル９を形成することができ、
ソース部６からドレイン部７へ良好に電流を流すことが
できる。
また、上記のようなトランジスタは、上１５ｂによりゲ
ート部５の酸化量が減少し、ゲート部５を覆う酸化膜４
ａの厚さの増大に伴う凹凸を少なくすることができ、し
かもゲート部５全体の厚さの減少を防ぎ、配線抵抗を小
さくすることができる。
ート部５の酸化量が減少し、ゲート部５を覆う酸化膜４
ａの厚さの増大に伴う凹凸を少なくすることができ、し
かもゲート部５全体の厚さの減少を防ぎ、配線抵抗を小
さくすることができる。
なお、上述した実施例ではリンを含む部分とその両側の
リンを含まない部分との三重構造にしたが、リンを含ま
ない部分は片側だけであってもよく、また、上記実施例
ではゲート部５に適用した場合について説明したが、こ
の発明はこれに限られることなく、ｌす・シリコンを用
いた部分であれば、他の部分にも適用することができる
。
リンを含まない部分との三重構造にしたが、リンを含ま
ない部分は片側だけであってもよく、また、上記実施例
ではゲート部５に適用した場合について説明したが、こ
の発明はこれに限られることなく、ｌす・シリコンを用
いた部分であれば、他の部分にも適用することができる
。
また、この発明はＮ型ＭＯＳ）ランジスタに限られるこ
となく、Ｐ型のλｆＯ８）ランジスタにも適用すること
ができることは勿論である。
となく、Ｐ型のλｆＯ８）ランジスタにも適用すること
ができることは勿論である。
以上説明したように、この発明の半導体装置によれば、
ポリ・シリコンをリンを含む部分とリンを含まない部分
とで構成したので、スレッシュホールド電圧の変動、お
よびチャンネルのショートを防ぐことができると共に、
ポリ・シリコンの低抵抗化、および配線等の凹凸の減少
を図ることができる等の利点がある。
ポリ・シリコンをリンを含む部分とリンを含まない部分
とで構成したので、スレッシュホールド電圧の変動、お
よびチャンネルのショートを防ぐことができると共に、
ポリ・シリコンの低抵抗化、および配線等の凹凸の減少
を図ることができる等の利点がある。
図はこの発明をＮ型ＭＯＳ）ランジスタに適用した場合
の拡大断面図である。 ５・・・・・・ゲート部、５ａ・・・・・・中間層、５
′ｂ・・・・・・上層、５Ｃ・・・・・・下層。
の拡大断面図である。 ５・・・・・・ゲート部、５ａ・・・・・・中間層、５
′ｂ・・・・・・上層、５Ｃ・・・・・・下層。
Claims (2)
- （１）ポリ・シリコンを用いたＭＯＳ構造トランジスタ
において、 上記ポリ・シリコンはリンを含む層と、リンを含まない
層とから構成されることを特徴とする半導体装置。 - （２）上記リンを含まない層は、上記リンを含む層の両
側に形成されることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030215A JPS61190981A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030215A JPS61190981A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190981A true JPS61190981A (ja) | 1986-08-25 |
Family
ID=12297499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030215A Pending JPS61190981A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190981A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225281A (ja) * | 1990-12-26 | 1992-08-14 | Victor Co Of Japan Ltd | Ｍｉｓトランジスタ |
| EP0539184A2 (en) * | 1991-10-24 | 1993-04-28 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory |
| US5237196A (en) * | 1987-04-14 | 1993-08-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| EP0767489A2 (en) * | 1995-10-02 | 1997-04-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, and method of manufacturing the same |
| WO2001020656A3 (en) * | 1999-09-14 | 2002-01-31 | Gen Semiconductor Inc | Dmos transistor having a trench gate electrode and method of making the same |
| WO2001065608A3 (en) * | 2000-02-29 | 2002-08-22 | Gen Semiconductor Inc | Trench gate dmos field-effect transistor and method of making the same |
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| JP2008091373A (ja) * | 2006-09-29 | 2008-04-17 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP2008515240A (ja) * | 2004-10-01 | 2008-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート・スタック |
-
1985
- 1985-02-20 JP JP60030215A patent/JPS61190981A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237196A (en) * | 1987-04-14 | 1993-08-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JPH04225281A (ja) * | 1990-12-26 | 1992-08-14 | Victor Co Of Japan Ltd | Ｍｉｓトランジスタ |
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| EP0767489A2 (en) * | 1995-10-02 | 1997-04-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, and method of manufacturing the same |
| EP0767489A3 (en) * | 1995-10-02 | 1997-07-02 | Toshiba Kk | Non-volatile semiconductor memory and manufacturing method |
| US6303440B1 (en) | 1995-10-02 | 2001-10-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, and method of manufacturing the same |
| WO2001020656A3 (en) * | 1999-09-14 | 2002-01-31 | Gen Semiconductor Inc | Dmos transistor having a trench gate electrode and method of making the same |
| US6518621B1 (en) | 1999-09-14 | 2003-02-11 | General Semiconductor, Inc. | Trench DMOS transistor having reduced punch-through |
| WO2001065608A3 (en) * | 2000-02-29 | 2002-08-22 | Gen Semiconductor Inc | Trench gate dmos field-effect transistor and method of making the same |
| US6627951B2 (en) | 2000-02-29 | 2003-09-30 | General Semiconductor, Inc. | High speed trench DMOS |
| JP2004504711A (ja) * | 2000-02-29 | 2004-02-12 | ゼネラル セミコンダクター，インク． | 高速トレンチ二重拡散金属酸化膜半導体 |
| US6849899B2 (en) | 2000-02-29 | 2005-02-01 | General Semiconductor, Inc. | High speed trench DMOS |
| JP2008515240A (ja) * | 2004-10-01 | 2008-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート・スタック |
| JP2008091373A (ja) * | 2006-09-29 | 2008-04-17 | Mitsubishi Electric Corp | 電力用半導体装置 |
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