KR0124500B1 - 불휘발성 반도체 메모리 및 그 제조 방법 - Google Patents

불휘발성 반도체 메모리 및 그 제조 방법

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KR0124500B1
KR0124500B1 KR1019920019520A KR920019520A KR0124500B1 KR 0124500 B1 KR0124500 B1 KR 0124500B1 KR 1019920019520 A KR1019920019520 A KR 1019920019520A KR 920019520 A KR920019520 A KR 920019520A KR 0124500 B1 KR0124500 B1 KR 0124500B1
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사또 후미오
가부시끼가이샤 도시바
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Abstract

플로팅 게이트(43)는 반도체 기판(40) 내에 형성되는 소오스와 드레인 영역(41, 42) 사이의 채널 영역 상에 제1게이트 전연막(44)을 경유하여 형성된다. 제어 게이트(45)는 제2게이트 절연막(46)을 거쳐 플로팅 게이트(43) 상에 형성된다. 저불순물 농도 반도체 영역(45a)은 플로팅 게이트(43)와 면하는 제어 게이트(45)의 측상에 형성된다. 소거시에, 공핍층(45b)은 이 저불순물 농도 영역(45a) 내에 생성되고 제어 게이트(45)와 플로팅 게이트(43) 사이의 캐패시턴스를 감소시킴으로써 소거 시간의 소거 특성을 더욱 포화시킨다.

Description

불휘발성 반도체 메모리 및 그 제조 방법
제1도는 종래의 일괄 소거 EEPROM의 메모리 셀을 도시한 단면도.
제2도는 일괄 소거 EEPROM 부분을 도시한 회로도.
제3도는 제1도에 도시된 종래의 메모리 셀의 소거 특성 곡선을 도시한 도면.
제4도는 본 발명의 제1실시예에 따른 메모리 셀을 도시한 단면도.
제5도는 본 발명의 제1실시예에 따른 메모리 셀의 소거 특성 곡선을 도시한 도면.
제6도 및 제7도는 본 발명의 제1실시예에 따른 메모리 셀의 기능을 설명하는 도면.
제8도는 본 발명의 제1실시예에 따른 메모리 셀의 제어 게이트와 플로팅 게이트 사이에 형성된 캐패시 턴스의 변화 곡선을 도시한 도면.
제9(a)도, 제9(b) 및 제9(c)도는 본 발명의 제1실시예를 제조하는 단계를 도시한 도면.
제10도는 본 발명의 제1실시예에 따른 메모리 셀의 임계 전압 변화분의 변화 곡선을 도시한 도면.
제11도는 본 발명의 제2실시예에 따른 메모리 셀을 도시한 단면도.
제12도는 본 발명의 제3실시예에 따른 메모리 셀을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
40, 50 : 반도체 기판 41, 51 : 소오스 영역
42, 52 : 드레인 영역 43, 53 : 플로팅 게이트 전극
45, 55 : 제어 게이트 전극 48 : 금속층
본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 전기 신호를 사용하여 내부에 저장된 모든 데이터를 거의 동시에 소거할 수 있는 일괄 소거형의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리(Flash EEPROM)에 관한 것이다.
일반적으로, 소거 가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)는, 예를 들어 프로그램 메모리로서 마이크로 컴퓨터에 사용되어 왔다. EPROM은 내부에 저장된 모든 데이터를 소거하기 위해 자외선을 필요로 한다. 최근, EPROM은 일괄 소거(Flash) EEPROM으로 대체되고 있는데, 그 이유는 일괄 소거 EEPROM 시스템에서 내부에 저장된 데이터를 소거하는데 자외선을 사용할 필요가 없기 때문이다. 일괄소거 EEPROM은 EPROM의 자외선의 대체로서 전기 신호를 사용한다.
제1도는 종래의 일괄 소거 EEPROM의 메모리 셀을 도시한 단면도이다.
종래의 일괄 소거 EEPROM에 있어서, 소오스 영역(10) 및 드레인 영역(11)은 P형 실리콘 반도체 기판(12)에 형성된다. 플로팅 게이트(13)는 소오스 영역(10)과 드레인 영역(11) 사이의 채널 영역 전반에 걸쳐 있는 제1게이트 절연막(14) 상에 형성된다. 제어 게이트(15)는 플로팅 게이트(13) 전반에 걸쳐 있는 제2게이트 절연막(16) 상에 형성된다. 플로팅 게이트(13)는 제1 및 제2절연막(16 및 14)에 의해 다른 전극과 전기적으로 격리된다.
제2도는 일괄 소거 EEPROM 부분을 도시한 회로도이다.
다수의 메모리 셀(20a, 20b, 20c 및 20d)는 제2도에 도시된 바와 같이 배치된다. 메모리 셀(20a 및 20c)의 드레인 전극은 비트 라인들 중의 한 비트 라인(21a)에 접속되고, 메모리 셀(20b 및 20d)의 드레인 전극은 다른 비트 라인(21b)에 접속된다. 비트 라인(21a 및 21b)은 감지 증폭기(22)에 접속된다. 비트 라인(21a 및 21b)은 MOS 트랜지스터(23a 및 23b)에 의해 선택된다. 각각의 트랜지스터(23a 및 23b)는 비트 라인(21a 및 21b) 중 한 비트 라인 내로 각각 삽입되고, 트랜지스터(23a 및 23b)의 게이트 전극에는 어드레스 신호의 일부가 공급된다. 메모리 셀(20a 및 20b)의 제어 게이트는 서로 접속되어 워드 라인들 중 한 워드 라인(24a)로서 기능한다. 이와 마찬가지로, 메모리 셀(20c 및 20d)의 제거 게이트는 서로 접속되어 다른 한 워드 라인(24b)로서 가능한다.
워드라인(24a 및 24b)에는 다른 부분의 어드레스 신호가 공급된다.
종래의 일괄 소거 EEPROM의 동작은 다음과 같다.
데이터를 셀에 기입하는 경우, 10V의 고전압이 제어 게이트(15)에 그리고 드레인 영역(11)에 인가되고, 접지 전압이 소오스 영역(10)에 인가된다. 이렇게 함으로써, 전자는 소오스 영역(10)으로부터 흘러서 채널영역에서 가속화된다. 그 다음, 전자의 일부는 핫(hot) 전자가 되어 제1게이트 절연막(14)을 경유하여 플로팅 게이트(13)로 주입된다. 주입될 전자의 전체량은 플로팅 게이트(13)의 전위에 의해 결정된다.
그 다음, 주입된 전자의 전체량에 의해 제어되는 메모리 셀의 임계 전압(Vth)은 증가되고, 임계 전압 변화분(△Vth)의 유·무는 데이터 레벨(1 또는 0)에 대응된다. 일반적으로, 임계 전압은 낮은 인가 전압과 짧은 기록 시간으로 크게 시프트하는 것이 바람직하다.
한편, 데이터 소거는 블로팅 게이트(13)로부터 주입된 전자를 방출함으로써 실행된다. 이러한 목적으로, 10V의 고전압이 소오스 영역(10)에 인가되고, 접지 전압이 제어 게이트(15)에 인가된다.
전자의 이러한 주입 및 방출의 특성은 플로팅 게이트(13)와 소오스 역역(10) 사이의 전위차에 의해 결정된다. 즉, 전위차가 크면, 플로팅 게이트(13)로의 주입 또는 플로팅 게이트(13)로부터의 방출의 속도는 빠르다. 플로팅 게이트(13)와 소오스 영역(10) 사이의 전위차는 소오스 영역(10)과 제어 게이트(15) 사이의 전압차에 의해 결정되고, 소오스 영역(10)과 플로팅 게이트(13) 사이에 형성된 캐패시턴스(Cs)와, 플로팅 게이트(13)와 제어 게이트(15) 사이에 형성된 캐패시턴스(C1)의 비에 의해 결정된다. 플로팅 게이트(13)와 소오스 영역(10) 사이의 전위차는 소오스 영역 전압을 Vs, 플로팅 게이트 전압을 Vfg라고 하면 다음과 같이 표현된다. 캐패시턴스(C2)는 플로팅 게이트(13)와 채널 영역 사이의 캐패시턴스이다.
Vs-Vfg=(1-Cs/(Cs+C1+C2)) Vs+Qf/(Cs+C1+C2) (1)
여기에서, Qf는 플로팅 게이트 내에 축적된 전하이다.
플로팅 게이트(13)에 주입된 전자로 인하여, 임계 전압 변화분(△Vth)은 또한 다음과 같이 표현된다.
△Vth=-Qf/C1 (2)
제3도는 Vth의 초기값을 4V로 한 경우의 종래의 메모리 셀의 소거 특성 곡선을 도시한 것이다.
종래의 메모리 셀이 일괄 소거 EEPROM 어레이에 사용되는 경우, 과소거가 문제된다. 즉, 메모리 셀(20a, 20b, 20c 및 20d)의 소거 특성은 채널 폭, 길이 및 농도의 분산, 절연(산화)막 두께 및 메모리 셀의 제어게이트와 플로팅 게이트의 중첩 면적과 같은 메모리 셀의 구조 파라미터로 인하여 서로 상이하다. 즉, 메모리 셀들 중 한 메모리 셀이 충분히 소거되면, 다른 메모리 셀은 이미 과소거되어 있고, 이것의 임계 전압(Vth)은 0V 이하로 떨어진다. 여기에서 Vth가 선택된 워드 라인의 전압 이상일 때 OFF를 검출하고자 하는 경우에 대해 검토해 본다. 이때, 예를 들어 셀(20a)이 과소거 상태이고 이것의 임계 전압이 0V 이하이면, 전류는 선택되지 않은 워드 라인(24a)의 전위가 0V이더라도 선택된 비트 라인으로 흐른다. 즉, 셀(20a)이 OFF라는 것이 감지될 수 없다. 그러므로, 메모리 자체는 불량으로 되어 버린다.
이러한 과소거를 방지하기 위해, 소거가 가장 느린 셀이 소거된 것으로 감지할 수 있는 최대 Vth(VthE)를 초과하는 시점에서, 소거가 가장 빠른 셀이 Vth=0인 점을 초과하지 않도록 설계되어야 한다.
소거의 속도는 구조 파라미터에 의해 크게 영향받는다. 이러한 파라미터의 랜덤니스(randomness)를 제어하는 것은 셀을 미세화하고 메모리 용량을 보다 크게 하는데 어려움이 있다.
한편, 회로적으로 보면, VthE가 높게 설정된 경우에는 과소거의 위험이 감소될 수 있다. 그러나, 전원 폭이 떨어지고, 특히 셀 전류가 감소될 것이다. 그러므로, 액세스 시간의 악화가 예상될 수 있다. 또한, 금후의 소자 미세화에 따른 전원 전압의 감소에도 대응할 수 없다.
본 발명의 목적은 개선된 불휘발성 반도체 메모리를 제공하기 위한 것이다.
본 발명의 다른 목적은 구조 파라미터의 랜덤니스로 인한 소거 특성의 랜덤니스를 감소시키는 불휘발성 반도체 메모리를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 불휘발성 반도체 메모리를 동작시키는 개선된 방법을 제공하기 위한 것이다.
상술된 목적을 달성하기 위해, 본 발명의 불휘발성 반도체 메모리는 주 표면을 갖고 있는 제1도전형의 반도체 기판, 주 표면 상에 형성된 제2도전형의 소오스 영역, 소오스 영역과 떨어져 주 표면 상에 형성된 제2도전형의 드레인 영역, 소오스와 드레인 영역 사이의 채널 영역, 채널 영역 상에 형성되어 기판, 소오스 영역 및 드레인 영역과 전기적으로 격리된 플로팅 게이트 전극, 및 플로팅 게이트 전극상에 형성되어 플로팅 게이트 전극과 격리된 제어 게이트 전극을 포함하고, 상기 제어 게이트 전극은 전압이 소오스 영역과 제어 게이트 전극 사이에 인가될 때에 플로팅 게이트 전극과 제어 게이트 전극 사이의 캐패시턴스를 감소시키는 수단을 갖는다.
또한, 본 발명은 주 표면을 갖고 있는 제1도전형의 반도체 기판, 주 표면상에 형성된 제2도전형의 소오스 영역, 소오스 영역과 떨어져 주 표면 상에 형성된 제2도전형의 드레인 영역, 소오스와 드레인 영역 사이의 채널 영역, 채널 영역 상에 형성된 제1절연막, 제1절연막 상에 형성된 플로팅 게이트 전극, 플로팅 게이트 전극상에 형성된 제2절연막 및 제2절연막 상에 형성된 제어 게이트 전극을 포함하는 불 휘발성 반도체 메모리를 동작시키는 방법에 관한 것으로, 이 방법은 제1절연막과 제2절연막 양단에 전압을 인가하는 단계 및 제2절연막과 접촉하여, 플로팅 게이트 전극과 제어 게이트 전극 중 한 전극 내에 공핍층을 형성하는 단계를 포함한다.
또한, 본 발명은 각각 제2도전형인 소오스 및 드레인 영역을 갖고 있고, 소오스와 드레인 영역 사이에 채널 영역을 갖고 있는 제1도전형의 반도체 기판을 준비하는 단계, 제1절연막을 채널 영역 상에 형성하는 단계, 플로팅 게이트 전극을 제1절연막 상에 형성하는 단계, 제2절연막을 플로팅 게이트 전극 상에 형성하는 단계, 다결정 실리콘층을 제2절연막 상에 형성하는 단계 및 제2절연막과 접촉한 하부층 및 이 하부층 보다 높은 불순물 농도를 갖는 상부층을 갖고 있는 제어 게이트 전극을 형성하기 위해 다결정 실리콘층을 이온 주압하는 단계를 포함하는 불 휘발성 반도체 메모리를 제조하는 방법에 관한 것이다.
또한, 본 발명은 각각 제2도전형인 소오스 및 드레인 영역을 갖고 있고, 소오스와 드레인 영역 사이에 채널 영역을 갖고 있는 제1도전형의 반도체 기판을 준비하는 단계, 제1절연막을 채널 영역 상에 형성하는 단계, 다결정 실리콘층을 제1절연막 상에 형성하는 단계 및 제1절연막과 접촉한 하부층 및 이 하부층보다 낮은 불순물 농도를 갖는 상부층을 갖고 있는 플로팅 게이트 전극을 형성하기 위해 다결정 실리콘층을 이온 주압하는 단계, 제2절연막을 플로팅 게이트 전극의 상부층 상에 형성하는 단계 및 제어 게이트 전극을 제2절연막 상에 형성하는 단계를 포함하는 불휘발성 반도체 메모리를 제어하는 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명하겠다. 도면 상에서 동일 부분에는 동일 참조 부호를 붙인다.
본 발명의 다음 실시예에 따르면, 플로팅 게이트의 전위가 소정의 값을 초과하는 시점에서, 플로팅 게이트와 제어 게이트 사이의 캐패시턴스는 이들 사이에 형성된 절연막과 접촉한 플로팅 게이트 또는 제어 게이트 내에 공핍층을 발생시킴으로써 감소되게 된다. 따라서, 플로팅 게이트와 소오스 영역 사이의 전위차가 감소되고, 소거 특성은 소거 시간 동안 더욱 포하된다.
제1실시예는 제4도 내지 제10도를 사용하여 설명된다. 제4도는 본 발명의 제1실시예에 따른 메모리 셀을 도시한 단면도이다.
이 실시예에 따르면, P형 실리콘 반도체는 반도체 기판(40)으로 사용되고, N형 소오스 영역(41) 및 드레인 영역(42)은 이것의 표면 영역 내에 형성된다. 그 다음, 다결정 실리콘(이후, 폴리실리콘)으로 구성된 플로팅 게이트(43)는 소오스와 드레인 영역 사이의 채널 영역에 걸쳐 제1게이트 절연막(44) 상에 형성된다. 폴리실리콘으로 이루어진 제어 게이트(45)는 플로팅 게이트(43)에 걸쳐 있는 제2게이트 절연막(46) 상에 형성된다. 저불순물 농도 반도체 영역인 P형 폴리실리콘층(45a)은 플로팅 게이트(43)과 면하는 제어 게이트(45) 내에 형성된다.
저불순물 농도 반도체 영역인 P형 폴리실리콘층(45a)은 플로팅게이트(43)와 면하는 제어 게이트(45) 내에 형성된다.
제5도는 제4도에 도시된 메모리 셀의 소거특성 곡선이다. 이것은 P형 폴리실리콘층(45a)의 불순물 농도를 파라미터로 취하고 이것을 1×1016에서 2×1018㎝-3까지 변하는 △Vth의 변화를 도시한 것이다. 또한, 제어 게이트(45)에 0V가 인가되고 소오스 영역(41)에 10.8V가 인가되며 플로팅 게이트(43)의 전위(Vfg)가 도시되어 있다. 전자가 소오스 영역에 방출됨으로써, 전위(Vfg)는 부(-)의 값에서 점점 증가한다. P형 폴리실리콘층(45a)의 농도가 소거 특성에 미치는 효과는 제4도의 구조를 갖는 메모리 셀의 플로팅 게이트(43)와 제어 게이트(45)사이의 캐패시턴스(C1)에 따라 변한다. 제6도에 도시된 바와 같이, 플로팅 게이트(43)가 제어 게이트에 대해 부(-)인 상태에서, 제2게이트 산화막(46) 근방의 제어 게이트(45)에서 P형 폴리실리콘층(45a)의 경계면 상태는 누적 상태, 즉 다수 캐리어가 경계면에 존재하고 있는 상태이다. 그러므로, 2개의 게이트들 사이에 형성된 캐패시턴스(C1)는 제2게이트 절연막(46)의 두께 및 2개의 게이트들 사이의 막 면적에 의해서만 결정된다. 즉,
C1=εox(L×Wo)/toX2=Cox (3)
여기에서, L은 채널 길이, Wo는 이들 게이트들의 대향부의 길이, εox는 제2게이트산화막(46)의 유전상수, toX2는 제2게이트 절연막 두께이다. 즉, Cox는 P형 폴리실리콘(45a)이 누적 상태일때 C1을 나타낸다.
그러나, 플로팅 게이트의 전위가 상승하여 소정의 임계값 Vo를 초과하면, 제7도에 도시된 바와 같이, 제2게이트 산화막(46) 근방의 P형 폴리실리콘층(45a) 경계면은 공핍 상태로 들어간다. 즉, 공핍층(45b)이 플로팅 게이트(43)에 끌린 소수 캐리어에 의해 폴리실리콘 경계면에 형성되고, 이것은 캐패시턴스가 산화막 캐패시턴스(Cox)에 따라 직비례하기 때문에, C1은 다음과 같다.
C1=Cox/(1+2×Cox2×Vfg/q×N×εsi)0.5 (4)
여기에서, q는 전하, N은 P형 폴리실리콘층(45a)의 불순물 농도, εsi는 실리콘의 유전 상수이다. 이 식으로부터, Vfg가 증가하면, C1은 제2게이트 산화막(46) 근방의 P형 폴리실리콘층(45a) 내의 공핍층(45b)으로 인해 격감한다.
제8도는 이 결과를 공핍층 근사보다도 더 정확한 볼쯔만 분포에 의해 수치 해석한 것으로, 수직축을 C1/Cox로 취하고 수평축을 Vfg로 취하며 P형 폴리실리콘층(45a)의 불순물 농도를 취하여 도시한 것이다. 제8도에서, 임계 전압(Vo)는 0V로 취해진다.
C1의 격감은 (1)식에서 예상되는 바와 같이, 플로팅 게이트(43)에 의한 소오스 영역(41)의 추종을 가속화시킨다. 그러므로, 플로팅 게이트(43)의 전위는 소오스측에 더 끌린다. 그러므로, 플로팅 게이트(43)와 소오스 영역(41) 사이의 전계는 완화되고, 플로팅 게이트(43)로부터의 전자의 방출은 억제된다. 소거 특성의 미세 조정은 P형 폴리실리콘층(45a)의 불순물 농도(N)에 따라 변한다. 제5도로부터 알 수 있는 바와 같이, 시간에 대한 소거 특성도 포화된다.
한편, 메모리 셀이 소거 동작 하에 있지 않으면, 플로팅 게이트(43)의 전위가 임계 전압(Vo)을 초과하지 않으므로, 어떠한 공핍층도 형성될 수 없다. 즉, Vo=0V가 취해지고, 메모리 셀이 기록 동작 또는 판독 동작하에 있으면, 플로팅 게이트(43)의 전위는 제어 게이트(45)의 전위 미만이다. 즉, 공핍층은 이러한 상태에서 발생하지 않고, 특성은 공핍층이 없는 종래의 메모리 셀과 차이가 없다.
그러므로, 본 발명을 사용하면, 구조 파라미터의 변동으로 인한 소더 특성이 랜덤니스한 경우에도 셀은 과소거 상태로 들어가지 않으므로, 종래의 메모리 셀에서와 동일한 기록 및 판독 특성을 갖는 셀 구조가 달성 될 수 있다.
그 다음, 본 실시예에 따른 메모리 셀의 제조 방법이 제9(a)도 내지 제9(c)도를 참조하여 설명된다.
제9(a)도 내지 제9(c)도는 제4도에 대해 직각으로 절단하여, 메모리 셀의 저불순물 농도 반도체 영역인 P형 폴리실리콘층(45a)에 특히 초점을 맞춘 제조 과정을 도시한 단면도이다.
얇은 제1게이트 절연막(44) 및 두꺼운 필드 절연막(47)은 P형 실리콘 반도체 기판(40) 표면을 산화함으로써 그 표면 상에 형성된다. 제1실리콘막은 이들 산화막 상에 중착되고, 플로팅 게이트(43)는 공지된 기술을 사용하여 제1폴리실리콘막을 패턴함으로써 형성된다. 그 다음, 제2게이트 절연막(46)은 플로팅 게이트(43)를 포함하는 반도체 기판(40) 상에 형성된다.(제9(a)도).
그 다음, 소오스 영역(41) 및 드레인 영역(42)(제9(a)도 내지 제9(c)도에 도시되지 않음)이 되는 N형 불순물 확산 영역은 이온 주입 기술과 같은 통상의 방법으로 형성된다. 그 다음, 비도프된 폴리실리콘막을 증착한 후, 제어 게이트(45)는 비도프된 폴리실리콘막을 패턴함으로써 형성된다. 그 다음, 붕소와 같은 P형 불순물이 선택된 가속 에너지로 이 제어 게이트 내에 이온 주입되고, 이것을 활성화시키기 위해 어닐링이 실행된다. 가속 에너지는 제어 게이트(45)의 표면 근처에 최고 농도를 형성하도록 선택된다. 이렇게 함으로써, 저불순물 농도를 갖는 반도체 영역인 P형 폴리실리콘층(45a)(도시되지 않음)은 플로팅 게이트(43)와 근접한 제어 게이트(45)의 부분에 형성된다. 제어 게이트의 표면에 근접한 부분은 고불순물 농도를 갖는 반도체 영역이 된다. 이들 2개의 영역 사이의 부분은 불순물 농도가 구배(gradient)에 따라 변화하는 영역이 된다. 물론, 이 부분의 농도가 여기에서 항상 차이가 있어야 하는 것은 아니다. 이후, 요구되는 경우에 임계 전압(Vo)을 조절하기 위해 제2게이트 산화막과의 경계면 부근에서 제2이온 주입이 실행된다.(제9(b)도).
그 다음, 일괄 소거 EEPROM의 워드 라인으로서 기능하는 제어 게이트(45)의 저항을 낮추기 위해, 텅스텐, 몰리브덴 또는 이들의 실리사이드와 같은 내화성 금속으로 이루어진 층(48)은 제어 게이트(45) 상에 형성된다(제9(c)도). P형 폴리실리콘을 형성하는 방법으로서, 비도프된 폴리실리콘의 증착후에 불순물을 확산시키는 대신에, P형 불순물이 도핑된 폴리실리콘을 증착함으로써 형성할 수도 있다.
제10도는 영역(45a)의 불순물 농도와, 임계 전압 변화분(△Vth)을 만드는데 필요한 시간간의 관계를 도시한 특성 곡선이다.
사용된 반도체 기판은 불순물 농도가 1×1018㎝-3인 P형 실리콘 기판이고, 인가된 소오스 전압(Vs)은 10.8V이다. 제10도에서, 불순물 농도 1018㎝-3하에서 △Vth가 1V로 되는데 필요한 시간과 △Vth가 0V로 되는데 필요한 시간의 비는 약 5배이다. 그러나, 불순물 농도가 낮아지면 이 비는 급격히 커지고, 1016㎝-3에서는 △Vth가 1V로 되는데 필요한 시간이 약 2배 정도만 떨어지지만 그 비는 1000배에 달한다. 그러므로, 소거는 약 1V의 △Vth에서 충분하기 때문에, 이것은 소거 특성이 거의 떨어지지 않고 또한 과소거로의 마진이 증가한다는 것을 의미한다.
본 실시예에 있어서, 특성 변화는 1019㎝-3이하의 불순물 농도에서 볼 수 있다. 그러나, 일반적으로 변화는 약 1×1020㎝-3이하에서 관찰될 수 있다.
그 다음, 제11도를 사용하여 제2실시예가 설명된다.
제11도는 본 발명의 제2실시예에 따른 메모리 셀을 도시한 단면도이다.
제1실시예에서, 공핍층(45b)은 제어 게이트(45)내에 형성되었다. 한편, 이 실시예에서 공핍층은 제어 게이트에 근접한 플로팅 게이트 내에 형성되고 이것의 주변은 공핍된다.
먼저, 소오스 영역(51) 및 드레인 영역(52)의 N형 불순물 확산 영역은 P형 실리콘 반도체 기판(50) 내에 형성된다. 폴리실리콘으로 이루어진 플로팅 게이트(53)는 이들 2개의 영역 사이의 반도체 기판(50) 전반에 걸쳐 제1게이트 절연막(54) 상에 형성된다. 그 다음, 폴리실리콘으로 이루어진 제어 게이트(55)는 플로팅 게이트(53) 전반에 걸쳐 제2게이트 절연막(56) 상에 형성된다.
이 실시예에서, 플로팅 게이트(53)의 전위를 증가시킴으로써 공핍층을 형성하기 위해, N형 저불순물 농도영역(53a)가 플로팅 게이트(53)의 제어 게이트(55) 측상에 제공되거나 전체 플로팅 게이트(53)의 저불순물 농도로 이루어질 수 있다. P형을 N형으로 교체하면 제10도에서와 동일한 특성이 얻어질 수 있다. 이 실시예에 있어서, N형 저불순물 농도 영역(53a)을 형성하는 한 방법에 따르면, N형 불순물은 선택된 가속 에너지로 플로팅 게이트(53)를 구성하는 비도프된 폴리실리콘층 내에 주입되어 이것을 어닐링함으로써 활성화한다. 가속 에너지는 플로팅 게이트(53)와 제1게이트 절연막(54) 사이의 경계면 부근에 최고 농도를 형성하도록 선택된다. 그러므로, 제어 게이트(55)와 직면하는 영역은 저불순물 농도로 이루어지고, 반도체 기판과 직면하는 영역은 고불순물 농도로 이루어진다.
또한, 제1게이트 절연막을 경유하여 반도체 기판(50) 상에 저불순물 농도로 N형 폴리실리콘을 증착하고, 이 영역의 N형 불순물 농도를 감소시키기 위해 이 표면 영역에 P형 불순물을 도핑하는 방법도 사용할 수 있다.
다음은 제12도를 참조하여, 제3실시예를 설명하겠다.
통상적으로, 제어 게이트는 메모리 셀 어레이 내의 워드 라인으로서 기능하고, 반도체 집적 회로 내의 배선으로서 작용한다. 이러한 이유 때문에, 저불순물 농도 영역을 갖는 폴리실리콘이 제1실시예에서와 같이 제어 게이트 내에 사용되면, 배선 저항이 증가하고 신호 지연의 문제점이 발생한다. 이 저항을 감소시키기 위해, 제9(c)도에 도시된 바와 같이, 내화성 금속으로 이루어진 층이 제어 게이트를 구성하는 폴리실리콘 상에 형성된다. 그러나, 내화성 층과 저불순물 농도 폴리실리콘 사이의 경계면에 쇼트키 접합이 발생할 가능성이 있어서, 종종 소기의 목적을 달성할 수 없는 경우도 발생한다.
제12도는 본 발명의 제3실시예에 따라 메모리 셀을 도시한 단면도이다.
제12도에서, 제4도 및 제9도에 도시된 소자와 동일 소자에는 동일한 참조 부호가 사용된다.
이 실시예에서, 전체 플로팅 게이트(43)는 P형 저불순물 농도로 이루어진다. 버퍼층(49)은 쇼트키 접합의 발생을 방지하기 위해 제어 게이트(45)와 내화성 금속층(48) 사이에 형성된다. 버퍼층(49)으로는, 예를 들어 저불순물 농도 영역인 제어 게이트(45)와 동일한 도전형으로 고불순물 농도를 갖는 폴리실리콘을 사용할 수 있다.
또한, 버퍼층(49)과 저불순물 농도의 제어 게이트(45)를 동일한 폴리실리콘으로 형성하여, 불순물 농도가 플로팅 게이트 측에서 낮고 내화성 금속층 측에서 높아지도록 농도 구배를 만들 수 있다. 동시에, 플로팅 게이트(43)의 제어 게이트 측상의 불순물 농도는 낮고 반도체 기판측 상의 불순물 농도는 높아지도록 농도 구배를 만들 수도 있다.
본 발명은 전자가 플로팅 게이트로부터 일괄 방출되는 형태의 일괄 소거 EEPROM에 대해 설명되었다. 그러나, 전자가 플로팅 게이트 내에 주입되고 있는 상태는 소거로서 정의되고, 본 발명은 전자가 일괄 주입되는 형태의 EEPROM에 응용할 수 있다. 이 경우, 바이어스 상태는 상기와 반대이고, 제어 게이트는 소오스 또는 드레인에 대해 양(+)으로 바이어스 된다. 또한, 플로팅 게이트가 전자의 주입으로 음(-)이 되기 때문에, 제어 게이트는 공핍층이 음에 대해서 형성되는 저불순물 형태로서 N형을 채용하고, 이것은 게이트 산화막 경계면에서 형성될 수 있다. 이 경우, 플로팅 게이트 내에 형성되는 공핍층이 사용되면 이것은 P형으로 형성될 수 있다.
또한, 제1실시예에서 N형 폴리실리콘이 저불순물 농도 반도체 영역 내에서 P형 폴리실리콘 대신에 사용되면, 과기입(over-writing)이 방지될 수 있다.
본 발명은 특정 실시예에 대해 설명하였지만, 본 발명의 원리에 기초한 다른 실시예도 본 분야에 숙련된 기술자들에게 명백해질 것이다. 이러한 실시예는 특허 청구 범위내에서만 제한된다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하고자 병기한 것은 아니다.

Claims (13)

  1. 주 표면을 갖고 있는 제1도전형의 반도체 기판(40), 상기 주 표면 상에 형성된 제2도전형의 소오스 영역(41), 상기 소오스 영역(41)과 떨어져 상기 주 표면 상에 형성된 제2도전형의 드레인 영역(42), 상기 소오스 영역(41)과 상기 드레인 영역(42) 사이의 채널 영역, 상기 채널 영역 상에 형성되어 상기 기판(40)과 전기적으로 격리된 플로팅 게이트 전극(43) 및 상기 플로팅 게이트 전극(43) 상에 형성되어 상기 플로팅 게이트 전극(43)으로부터 격리된 제어 게이트 전극(45)을 포함하고, 상기 제어 게이트 전극(45)은 전압이 상기 소오스 영역(41)과 상기 제어 게이트 전극(45) 사이에 인가될 때 상기 플로팅 게이트 전극(43)과 상기 제어 게이트 전극(45)사이의 캐패시턴스를 감소시키는 수단(45a)을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 제어 게이트 전극(45)은 제1도전형의 다결정 실리콘으로 형성되고, 상기 감소 수단(45a)은 상기 플로팅 게이트 전극(43)과 면하는 상기 제어 게이트 전극(45) 측에 형성된 공핍층(45b)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 제어 게이트 전극(45)의 불순물 농도가 1×1020㎝-3이하인 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제3항에 있어서, 상기 제어 게이트 전극(45)의 불순물 농도가 1×1019㎝-3이하인 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제2항에 있어서, 상기 제어 게이트 전극(45)의 저항을 감소시키는 수단(48)을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제5항에 있어서, 상기 저항 감소 수단(48)이 상기 제어 게이트 전극(45)과 접촉한 금속층(48)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서, 상기 제어 게이트 전극(45)이 상기 캐패시턴스 감소 수단(45a)와 상기 금속층(48)사이에 쇼트키 장벽의 형성을 방지하기 위한 수단(49)을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제2항에 있어서, 상기 제어 게이트 전극(45)이 플로팅 게이트 전극측 및 상기 플로팅 게이트 전극측에 배치된 상부측을 포함하고, 상기 플로팅 게이트 전극측의 불순물 농도가 상기 상부측의 불순물 농도보다 낮은 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제8항에 있어서, 상기 플로팅 게이트 전극측의 불순물 농도가 1×1020㎝-3이하인 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제9항에 있어서, 상기 플로팅 게이트 전극측의 불순물 농도가 1×1019㎝-3이하인 이하인 것을 특징으로 하는 불휘발성 반도체 메모리.
  11. 주 표면을 갖고 있는 제1도전형의 반도체 기판, 상기 주 표면 상에 형성된 제2도전형의 소오스 영역, 상기 소오스 영역과 떨어져 상기 주 표면 상에 형성된 제2도전형의 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역, 상기 채널 영역 상에 형성된 제1절연막, 상기 제1절연막 상에 형성된 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상에 형성된 제2절연막, 및 상기 제2절연막 상에 형성된 제어 게이트 전극을 포함하는 불휘발성 반도체 메모리를 동작시키는 방법에 있어서, 상기 제1절연막 및 상기 제2절연막 양단에 전압을 인가하는 단계, 및 상기 제2절연막과 접촉하여 상기 플로팅 게이트 전극 및 상기 제어 게이트 전극 중의 한 전극에 공핍층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 불휘발성 반도체 메모리의 제조에 있어서, 각각 제2도전형인 소오스 및 드레인 영역을 갖고 있고 상기 소오스와 드레인 영역 사이에 채널 영역을 갖고 있는 제1도전형의 반도체 기판을 준비하는 단계, 제1절연막을 상기 채널 영역 상에 형성하는 단계, 플로팅 게이트 전극을 상기 제1절연막 상에 형성하는 단계, 제2절연막을 상기 플로팅 게이트 전극 상에 형성하는 단계, 다결정 실리콘층을 상기 제2절연막 상에 형성하는 단계 및 상기 제2절연막과 접촉한 하부층 및 상기 하부층보다 높은 불순물 농도를 갖고 있는 상부층을 갖는 제어 게이트 전극을 형성하기 위해 상기 다결정 실리콘층을 이온 주입시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 제조 방법.
  13. 제12항에 있어서, 상기 다결정 층의 형성 단계가 제1도전형이 될 다결정 층을 형성하는 부단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 제조 방법.
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