KR100675516B1 - 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그제조 방법 - Google Patents

매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그제조 방법 Download PDF

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Abstract

본 발명은 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그 제조 방법에 대하여 개시된다. 본 발명의 플래쉬 메모리 셀은 반도체 기판의 상부에 형성되고 제1 도전막으로 형성된 콘트롤 게이트와, 반도체 기판의 표면과 콘트롤 게이트 사이에 형성된 유전체막와, 유전체막 아래의 반도체 기판 내부에 매립되고 제2 도전막으로 형성되는 플로팅 게이트와, 반도체 기판 내부에 플로팅 게이트를 감싸면서 형성되되 플로팅 게이트의 바텀 코너(bottom corner) 부분에서 더 두꺼운 터널 산화막과, 그리고 반도체 기판 내 플로팅 게이트와 터널 산화막을 사이에 두고 이격되어있는 소스와 드레인을 포함한다. 소스와 드레인의 정션 깊이는 서로 달라서, 소스의 정션 깊이가 플로팅 게이트의 깊이 보다 얕고 드레인의 정션 깊이는 플로팅 게이트의 깊이와 동일할 수 있다. 또는 플래쉬 메모리 셀의 소스와 드레인의 정션 깊이는 플로팅 게이트의 깊이와 동일하여, 소스와 드레인의 정션 깊이가 플로팅 게이트의 깊이 보다 얕거나, 소스와 드레인의 정션 깊이가 플로팅 게이트의 깊이 보다 깊을 수 있다.
플래쉬 메모리 셀, 매몰된 플로팅 게이트, 터널 산화막, 소스 드레인 정션 깊이

Description

매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그 제조 방법{Flash memory cell having buried floating gate and fabrication method thereof}
도 1은 종래의 스택 게이트 플래쉬 셀을 도시한 단면도이다.
도 2는 도 1의 스택 게이트 플래쉬 메모리 셀의 전자 모델을 설명하는 도면이다.
도 3a 및 도 3b는 도 1의 스택 게이트 플래쉬 메모리 셀의 특성을 설명하는 그래프이다.
도 4는 도 1의 스택 게이트 플래쉬 메모리 셀의 프로그래밍 동작을 설명하는 도면이다.
도 5는 본 발명의 제1 실시예에 따른 매몰된 플로팅 게이트를 갖는 플래쉬 메모리 셀을 설명하는 도면이다.
도 6은 도 5의 플래쉬 메모리 셀을 2차원적으로 배열시킨 제1 예의 레이아웃도이다.
도 7a 내지 도 7g는 도 6의 BB'에 따라 공정 순서대로 도시한 단면도들이다.
도 8d 내지 도 8f는 도 6의 AA'에 따라 공정 순서대로 도시한 단면도들이다.
도 9은 도 5의 플래쉬 메모리 셀을 2차원적으로 배열시킨 제 2예의 레이아웃도이다.
도 10a 내지 도 10g는 도 9의 BB'에 따라 공정 순서대로 도시한 단면도들이다.
도 11d 내지 도 11f는 도 9의 AA'에 따라 공정 순서대로 도시한 단면도들이다.
도 12는 본 발명의 제2 실시예에 따른 매몰된 플로팅 게이트를 갖는 플래쉬 메모리 셀을 설명하는 도면이다.
도 13은 도 12의 플래쉬 메모리 셀의 독출 동작을 설명하는 도면이다.
도 14은 도 12의 플래쉬 메모리 셀의 특성을 설명하는 그래프이다.
도 15는 본 발명의 제3 실시예에 따른 매몰된 플로팅 게이트를 갖는 플래쉬 메모리 셀을 설명하는 도면이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그 제조 방법에 관한 것이다.
플래쉬 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특징을 갖는다. 따라서, 컴퓨터에 사용되는 메모리 카드 등에 널리 채택되고 있다. 일반적인 플래쉬 메모리 소자의 단위 셀은 플로팅 게이트와 콘트롤 게이트 전극이 차례로 적층된 게이트 구조를 갖는다.
도 1은 종래의 스택 게이트 플래쉬 셀을 도시한 단면도이다. 이를 참조하면, 스택 게이트 플래쉬 메모리 셀(100)은 반도체 기판(1) 내 깊숙한-N-웰(2), P-웰(4), 그리고 트랜치 아이소레이션부(2)가 형성되어 있고, 반도체 기판(1) 표면에 채널 영역을 사이에 두고 서로 이격된 소오스 영역(5) 및 드레인 영역(6)이 형성되어 있고, 채널 영역 상에 터널 산화막(7), 플로팅 게이트(FG, 8), 유전체 박막(9) 및 콘트롤 게이트 전극(CG, 10)이 차례로 적층되어 있다. 유전체 박막(9)은 ONO(Oxide-Nitride-Oxide) 막으로 구성된다. 소스 영역(5)과 드레인 영역(6)은 스페이서(11)를 이용하여 형성된 N+/N- 정션 구조로 형성되어 있다.
도 2는 도 1의 스택 게이트 플래쉬 메모리 셀의 전자 모델을 설명하는 도면이다. 이를 참조하면, CFC는 콘트롤 게이트(CG, 10)와 플로팅 게이트(FG, 8) 사이의 ONO 유전체 박막(9)에 의한 커패시턴스이고, CS는 소스 정션(5)과 플로팅 게이트(FG, 8) 사이에서 생기는 기생 커패시턴스이고, CD는 드레인 정션(6)과 플로팅 게이트(FG, 8) 사이에서 생기는 기생 커패시턴스이며, CB는 플로팅 게이트(FG, 8)와 반도체 기판(B, 1) 사이에 생기는 기생 커패시턴스이다. 여기서, CT = CFC + CS + CB + CD이라고 하면 CS와 CD 값은 CFC와 CB에 비하여 아주 작기 때문에, 보통 CT = CFC + CB이다. 각각의 노드 사이에서 발생하는 기생 커플링 비(parasitic coupling ratio)는 다음과 같이 정의 할 수 있다. 소스 정션(5)의 기생 커플링 비는 aS = CS/CT로, 드레인 정션(6)의 기생 커플링 비는 aD =CD/CT 로, 그리고 플로팅 게이트(FG, 8)의 기생 커플링 비는 aG = CFC/CT로 나타낼 수 있다.
또한, VCG, VFS, VS, VDS및 VB는 각각 콘트롤 게이트(CG, 10), 플로팅 게이트(FG, 8), 소스 정션(5), 드레인 정션(6) 및 반도체 기판(B, 1)에 걸리는 바이어스 전압을 나타내며, 여기서 VFS는 VCG와 VDS의 함수로서 다음과 같은 관계를 갖는다.
Figure 112005007507851-pat00001
수학식 1에 의하면, 플로팅 게이트(FG, 8)에 저장된 전하(charge)는 플로팅 게이트의 기생 커플링 비(aG)가 작을수록 적어지고, VDS가 높을수록 많아짐을 알 수 있다.
여기서, 플로팅 게이트(FG, 8)는 전기적으로 직접 접근이 불가능하므로, 실제적으로는 수학식 2와 같이 전기적 접근이 가능한 콘트롤 게이트(CG, 10)의 VCG 전압을 제어하는 방법을 사용하여 간접적으로 플로팅 게이트(FG, 8)의 VFG를 제어하게 된다.
Figure 112005007507851-pat00002
이 때, 셀 트랜지스터의 VT CG의 천이
Figure 112006003583098-pat00003
는 수학식 3과 같이 표현된다.
Figure 112005007507851-pat00004
Figure 112005007507851-pat00005
는 QFC에 비례 하고, CFC에 반비례 한다는 것을 알 수 있다.
스택 게이트 플래쉬 셀(100)의 독출, 프로그램 및 삭제 동작은 소스, 드레인, 게이트 그리고 벌크 사이에 적절한 바이어스 전압을 인가함으로써, 그로 인하여 천이되는(shift) 셀의 문턱 전압(
Figure 112006003583098-pat00006
)을 측정하여 구현한다. 독출, 프로그램 및 삭제 동작을 하기 위한 각각의 바이어스 전압 레벨은 표 1과 같다.
모드
Figure 112005007507851-pat00007
Figure 112005007507851-pat00008
Figure 112005007507851-pat00009
Figure 112005007507851-pat00010
독출 동작 0V Vcc(4.2V) Vread (0.7V) 0V
프로그램 동작 0V Vpp(9V) VDS(4.75V) 0V
삭제 동작 플로팅 -Vpp(-7V) 플로팅 Vpp(9V)
스택 게이트 플래쉬 메모리 셀(100)의 독출 동작은 도 3a 및 도 3b에서 보는 바와 같이 차아지 주입(charge injection)에 의해 천이된 셀의 문턱 전압(VT)를 측정하여 그 값을 기준 셀(reference cell)의 문턱 전압과 비교한다. 이렇게 하기 위하여, 이 셀의 소스(5)와 벌크(1)가 각각 접지된 상태에서 VCG = VC(≒4.2V), (즉, VTE < VCG < VTP) 가해 주고 VDS = VREAD(≒1.0 V)정도의 전압을 인가하여, 이 셀 트렌지스터의 드레인 전류 ID 를 측정하여, 이 셀이 프로그램된 상태인지 아니면 삭제된 상태인지를 구분한다.
스택 게이트 플래쉬 메모리 셀(100)의 프로그래밍 동작은 셀 트랜지스터의 문턱 전압을 도 3b에서 보는 바와 같이, VTE에서 VTP로
Figure 112006003583098-pat00011
만큼 올려 주고 이를 센싱하여 이루어진다. 스택 게이트 플래쉬 메모리 셀(100)을 프로그램하기 위하여, 소스(5)와 벌크(1)가 접지된 상태에서, VCG = VPP(≒9 V)를 가하고 VDS (≒4.75V)를 인가하게 되면, 전자가 플로팅 게이트(8)의 아래의 소스 영역(5)쪽에서 채널을 따라 드레인 영역(6)쪽으로 이동하게 된다. 이때, 전자가 채널을 따라 형성되는 수평 전장 (transverse electric field)에 의해 가속되면서 충분한 에너지를 얻게 되면 (Channel Hot Electron), 도 4에서 보는 바와 같이, 드레인 영역(6) 부근에서 수직전장(vertical electric field)에 의하여, 플로팅 게이트(FG, 8) 쪽으로 전자들이 유입된다. 유입되는 채널 핫 일렉트론(Channel Hot Electron: CHE)에 의하여 셀 트랜지스터의 문턱 전압 전압이 수학식 3에서 보는 바와 같이,
Figure 112006003583098-pat00012
만큼 천이(shift) 된다.
이 때에 플로팅 게이트(FG, 8)로 유입되는 전류 IG는 수학식 4와 같다.
Figure 112005007507851-pat00013
여기에서,
Figure 112005007507851-pat00014
는 프로그램 시간이고,
Figure 112005007507851-pat00015
는
Figure 112005007507851-pat00016
에 따라 변한다. 그리고,
Figure 112005007507851-pat00017
는 다음과 같은 변수들에 의해 민감하게 변한다.
i) 콘트롤 게이트 전압 VCG, 드레인 전압 VDS,
ii) 콘트롤 게이트(CG)와 플로팅 게이트(FG) 사이의 커플링 비 aG 와 CFC,
iii) 셀 트랜지스터의 채널 길이 및 채널 너비
iv) 온도
즉,
Figure 112005007507851-pat00018
는 스택 게이트 플래쉬 메모리 셀에서 유효 채널 길이(Leff)은 작 을 수록, 터널 산화막(tox, 7)는 얇을수록, CFC는 클수록, 그리고 VCG 나 VSD는 높을수록 커진다. 이에 따라 프로그램 시간도 빨라진다.
스택 게이트 플래쉬 메모리 셀(100)에서 CHE에 의한 프로그램 방식은 소스(5)가 접지된 상태에서 콘트롤 게이트(CG, 10)와 드레인(6) 사이에 스트레스 전압을 가하여 이루어지는 데, 효율적인 프로그래밍을 하기 위하여서는 VDS ≒ VCC인 상태에서 높은 VCG 스트레스 전압을 가하여야 한다. 이때 프로그램 시간을 줄이기 위하여 너무 높은 바이어스 전압을 콘트롤 게이트(CG, 10)에 가하면, 터널 산화막(7)에 가해지는 스트레스가 증가하면서 이로 인하여 불량이 발생할 확률이 높아져 제품의 신뢰성(reliability)에 문제를 일으킬 수 있다.
그리고, 전계(electric field)에 의하여 채널에서 플로팅 게이트(FG, 8)에 유입된 전자는 프로그램시 콘트롤 게이트(CG, 10)와 드레인(6) 사이의 바이어스 전압 때문에 생기는 전장에 의하여 발생되는 전자의 부수적인 터널링(tunneling) 때문에 누설 전류(leakage current) 형태로 플로팅 게이트(FG, 8)에서 빠져 나가게 된다. 이 누설 전류의 크기는 커플링 커패시턴스 CFC 와 VCG 스트레스 전압에 따라 달라진다. 이러한 문제점들은 제품의 집적도를 높이고 동시에 프로그램 시간을 줄이기 위하여 셀 트랜지스터를 계속적으로 축소(shrink)시킬 때 더욱 심각해진다.
스택 게이트 플래쉬 메모리 셀의 삭제 동작은 셀 트랜지스터의 문턱 전압을 도 3b에서 보는 바와 같이, VTE에서 VTP로
Figure 112006003583098-pat00019
만큼 낮추어 준 뒤, 이 차이값을 센싱하여 이루어진다. 소스(5)와 드레인(6)이 각각 플로팅된 상태에서 VCG = - Vpp (≒-7.0V) 와 VB = +Vpp (≒+9.0 V)를 인가하게 되면, 플로팅 게이트(FG, 8)에 저장된 전하가 채널쪽으로 빠져 나가게 되는데, 이러한 현상을 FN 터널링(Fowler-Nordheim (FN) tunnel mechanism)이라고 한다. 이때 벌크 바이어스(VB)를 가능하게 하기 위해서, 도 4에 도시된 바와 같이 P-월(42), P+-웰(41), 깊숙한-N-웰(2) 형태의 트리플 웰 구조를 사용하기도 한다.
FN 터널링 현상에 의하여 플로팅 게이트(FG, 8)에 저장된 전하 QFC의 증감이 일어나면, 이로 인해 스택 게이트 플래쉬 메모리 셀(100)의 문턱 전압이
Figure 112005007507851-pat00020
만큼 천이된다. 이 천이된
Figure 112005007507851-pat00021
를 감지하여 셀의 삭제 여부를 판단하게 된다. 이 삭제 방식은 메모리 어레이의 아키텍쳐에 따라서, 메모리 어레이를 여러 개의 블락 들로 나누어서 블락별로 삭제하는 섹터 삭제 방식이 보편적으로 쓰이며, 이때 셀 당 프로그래밍 시간은 보통 0.2㎲ 정도이고 삭제 시간은 보통 2ms 정도이므로, 섹터를 삭제할 경우 약 100 msec 정도의 긴 시간을 필요로 한다.
FN 터널링에 의하여 생기는 전류는 수학식 5와 같다.
Figure 112005007507851-pat00022
여기서, A와 B는 상수이고,
Figure 112005007507851-pat00023
는 터널 산화막(7)에서의 전계(electric field)를 나타낸다. 이에 따라,
Figure 112005007507851-pat00024
이고,
Figure 112005007507851-pat00025
로 나타낼 수 있다.
수학식 6을 다음과 같이 재표현하면,
Figure 112005007507851-pat00026
여기서, tOX는 터널 산화막(7)의 두께이다.
네가티브 게이트 바이어스의 삭제 동작에서는
Figure 112005007507851-pat00027
로 나타난다. 전류 logIG는 커플링 비 aG와 VCG, VS 의 함수이며, 특히 VCG 에 비례하여 급속히 증가하며, 터널 산화막 tOX 에는 역비례 하여 급속히 감소한다는 것을 알 수 있다. 따라서 VCG 가 1V 만 변하더라도 FN 터널링 전류 logIG는 10의 몇 배수로 증가함을 알 수 있으며, 터널 산화막 tOX 두께의 변화에 대하여서도 같은 정도로 민감하게 변하는 것을 알 수 있다. 이것으로부터 FN 터널링 방식이 CHE 방 식보다 프로그램 동작이나 삭제 동작에 더욱 효과적으로 활용될 수 있음을 알 수 있다.
상술한 스택 게이트 플래쉬 메모리 셀(100)은 다음과 같은 문제점들을 내재한다.
첫번째로, 스택 게이트 플래쉬 메모리 셀(100)은 그 구조상 플로팅 게이트(8)/유전체막(9)/콘트롤 게이트(10) 형태의 평탄한 구조로 되어 있어, 셀 트랜지스터를 지속적으로 축소하면 숏 채널(short channel) 문제로 한계에 부딪치게 된다.
두번째로, 스택 게이트 플래쉬 메모리 셀(100)은 숏 채널 효과(short channel effect)를 최소화하기 위하여 소스(5)/드레인(6)에 N+/N- 정션들을 만들기 위하여 이중 임플란트(double implantation) 공정을 해야 하고, 이를 위하여 질화막 측벽의 스페이서(nitride sidewall spacer) 공정을 추가하여야 한다.
세번째로, 평탄한 형태의 스택 게이트를 형성할 때, 공정을 단순화하기 위하여 인시츄(in-situ) RIE 식각 공정으로 폴리실리콘/ONO/폴리실리콘을 형성하므로 게이트 프로파일(gate profile)을 제어하기가 어렵다.
네번째로, 스택 게이트 플래쉬 메모리 셀(100)은 CHE에 의하여 프로그램을 할 때, 드레인(6)에 높은 바이어스 전압으로 스트레스하여야 하기 때문에 드레인 디스털브(drain disturb) 또는 프로그래밍 디스털브(programming disturb)가 생긴다. 이는 정션이 오버랩된 부분의 디플리션 영역에서 BTBT(Band-to-Band Tunneling)에 의해 핫 일렉트론(Hot Hole)이 형성되어 플로팅 게이트(8)에 주입됨 에 따라 발생되는 현상이다.
다섯번째로, 스택 게이트 플래쉬 메모리 셀(100)은 표 1의 독출 바이어스 조건으로 10년~20년 정도 동안 독출 동작을 하게 되는데
Figure 112005007507851-pat00028
전압이 1V 이상으로 높아지게 되면 CHE와 같은 메카니즘으로 독출 디스털브(read disturb)를 받게 되어 삭제된 셀이 프로그램된 것처럼 판단되는 문제가 발생한다.
여섯번째로, 스택 게이트 플래쉬 메모리 셀(100)은 표 1의 삭제 바이어스 조건으로 소스 정션 삭제 동작을 수행하는 경우에 정션이 오버랩된 디플리션 영역에서 BTBT(Band-to-Band Tunneling) 핫 홀(Hot Hole)이 형성되어 플로팅 게이트(FG, 8)로 유입되어 터널 산화막(7)이 크게 손상을 받게 된다. 이에 따라, 데이터 유지(retention)와 사이클링(cycling)과 같은 신뢰성에 좋지 않은 문제점이 발생한다.
일곱번째로, 스택 게이트 플래쉬 메모리 셀(100)은 플로팅 게이트(8) 형성시 포토 미스얼라인(photo misalign)이 발생되면, 폴리실리콘을 식각할 때 언더 컷(undercut)이 발생하게 되어 그 밑의 액티브 영역(active area)이 노출된다. 그 이후 플로팅 게이트(8)를 형성하기 위한 반응성 이온 식각(Reactive Ion Etch,RIE) 공정시 노출된 액티브 영역이 영향을 받게 되어 기판 손상(substrate damage)이 발생하는 문제점이 있다.
따라서 플래쉬 메모리 제품의 집적도를 높이는 동시에, 스택 게이트 플래쉬 메모리 셀의 여러가지 문제점들을 보완할 수 있는 새로운 구조의 플래쉬 메모리 셀이 요구된다.
본 발명의 목적은 매몰된 플로팅 게이트 구조의 플래쉬 메모리 셀을 제공하는 데 있다.
본 발명의 다른 목적은 상기 플래쉬 메모리 셀의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 플래쉬 메모리 셀은 반도체 기판; 반도체 기판의 상부에 형성되고 제1 도전막으로 형성된 콘트롤 게이트; 반도체 기판의 표면과 콘트롤 게이트 사이에 형성된 유전체막; 유전체막 아래의 반도체 기판 내부에 매립되고 제2 도전막으로 형성되는 플로팅 게이트; 반도체 기판 내부에 플로팅 게이트를 감싸면서 형성된 터널 산화막; 및 반도체 기판 내 플로팅 게이트와 터널 산화막을 사이에 두고 이격되어있는 소스와 드레인을 포함한다.
본 발명의 바람직한 실시예들에 의해, 플래쉬 메모리 셀은 플로팅 게이트를 감싸는 터널 산화막의 두께가 균일하거나, 플로팅 게이트의 바텀 코너(bottom corner) 부분에서 더 두꺼운 것이 적합하다. 그리고, 플래쉬 메모리 셀은 소스와 드레인의 정션 깊이가 서로 달라, 소스의 정션 깊이가 플로팅 게이트의 깊이 보다 얕고, 드레인의 정션 깊이는 플로팅 게이트의 깊이와 동일한 것이 적합하다. 또는 플래쉬 메모리 셀은 소스와 드레인의 정션 깊이가 플로팅 게이트의 깊이와 동일하거나, 소스와 드레인의 정션 깊이가 플로팅 게이트의 깊이 보다 얕거나, 소스와 드레인의 정션 깊이가 플로팅 게이트의 깊이 보다 깊은 것이 적합하다.
상기 다른 목적을 달성하기 위하여, 본 발명의 플래쉬 메모리 셀 제조 방법은 반도체 기판의 소정 영역을 노출시키는 소자 분리막을 형성하는 단계; 소자 분리막 사이에, 상기 반도체 기판 표면에 트랜치를 형성하는 단계; 트랜치 내부에 터널 산화막을 형성하는 단계; 터널 산화막과 접하면서 트랜치를 매립하는 제1 도전막으로 플로팅 게이트를 형성하는 단계; 플로팅 게이트 상에 유전체막을 형성하는 단계; 유전체막 상에 제2 도전막으로 콘트롤 게이트를 형성하는 단계; 및 반도체 기판의 플로팅 게이트의 양 측면으로 소자 분리막과 접하는 소스 및 드레인 영역을 형성하는 단계를 포함한다.
바람직하기로, 제1 또는 제2 도전막은 폴리실리콘 또는 도우핑된 폴리실리콘으로 형성하고, 유전체막은 O/N/O(oxide/nitride/oxide)막으로 형성된다. 플래쉬 메모리 셀 제조 방법은 플로팅 게이트를 형성하는 플로팅 게이트 패턴과 콘트롤 게이트를 형성하는 콘트롤 게이트 패턴을 별도로 구비하여 플로팅 게이트와 콘트롤 게이트를 형성하거나, 플로팅 게이트를 형성하는 플로팅 게이트 패턴을 이용하여 콘트롤 게이트를 형성할 수 있다.
따라서, 본 발명의 BFG 셀은 유효 채널 길이(Effective Channel Length)를 증가시킬 수 있어 셀의 스케일-다운(scale-down)이 용이하고, 소스 및 드레인 영역의 N-/N+ 정션을 만들기 위한 더블 임프란트 공정이 필요없다. 그리고 BFG 셀은 플로팅 게이트가 CMP 공정에 의해 콘트롤 게이트와는 달리 셀프-얼라인으로 형성되기 때문에, 평탄한 스택 게이트 구조의 플래쉬 메모리 셀을 형성할 때 필수적인 인-시 츄 RIE 식각 공정의 부담을 해결할 수 있다. 게다가, BFG 셀은 BTBT가 발생하는 드레인 정션 디플리션 영역이 플로팅 게이트 아래 부분에 위치하게끔 형성함으로써 드레인 디스털번스를 줄일 수 있고 독출 디스털번스를 없앨 수 있다. 또한, 소스 정션 삭제 시 핫 홀(hot hole)에 의한 터널 산화막의 열화를 막을 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 제1 실시예에 따른 매몰된 플로팅 게이트 셀(Buried Floating Gate Cell: 이하 "BFG 셀" 이라 칭한다)을 설명하는 도면이다. BFG 셀(50)은 고집적 플래쉬 메모리를 구현하는데 사용된다. BFG 셀(50)은 반도체 기판(51) 내부에 벌크 바이어스가 가능하도록 P-웰(54b), P+-웰(54a), 깊숙한-N-웰(52) 형태의 트리플 웰 구조가 형성되어 있다. 트리플 웰 구조 대신에 P-웰, 깊숙한-N 웰 구조의 트윈 웰 구조가 채용될 수도 있다. BFG 셀(50)이 형성될 액티브 영역은 트랜치 아이소레이션(53)으로 분리되어 있다. 반도체 기판(51) 내부에 매립된 플로팅 게이트(56) 양쪽으로 소스 및 드레인 영역(60a 및 60b)이 형성되어 있다. 플로팅 게이트(56)와 소스 및 드레인 영역(60a, 60b) 사이에 터널 산화막(55)이 형성되어 있다. 플로팅 게이트(56) 위로 유전체막(57)과 콘트롤 게이트(58)가 형성되어 있고, 콘트롤 게이트 측면으로 질화막 스페이서(59)가 형성되어 있다.
이러한 BFG 셀의 동작은 다음과 같은 바이어스 조건에서 이루어진다. 표 2는 채널 삭제(channel erase) 방식을 나타내고, 표 3은 소스 삭제(source erase) 방식을 나타낸다.
모드 소스(
Figure 112005007507851-pat00029
)		 콘트롤 게이트(
Figure 112005007507851-pat00030
)		 드레인(
Figure 112005007507851-pat00031
)		 벌크(
Figure 112005007507851-pat00032
)
독출 동작 0V Vcc(4.2V) Vread(0.7V) 0V
프로그램 동작 0V Vpp(9V) VDS(4.75V) 0V
삭제 동작 플로팅 -Vpp(-7V) 플로팅 Vpp(9V)
모드 소스(
Figure 112005007507851-pat00033
)		 콘트롤 게이트(
Figure 112005007507851-pat00034
)		 드레인(
Figure 112005007507851-pat00035
)		 벌크(
Figure 112005007507851-pat00036
)
독출 동작 0V Vcc(4.2V) Vread(0.7V) 0V
프로그램 동작 0V Vpp(9V) VDS(4.75V) 0V
삭제 동작 5V -Vpp(-9V) 플로팅 0V
도 6은 도 5의 플래쉬 메모리 셀을 2차원적으로 배열시킨 레이아웃도이다. 이를 참조하면, 복수개의 액티브 영역 패턴(61)이 서로 평행하게 배치되고, 액티브 영역 패턴(61)을 가로지르는 방향을 따라 복수개의 플로팅 게이트 패턴(66)이 배치된다. 플로팅 게이트 패턴(66)과 동일한 위치에 콘트롤 게이트 패턴(68)이 배치된다. 각 활성 영역 패턴(61) 내부에 콘택 마스크 패턴(62)이 배열된다.
다음에, 도 6의 레이아웃도를 이용하여 플래쉬 메모리 셀 제조방법을 설명하기로 한다.
도 7a 내지 도 7g는 도 6의 BB'에 따라 공정 순서대로 도시한 단면도들이고, 도 8d 내지 도 8f는 도 6의 AA'에 따라 공정 순서대로 도시한 단면도들이다.
도 7a를 참조하면, 반도체 기판(51) 상에 패드 산화막(71)을 형성하고 패드 산화막(71) 위에 실리콘 질화막(72)과 TEOS(TetraEthylOrthoSilicate)막(73)을 증착한다.
도 7b 및 도 7c를 참조하면, 액티브 영역을 형성하기 위해 소자 분리막 패턴을 이용하여 액티브 영역 패턴(61, 도 6)을 만든 다음, 액티브 영역 패턴(61)을 사용하여 RIE(Reactive Ion Etch) 식각 공정을 통하여 제1 트랜치(74)를 형성한다. 제1 트랜치(74)는 3000Å 정도의 깊이로 얕게 형성된다. 제1 트랜치(74)를 절연 물질로 채운 다음 CMP(Chemical Mechanical Planarization) 공정으로 평탄화시켜 트랜치 아이소레이션(Shallow Trench Isolation: STI, 53)을 형성한다. 이 후, 패드 산화막(71), 실리콘 질화막(72)과 TEOS(Tetra Ethyl Ortho Silicate)막(73)을 습식 식각 공정을 통하여 제거한다.
도 7d와 도 8d를 참조하면, 트랜치 아이소레이션(53)이 형성된 반도체 기판(51) 내부에 깊숙한-N-웰(52)과 P-웰(54)을 형성한 다음, 반도체 기판(51) 표면의 셀 게이트가 형성될 액티브 영역에 플로팅 게이트 패턴(66, 도 6)을 이용하여 해당하는 반도체 기판(51) 표면을 RIE 식각 공정을 통해 제2 트랜치(75)를 형성한다. 이후, 산화막 습식 식각 공정을 통하여 트랜치 아이소레이션(53)의 산화막을 약간 제거한다.
도 7e와 도 8e를 참조하면, 제2 트랜치(75)가 형성된 반도체 기판(51)의 제2 트랜치(75) 내부에 건식/습식 산화 방식을 이용하여 터널 산화막(55)을 10nm 정도 얇게 형성한다. 터널 산화막(55) 위에 CVD(Chemical Vapor Deposition) 공정으로 N+-타입의 제1 폴리실리콘층을 250nm 두께로 증착한 후 CMP 공정으로 제1 폴리실리콘층을 어느 정도 제거하되 제2 트랜치(75) 내부에 매립된 제1 폴리실리콘은 남겨둔다. 이 공정에 의하여 서로 인접한 셀의 플로팅 게이트(56)들은 각각 분리(isolate)되어 자동적으로 정렬(self-align)된다. 플로팅 게이트 패턴(66, 도 6)을 아일랜드(island) 타입으로, 또는 스트레이트(straight) 타입으로 사용할 수 있다. 이 후, 산화막 습식 식각 공정을 통하여 트랜치 아이소레이션(53)의 산화막을 약간 제거한다.
도 7f와 도 8f를 참조하면, 플로팅 게이트(56)가 형성된 반도체 기판(51) 위로 CVD 공정으로 ONO(Oxide/Nitride/Oxide) 유전(dielectric) 물질을 증착한 다음, 그 ONO유전 물질 위에 콘트롤 게이트로 사용될 제2 폴리실리콘을 CVD 방법으로 증착한다. 이 후, 콘트롤 게이트 패턴(68, 도6)을 마스크로 이용하고 RIE 식각 공정을 통해 연속적으로 제2 폴리실리콘막과 ONO막을 식각하여 유전체막(57)과 콘트롤 게이트(58)를 형성한다.
도 7g를 참조하면, 플로팅 게이트(56) 양 옆의 반도체 기판(51)에 P-웰(54)과 다른 도전형의 불순물, 즉 N형의 불순물을 주입함으로써, 소스/드레인 영역(60a, 60b)을 형성한다. 이 때, 콘트롤 게이트(58) 측면에 질화막의 스페이서(59)를 더 형성하여 N-/N+ 타입의 이중 구조의 소스/드레인 영역(60a, 60b)을 형성할 수도 있다.
한편, 도 6의 레이아웃은 플로팅 게이트 패턴(66)과 콘트롤 게이트 패턴(68)이 각각 따로 존재하는 경우를 예로 들어 설명하고 있으나, 플로팅 게이트 패턴(66)과 콘트롤 게이트 패턴(68)을 동일하게 하나로 구성할 수도 있다. 도 9를 참조하면, 복수개의 액티브 영역 패턴(91)이 서로 평행하게 배치되고, 액티브 영역 패턴(91)을 가로지르는 방향을 따라 복수개의 플로팅 게이트 패턴(96)이 배치된다. 각 활성 영역 패턴(91) 내부에 콘택 마스크 패턴(92)이 배열된다.
도 9의 레이아웃도를 이용한 플래쉬 메모리 셀 제조방법은 도 10a 내지 도 10g, 그리고 도 11d 내지 도 11f에 도시되어 있다. 도 10a 내지 도 10g는 도 9의 BB'에 따라 공정 순서대로 도시한 단면도들이고, 도 11d 내지 도 11f는 도 9의 AA'에 따라 공정 순서대로 도시한 단면도들이다. 여기에서, 도 10a 내지 도10c는 앞서 설명한 도 7a 내지 도 7c와 동일하므로, 설명의 중복을 피하기 위하여 이들에 대한 구체적인 설명은 생략된다.
도 10d와 도 11d를 참조하면, 트랜치 아이소레이션(53)이 형성된 반도체 기판(51) 내부에 깊숙한-N-웰(52)과 P-웰(54)을 형성한 다음, 채널이 형성될 영역을 정의하고 패드 산화막(101)와 패드 질화막(102)을 형성한다. 다음에 플로팅 게이트 패턴(96, 도9)를 이용하여 패드 산화막(101)와 패드 질화막(102)을 기판 내부 까지 식각하여 제2 트랜치(105)를 형성한다.
도 10e와 도 11e를 참조하면, 제2 트랜치(105) 내부에 터널 산화막(55)을 10nm 정도 얇게 형성한 뒤 터널 산화막(55) 위에 CVD(Chemical Vapor Deposition) 공정으로 플로팅 게이트(56)가 형성될 제2 트랜치(105) 내부를 250nm 두께 정도의 N+-타입의 제1 폴리실리콘으로 증착하고 이를 식각하여로 플로팅 게이트(56)를 형성한다.
도 10f와 도 11f를 참조하면, 플로팅 게이트(56) 위로 ONO(Oxide/Nitride/Oxide) 유전(dielectric) 물질(103)을 증착한 다음, 그 ONO 유전 물질 (103)위에 콘트롤 게이트(58)로 사용될 제2 폴리실리콘막을 CVD 방법으로 증착한다. 이 후, 제2 폴리실리콘막과 ONO막을 식각(etch-back)하거나 CMP 공정으로 평탄화한다. 바람직하기로는 CMP 공정을 이용하는 것이 여러모로 좋다. 왜냐하면 CMP 공정을 이용하여 제2 폴리실리콘막 뿐만 아니라 패드 질화층의 일부까지 제거할 경우 플로팅 게이트(56)위의 제2 폴리실리콘만 남길 수 있어 콘트롤 게이트(58)을 셀프-얼라인(self-align)방식으로 형성할 수 있기 때문이다.
도 10g를 참조하면, 패드 질화층(102)을 스트립하고 콘트롤 게이트(58)의 양측 벽면에 스페이서 (sidewall spacer)(59)를 더 형성하고 이온 주입 방식으로 N 타입의 소스/드레인 영역(60a, 60b)을 형성한다.
도 10 및 도 11의 제조 공정에서 플로팅 게이트(56)와 콘트롤 게이트(58)은 모두 셀프-얼라인(self-align)으로 형성된다. 플로팅 게이트(56)와 콘트롤 게이트(58)가 셀프-얼라인으로 형성되는 BFG 셀은 종래의 스택 게이트 셀을 형성할 때 필수적인 인-시츄(in-situ) RIE 식각 공정의 부담을 해결할 수 있을 뿐만 아니라, N-/N+의 더블 임플란트(double implantation) 공정과 스페이서(59) 구조가 필요 없게 한다. 그리고 BTBT가 발생하는 드레인 정션 디프리션(Drain Junction Depletion) 영역이 플로팅 게이트(56) 아래 부분에 형성됨으로써, 드레인 디스털번스(Drain disturbance)를 줄일 수 있고 독출 디스털번스(Read disturbance)를 없앨 수 있다. 또한 소스 인젝션 삭제(Source junction Erase) 시에 핫 홀(hot hole)에 의한 터널 산화막 열화(tunnel oxide degradation)를 막을 수 있다.
도 12는 본 발명의 제2 실시예에 따른 BFG 셀을 설명하는 도면이다. 이를 참조하면, BFG(120)은 도 5의 BFG 셀(50)과 비교하여, 플로팅 게이트(122)의 밑 코너(bottom corner) 부분이 둥글게 처리되어 이 부분과 접하는 터널 산화막(121)의 두께가 두껍게 형성되어 있고, 소스 및 드레인 영역(120a, 120b)의 정션 깊이가 서로 다르게 형성되어 있다는 점에서 차이가 있다. 특히, 소스 영역(120a)의 정션 깊이는 플로팅 게이트(122) 깊이 보다 얕고, 드레인 영역(120b)의 정션 깊이는 플로팅 게이트(122) 깊이로 형성되어 있다.
BFG 셀(120)은 프로그램 동작 시 소스(120a)와 벌크(51)가 접지된 상태에서, VCG = VPP (≒9V)를 가하고 VDS (≒4.75V)를 인가하게 되면, 최대 레터럴 필드(Max Lateral field)가 두 곳(A,B)에서 생기는 스플릿 구조를 갖는다. 이에 따라, 프로그램 효율(program efficiency)를 증가시킬 수 있다. 그리고 BFG 셀(120)은 독출 동작 시 도 13에 도시된 바와 같이, 소스 전압(Vs)을 증가시키더라도 소스 영역의 디플리션(depletion) 영역의 확장이 제한적이 되므로 독출 디스털번스(Read disturbance)의 우려가 없다. 이에 따라, 도 14에 도시된 바와 같이, 소스 전압 증가에 의해 BFG 셀(120)의 I-V 특성이 종래의 곡선인 A로부터 B로 쉬프트되어 트랜스컨덕턴스(GM)이 증가되어, BFG 셀(120)의 프로그램 또는 삭제를 판별할 수 있는 능력이 증대되므로 독출 속도가 향상된다.
도 15는 본 발명의 제3 실시예에 따른 BFG 셀(150)을 설명하는 도면이다. 이를 참조하면, BFG 셀(150)은 도 5의 BFG 셀(50)과 비교하여, 소스 및 드레인 영역(150a, 150b)의 정션 깊이가 플로팅 게이트(56)의 깊이 보다 얕게 형성되어 있다는 점에서 차이가 있다. 이 BFG 셀(150)은 프로그램 동작과 삭제 동작을 모두 F-N 터널링 방식으로 하는 것으로서, 소스 영역(150a)에서 F-N 프로그램시키고 드레인 영역(150b)에서 F-N 삭제시키는 방식이다. F-N 프로그램과 삭제가 같은 부분의 터널 산화막(55)에서 이루어지지 않기 때문에, 터널 산화막의 열화 측면의 신뢰성 특성이 좋다.
BFG 셀(150)의 동작은 다음과 같은 바이어스 조건에서 이루어진다.
모드 소스(
Figure 112005007507851-pat00037
)		 콘트롤 게이트(
Figure 112005007507851-pat00038
)		 드레인(
Figure 112005007507851-pat00039
)		 벌크(
Figure 112005007507851-pat00040
)
독출 동작 0V Vcc(4.2V) Vread(0.7V) 0V
프로그램 동작 -Vpp(-7V) Vpp(9V) 플로팅 -Vpp(-7V)
삭제 동작 플로팅 -Vpp(-7V) Vpp(9V) 플로팅
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 BFG 셀은 유효 채널 길이(Effective Channel Length)를 증가시킬 수 있어 셀의 스케일-다운(scale-down)이 용이하고, 소스 및 드레인 영역의 N-/N+ 정션을 만들기 위한 더블 임프란트 공정이 필요없다. 그리고 BFG 셀은 플로팅 게이트가 CMP 공정에 의해 콘트롤 게이트와는 달리 셀프-얼라인으로 형성되기 때문에, 평탄한 스택 게이트 구조의 플래쉬 메모리 셀을 형성할 때 필수적인 인-시츄 RIE 식각 공정의 부담을 해결할 수 있다. 게다가, BFG 셀은 BTBT가 발생하는 드레인 정션 디플리션 영역이 플로팅 게이트 아래 부분에 위치하게끔 형성함으로써 드레인 디스털번스를 줄일 수 있고 독출 디스털번스를 없앨 수 있다. 또한, 소스 정션 삭제 시 핫 홀(hot hole)에 의한 터널 산화막의 열화를 막을 수 있다.

Claims (30)

  1. 반도체 기판;
    상기 반도체 기판의 상부에 형성되고 제1 도전막으로 형성된 콘트롤 게이트;
    상기 반도체 기판의 표면과 상기 콘트롤 게이트 사이에 형성된 유전체막;
    상기 유전체막 아래의 상기 반도체 기판 내부에 매립되고 제2 도전막으로 형성되는 플로팅 게이트;
    상기 반도체 기판 내부에 상기 플로팅 게이트를 감싸면서 형성된 터널 산화막; 및
    상기 반도체 기판 내 상기 플로팅 게이트와 상기 터널 산화막을 사이에 두고 이격되어 있는 소스와 드레인을 구비하는 것을 특징으로 하는 플래쉬 메모리 셀.
  2. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 플로팅 게이트를 감싸는 상기 터널 산화막의 두께가 균일한 것을 특징으로 하는 플래쉬 메모리 셀.
  3. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 플로팅 게이트를 감싸는 상기 터널 산화막의 두께가 상기 플로팅 게이트의 바텀 코너(bottom corner) 부분에서 더 두꺼운 것을 특징으로 하는 플래쉬 메모리 셀.
  4. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 서로 다른 것을 특징으로 하는 플래쉬 메모리 셀.
  5. 제4항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕고, 상기 드레인의 정션 깊이는 상기 플로팅 게이트의 깊이와 동일한 것을 특징으로 하는 플래쉬 메모리 셀.
  6. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이와 동일한 것을 특징으로 플래쉬 메모리 셀.
  7. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕은 것을 특징으로 플래쉬 메모리 셀.
  8. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 깊은 것 을 특징으로 플래쉬 메모리 셀.
  9. 제1항에 있어서, 상기 유전체막은
    O/N/O(oxide/nitride/oxide)막으로 구성되는 것을 특징으로 하는 플래쉬 메모리 셀.
  10. 반도체 기판의 소정 영역을 노출시키는 소자 분리막을 형성하는 단계;
    상기 소자 분리막 사이에, 상기 반도체 기판 표면에 트랜치를 형성하는 단계;
    상기 트랜치 내부에 터널 산화막을 형성하는 단계;
    상기 터널 산화막과 접하면서 상기 트랜치를 매립하는 제1 도전막으로 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 유전체막을 형성하는 단계;
    상기 유전체막 상에 제2 도전막으로 콘트롤 게이트를 형성하는 단계; 및
    상기 반도체 기판의 상기 플로팅 게이트의 양 측면으로 상기 소자 분리막과 접하는 소스 및 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  11. 제10항에 있어서, 상기 제1 또는 제2 도전막은
    폴리실리콘 또는 도우핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 플 래쉬 메모리 셀 제조 방법.
  12. 제10항에 있어서, 상기 유전체막은
    O/N/O(oxide/nitride/oxide)막으로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  13. 제10항에 있어서, 상기 터널 산화막은
    상기 플로팅 게이트를 감싸는 상기 터널 산화막의 두께가 균일하게 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  14. 제10항에 있어서, 상기 터널 산화막은
    상기 플로팅 게이트를 감싸는 상기 터널 산화막의 두께가 상기 플로팅 게이트의 바텀 코너 부분에서 더 두꺼워지도록 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  15. 제10항에 있어서, 상기 소스 및 드레인 영역은
    상기 플로팅 게이트 양측으로 상기 소스 및 드레인의 정션 깊이가 서로 다르게 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  16. 제15항에 있어서, 상기 소스 및 드레인 영역은
    상기 소스의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕고, 상기 드레인의 정션 깊이는 상기 플로팅 게이트의 깊이와 같도록 형성되는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  17. 제10항에 있어서, 상기 소스 및 드레인 영역은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이와 동일하게 형성되는 것을 특징으로 플래쉬 메모리 셀 제조 방법.
  18. 제10항에 있어서, 상기 상기 소스 및 드레인 영역은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕게 형성되는 것을 특징으로 플래쉬 메모리 셀 제조 방법.
  19. 제10항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 깊게 형성되는 것을 특징으로 플래쉬 메모리 셀 제조 방법.
  20. 제10항에 있어서, 상기 플래쉬 메모리 셀 제조 방법은
    상기 플로팅 게이트를 형성하는 플로팅 게이트 패턴와 상기 콘트롤 게이트를 형성하는 콘트롤 게이트 패턴을 별도로 구비하여 상기 플로팅 게이트와 상기 콘트롤 게이트를 형성하는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  21. 제10항에 있어서, 상기 플래쉬 메모리 셀 제조 방법은
    상기 플로팅 게이트를 형성하는 플로팅 게이트 패턴을 이용하여 상기 콘트롤 게이트를 형성하는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  22. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕고, 상기 드레인의 정션 깊이는 상기 플로팅 게이트의 깊이와 동일한 구조이며,
    상기 소스 영역에 전압을 인가하여 상기 플로팅 게이트에 전하를 주입함으로써 상기 플래쉬 메모리 셀을 프로그램하는 것을 특징으로 하는 플래쉬 메모리 셀.
  23. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕고, 상기 드레인의 정션 깊이는 상기 플로팅 게이트의 깊이와 동일한 구조이며,
    상기 소스 영역에 전압을 인가함에 의해 상기 플래쉬 메모리 셀에 저장된 이진정보를 읽어내는 것을 특징으로 하는 플래쉬 메모리 셀.
  24. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕은 구조이며,
    상기 소스 영역에 전압을 인가하여 상기 소스 영역에서 상기 플로팅 게이트로 전하를 터널링(tunneling)함에 의해 상기 플래쉬 메모리 셀에 이진정보를 프로그램하는 하는 것을 특징으로 하는 플래쉬 메모리 셀.
  25. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕은 구조이며,
    상기 드레인 영역에 전압을 인가하여 상기 플로팅 게이트에 저장된 전하를 터널링(tunneling)함에 의해 상기 플래쉬 메모리 셀에 저장된 이진정보를 삭제하는 것을 특징으로 하는 플래쉬 메모리 셀.
  26. 제1항에 있어서, 상기 플래쉬 메모리 셀은
    상기 소스와 드레인의 정션 깊이가 상기 플로팅 게이트의 깊이 보다 얕은 구조이며,
    상기 소스 또는 상기 드레인 영역에 가운데 하나에서 발생하는 전하의 터널링(tunneling)에 의해 상기 플로팅 게이트에 이진 정보를 저장하고 상기 소스 또는 상기 드레인 가운데 나머지 하나를 이용하여 상기 이진 정보를 전하의 터널링에 의해 삭제하는 것을 특징으로 하는 플래쉬 메모리 셀.
  27. 삭제
  28. 삭제
  29. 제10항에 있어서, 상기 플로팅 게이트를 형성하는 단계는 화학기계적 평탄화 (chemical mechanical planarization) 공정을 이용하는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  30. 제10항에 있어서, 상기 콘트롤 게이트를 형성하는 단계는 화학기계적 평탄화 (chemical mechanical planarization) 공정을 이용하는 것을 특징으로 하는 플래 쉬 메모리 셀 제조 방법.
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