JP2008529298A - 埋め込まれたフローティングゲート構造を持つフラッシュメモリセル及びその製造方法 - Google Patents
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Abstract
【課題】埋込型フローティングゲート構造のフラッシュメモリセル、及び、そのフラッシュメモリセルの製造方法を提供すること。
【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第1の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第2の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。
【選択図】図6
【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第1の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第2の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。
【選択図】図6
Description
本発明は、半導体素子及びその製造方法に関し、特に、埋め込まれたフローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関する。
フラッシュメモリ素子は、電源が供給されなくても、メモリセルに格納された情報が消滅しない特徴を有する。したがって、コンピュータに使用されるメモリカードなどに広く採択されている。一般的なフラッシュメモリ素子の単位セルは、フローティングゲートとコントロールゲート電極とが順に積層されたゲート構造を持つ。
図1は、従来のスタックゲートフラッシュセルを示した断面図である。これを参照すれば、スタックゲートフラッシュメモリセル100は、半導体基板1内にディープ-N-ウェル2、P-ウェル4、そして、トレンチアイソレーション部2が形成されており、半導体基板1の表面に、チャネル領域を挟んで互いに離隔されたソース領域5及びドレイン領域6が形成されており、チャネル領域上にトンネル酸化膜7、フローティングゲート(FG)8、誘電体薄膜9及びコントロールゲート電極(CG)10が順に積層されている。誘電体薄膜9は、ONO(Oxide-Nitride-Oxide)膜から構成される。ソース領域5とドレイン領域6とは、スペーサ11を用いて形成されたN+/N−ジャンクション構造から形成されている。
図2は、図1のスタックゲートフラッシュメモリセルの電子モデルを説明する図である。これを参照すれば、CFCは、コントロールゲート(CG)10とフローティングゲート(FG)8との間のONO誘電体薄膜9によるキャパシタンスであり、CSは、ソースジャンクション5とフローティングゲート(FG)8との間で生じる寄生キャパシタンスであり、CDは、ドレインジャンクション6とフローティングゲート(FG)8との間で生じる寄生キャパシタンスであり、CBは、フローティングゲート(FG)8と半導体基板(B)1間に生じる寄生キャパシタンスである。ここで、CT= CFC+CS +CB+CDとすると、CSとCDの値は、CFCとCBに比べて極めて小さいため、通常、CT≒ CFC+CBである。それぞれのノード間で発生する寄生カップリング比(parasitic coupling ratio)は、以下のように定義できる。ソースジャンクション5の寄生カップリング比は、aS=CS/CTであり、ドレインジャンクション6の寄生カップリング比は、aD=CD/CTであり、そして、フローティングゲート(FG)8の寄生カップリング比は、aG=CFC/CTで示すことができる。
また、VCG、VFS、VS、VDS及びVBは、各々、コントロールゲート(CG)10、フローティングゲート(FG)8、ソースジャンクション5、ドレインジャンクション6及び半導体基板(B)1にかかるバイアス電圧を示し、ここで、VFSは、VCGとVDSの関数であり、以下のような関係を有する。
ここで、フローティングゲート(FG)8は、電気的に直接アクセスが不可能なので、実際的には、電気的なアクセスが可能なコントロールゲート(CG)10のVCG電圧を制御する方法を使用して、間接的にフローティングゲート(FG)8のVFGを制御するようになる。
このとき、セルトランジスタのしきい値電圧VT CGの変化ΔVT CGは、以下のように示される。
スタックゲートフラッシュセル100の読み出し、プログラム(書き込み)及び削除動作は、ソース、ドレイン、ゲート、そしてバルク間に適切なバイアス電圧を印加することにより、それによって変化する(shift)セルの閾値電圧(ΔVT)を測定して具現する。読み出し、プログラム及び削除動作をするためのそれぞれのバイアス電圧レベルは、以下の通りである。
スタックゲートフラッシュメモリセル100の読み出し動作は、図3及び図4から分かるように、チャージ注入(charge injection)により変化したセルの閾値電圧VTを測定して、その値を基準セル(reference cell)の閾値電圧と比較する。このようにするために、このセルのソース5とバルク1とが各々接地された状態で、VCG= VCC ≒ 4.2V(すなわち、VTE<VCG<VTP)を加え、VDS= Vread ≒ 1.0V程度の電圧を印加して、このセルトランジスタのドレイン電流IDを測定して、このセルがプログラムされた状態なのか、あるいは、削除された状態なのかを区分する。
スタックゲートフラッシュメモリセル100のプログラミング動作は、セルトランジスタの閾値電圧を、図4から分かるように、VTEからVTPにΔVTだけ上げ、これをセンシングして行われる。スタックゲートフラッシュメモリセル100をプログラムするために、ソース5とバルク1とが接地された状態で、VCG= VPP ≒ 9Vを加え、VDS≒ 4.75Vを印加することになると、電子が、フローティングゲート8の下のソース領域5側からチャネルに沿ってドレイン領域6側に移動することになる。このとき、電子がチャネルに沿って形成される水平電場(transverse electric field)により加速されながら、充分なエネルギーを得るようになると(Channel Hot Electron)、図5から分かるように、ドレイン領域6の付近で、垂直電場(vertical electric field)によって、フローティングゲート(FG)8側に電子が流れ込まれる。流れ込まれるチャネルホットエレクトロン(Channel Hot Electron:CHE)によって、セルトランジスタの閾値電圧が、式3から分かるように、ΔVTだけ変化(shift)する。この時、フローティングゲート(FG)8に流れ込む電流IGは、
[式4]
ここで、ΔtPは、プログラム時間であり、ΔVT CGは、ΔtPによって変わる。そして、ΔVT CGは、以下のような変数により敏感に変わる。
i)コントロールゲート電圧VCG、ドレイン電圧VDS、
ii)コントロールゲート(CG)とフローティングゲート(FG)との間のカップリング比aGとCFC、
iii)セルトランジスタのチャネル長さ及びチャネル幅
iv)温度
ここで、ΔtPは、プログラム時間であり、ΔVT CGは、ΔtPによって変わる。そして、ΔVT CGは、以下のような変数により敏感に変わる。
i)コントロールゲート電圧VCG、ドレイン電圧VDS、
ii)コントロールゲート(CG)とフローティングゲート(FG)との間のカップリング比aGとCFC、
iii)セルトランジスタのチャネル長さ及びチャネル幅
iv)温度
すなわち、ΔVT CGは、スタックゲートフラッシュメモリセルにおいて、有効チャネル長さ(Leff)が小さいほど、トンネル酸化膜(tox)7が薄いほど、CFCが大きいほど、そして、VCGやVSDが高いほど大きくなる。これにより、プログラム時間も速くなる。
スタックゲートフラッシュメモリセル100において、CHEによるプログラム方式は、ソース5が接地された状態で、コントロールゲート(CG)10とドレイン6との間にストレス電圧を加えて行われるが、効率的なプログラミングのためには、VDS ≒ VCCである状態で、高いVCGストレス電圧を加えなければならない。このとき、プログラム時間を低減するために、あまり高いバイアス電圧をコントロールゲート(CG)10に加えると、トンネル酸化膜7に加えられるストレスが増加し、これにより、不良が発生する確率が高くなって、製品の信頼性(reliability)に問題を引き起こすことになる。
そして、電場(electric field)によって、チャネルからフローティングゲート(FG)8に流れ込んだ電子は、プログラムの際に、コントロールゲート(CG)10とドレイン6との間のバイアス電圧のために生じる電場によって発生される電子の付随的なトンネリング(tunneling)のために、漏れ電流(leakage current)状にフローティングゲート(FG)8から抜け出るようになる。この漏れ電流の大きさは、カップリングキャパシタンスCFCとVCGストレス電圧によって変わる。このような問題点は、製品の集積度を高め、同時に、プログラム時間を低減するためにセルトランジスタを縮小(shrink)させる際により一層深刻化する。
スタックゲートフラッシュメモリセルの削除動作は、セルトランジスタの閾値電圧を、図4から分かるように、VTEからVTPにΔVTだけ下げた後、この差異値をセンシングして行われる。ソース5とドレイン6とが各々フローティングされた状態で、VCG=− VPP ≒ −7.0VとVB=+VPP ≒ +9.0Vを印加することになると、フローティングゲート(FG)8に格納された電荷がチャネルの方に抜け出るようになり、このような現象を、FNトンネリング(Fowler-Nordheim tunnel mechanism)という。このとき、バルクバイアスVBを可能にするために、図5に示されたように、P-ウェル42、P+-ウェル41、ディープ−N-ウェル2の形態のトリプルウェル構造を使用することもある。
FNトンネリング現象によって、フローティングゲート(FG)8に格納された電荷QFCの増減が起こると、これにより、スタックゲートフラッシュメモリセル100の閾値電圧がΔVTだけ変化する。この変化されたΔVTを感知して、セルを削除するか否かを判断することになる。この削除方式は、メモリアレイのアーキテクチャーによって、メモリアレイを複数のブロックに分けて、ブロック別に削除するセクター削除方式が普遍的に使われ、この時、セル当たり、プログラミング時間は、通常、0.2μs程度であり、削除時間は、通常、2ms程度であるので、セクターを削除する場合、約100msec程度の長い時間を必要とする。
FNトンネリングによって生じる電流は、以下の通りである。
ネガティブゲートバイアスの削除動作では、以下の等式が得られる。
[式9]
で表される。電流logIGは、カップリング比aGとVCG、VSの関数であり、特に、VCGに比例して急速に増加し、トンネル酸化膜tOXには逆比例して急速に減少することが分かる。したがって、VCGが1Vだけ変わっても、FNトンネリング電流logIGは何10倍にも増加することが分かり、トンネル酸化膜tOXの厚さの変化に対しても、同一程度に敏感に変わることが分かる。このことから、FNトンネリング方式が、CHE方式よりもプログラム動作や削除動作により一層効果的に活用できることが分かる。
[式9]
で表される。電流logIGは、カップリング比aGとVCG、VSの関数であり、特に、VCGに比例して急速に増加し、トンネル酸化膜tOXには逆比例して急速に減少することが分かる。したがって、VCGが1Vだけ変わっても、FNトンネリング電流logIGは何10倍にも増加することが分かり、トンネル酸化膜tOXの厚さの変化に対しても、同一程度に敏感に変わることが分かる。このことから、FNトンネリング方式が、CHE方式よりもプログラム動作や削除動作により一層効果的に活用できることが分かる。
上述したスタックゲートフラッシュメモリセル100は、以下のような問題点を内在する。
最初に、スタックゲートフラッシュメモリセル100は、その構造上、フローティングゲート8/誘電体膜9/コントロールゲート10の形態の平坦な構造となっており、セルトランジスタを連続的に縮小すれば、ショートチャネル(short channel)の問題のため、限界にぶつかることになる。
第2に、スタックゲートフラッシュメモリセル100は、ショートチャネル効果(short channel effect)を最小化するために、ソース5/ドレイン6にN+/N−ジャンクションを作るために、二重インプラント(double implantation)工程をしなければならなく、このために、窒化膜側壁のスペーサ(nitride sidewall spacer)工程を追加しなければならない。
第3に、平坦な形態のスタックゲートを形成する際に、工程を単純化するために、その場(in-situ)RIEエッチング工程でポリシリコン/ONO/ポリシリコンを形成するので、ゲートプロファイル(gate profile)を制御し難い。
第4に、スタックゲートフラッシュメモリセル100は、CHEによってプログラムをする際に、ドレイン6に、高いバイアス電圧でストレスしなければならないため、ドレインディスターブ(drain disturb)、または、プログラミングディスターブ(programming disturb)が生じる。これは、ジャンクションがオーバーラップされた部分の空乏(depletion)領域でBTBT(Band-to-Band Tunneling)によりホットエレクトロン(Hot Hole)が形成され、フローティングゲート8に注入されることによって発生する現象である。
第5に、スタックゲートフラッシュメモリセル100は、表1の読み出しバイアス条件で10年〜20年程度の間に読み出し動作をすることになり、VD電圧が1V以上に高くなると、CHEのようなメカニズムで読み出しディスターブ(read disturb)を受けるようになり、削除されたセルがプログラムされたように判断される問題が生じる。
第6に、スタックゲートフラッシュメモリセル100は、表1の削除バイアス条件でソースジャンクション削除動作を行う場合に、ジャンクションがオーバーラップされた空乏領域でBTBT(Band-to-Band Tunneling)ホットホール(Hot Hole)が形成され、フローティングゲート(FG)8に流れ込まれて、トンネル酸化膜7が大きく損傷を受けることになる。これにより、データ保持(retention)とサイクリング(cycling)のような信頼性に不都合が生じる。
第7に、スタックゲートフラッシュメモリセル100は、フローティングゲート8の形成の際に、フォトミスアライン(photo misalign)が発生すると、ポリシリコンをエッチングする際に、アンダーカット(undercut)が発生することになって、その下のアクティブ領域(active area)が露出される。その後、フローティングゲート8を形成するための反応性イオンエッチング(Reactive Ion Etch、RIE)工程の際に露出されたアクティブ領域が影響を受けることになり、基板損傷(substrate damage)が発生する問題点がある。
したがって、フラッシュメモリ製品の集積度を高めると同時に、スタックゲートフラッシュメモリセルの諸問題を補完できる新しい構造のフラッシュメモリセルが要求される。
本発明の目的は、埋込型フローティングゲート構造のフラッシュメモリセルを提供することにある。
本発明の他の目的は、前記フラッシュメモリセルの製造方法を提供することにある。
前記目的を達成するために、本発明のフラッシュメモリセルは、半導体基板と、半導体基板の上部に形成され、第1の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第2の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成されたトンネル酸化膜と、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。
本発明の望ましい実施例により、フラッシュメモリセルは、フローティングゲートを取り囲むトンネル酸化膜の厚さが均一であるか、あるいは、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いことが好適である。そして、フラッシュメモリセルは、ソースとドレインとのジャンクションの深さが異なっており、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同一であることが好適である。又は、フラッシュメモリセルは、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さと同一であるか、あるいは、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅いか、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことが好適である。
前記他の目的を達成するために、本発明のフラッシュメモリセルの製造方法は、半導体基板の所定領域を露出させる素子分離膜を形成する段階と、素子分離膜間に、前記半導体基板の表面にトレンチを形成する段階と、トレンチの側面にトンネル酸化膜を形成する段階と、トンネル酸化膜と接しながらトレンチを埋め込む第1の導電膜からフローティングゲートを形成する段階と、フローティングゲート上に誘電体膜を形成する段階と、誘電体膜上に第2の導電膜からコントロールゲートを形成する段階と、半導体基板のフローティングゲートの両側面に素子分離膜と接するソース及びドレイン領域を形成する段階と、を含む。
望ましくは、第1又は第2の導電膜は、ポリシリコン又はドーピングされたポリシリコンから形成し、誘電体膜は、O/N/O(oxide/nitride/oxide)膜から形成される。フラッシュメモリセルの製造方法は、フローティングゲートを形成するフローティングゲートパターンと、コントロールゲートを形成するコントロールゲートパターンとを別に備えて、フローティングゲートとコントロールゲートとを形成したり、フローティングゲートを形成するフローティングゲートパターンを用いてコントロールゲートを形成することができる。
したがって、本発明のBFGセルは、有効チャネル長さ(Effective Channel Length)を増加させることができ、セルのスケール-ダウン(scale-down)が容易であり、ソース及びドレイン領域のN−/N+ジャンクションを作るための二重インプラント工程が不要である。そして、BFGセルは、フローティングゲートが、CMP工程により、コントロールゲートとは異なり、セルフ-アラインにより形成されるため、平坦なスタックゲート構造のフラッシュメモリセルを形成する際に必須であるその場RIEエッチング工程の負担を解決することができる。さらに、BFGセルは、BTBTが発生するドレインジャンクションの空乏領域がフローティングゲートの下部に位置するように形成することで、ドレインディスターバンスを減らすことができ、読み出しディスターバンスを無くすことができる。また、ソースジャンクションの削除の際に、ホットホール(hot hole)によるトンネル酸化膜の劣化を防ぐことができる。
上述した本発明のBFGセルは、有効チャネル長さ(Effective Channel Length)を増加させることができ、セルのスケール-ダウン(scale-down)が容易であり、ソース及びドレイン領域のN−/N+ジャンクションを作るための二重インプラント工程が不要である。そして、BFGセルは、フローティングゲートが、CMP工程により、コントロールゲートとは異なり、セルフ-アラインにより形成されるため、平坦なスタックゲート構造のフラッシュメモリセルを形成する際に必須であるその場RIEエッチング工程の負担を解決することができる。さらに、BFGセルは、BTBTが発生するドレインジャンクションの空乏領域がフローティングゲートの下部に位置するように形成することで、ドレインディスターバンスを減らすことができ、読み出しディスターバンスを無くすことができる。また、ソースジャンクションの削除の際に、ホットホール(hot hole)によるトンネル酸化膜の劣化を防ぐことができる。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の例示的な実施例を説明する添付の図面及び添付の図面に記載された内容を参照しなければならない。
以下、添付の図面を参照して、本発明の望ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
図6は、本発明の第1の実施例に係る埋め込み型フローティングゲートセル(Buried Floating Gate Cell:以下“BFGセル”と称する)を説明する図である。BFGセル50は、高集積フラッシュメモリを実現するのに使用される。BFGセル50は、半導体基板51の内部にバルクバイアスができるように、P-ウェル54b、P+-ウェル54a、ディープ−N-ウェル52の形態のトリプルウェル構造が形成されている。トリプルウェル構造の代りに、P-ウェル、ディープ−Nウェル構造のツインウェル構造が採用されることもできる。BFGセル50が形成されるアクティブ領域は、トレンチアイソレーション53に分離されている。半導体基板51の内部に埋め込まれたフローティングゲート56の両側にソース及びドレイン領域60a及び60bが形成されている。フローティングゲート56とソース及びドレイン領域60a、60bとの間にトンネル酸化膜55が形成されている。フローティングゲート56上に誘電体膜57とコントロールゲート58とが形成されており、コントロールゲートの側面に窒化膜スペーサ59が形成されている。
このようなBFGセルの動作は、以下のようなバイアス条件で行われる。表2は、チャネル削除(channel erase)方式を表し、表3は、ソース削除(source erase)方式を表す。
図7は、図6のフラッシュメモリセルを2次元的に配列させたレイアウト図である。これを参照すれば、複数個のアクティブ領域パターン61が、互いに平行に配置され、アクティブ領域パターン61を横切る方向に沿って複数個のフローティングゲートパターン66が配置される。フローティングゲートパターン66と同じ位置にコントロールゲートパターン68が配置される。各アクティブ領域パターン61の内部にコンタクマスクパターン62が配列される。
次に、図7のレイアウト図を用いて、フラッシュメモリセルの製造方法を説明することにする。
図8から図14は、それぞれ図7のBB’に沿って工程順に示した断面図であり、図15から図17は、それぞれ図7のAA’に沿って工程順に示した断面図である。
図8を参照すれば、半導体基板51上にパッド酸化膜71を形成し、パッド酸化膜71上にシリコン窒化膜72とTEOS(Tetra Ethyl Ortho Silicate)膜73を蒸着する。
図9及び図10を参照すれば、アクティブ領域を形成するために、素子分離膜パターンを用いてアクティブ領域パターン61(図7参照)を作った後、アクティブ領域パターン61を用いて、RIE(Reactive Ion Etch)エッチング工程を通じて第1のトレンチ74を形成する。第1のトレンチ74は、3000Å程度の深さに浅く形成される。第1のトレンチ74を絶縁物質により満たした後、CMP(Chemical Mechanical Planarization)工程で平坦化させ、トレンチアイソレーション(Shallow Trench Isolation:STI)53を形成する。この後、パッド酸化膜71、シリコン窒化膜72及びTEOS(Tetra Ethyl Ortho Silicate)膜73を湿式エッチング工程を通じて除去する。
図11と図15を参照すれば、トレンチアイソレーション53が形成された半導体基板51の内部に、ディープ−Nウェル52とP-ウェル54を形成した後、半導体基板51の表面のセルゲートが形成されるアクティブ領域に、フローティングゲートパターン66(図7参照)を用いて、該当する半導体基板51の表面をRIEエッチング工程を通じて第2のトレンチ75を形成する。以後、酸化膜湿式エッチング工程を通じて、トレンチアイソレーション53の酸化膜を僅かに除去する。
図12と図16を参照すれば、第2のトレンチ75が形成された半導体基板51上に、乾式/湿式酸化方式を用いて、トンネル酸化膜55を10nm程度薄く形成する。トンネル酸化膜55上に、CVD(Chemical Vapor Deposition)工程でN+-タイプの第1のポリシリコン層を250nm厚さに蒸着した後、CMP工程で第1のポリシリコン層をある程度除去し、第2のトレンチ75の内部に埋め込まれた第1のポリシリコンは残す。この工程によって、互いに隣接したセルのフローティングゲート56は、それぞれ分離(isolate)され、自動的に整列(self-align)される。フローティングゲートパターン66(図7参照)をアイランド(island)タイプに、または、ストレート(straight)タイプに使用できる。この後、酸化膜の湿式エッチング工程を通じて、トレンチアイソレーション53の酸化膜を僅かに除去する。
図13と図17を参照すれば、フローティングゲート56が形成された半導体基板51上に、CVD工程でONO(Oxide/Nitride/Oxide)誘電(dielectric)物質を蒸着した後、の、そのONO誘電物質上に、コントロールゲートとして使用される第2のポリシリコンをCVD方法により蒸着する。この後、コントロールゲートパターン68(図7参照)をマスクとして用いて、RIEエッチング工程を通じて連続的に第2のポリシリコン膜とONO膜とをエッチングして、誘電体膜57とコントロールゲート58とを形成する。
図14を参照すれば、フローティングゲート56の両側の半導体基板51に、P-ウェル54と異なる導電型の不純物、すなわち、N型の不純物を注入することで、ソース/ドレイン領域60a、60bを形成する。この時、コントロールゲート58の側面に窒化膜のスペーサ59を更に形成し、N−/N+タイプの二重構造のソース/ドレイン領域60a、60bを形成することもできる。
一方、図7のレイアウトは、フローティングゲートパターン66とコントロールゲートパターン68とが、各々別に存在する場合を例に挙げて説明しているが、フローティングゲートパターン66とコントロールゲートパターン68とをまとめて構成することもできる。図18を参照すれば、複数個のアクティブ領域パターン91が、互いに平行に配置され、アクティブ領域パターン91を横切る方向に沿って、複数個のフローティングゲートパターン96が配置される。各アクティブ領域パターン91の内部にコンタクマスクパターン92が配列される。
図18のレイアウト図を用いたフラッシュメモリセルの製造方法は、図19から図25、そして、図26から図28に示されている。図19から図25は、それぞれ図18のBB’に沿って工程順に示した断面図であり、図26から図28は、図18のAA’に沿って工程順に示した断面図である。ここで、図19から図21は、先に説明した図8から図10と同様であるので、説明の重複を避けるために、これらに対する具体的な説明は省略する。
図22と図26を参照すれば、トレンチアイソレーション53が形成された半導体基板51の内部に、ディープ−Nウェル52とP-ウェル54とを形成した後、チャネルが形成される領域を画定し、パッド酸化膜101とパッド窒化膜102とを形成する。次に、フローティングゲートパターン96(図18参照)を用いて、パッド酸化膜101とパッド窒化膜102とを基板の内部までエッチングして、第2のトレンチ105を形成する。
図23と図27を参照すれば、第2のトレンチ105の内部に、トンネル酸化膜55を10nm程度薄く形成した後、トンネル酸化膜55上にCVD(Chemical Vapor Deposition)工程でフローティングゲート56が形成される第2のトレンチ105の内部を250nm厚さ程度のN+-タイプの第1のポリシリコンにより蒸着し、これをエッチングして、フローティングゲート56を形成する。
図24と図28を参照すれば、フローティングゲート56上にONO(Oxide/Nitride/Oxide)誘電(dielectric)物質103を蒸着した後、そのONO誘電物質103上に、コントロールゲート58として使用される第2のポリシリコン膜をCVD方法により蒸着する。この後、第2のポリシリコン膜とONO膜とをエッチバック(etch-back)したり、CMP工程で平坦化する。望ましくは、CMP工程を用いることが多方面に良い。なぜならば、CMP工程を用いて、第2のポリシリコン膜だけでなく、パッド窒化層の一部まで除去する場合、フローティングゲート56上の第2のポリシリコンのみを残すことができ、コントロールゲート58をセルフ-アライン(self-align)方式により形成できるためである。
図25を参照すれば、パッド窒化層102をストリップし、コントロールゲート58の両側壁面にサイドウォールスペーサ(sidewall spacer)59を更に形成し、イオン注入方式によりNタイプのソース/ドレイン領域60a、60bを形成する。
図19から図28の製造工程において、フローティングゲート56とコントロールゲート58とは、共にセルフ-アライン(self-align)により形成される。フローティングゲート56とコントロールゲート58とがセルフ-アラインにより形成されるBFGセルは、従来のスタックゲートセルを形成する際に必須であるその場(in-situ)RIEエッチング工程の負担を解決できるだけでなく、N−/N+の二重インプラント(double implantation)工程とスペーサ59の構造とを不要とする。そして、BTBTが発生するドレインジャンクション空乏(Drain Junction Depletion)領域が、フローティングゲート56の下部に形成されることで、ドレインディスターバンス(Drain disturbance)を減らすことができ、読み出しディスターバンス(Read disturbance)を無くすことができる。また、ソースインジェクション削除(Source junction Erase)の際に、ホットホール(hothole)によるトンネル酸化膜の劣化(tunnel oxide degradation)を防ぐことができる。
図29は、本発明の第2の実施例に係るBFGセルを説明する図である。これを参照すれば、BFG120は、図6のBFGセル50と比較して、フローティングゲート122の下コーナー(bottom corner)部分が丸く処理され、この部分と接するトンネル酸化膜121の厚さが厚く形成されており、ソース及びドレイン領域120a、120bのジャンクションの深さが互いに異なるように形成されている点に差がある。特に、ソース領域120aのジャンクションの深さは、フローティングゲート122の深さよりも浅く、ドレイン領域120bのジャンクションの深さは、フローティングゲート122の深さで形成されている。
BFGセル120は、プログラム動作の際に、ソース120aとバルク51とが接地された状態で、VCG= VPP ≒ 9Vを加え、 VDS ≒ 4.75Vを印加するようになると、最大ラテラルフィールド(Max Lateral field)が2箇所(A、B)で生じるスプリット構造を持つ。これにより、プログラム効率(program efficiency)を増加させることができる。そして、BFGセル120は、読み出し動作の際に、図30に示されたように、ソース電圧VSを増加させても、ソース領域の空乏(depletion)領域の拡張が制約的になるので、読み出しディスターバンス(Read disturbance)の虞がない。これにより、図31に示されたように、ソース電圧の増加により、BFGセル120のI-V特性が、従来の曲線であるAからBにシフトされ、トランスコンダクタンスGMが増加して、BFGセル120のプログラム、あるいは、削除を判別できる能力が増大するので、読み出し速度が向上する。
図32は、本発明の第3実施例に係るBFGセル150を説明する図である。これを参照すれば、BFGセル150は、図6のBFGセル50と比較して、ソース及びドレイン領域150a、150bのジャンクションの深さが、フローティングゲート56の深さよりも浅く形成されている点に差がある。このBFGセル150は、プログラム動作と削除動作とを共にF-Nトンネリング方式によりするものであって、ソース領域150aでF-Nプログラムさせ、ドレイン領域150bでF-N削除させる方式である。F-Nプログラムと削除とが、同じ部分のトンネル酸化膜55で行われないため、トンネル酸化膜の劣化の側面の信頼性特性が良い。
BFGセル150の動作は、以下のようなバイアス条件で行われる。
本発明は、図面に示された一実施例を参考として説明されたが、これは、例示的なものに過ぎなく、本技術分野の通常の知識を有する者であれば、このことから様々な変形及び均等な他実施例が可能であるという点を理解できるはずである。したがって、本発明の本当の技術的な保護範囲は、添付の特許請求範囲の技術的な思想により決められるべきである。
50:BFGセル
51:半導体基板
53:トレンチ
56:フローティングゲート
57:誘電体膜
58:コントロールゲート
59:窒化膜スペーサ
60a、60b:ソース及びドレイン領域
61:アクティブ領域パターン
62:コンタクトマスクパターン
71:パッド酸化膜。
51:半導体基板
53:トレンチ
56:フローティングゲート
57:誘電体膜
58:コントロールゲート
59:窒化膜スペーサ
60a、60b:ソース及びドレイン領域
61:アクティブ領域パターン
62:コンタクトマスクパターン
71:パッド酸化膜。
Claims (30)
- 半導体基板と、
前記半導体基板の上部に形成され、第1の導電膜から形成されたコントロールゲートと、
前記半導体基板の表面と前記コントロールゲートとの間に形成された誘電体膜と、
前記誘電体膜下の前記半導体基板の内部に埋め込まれ、第2の導電膜から形成されるフローティングゲートと、
前記半導体基板の内部に前記フローティングゲートを取り囲みながら形成されたトンネル酸化膜と、
前記半導体基板内に前記フローティングゲートと前記トンネル酸化膜とを挟んで離隔されているソース及びドレインと、を備えることを特徴とするフラッシュメモリセル。 - 前記フラッシュメモリセルは、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、均一であることを特徴とする請求項1に記載のフラッシュメモリセル。 - 前記フラッシュメモリセルは、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、前記フローティングゲートのボトムコーナー(bottom corner)部分でより厚いことを特徴とする請求項1に記載のフラッシュメモリセル。 - 前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが異なることを特徴とする請求項1に記載のフラッシュメモリセル。 - 前記フラッシュメモリセルは、
前記ソースのジャンクションの深さが、前記フローティングゲートの深さよりも浅く、前記ドレインのジャンクションの深さは、前記フローティングゲートの深さと同一であることを特徴とする請求項4に記載のフラッシュメモリセル。 - 前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さと同一であることを特徴とする請求項1に記載のフラッシュメモリセル。 - 前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも浅いことを特徴とする請求項1に記載のフラッシュメモリセル。 - 前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも深いことを特徴とする請求項1に記載のフラッシュメモリセル。 - 前記誘電体膜は、
O/N/O(oxide/nitride/oxide)膜から構成されることを特徴とする請求項1に記載のフラッシュメモリセル。 - 半導体基板の所定領域を露出させる素子分離膜を形成する段階と、
前記素子分離膜間に、前記半導体基板の表面にトレンチを形成する段階と、
前記トレンチの側面にトンネル酸化膜を形成する段階と、
前記トレンチを埋め込む第1の導電膜を用いて、前記トンネル酸化膜と接するフローティングゲートを形成する段階と、
前記フローティングゲート上に誘電体膜を形成する段階と、
前記誘電体膜上に第2の導電膜からコントロールゲートを形成する段階と、
前記半導体基板の前記フローティングゲートの両側面に、前記素子分離膜と接するソース及びドレイン領域を形成する段階と、を備えることを特徴とするフラッシュメモリセルの製造方法。 - 前記第1又は第2の導電膜は、
ポリシリコン、または、ドーピングされたポリシリコンから形成することを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記誘電体膜は、
O/N/O(oxide/nitride/oxide)膜から形成されることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記トンネル酸化膜は、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、均一に形成されることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記トンネル酸化膜は、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、前記フローティングゲートのボトムのコーナー部分でより厚くなるように形成されることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記ソース及びドレイン領域は、
前記フローティングゲートの両側に、前記ソース及びドレインのジャンクションの深さが異なるように形成されることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記ソース及びドレイン領域は、
前記ソースのジャンクションの深さが、前記フローティングゲートの深さよりも浅く、前記ドレインのジャンクションの深さは、前記フローティングゲートの深さと同じように形成されることを特徴とする請求項15に記載のフラッシュメモリセルの製造方法。 - 前記ソース及びドレイン領域は、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深くと同じように形成されることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記前記ソース及びドレイン領域は、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも浅く形成されることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも深く形成されることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記フラッシュメモリセルの製造方法は、
前記フローティングゲートを形成するフローティングゲートパターンと、前記コントロールゲートを形成するコントロールゲートパターンとを別に備え、前記フローティングゲートと前記コントロールゲートとを形成することを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記フラッシュメモリセルの製造方法は、
前記フローティングゲートを形成するフローティングゲートパターンを用いて前記コントロールゲートを形成することを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。 - 前記ソース領域に電圧を印加して、前記フローティングゲートに電荷を注入することによって、前記フラッシュメモリセルをプログラムすることを特徴とする請求項1又は5に記載のフラッシュメモリセル。
- 前記ソース領域に電圧を印加するにより、前記フラッシュメモリセルに格納された2値情報を読み出すことを特徴とする請求項22に記載のフラッシュメモリセル。
- 前記ソース領域に電圧を印加して、前記ソース領域で前記フローティングゲートに電荷をトンネリング(tunneling)することにより、前記フラッシュメモリセルに2値情報をプログラムすることを特徴とする請求項1又は7に記載のフラッシュメモリセル。
- 前記ドレイン領域に電圧を印加して、前記フローティングゲートに格納された電荷をトンネリング(tunneling)することにより、前記フラッシュメモリセルに格納された2値情報を削除することを特徴とする請求項1又は7に記載のフラッシュメモリセル。
- 前記ソースまたは前記ドレイン領域のいずれかから発生する電荷のトンネリング(tunneling)により、前記フローティングゲートに2値情報を格納し、前記ソースまたは前記ドレインの余りの1つを用いて、前記2値情報を電荷のトンネリング(tunneling)により削除することを特徴とする請求項1又は7に記載のフラッシュメモリセル。
- 前記フローティングゲートは、化学機械平坦化(chemical mechanical planarization)工程を用いて形成されたことを特徴とする請求項1に記載のフラッシュメモリセル。
- 前記コントロールゲートは、化学機械平坦化(chemical mechanical planarization)工程を用いて形成されたことを特徴とする請求項1に記載のフラッシュメモリセル。
- 前記フローティングゲートを形成する段階は、化学機械平坦化(chemical mechanical planarization)工程を用いることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。
- 前記コントロールゲートを形成する段階は、化学機械平坦化(chemical mechanical planarization)工程を用いることを特徴とする請求項10に記載のフラッシュメモリセルの製造方法。
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