JPH0685274A - トレンチ型ｅｅｐｒｏｍ - Google Patents
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- JPH0685274A JPH0685274A JP5008828A JP882893A JPH0685274A JP H0685274 A JPH0685274 A JP H0685274A JP 5008828 A JP5008828 A JP 5008828A JP 882893 A JP882893 A JP 882893A JP H0685274 A JPH0685274 A JP H0685274A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】 （修正有）
【目的】表面積が小さく、高い結合度で、かつプログラ
ムおよび消去するために要する時間が短縮されたＥＥＰ
ＲＯＭを製造する。 【構成】 トレンチ４５の素子セルは、４つの垂直な側
面と底面を有す。トレンチの底面は、ＥＥＰＲＯＭセル
の転送ＦＥＴのチャネル領域１０７を形成する。多量に
ドープされたソース領域４７およびドレイン領域５０
が、トレンチの互いに向き合った２つの垂直な側壁上に
形成される。多量にドープされた領域は側壁全体を覆っ
ており、チャネル領域がトレンチの底面によって規定さ
れる。トレンチの他の２つの垂直側壁は、絶縁体酸化物
によって形成される。フローティング・ゲート１１０
は、４つの全てのトレンチ側壁と重なり合っており、実
質的にフローティング・ゲートと制御ゲート４０の結合
を増強している。制御ゲートはフローティング・ゲート
に重なっており、かつ分離誘電体層１１５によって、フ
ローティング・ゲートから分離されている。
ムおよび消去するために要する時間が短縮されたＥＥＰ
ＲＯＭを製造する。 【構成】 トレンチ４５の素子セルは、４つの垂直な側
面と底面を有す。トレンチの底面は、ＥＥＰＲＯＭセル
の転送ＦＥＴのチャネル領域１０７を形成する。多量に
ドープされたソース領域４７およびドレイン領域５０
が、トレンチの互いに向き合った２つの垂直な側壁上に
形成される。多量にドープされた領域は側壁全体を覆っ
ており、チャネル領域がトレンチの底面によって規定さ
れる。トレンチの他の２つの垂直側壁は、絶縁体酸化物
によって形成される。フローティング・ゲート１１０
は、４つの全てのトレンチ側壁と重なり合っており、実
質的にフローティング・ゲートと制御ゲート４０の結合
を増強している。制御ゲートはフローティング・ゲート
に重なっており、かつ分離誘電体層１１５によって、フ
ローティング・ゲートから分離されている。
Description
【０００１】
【産業上の利用分野】本発明は、広くは、半導体素子の
分野に属す。特に、本発明は、半導体記憶機構素子に関
し、その中でも、電気的に消去およびプログラム可能な
読取専用記憶機構素子に関する。
分野に属す。特に、本発明は、半導体記憶機構素子に関
し、その中でも、電気的に消去およびプログラム可能な
読取専用記憶機構素子に関する。
【０００２】
【従来の技術】不揮発性記憶機構は、電源が供給されな
いときでも記憶されたデータを維持する。読取専用記憶
機構の有すデータは、変更することができない。不揮発
性の読取専用記憶機構は、コンピューターにおいて非常
に有用である。なぜならそれらは、コンピュータの電源
が入れられたときに、初期の命令やデータを与えるから
である。これらの記憶機構は有用ではあるが、その初期
の命令のセットやデータを変更する場合には、その記憶
機構全体を差し替えなければならない。不揮発性のプロ
グラム可能な読取専用記憶機構（ＰＲＯＭ）は、記憶機
構全体を差し替えなくても記憶された命令やデータを変
更することができる。通常は、ＰＲＯＭの中の命令やデ
ータを変更するには、紫外光によって現存するデータを
消去し、その素子を電気的に再プログラムすることが必
要である。これは、時間のかかる困難な作業であり、そ
のような素子を頻繁に消去して再プログラムすることは
実用的でない。しかしながら、電気的に消去も再プログ
ラムも両方できるＰＲＯＭは、消去と再プログラムが実
用的であり、その結果、電源が頻繁に中断されるコンピ
ューターや電気的素子において非常に有用である。その
理由は、電源が切られたときそのコンピューターが処理
しているデータおよび命令を記憶することができ、電源
が復帰したとき再生することができるからである。
いときでも記憶されたデータを維持する。読取専用記憶
機構の有すデータは、変更することができない。不揮発
性の読取専用記憶機構は、コンピューターにおいて非常
に有用である。なぜならそれらは、コンピュータの電源
が入れられたときに、初期の命令やデータを与えるから
である。これらの記憶機構は有用ではあるが、その初期
の命令のセットやデータを変更する場合には、その記憶
機構全体を差し替えなければならない。不揮発性のプロ
グラム可能な読取専用記憶機構（ＰＲＯＭ）は、記憶機
構全体を差し替えなくても記憶された命令やデータを変
更することができる。通常は、ＰＲＯＭの中の命令やデ
ータを変更するには、紫外光によって現存するデータを
消去し、その素子を電気的に再プログラムすることが必
要である。これは、時間のかかる困難な作業であり、そ
のような素子を頻繁に消去して再プログラムすることは
実用的でない。しかしながら、電気的に消去も再プログ
ラムも両方できるＰＲＯＭは、消去と再プログラムが実
用的であり、その結果、電源が頻繁に中断されるコンピ
ューターや電気的素子において非常に有用である。その
理由は、電源が切られたときそのコンピューターが処理
しているデータおよび命令を記憶することができ、電源
が復帰したとき再生することができるからである。
【０００３】電気的消去およびプログラム可能な読取専
用記憶機構（ＥＥＰＲＯＭ）は、頻繁に記憶されたデー
タを変更できる不揮発性記憶機構への必要性に対応して
開発された。図１及び図２に、従来技術によるＥＥＰＲ
ＯＭセルを示す。ＥＥＰＲＯＭセルは、従来のソース、
ドレイン、ゲートからなるＦＥＴであり、その中のゲー
ト領域はフローティング・ゲートを含むよう変更されて
いる。ＥＥＰＲＯＭ記憶機構は、図１中にセルとして示
されているＥＥＰＲＯＭセルのアレイから構成されてい
る。このアレイは、個々のビット・ラインに接続された
素子の行列の列および個々のワード・ラインに接続され
た素子の行列の行として組み込まれている。それぞれの
セルは、アレイの中の特定のセルに接続されたビット・
ライン（Ｂ／Ｌ）１８と１８’およびワード・ライン
（Ｗ／Ｌ）２０を起動することによってアドレス指定さ
れる。Ｗ／Ｌ２０は、アレイの中の各セルの上に制御ゲ
ート１０を形成する。この制御ゲート１０は、第一の絶
縁層８を覆っている。この絶縁層８はフローティング・
ゲート６を覆い、フローティング・ゲート６はそのセル
素子のチャネル領域４を覆っている。ビット・ライン１
８と１８’は、それぞれセル素子のドレイン１６および
ソース１４に接続される。ドレイン１６およびソース１
４は共に、通常はｎ型領域である（がｐ型領域でも良
い）。
用記憶機構（ＥＥＰＲＯＭ）は、頻繁に記憶されたデー
タを変更できる不揮発性記憶機構への必要性に対応して
開発された。図１及び図２に、従来技術によるＥＥＰＲ
ＯＭセルを示す。ＥＥＰＲＯＭセルは、従来のソース、
ドレイン、ゲートからなるＦＥＴであり、その中のゲー
ト領域はフローティング・ゲートを含むよう変更されて
いる。ＥＥＰＲＯＭ記憶機構は、図１中にセルとして示
されているＥＥＰＲＯＭセルのアレイから構成されてい
る。このアレイは、個々のビット・ラインに接続された
素子の行列の列および個々のワード・ラインに接続され
た素子の行列の行として組み込まれている。それぞれの
セルは、アレイの中の特定のセルに接続されたビット・
ライン（Ｂ／Ｌ）１８と１８’およびワード・ライン
（Ｗ／Ｌ）２０を起動することによってアドレス指定さ
れる。Ｗ／Ｌ２０は、アレイの中の各セルの上に制御ゲ
ート１０を形成する。この制御ゲート１０は、第一の絶
縁層８を覆っている。この絶縁層８はフローティング・
ゲート６を覆い、フローティング・ゲート６はそのセル
素子のチャネル領域４を覆っている。ビット・ライン１
８と１８’は、それぞれセル素子のドレイン１６および
ソース１４に接続される。ドレイン１６およびソース１
４は共に、通常はｎ型領域である（がｐ型領域でも良
い）。
【０００４】ＥＥＰＲＯＭ素子は、Ｗ／Ｌ２０およびＢ
／Ｌ１８（ドレイン１６に接続されている）に、ｐ型の
基盤２およびソース１８’上の電圧に対して正の大電圧
を印加することによってプログラムされる。Ｂ／Ｌ１８
上の大電圧によって、チャネル領域４中のドレイン領域
１６に近い部分の電子のエネルギーが増加する。制御ゲ
ート上の大電圧によって、高いエネルギーを持った電子
をチャネル４中のドレイン領域に近い部分からフローテ
ィング・ゲート６の中へと移動させる電場を生じる。フ
ローティング・ゲート６中の電子の存在が、通常のＦＥ
Ｔの動作を変える。普通は、ＦＥＴのゲート上の低レベ
ルの電圧がドレイン領域とソース領域の間に導通経路を
生じる。しかしながら、素子がフローティング・ゲート
の中に電子と共にプログラムされた場合、制御ゲートの
低レベル電圧はドレイン領域とソース領域の間の導通経
路を生じるために十分ではない。Ｂ／Ｌ１８’に対して
低レベルの電圧が制御ゲート１０（Ｗ／Ｌ２０を通し
て）およびＢ／Ｌ１８に印加された場合にドレイン領域
とソース領域間に電流が流れるときに、検知されたもの
が、ＥＥＰＲＯＭセル内に記憶されたデータの状態を示
している。フローティング・ゲート６は、基盤２上の電
圧（Ｂ／Ｌ上の電圧とは独立）に対してＷ／Ｌ上に正の
大電圧を印加することによって消去される。
／Ｌ１８（ドレイン１６に接続されている）に、ｐ型の
基盤２およびソース１８’上の電圧に対して正の大電圧
を印加することによってプログラムされる。Ｂ／Ｌ１８
上の大電圧によって、チャネル領域４中のドレイン領域
１６に近い部分の電子のエネルギーが増加する。制御ゲ
ート上の大電圧によって、高いエネルギーを持った電子
をチャネル４中のドレイン領域に近い部分からフローテ
ィング・ゲート６の中へと移動させる電場を生じる。フ
ローティング・ゲート６中の電子の存在が、通常のＦＥ
Ｔの動作を変える。普通は、ＦＥＴのゲート上の低レベ
ルの電圧がドレイン領域とソース領域の間に導通経路を
生じる。しかしながら、素子がフローティング・ゲート
の中に電子と共にプログラムされた場合、制御ゲートの
低レベル電圧はドレイン領域とソース領域の間の導通経
路を生じるために十分ではない。Ｂ／Ｌ１８’に対して
低レベルの電圧が制御ゲート１０（Ｗ／Ｌ２０を通し
て）およびＢ／Ｌ１８に印加された場合にドレイン領域
とソース領域間に電流が流れるときに、検知されたもの
が、ＥＥＰＲＯＭセル内に記憶されたデータの状態を示
している。フローティング・ゲート６は、基盤２上の電
圧（Ｂ／Ｌ上の電圧とは独立）に対してＷ／Ｌ上に正の
大電圧を印加することによって消去される。
【０００５】従来技術による平面素子における問題は、
フローティング・ゲートと制御ゲートとの間に強い結合
を有す素子を作成するために要求される表面積が大きす
ぎることである。強い結合は、低レベル電圧においてプ
ログラムと消去を容易にするために要求される。記憶機
構セルの表面積を減らすことは、記憶密度を上げ、また
記憶機構の製造コストを下げるので重要である。従来技
術では、ＥＥＰＲＯＭセルをトレンチの中に作ることに
よって、素子の表面積を減らしてこの問題を解決しよう
と試みている。素子のチャネルは、トレンチの底に形成
される。トレンチの側壁は、垂直のキャパシタを形成
し、それによってＥＥＰＲＯＭ素子自身の表面積を増加
することなくフローティング・ゲートの領域を増加させ
ている。この従来の素子の問題点は、フローティング・
ゲートと制御ゲート間の静電容量が増加する一方、フロ
ーティング・ゲートと基盤間の静電容量もまた増加する
ことである。このことは、２個のキャパシタ間の結合が
実質的には増加しないことを意味する。従来の素子はま
た、チャネル領域からフローティング・ゲートへの熱電
子注入を利用しているためプログラムおよび消去が遅す
ぎる。フローティング・ゲートは、多量のエネルギーを
消費するために、わずかなセルしか同時にプログラムす
ることができない。単に、素子をトレンチの中に作るだ
けでは、遅いプログラムをアドレス指定したり、また問
題を解消できない。なぜなら、その素子は、チャネル領
域とフローティング・ゲートに印加される電場によって
プログラムされたり、消去されたりするからである。
フローティング・ゲートと制御ゲートとの間に強い結合
を有す素子を作成するために要求される表面積が大きす
ぎることである。強い結合は、低レベル電圧においてプ
ログラムと消去を容易にするために要求される。記憶機
構セルの表面積を減らすことは、記憶密度を上げ、また
記憶機構の製造コストを下げるので重要である。従来技
術では、ＥＥＰＲＯＭセルをトレンチの中に作ることに
よって、素子の表面積を減らしてこの問題を解決しよう
と試みている。素子のチャネルは、トレンチの底に形成
される。トレンチの側壁は、垂直のキャパシタを形成
し、それによってＥＥＰＲＯＭ素子自身の表面積を増加
することなくフローティング・ゲートの領域を増加させ
ている。この従来の素子の問題点は、フローティング・
ゲートと制御ゲート間の静電容量が増加する一方、フロ
ーティング・ゲートと基盤間の静電容量もまた増加する
ことである。このことは、２個のキャパシタ間の結合が
実質的には増加しないことを意味する。従来の素子はま
た、チャネル領域からフローティング・ゲートへの熱電
子注入を利用しているためプログラムおよび消去が遅す
ぎる。フローティング・ゲートは、多量のエネルギーを
消費するために、わずかなセルしか同時にプログラムす
ることができない。単に、素子をトレンチの中に作るだ
けでは、遅いプログラムをアドレス指定したり、また問
題を解消できない。なぜなら、その素子は、チャネル領
域とフローティング・ゲートに印加される電場によって
プログラムされたり、消去されたりするからである。
【０００６】従来技術は、ＥＥＰＲＯＭをプログラムし
たり消去したりするために要する時間を短縮する素子を
開発してきた。このことは、キャリア注入技術を利用す
ることによって達成されてきた。この技術は、ＥＥＰＲ
ＯＭセル素子のチャネル領域からフローティング・ゲー
トへの注入に依存しない。特に、従来技術では、大量に
ドープされたドレイン領域の上にフローティング・ゲー
トを形成する。そして、ドレイン領域は、薄い誘電体層
によってフローティング・ゲート領域から分離されてい
る。誘電体層が薄いため、ドレイン領域とフローティン
グ・ゲートとの間のキャリヤのトンネリングが可能にな
る。このトンネリング機構を利用すると、プログラムお
よび消去時間を短縮するのに有効である。なぜなら、Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングは、非常に
効率の良い注入機構であり、同時に多数のセルをプログ
ラムし消去することができる。その結果、全ての単一セ
ルのプログラムおよび消去時間が短縮される。しかしな
がら、ドレイン領域上に薄い誘電体を形成することは、
ＥＥＰＲＯＭの大きさを拡げることになる。従って、従
来技術は、プログラムおよび消去時間は短縮することが
できるが、ＥＥＰＲＯＭアレイのセルを大きくしてしま
い、それによって記憶機構の表面積も大きくなる。
たり消去したりするために要する時間を短縮する素子を
開発してきた。このことは、キャリア注入技術を利用す
ることによって達成されてきた。この技術は、ＥＥＰＲ
ＯＭセル素子のチャネル領域からフローティング・ゲー
トへの注入に依存しない。特に、従来技術では、大量に
ドープされたドレイン領域の上にフローティング・ゲー
トを形成する。そして、ドレイン領域は、薄い誘電体層
によってフローティング・ゲート領域から分離されてい
る。誘電体層が薄いため、ドレイン領域とフローティン
グ・ゲートとの間のキャリヤのトンネリングが可能にな
る。このトンネリング機構を利用すると、プログラムお
よび消去時間を短縮するのに有効である。なぜなら、Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングは、非常に
効率の良い注入機構であり、同時に多数のセルをプログ
ラムし消去することができる。その結果、全ての単一セ
ルのプログラムおよび消去時間が短縮される。しかしな
がら、ドレイン領域上に薄い誘電体を形成することは、
ＥＥＰＲＯＭの大きさを拡げることになる。従って、従
来技術は、プログラムおよび消去時間は短縮することが
できるが、ＥＥＰＲＯＭアレイのセルを大きくしてしま
い、それによって記憶機構の表面積も大きくなる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、電気
的に消去およびプログラム可能な読取専用記憶機構（Ｅ
ＥＰＲＯＭ）を製造することである。
的に消去およびプログラム可能な読取専用記憶機構（Ｅ
ＥＰＲＯＭ）を製造することである。
【０００８】さらに、本発明の目的は、表面積の小さい
ＥＥＰＲＯＭを製造することである。
ＥＥＰＲＯＭを製造することである。
【０００９】さらに、本発明の目的は、表面積が小さ
く、かつ高い結合度のＥＥＰＲＯＭを製造することであ
る。
く、かつ高い結合度のＥＥＰＲＯＭを製造することであ
る。
【００１０】さらに、本発明の目的は、表面積が小さ
く、かつプログラムおよび消去するために要する時間が
短縮されたＥＥＰＲＯＭを製造することである。
く、かつプログラムおよび消去するために要する時間が
短縮されたＥＥＰＲＯＭを製造することである。
【００１１】さらに、本発明の目的は、表面積が小さ
く、かつフローティング・ゲートを通してＥＥＰＲＯＭ
の記憶機構セルをプログラムあるいは消去することが、
フローティング・ゲートの広い面積にわたって行なわれ
るＥＥＰＲＯＭを製造することである。
く、かつフローティング・ゲートを通してＥＥＰＲＯＭ
の記憶機構セルをプログラムあるいは消去することが、
フローティング・ゲートの広い面積にわたって行なわれ
るＥＥＰＲＯＭを製造することである。
【００１２】
【課題を解決するための手段】本発明の目的は、ＭＯＳ
ＦＥＴ素子およびフローティング・ゲートを３次元のト
レンチ構造の中へ組み入れることによって達成される。
このトレンチ型の素子セルは４つの垂直な側面と底面を
有している。トレンチの底面はＥＥＰＲＯＭの転送ＦＥ
Ｔのチャネル領域を形成する。多量にドープされたソー
ス領域およびドレイン領域が、トレンチの互いに向き合
う２つの垂直側壁に形成される。多量にドープされた領
域は側壁全体を覆い、その深さはトレンチの深さより深
くなっているため、チャネル領域はトレンチの底面によ
って規定される。トレンチの残りの垂直な２つの側壁
は、絶縁体である酸化物で形成される。第１の二酸化シ
リコン層がトレンチの底面を覆い、かつセル素子のゲー
ト酸化物の一部を形成している。第２の二酸化シリコン
層は、トレンチの垂直な側壁を覆っている。この第２の
二酸化シリコン層は、ゲート酸化物に対して相対的に薄
い。この第２の二酸化シリコン層は、ソース領域および
ドレイン領域をフローティング・ゲートから分離してお
り、フローティング・ゲートは第１および第２の二酸化
シリコン層の双方の上に重なっている。フローティング
・ゲートは、４つのトレンチの側壁全てと重なり合い、
実質的にフローティング・ゲートと制御ゲートとの結合
を増している。制御ゲートはフローティング・ゲートの
上に置かれており、かつ分離用の誘電体層によってフロ
ーティング・ゲートから分離されている。第２の二酸化
シリコン層は相対的に薄くなっているため、ソース領
域、ドレイン領域、およびフローティング・ゲートを一
体化している垂直な側壁間で電子のトンネリングが生じ
る。トンネリングとは、フローティング・ゲートを充電
したり、放電したりする機構である。本発明のトレンチ
型ＥＥＰＲＯＭ記憶機構の構造は、制御ゲートとフロー
ティング・ゲートとの高い結合度を維持しながら、占有
する表面積全体は小さくなる。フローティング・ゲート
と制御ゲートとの高い結合度は、フローティング・ゲー
トがトレンチの２つの側面上の絶縁体酸化物に接合され
ていることにより、維持されている。本発明のトレンチ
型ＥＥＰＲＯＭ記憶機構の構造はまた、多数のセルにつ
いて同時に、ソース領域またはドレイン領域を通してフ
ローティング・ゲートがプログラムされ、あるいは充電
されるので、プログラムおよび消去時間を短縮する。
ＦＥＴ素子およびフローティング・ゲートを３次元のト
レンチ構造の中へ組み入れることによって達成される。
このトレンチ型の素子セルは４つの垂直な側面と底面を
有している。トレンチの底面はＥＥＰＲＯＭの転送ＦＥ
Ｔのチャネル領域を形成する。多量にドープされたソー
ス領域およびドレイン領域が、トレンチの互いに向き合
う２つの垂直側壁に形成される。多量にドープされた領
域は側壁全体を覆い、その深さはトレンチの深さより深
くなっているため、チャネル領域はトレンチの底面によ
って規定される。トレンチの残りの垂直な２つの側壁
は、絶縁体である酸化物で形成される。第１の二酸化シ
リコン層がトレンチの底面を覆い、かつセル素子のゲー
ト酸化物の一部を形成している。第２の二酸化シリコン
層は、トレンチの垂直な側壁を覆っている。この第２の
二酸化シリコン層は、ゲート酸化物に対して相対的に薄
い。この第２の二酸化シリコン層は、ソース領域および
ドレイン領域をフローティング・ゲートから分離してお
り、フローティング・ゲートは第１および第２の二酸化
シリコン層の双方の上に重なっている。フローティング
・ゲートは、４つのトレンチの側壁全てと重なり合い、
実質的にフローティング・ゲートと制御ゲートとの結合
を増している。制御ゲートはフローティング・ゲートの
上に置かれており、かつ分離用の誘電体層によってフロ
ーティング・ゲートから分離されている。第２の二酸化
シリコン層は相対的に薄くなっているため、ソース領
域、ドレイン領域、およびフローティング・ゲートを一
体化している垂直な側壁間で電子のトンネリングが生じ
る。トンネリングとは、フローティング・ゲートを充電
したり、放電したりする機構である。本発明のトレンチ
型ＥＥＰＲＯＭ記憶機構の構造は、制御ゲートとフロー
ティング・ゲートとの高い結合度を維持しながら、占有
する表面積全体は小さくなる。フローティング・ゲート
と制御ゲートとの高い結合度は、フローティング・ゲー
トがトレンチの２つの側面上の絶縁体酸化物に接合され
ていることにより、維持されている。本発明のトレンチ
型ＥＥＰＲＯＭ記憶機構の構造はまた、多数のセルにつ
いて同時に、ソース領域またはドレイン領域を通してフ
ローティング・ゲートがプログラムされ、あるいは充電
されるので、プログラムおよび消去時間を短縮する。
【００１３】
【実施例】図３は、本発明の実施例であり、本発明によ
るＥＥＰＲＯＭのアレイの配置を示す。ワード・ライン
４０および４２は、ビット・ライン４７、５０、５３、
５７と格子状パターンを形成する。ビット・ライン４
７、５０、５３、５７は、アドレス指定されるセルに従
って、交互にソースおよびドレインとして働く。例え
ば、セル８０がアドレス指定されるとすると、ビット・
ライン５０はドレインとして高電位に接続され、ビット
・ライン５３はソースとして低電位に接続される。この
ビット・ラインの分担によって、セルのアレイに要する
空間が減らされる。セル８５のような、アレイの中の一
つのセルが、素子のトレンチ６５、ワード・ライン４２
の一部、およびビット・ライン５３と５７の一部を含
む。素子のトレンチ６５は、トレンチの２つの側面上の
２つの拡散領域および残りの２つの側面上の２つの絶縁
領域と隣接している。ワード・ライン４２は電界効果型
トランジスタ（ＦＥＴ）への制御ゲートとして機能す
る。このＦＥＴは、トレンチ領域６５の下部およびビッ
ト・ライン５３と５７を形成する拡散領域の間にチャネ
ルを有している。セルの区画８５内に含まれる基本構造
は、複数の行および列について繰り返されて、ＥＥＰＲ
ＯＭのアレイを形成している。
るＥＥＰＲＯＭのアレイの配置を示す。ワード・ライン
４０および４２は、ビット・ライン４７、５０、５３、
５７と格子状パターンを形成する。ビット・ライン４
７、５０、５３、５７は、アドレス指定されるセルに従
って、交互にソースおよびドレインとして働く。例え
ば、セル８０がアドレス指定されるとすると、ビット・
ライン５０はドレインとして高電位に接続され、ビット
・ライン５３はソースとして低電位に接続される。この
ビット・ラインの分担によって、セルのアレイに要する
空間が減らされる。セル８５のような、アレイの中の一
つのセルが、素子のトレンチ６５、ワード・ライン４２
の一部、およびビット・ライン５３と５７の一部を含
む。素子のトレンチ６５は、トレンチの２つの側面上の
２つの拡散領域および残りの２つの側面上の２つの絶縁
領域と隣接している。ワード・ライン４２は電界効果型
トランジスタ（ＦＥＴ）への制御ゲートとして機能す
る。このＦＥＴは、トレンチ領域６５の下部およびビッ
ト・ライン５３と５７を形成する拡散領域の間にチャネ
ルを有している。セルの区画８５内に含まれる基本構造
は、複数の行および列について繰り返されて、ＥＥＰＲ
ＯＭのアレイを形成している。
【００１４】図４は、図３のＡＡで切断した、素子のト
レンチ４５の断面である。素子のトレンチ４５は、ＥＥ
ＰＲＯＭのセル素子を形成するいくつかの層からなって
いる。素子のトレンチ４５は、ドレイン領域５０および
ソース領域４７として示されている２つの拡散領域の間
に位置している。ドレイン領域５０およびソース領域４
７は多量にドープされたｎ型領域であり、他の例ではｐ
型領域であっても良い。トレンチ１０３の底面は、ソー
ス領域とドレイン領域の間にあるＦＥＴのチャネル領域
を形成している。チャネル領域１０３は、ゲート誘電体
１０５で覆われている。ゲート誘電体は１０５は、通常
は約１００オングストロームの厚さの高品質の二酸化シ
リコン層である。このゲート誘電体はフローティング・
ゲート１１０で覆われている。フローティング・ゲート
は通常は、約１０００オングストロームの厚さのドープ
された多結晶シリコン層である。フローティング・ゲー
トは、普通１０20／ｃｍ3 の濃度でｎ型にドープされて
いるが、ｐ型でも良い。フローティング・ゲート１１０
は、誘電体層１１５によって制御ゲート層４０から絶縁
されている。誘電体層１１５は、シリコンの多い酸化物
層（ＳＲＯ）あるいはＯＮＯ（酸化物／窒化物／酸化
物）層である。誘電体層１１５の厚さは、約１５０オン
グストロームである。制御ゲート４０は通常、多量にド
ープされた多結晶シリコン層であり、厚さ約１０００オ
ングストローム、ドーピング濃度は１０20／ｃｍ3 であ
る。本発明の他の実施例においては、制御ゲートはま
た、金属あるいは他の導電体でもよい。
レンチ４５の断面である。素子のトレンチ４５は、ＥＥ
ＰＲＯＭのセル素子を形成するいくつかの層からなって
いる。素子のトレンチ４５は、ドレイン領域５０および
ソース領域４７として示されている２つの拡散領域の間
に位置している。ドレイン領域５０およびソース領域４
７は多量にドープされたｎ型領域であり、他の例ではｐ
型領域であっても良い。トレンチ１０３の底面は、ソー
ス領域とドレイン領域の間にあるＦＥＴのチャネル領域
を形成している。チャネル領域１０３は、ゲート誘電体
１０５で覆われている。ゲート誘電体は１０５は、通常
は約１００オングストロームの厚さの高品質の二酸化シ
リコン層である。このゲート誘電体はフローティング・
ゲート１１０で覆われている。フローティング・ゲート
は通常は、約１０００オングストロームの厚さのドープ
された多結晶シリコン層である。フローティング・ゲー
トは、普通１０20／ｃｍ3 の濃度でｎ型にドープされて
いるが、ｐ型でも良い。フローティング・ゲート１１０
は、誘電体層１１５によって制御ゲート層４０から絶縁
されている。誘電体層１１５は、シリコンの多い酸化物
層（ＳＲＯ）あるいはＯＮＯ（酸化物／窒化物／酸化
物）層である。誘電体層１１５の厚さは、約１５０オン
グストロームである。制御ゲート４０は通常、多量にド
ープされた多結晶シリコン層であり、厚さ約１０００オ
ングストローム、ドーピング濃度は１０20／ｃｍ3 であ
る。本発明の他の実施例においては、制御ゲートはま
た、金属あるいは他の導電体でもよい。
【００１５】チャネル領域を形成すると同時に、素子の
トレンチ４５はまた、フローティング・ゲート１１０の
容量性領域をも形成する。効果的に操作するためには、
フローティング・ゲートと制御ゲートの間の強い結合が
要求される。これはつまり、制御ゲートとフローティン
グ・ゲート間のキャパシタが、基盤とフローティング・
ゲート間のキャパシタよりかなり大きくなければならな
いことを意味する。通常は、フローティング・ゲートと
制御ゲート間のキャパシタは、基盤との間のキャパシタ
の少なくとも３倍であるが、一般にこの比率は、使用さ
れた最小表面積について最大である。素子のトレンチの
側壁を、制御ゲートとフローティング・ゲート間のキャ
パシタを形成するために使用しているため、制御ゲート
とフローティング・ゲートとの間の静電容量の面積は、
チャネル領域（基盤とのキャパシタンスにおける基盤と
の接続部になっている。）とフローティング・ゲートと
の間の面積よりかなり大きく作られている。制御ゲート
とフローティング・ゲートとの間のキャパシタの面積
は、実質的にはさらに増大する。なぜならトレンチの４
個の側壁の全てが、フローティング・ゲートと制御ゲー
ト間のキャパシタを形成するのに用いられるからであ
る。図３から、フローティング・ゲートは、ソースおよ
びドレインの端面上のセルのトレンチ側壁と重なり合っ
ているだけではなく、絶縁体酸化物７０によって形成さ
れるトレンチの他の２つの側壁とも重なり合っているこ
とがわかる。この絶縁体酸化物と重なり合っていること
は重要である。なぜなら、それによって、フローティン
グ・ゲートと基盤との間の静電容量を増すことなく、フ
ローティング・ゲートと制御ゲートとの間の静電容量が
増すからである。そしてその結果、フローティング・ゲ
ートと制御ゲートの間の結合が強くなる。フローティン
グ・ゲートはトレンチの底面上のゲート誘電体１０５お
よびトレンチの側壁の側壁誘電体１００を覆うように配
置される。
トレンチ４５はまた、フローティング・ゲート１１０の
容量性領域をも形成する。効果的に操作するためには、
フローティング・ゲートと制御ゲートの間の強い結合が
要求される。これはつまり、制御ゲートとフローティン
グ・ゲート間のキャパシタが、基盤とフローティング・
ゲート間のキャパシタよりかなり大きくなければならな
いことを意味する。通常は、フローティング・ゲートと
制御ゲート間のキャパシタは、基盤との間のキャパシタ
の少なくとも３倍であるが、一般にこの比率は、使用さ
れた最小表面積について最大である。素子のトレンチの
側壁を、制御ゲートとフローティング・ゲート間のキャ
パシタを形成するために使用しているため、制御ゲート
とフローティング・ゲートとの間の静電容量の面積は、
チャネル領域（基盤とのキャパシタンスにおける基盤と
の接続部になっている。）とフローティング・ゲートと
の間の面積よりかなり大きく作られている。制御ゲート
とフローティング・ゲートとの間のキャパシタの面積
は、実質的にはさらに増大する。なぜならトレンチの４
個の側壁の全てが、フローティング・ゲートと制御ゲー
ト間のキャパシタを形成するのに用いられるからであ
る。図３から、フローティング・ゲートは、ソースおよ
びドレインの端面上のセルのトレンチ側壁と重なり合っ
ているだけではなく、絶縁体酸化物７０によって形成さ
れるトレンチの他の２つの側壁とも重なり合っているこ
とがわかる。この絶縁体酸化物と重なり合っていること
は重要である。なぜなら、それによって、フローティン
グ・ゲートと基盤との間の静電容量を増すことなく、フ
ローティング・ゲートと制御ゲートとの間の静電容量が
増すからである。そしてその結果、フローティング・ゲ
ートと制御ゲートの間の結合が強くなる。フローティン
グ・ゲートはトレンチの底面上のゲート誘電体１０５お
よびトレンチの側壁の側壁誘電体１００を覆うように配
置される。
【００１６】図５は、図３のＢＢに沿って切断した、素
子のトレンチ５５の断面を示している。側壁誘電体１０
０はゲート誘電体１０５とは明確に分離された層であ
る。ゲート誘電体１０５は、側壁誘電体１００とは異な
る厚さと機能を有す。図４および図５に示された側壁誘
電体１００は、約７０オングストロームの厚さであり、
フローティング・ゲート１１０へのプログラミングおよ
び消去を容易にするためのトンネル誘電体として用いら
れている。側壁誘電体は、印加された電圧においてトン
ネリングできるために十分薄くなければならず、かつフ
ローティング・ゲートをトレンチの側壁から絶縁するた
めに十分な厚みでなければならない。好ましい側壁誘電
体の厚さの範囲は、５０から１５０オングストロームで
あるが、この範囲は拡げることができる。それに対し
て、ゲート誘電体１０５は約１００オングストロームの
厚さであり、フローティング・ゲートの中に蓄められた
電荷を容易に感知できるようになっている。ゲート誘電
体は、トンネリングできないよう十分厚くなければなら
ず、しかしＭＯＳＦＥＴを十分操作できるほど薄くなけ
ればならない。図４に示されたトレンチは、約５０００
オングストロームの深さであり、絶縁体酸化物７０の深
さと同じである。シリコン層１３０のドーピング濃度
は、約２×１０16／ｃｍ3 である。チャネル領域１０７
のドーピング濃度は、シリコン基盤と異なり、約１×１
０17／ｃｍ3 である。図４と同様に、ゲート誘電体と側
壁誘電体はフローティング・ゲート１１０によって覆わ
れており、フローティング・ゲートは他の誘電体層１１
５で覆われている。誘電体層１１５は、フローティング
・ゲート１１０と制御ゲート４０の間に挿入されてい
る。
子のトレンチ５５の断面を示している。側壁誘電体１０
０はゲート誘電体１０５とは明確に分離された層であ
る。ゲート誘電体１０５は、側壁誘電体１００とは異な
る厚さと機能を有す。図４および図５に示された側壁誘
電体１００は、約７０オングストロームの厚さであり、
フローティング・ゲート１１０へのプログラミングおよ
び消去を容易にするためのトンネル誘電体として用いら
れている。側壁誘電体は、印加された電圧においてトン
ネリングできるために十分薄くなければならず、かつフ
ローティング・ゲートをトレンチの側壁から絶縁するた
めに十分な厚みでなければならない。好ましい側壁誘電
体の厚さの範囲は、５０から１５０オングストロームで
あるが、この範囲は拡げることができる。それに対し
て、ゲート誘電体１０５は約１００オングストロームの
厚さであり、フローティング・ゲートの中に蓄められた
電荷を容易に感知できるようになっている。ゲート誘電
体は、トンネリングできないよう十分厚くなければなら
ず、しかしＭＯＳＦＥＴを十分操作できるほど薄くなけ
ればならない。図４に示されたトレンチは、約５０００
オングストロームの深さであり、絶縁体酸化物７０の深
さと同じである。シリコン層１３０のドーピング濃度
は、約２×１０16／ｃｍ3 である。チャネル領域１０７
のドーピング濃度は、シリコン基盤と異なり、約１×１
０17／ｃｍ3 である。図４と同様に、ゲート誘電体と側
壁誘電体はフローティング・ゲート１１０によって覆わ
れており、フローティング・ゲートは他の誘電体層１１
５で覆われている。誘電体層１１５は、フローティング
・ゲート１１０と制御ゲート４０の間に挿入されてい
る。
【００１７】図６から図１３は、図３から図５中に示し
た構造の形成工程を示している。図６は、素子の処理工
程における中間段階の記憶機構セル素子の断面積を示
す。一定のドーピング濃度２×１０16／ｃｍ3 を有すシ
リコン基盤１３０の上に層２２０、２１５、および２１
０が堆積されている。層２２０は、窒化シリコンから形
成され、厚さは約４００オングストロームである。層２
１５は、二酸化シリコンから形成され、厚さは約４００
オングストロームである。層２１０は、窒化シリコンか
ら形成され、厚さは約１０００オングストロームであ
る。フォトレジスト層が層２１０の上に塗布され、トレ
ンチ形成のためのパターンが現像される。パターン形成
の後、シリコン基盤上のフォトレジストが無い部分にト
レンチがエッチングされる。トレンチは、一連の長い直
方体形状として形成され、互いに平行に配置されてい
る、トレンチは、反応性イオンエッチング（ＲＩＥ）を
用いて、約５，０００オングストロームの深さで、シリ
コン基盤中にエッチングで形成される。トレンチの深さ
は、約１，０００オングストロームから１ミクロン以上
の範囲にすることができる。その深さは、以下に説明す
るように、必要とするセルの静電容量に依って決まる。
フォトリソグラフィーおよびトレンチのエッチング工程
は、技術的に良く知られた汎用的な工程である。
た構造の形成工程を示している。図６は、素子の処理工
程における中間段階の記憶機構セル素子の断面積を示
す。一定のドーピング濃度２×１０16／ｃｍ3 を有すシ
リコン基盤１３０の上に層２２０、２１５、および２１
０が堆積されている。層２２０は、窒化シリコンから形
成され、厚さは約４００オングストロームである。層２
１５は、二酸化シリコンから形成され、厚さは約４００
オングストロームである。層２１０は、窒化シリコンか
ら形成され、厚さは約１０００オングストロームであ
る。フォトレジスト層が層２１０の上に塗布され、トレ
ンチ形成のためのパターンが現像される。パターン形成
の後、シリコン基盤上のフォトレジストが無い部分にト
レンチがエッチングされる。トレンチは、一連の長い直
方体形状として形成され、互いに平行に配置されてい
る、トレンチは、反応性イオンエッチング（ＲＩＥ）を
用いて、約５，０００オングストロームの深さで、シリ
コン基盤中にエッチングで形成される。トレンチの深さ
は、約１，０００オングストロームから１ミクロン以上
の範囲にすることができる。その深さは、以下に説明す
るように、必要とするセルの静電容量に依って決まる。
フォトリソグラフィーおよびトレンチのエッチング工程
は、技術的に良く知られた汎用的な工程である。
【００１８】トレンチがエッチングされたならば、それ
に合わせて絶縁体酸化物が蒸着される。この二酸化シリ
コンの層は、普通に知られ、利用されている化学蒸着
（ＣＶＤ）工程によって形成される。特に、この酸化物
は９５ｃｃｍの１００％ＳｉＨ4と１１０ｃｃｍのＯ2フ
ローを用いて、４００℃において蒸着される。この工程
における圧力は、約１９０ｍＴｏｒｒであり、蒸着速度
は、約７ｎｍ／分である。酸化物が蒸着された後、再び
フォトレジストが塗布され、現像される。それから、絶
縁体酸化物は、一連の長方形形状にエッチングされる。
図８は、酸化物がトレンチの部分に置かれた状態を示
す。フォトレジストはトレンチ（ａ）の領域３００と３
０５、トレンチ（ｂ）の領域３１０と３２０、およびト
レンチ（ｃ）の領域３２５と３３０を覆っている。酸化
物は、ＲＩＥ工程によって、トレンチを満たしている酸
化物の厚み分、通常５，０００までエッチングされる。
このＲＩＥは、圧力４０ｍＴｏｒｒ、１４００ワット
で、ＣＨＦ3 中で行なわれる。ＲＩＥのエッチングは、
トレン チ領域の外側の窒化物層２１０上で止まるの
で、基盤の表面は、その後の処理を妨げるような損傷を
受けない。領域３００、３０５、３１０、３１５、３２
０、３２５、３３０の外側の領域およびトレンチの内側
は、素子のトレンチであり、その中に本発明によるキャ
パシタ構造が作られる。図６は、図３中の素子のトレン
チ４５をＡＡで切断した結果の構造を示している。図７
は、図３中の素子のトレンチ５５をＢＢで切断した結果
の構造を示している。
に合わせて絶縁体酸化物が蒸着される。この二酸化シリ
コンの層は、普通に知られ、利用されている化学蒸着
（ＣＶＤ）工程によって形成される。特に、この酸化物
は９５ｃｃｍの１００％ＳｉＨ4と１１０ｃｃｍのＯ2フ
ローを用いて、４００℃において蒸着される。この工程
における圧力は、約１９０ｍＴｏｒｒであり、蒸着速度
は、約７ｎｍ／分である。酸化物が蒸着された後、再び
フォトレジストが塗布され、現像される。それから、絶
縁体酸化物は、一連の長方形形状にエッチングされる。
図８は、酸化物がトレンチの部分に置かれた状態を示
す。フォトレジストはトレンチ（ａ）の領域３００と３
０５、トレンチ（ｂ）の領域３１０と３２０、およびト
レンチ（ｃ）の領域３２５と３３０を覆っている。酸化
物は、ＲＩＥ工程によって、トレンチを満たしている酸
化物の厚み分、通常５，０００までエッチングされる。
このＲＩＥは、圧力４０ｍＴｏｒｒ、１４００ワット
で、ＣＨＦ3 中で行なわれる。ＲＩＥのエッチングは、
トレン チ領域の外側の窒化物層２１０上で止まるの
で、基盤の表面は、その後の処理を妨げるような損傷を
受けない。領域３００、３０５、３１０、３１５、３２
０、３２５、３３０の外側の領域およびトレンチの内側
は、素子のトレンチであり、その中に本発明によるキャ
パシタ構造が作られる。図６は、図３中の素子のトレン
チ４５をＡＡで切断した結果の構造を示している。図７
は、図３中の素子のトレンチ５５をＢＢで切断した結果
の構造を示している。
【００１９】素子のトレンチが形成された後、窒化シリ
コンの側壁層２２５がトレンチの側壁上に形成される。
この層は、約４００オングストロームの窒化シリコン
を、図６に示した構造の表面全体に合わせて蒸着するこ
とによって形成される。その後、この一定の厚さの層
は、ＲＩＥによってエッチングされる。窒化シリコンの
エッチングでは、酸化物をエッチングすることなく、窒
化物を選択的にエッチングする。さらにＲＩＥ工程は、
異方性があるためにトレンチの垂直な側壁上の窒化物は
エッチングしない。その結果、ＲＩＥ工程によって、記
憶機構の構造の水平な表面から窒化物の層２１０と２２
５をエッチングで取り除き、素子のトレンチの垂直な表
面上の窒化物層２２５を残す。トレンチの底面１０３は
むき出しのシリコンであり、トレンチ素子のためのチャ
ネル領域である。この段階において、トレンチ素子のし
きい値電圧を調整するために全面インプラントが行なわ
れる。インプラント種は臭素であり、２×１０12／ｃｍ
2 の用量で２０ｋｅＶにおいて移植される 。図９は、
その後の構造を示している。
コンの側壁層２２５がトレンチの側壁上に形成される。
この層は、約４００オングストロームの窒化シリコン
を、図６に示した構造の表面全体に合わせて蒸着するこ
とによって形成される。その後、この一定の厚さの層
は、ＲＩＥによってエッチングされる。窒化シリコンの
エッチングでは、酸化物をエッチングすることなく、窒
化物を選択的にエッチングする。さらにＲＩＥ工程は、
異方性があるためにトレンチの垂直な側壁上の窒化物は
エッチングしない。その結果、ＲＩＥ工程によって、記
憶機構の構造の水平な表面から窒化物の層２１０と２２
５をエッチングで取り除き、素子のトレンチの垂直な表
面上の窒化物層２２５を残す。トレンチの底面１０３は
むき出しのシリコンであり、トレンチ素子のためのチャ
ネル領域である。この段階において、トレンチ素子のし
きい値電圧を調整するために全面インプラントが行なわ
れる。インプラント種は臭素であり、２×１０12／ｃｍ
2 の用量で２０ｋｅＶにおいて移植される 。図９は、
その後の構造を示している。
【００２０】図１０および図１１に、ゲートおよびトレ
ンチの側壁の酸化物の形成を示す。チャネルイオンが移
植された後に、ゲート酸化物１０５が成長させられる。
ゲート酸化物は高品質の熱による酸化物であり、トレン
チの底面上に形成される。ゲート酸化物の厚さは、最初
は約７０オングストロームに成長させられる。トレンチ
の側壁の窒化物層２２５はトレンチの側壁をチャネルイ
オンの移植から保護するだけではなく、ゲート酸化物の
形成段階の間、トレンチの側壁上に酸化物を形成できな
いようにする。このことは重要である。なぜなら、この
ゲート酸化物は、後の側壁の酸化物とは独立に最適化さ
れなければならないからである。窒化物層２２５を利用
することによって、ゲート酸化物１０５を側壁酸化物か
ら分離して形成することができ、そのためこれら２つの
層は、異なる厚みを有すことができる。ゲート酸化物が
形成されたなら、側壁の窒化物層２２５は、液相エッチ
ング浴中で剥ぎ取られる。エッチング液は通常リン酸で
ある。この液相エッチングは窒化物層を取り去るが、シ
リコンあるいは二酸化シリコンはエッチングしない。図
１０には、ゲート酸化物の成長および側壁窒化物の剥ぎ
取りを示している。側壁窒化物が剥ぎ取られると、トレ
ンチの側壁は、むき出しのシリコンである。側壁酸化物
１００は、トレンチの側壁上に成長させられる。側壁酸
化物１００の厚さが約７０オングストロームになるまで
成長させられる。側壁酸化物の成長は、ゲート酸化物１
０５の酸化物形成を促進する。最終的なゲート酸化物の
厚さは、トレンチ側壁の熱酸化物成長の終了後には約１
００オングストロームになる。ゲート酸化物が１００オ
ングストロームになるのは、初期の酸化物が７０オング
ストロームであり、約４０オングストロームが窒化物の
剥ぎ取り過程で剥ぎ取られ、側壁酸化物が成長するとき
にゲート酸化物も追加されて７０オングストローム成長
するからである。図１１に、トレンチの側壁酸化物の成
長後の構造を示している。
ンチの側壁の酸化物の形成を示す。チャネルイオンが移
植された後に、ゲート酸化物１０５が成長させられる。
ゲート酸化物は高品質の熱による酸化物であり、トレン
チの底面上に形成される。ゲート酸化物の厚さは、最初
は約７０オングストロームに成長させられる。トレンチ
の側壁の窒化物層２２５はトレンチの側壁をチャネルイ
オンの移植から保護するだけではなく、ゲート酸化物の
形成段階の間、トレンチの側壁上に酸化物を形成できな
いようにする。このことは重要である。なぜなら、この
ゲート酸化物は、後の側壁の酸化物とは独立に最適化さ
れなければならないからである。窒化物層２２５を利用
することによって、ゲート酸化物１０５を側壁酸化物か
ら分離して形成することができ、そのためこれら２つの
層は、異なる厚みを有すことができる。ゲート酸化物が
形成されたなら、側壁の窒化物層２２５は、液相エッチ
ング浴中で剥ぎ取られる。エッチング液は通常リン酸で
ある。この液相エッチングは窒化物層を取り去るが、シ
リコンあるいは二酸化シリコンはエッチングしない。図
１０には、ゲート酸化物の成長および側壁窒化物の剥ぎ
取りを示している。側壁窒化物が剥ぎ取られると、トレ
ンチの側壁は、むき出しのシリコンである。側壁酸化物
１００は、トレンチの側壁上に成長させられる。側壁酸
化物１００の厚さが約７０オングストロームになるまで
成長させられる。側壁酸化物の成長は、ゲート酸化物１
０５の酸化物形成を促進する。最終的なゲート酸化物の
厚さは、トレンチ側壁の熱酸化物成長の終了後には約１
００オングストロームになる。ゲート酸化物が１００オ
ングストロームになるのは、初期の酸化物が７０オング
ストロームであり、約４０オングストロームが窒化物の
剥ぎ取り過程で剥ぎ取られ、側壁酸化物が成長するとき
にゲート酸化物も追加されて７０オングストローム成長
するからである。図１１に、トレンチの側壁酸化物の成
長後の構造を示している。
【００２１】図１２および図１３にフローティング・ゲ
ートの形成を示す。図１２は、側壁酸化物層１００が形
成された後に、それに合わせて多結晶シリコン層１１０
が記憶機構のセル素子上に蒸着された様子を示す。多結
晶シリコン層は、その後、約１×１０20／ｃｍ3 以上ま
でｎ型にドープされ、厚さは約１，０００オングストロ
ームである。蒸着されるため、多結晶シリコン層はシリ
コン層と酸化物のトレンチ側壁の双方の上に重なる。多
結晶シリコン層は蒸着された後、化学的および機械的研
磨工程によってエッチングされる。この研磨工程は、多
結晶シリコンの表面を研磨用パッドの上でスラリーを用
いて２０ｒｐｍ、１０ｐｓｉにおいて回転させる。研磨
によって、水平面上の多結晶シリコン１１０および酸化
物層２１５が粉砕される。窒化物のパッド２２０は研磨
によって粉砕されない。なぜならこの工程による窒化物
のエッチング速度は非常に遅いからである。研磨工程に
よって、フローティング・ゲートがトレンチの内部のみ
に限定される。窒化物のパッドに対する選択性さえ持っ
ていれば、どのような汎用的な多結晶シリコンの平面化
工程でも、この工程のエッチング段階に適用できる。こ
の研磨工程は、フォトリソグラフィー工程を必要としな
いので、フローティング・ゲートは自動的に整う。研磨
後の構造は図１３に示されている。さらに、トレンチ素
子へのソースおよびドレインへの移植も自動的に整えら
れる。なぜならフローティング・ゲートが、ソースおよ
びドレインの全面インプラントへのマスクの機能を果た
すからである。ソースおよびドレインは、砒素を種とし
て、４５ｋｅｖ、１×１０15／ｃｍ2 で、そして９００
℃、４５分間のドライブ・インでイオンを移植される。
フローティング・ゲートはこの移植によってドープさ
れ、そしてそれによって別のマスクを使用しないで、ト
レンチの底面のチャネル領域が移植されるのを防ぐ。砒
素は、４００オングストロームの窒化物を通してシリコ
ン中へ移植され、ソースおよびドレインがトレンチの両
側に形成される。ソースおよびドレインは、トレンチの
底面より深いため、トレンチの底面１０３はソース領域
とドレイン領域の間のチャネルを形成する。多結晶シリ
コンのフローティング・ゲートとシリコンのチャネル領
域との間にゲート酸化物があるため、ドーパントは多結
晶シリコンからチャネル領域へは拡散して行かない。
ートの形成を示す。図１２は、側壁酸化物層１００が形
成された後に、それに合わせて多結晶シリコン層１１０
が記憶機構のセル素子上に蒸着された様子を示す。多結
晶シリコン層は、その後、約１×１０20／ｃｍ3 以上ま
でｎ型にドープされ、厚さは約１，０００オングストロ
ームである。蒸着されるため、多結晶シリコン層はシリ
コン層と酸化物のトレンチ側壁の双方の上に重なる。多
結晶シリコン層は蒸着された後、化学的および機械的研
磨工程によってエッチングされる。この研磨工程は、多
結晶シリコンの表面を研磨用パッドの上でスラリーを用
いて２０ｒｐｍ、１０ｐｓｉにおいて回転させる。研磨
によって、水平面上の多結晶シリコン１１０および酸化
物層２１５が粉砕される。窒化物のパッド２２０は研磨
によって粉砕されない。なぜならこの工程による窒化物
のエッチング速度は非常に遅いからである。研磨工程に
よって、フローティング・ゲートがトレンチの内部のみ
に限定される。窒化物のパッドに対する選択性さえ持っ
ていれば、どのような汎用的な多結晶シリコンの平面化
工程でも、この工程のエッチング段階に適用できる。こ
の研磨工程は、フォトリソグラフィー工程を必要としな
いので、フローティング・ゲートは自動的に整う。研磨
後の構造は図１３に示されている。さらに、トレンチ素
子へのソースおよびドレインへの移植も自動的に整えら
れる。なぜならフローティング・ゲートが、ソースおよ
びドレインの全面インプラントへのマスクの機能を果た
すからである。ソースおよびドレインは、砒素を種とし
て、４５ｋｅｖ、１×１０15／ｃｍ2 で、そして９００
℃、４５分間のドライブ・インでイオンを移植される。
フローティング・ゲートはこの移植によってドープさ
れ、そしてそれによって別のマスクを使用しないで、ト
レンチの底面のチャネル領域が移植されるのを防ぐ。砒
素は、４００オングストロームの窒化物を通してシリコ
ン中へ移植され、ソースおよびドレインがトレンチの両
側に形成される。ソースおよびドレインは、トレンチの
底面より深いため、トレンチの底面１０３はソース領域
とドレイン領域の間のチャネルを形成する。多結晶シリ
コンのフローティング・ゲートとシリコンのチャネル領
域との間にゲート酸化物があるため、ドーパントは多結
晶シリコンからチャネル領域へは拡散して行かない。
【００２２】図１４は、制御ゲート４０の形成を示す。
ソース領域およびドレイン領域が形成された後に誘電体
層１１５が蒸着され、それによって、その後に蒸着され
る制御ゲート４０とフローティング・ゲート１１０を分
離している。誘電体層１１５は、二酸化シリコン／窒化
シリコン／二酸化シリコン（ＯＮＯ）の多層構造でも良
く、またシリコンの多い酸化層（ＳＲＯ）でも良い。Ｓ
ＲＯ層は、ＳｉxＯ2層であり、ｘが１より大きいもので
ある。誘電体層１１５は、約１２５オングストロームの
厚さである。ＳＲＯ層は、多結晶シリコン上の非常に優
れた絶縁体である。誘電体層の厚さは、フローティング
・ゲートと制御ゲートの間に電子の大きなトンネリング
が起きないよう十分な厚みであるように選択される。フ
ローティング・ゲートと制御ゲートの間の電子の大きな
トンネリングは、ＥＥＰＲＯＭのデータ保持時間を悪化
させることになる。誘電体層の厚さはまた、フローティ
ング・ゲートと制御ゲート間のキャパシタの静電容量
が、フローティング・ゲートと基盤間のキャパシタの静
電容量より大きくなるよう十分に薄くなければならな
い。それによって記憶機構セルの結合度が向上する。誘
電体層１１５の全面蒸着を行なった後、制御ゲート４０
が蒸着される。制御ゲートは多量にドープされた（例え
ば１×１０20／ｃｍ3 以上）ｎ型またはｐ型の多結晶シ
リコン層である。制御ゲートはまた、金属あるいはケイ
化物の導電体でも良い。制御ゲートは、約１，０００オ
ングストロームの厚さの多結晶シリコンの一様な層であ
る。フォトレジストを塗布し、一様な多結晶シリコン層
を現像して、制御ゲートのパターンを形成する。一様な
多結晶シリコンはその後ＲＩＥ工程によってエッチング
され、制御ゲートを形成する。ＲＩＥ工程では、多結晶
シリコンおよび誘電体層１１５を通してエッチングし、
その下にある窒化物層２２０の上で停止する。
ソース領域およびドレイン領域が形成された後に誘電体
層１１５が蒸着され、それによって、その後に蒸着され
る制御ゲート４０とフローティング・ゲート１１０を分
離している。誘電体層１１５は、二酸化シリコン／窒化
シリコン／二酸化シリコン（ＯＮＯ）の多層構造でも良
く、またシリコンの多い酸化層（ＳＲＯ）でも良い。Ｓ
ＲＯ層は、ＳｉxＯ2層であり、ｘが１より大きいもので
ある。誘電体層１１５は、約１２５オングストロームの
厚さである。ＳＲＯ層は、多結晶シリコン上の非常に優
れた絶縁体である。誘電体層の厚さは、フローティング
・ゲートと制御ゲートの間に電子の大きなトンネリング
が起きないよう十分な厚みであるように選択される。フ
ローティング・ゲートと制御ゲートの間の電子の大きな
トンネリングは、ＥＥＰＲＯＭのデータ保持時間を悪化
させることになる。誘電体層の厚さはまた、フローティ
ング・ゲートと制御ゲート間のキャパシタの静電容量
が、フローティング・ゲートと基盤間のキャパシタの静
電容量より大きくなるよう十分に薄くなければならな
い。それによって記憶機構セルの結合度が向上する。誘
電体層１１５の全面蒸着を行なった後、制御ゲート４０
が蒸着される。制御ゲートは多量にドープされた（例え
ば１×１０20／ｃｍ3 以上）ｎ型またはｐ型の多結晶シ
リコン層である。制御ゲートはまた、金属あるいはケイ
化物の導電体でも良い。制御ゲートは、約１，０００オ
ングストロームの厚さの多結晶シリコンの一様な層であ
る。フォトレジストを塗布し、一様な多結晶シリコン層
を現像して、制御ゲートのパターンを形成する。一様な
多結晶シリコンはその後ＲＩＥ工程によってエッチング
され、制御ゲートを形成する。ＲＩＥ工程では、多結晶
シリコンおよび誘電体層１１５を通してエッチングし、
その下にある窒化物層２２０の上で停止する。
【００２３】ＥＥＰＲＯＭ記憶機構セルの最終的な構造
は、図１４に示されている。記憶機構セル素子の操作
は、トレンチの底面をチャネル領域として、トレンチの
４つの側壁をフローティング・ゲートの容量性領域とし
て、およびソース領域とドレイン領域に隣接するトレン
チの２つの側壁をフローティング・ゲートの充電領域と
放電領域として利用することに依る。ＥＥＰＲＯＭセル
の表面積は、小さくなる。なぜなら記憶機構セルの転送
素子およびフローティング・ゲートのキャパシタが、３
次元のトレンチ構造の中に一体化されているからであ
る。この構造においては結合が強くなる。なぜなら、フ
ローティング・ゲートは絶縁体酸化物とトレンチの２つ
の側壁上で重なっているため、フローティング・ゲート
と基盤間のキャパシタの静電容量を増すことなく、フロ
ーティング・ゲートと制御ゲート間のキャパシタの静電
容量を増して、２つのキャパシタ間の結合を強くするか
らである。このように結合が強くなることによって、フ
ローティング・ゲートを書込みあるいは消去するために
必要な電圧を下げることができる。記憶機構セルの書込
みおよび消去時間もまた短縮される。なぜなら、フロー
ティング・ゲートを充電または放電するために、トレン
チの側壁に隣接するソース領域およびドレイン領域を、
別々に、あるいは連携して用いることができるからであ
る。さらに特異な点は、側壁の誘電体が相対的に薄いた
めに、電荷担体（電子あるいはホール）が、ソースまた
はドレインとフローティング・ゲートとの間をトンネル
機構によって転送されることができることである。トン
ネリングが生じるのは、側壁に限られ、チャネル領域で
は生じない。これは、側壁誘電体がゲート誘電体よりも
薄いためである。
は、図１４に示されている。記憶機構セル素子の操作
は、トレンチの底面をチャネル領域として、トレンチの
４つの側壁をフローティング・ゲートの容量性領域とし
て、およびソース領域とドレイン領域に隣接するトレン
チの２つの側壁をフローティング・ゲートの充電領域と
放電領域として利用することに依る。ＥＥＰＲＯＭセル
の表面積は、小さくなる。なぜなら記憶機構セルの転送
素子およびフローティング・ゲートのキャパシタが、３
次元のトレンチ構造の中に一体化されているからであ
る。この構造においては結合が強くなる。なぜなら、フ
ローティング・ゲートは絶縁体酸化物とトレンチの２つ
の側壁上で重なっているため、フローティング・ゲート
と基盤間のキャパシタの静電容量を増すことなく、フロ
ーティング・ゲートと制御ゲート間のキャパシタの静電
容量を増して、２つのキャパシタ間の結合を強くするか
らである。このように結合が強くなることによって、フ
ローティング・ゲートを書込みあるいは消去するために
必要な電圧を下げることができる。記憶機構セルの書込
みおよび消去時間もまた短縮される。なぜなら、フロー
ティング・ゲートを充電または放電するために、トレン
チの側壁に隣接するソース領域およびドレイン領域を、
別々に、あるいは連携して用いることができるからであ
る。さらに特異な点は、側壁の誘電体が相対的に薄いた
めに、電荷担体（電子あるいはホール）が、ソースまた
はドレインとフローティング・ゲートとの間をトンネル
機構によって転送されることができることである。トン
ネリングが生じるのは、側壁に限られ、チャネル領域で
は生じない。これは、側壁誘電体がゲート誘電体よりも
薄いためである。
【００２４】データをＥＥＰＲＯＭに書込むために、電
圧が制御ゲートに印加される。この電圧は、フローティ
ング・ゲートを充電するフローティング・ゲートへのト
ンネル電流を生じるに十分な値である。このＥＥＰＲＯ
Ｍのワード・ラインへ（即ち制御ゲートへ）印加される
電圧は、約８ボルトである。ビット・ラインへ印加され
る電圧は、トンネル電流がＦＥＴのどちら側から流れて
くるかを決定する。制御ゲートが８ボルト、ビット・ラ
インが０ボルトであるときビット・ラインは、フローテ
ィング・ゲートへトンネル電流を供給する。このＥＥＰ
ＲＯＭにおいては、どちらのビット・ラインも０ボルト
に設定できるので、ソースとドレインの双方からフロー
ティング・ゲートへトンネル電流が流れる。ソースとド
レインの双方からフローティング・ゲートを充電できる
ことによって、記憶機構セルがデータを記憶する速度が
増す。制御ゲートの電圧は、約０．１ｍｓの間保持され
なければならない。しかしながら、トンネル電流がソー
スあるいはドレイン領域から直接に流れてくるために、
書込みに使用されるパワーをそれほど増すことなく、非
常に多くのセル（約１０，０００個）に同時に書込むこ
とができる。このことは、従来技術のＥＥＰＲＯＭが、
ホット・キャリヤの注入を利用してフローティング・ゲ
ートを充電し、消費するパワーを増やさない限り相対的
に少ない数のセルしか書込みすることができない点と対
照的である。
圧が制御ゲートに印加される。この電圧は、フローティ
ング・ゲートを充電するフローティング・ゲートへのト
ンネル電流を生じるに十分な値である。このＥＥＰＲＯ
Ｍのワード・ラインへ（即ち制御ゲートへ）印加される
電圧は、約８ボルトである。ビット・ラインへ印加され
る電圧は、トンネル電流がＦＥＴのどちら側から流れて
くるかを決定する。制御ゲートが８ボルト、ビット・ラ
インが０ボルトであるときビット・ラインは、フローテ
ィング・ゲートへトンネル電流を供給する。このＥＥＰ
ＲＯＭにおいては、どちらのビット・ラインも０ボルト
に設定できるので、ソースとドレインの双方からフロー
ティング・ゲートへトンネル電流が流れる。ソースとド
レインの双方からフローティング・ゲートを充電できる
ことによって、記憶機構セルがデータを記憶する速度が
増す。制御ゲートの電圧は、約０．１ｍｓの間保持され
なければならない。しかしながら、トンネル電流がソー
スあるいはドレイン領域から直接に流れてくるために、
書込みに使用されるパワーをそれほど増すことなく、非
常に多くのセル（約１０，０００個）に同時に書込むこ
とができる。このことは、従来技術のＥＥＰＲＯＭが、
ホット・キャリヤの注入を利用してフローティング・ゲ
ートを充電し、消費するパワーを増やさない限り相対的
に少ない数のセルしか書込みすることができない点と対
照的である。
【００２５】ゲートが約８ボルトのとき一方のビット・
ラインのみが０ボルトで、他方のビット・ラインは約２
ボルトの中間的な電圧値である場合、フローティング・
ゲートはなお、一つのビット・ラインからのトンネル電
流によって充電される。この充電方法は、セルのＦＥＴ
素子のソースとドレインの双方から充電する場合よりも
時間がかかる。データを記憶機構セルから読取ろうとす
るとき、ワード・ラインの電圧は、約３ボルトまで上げ
られ、一方のビットライン（ソースでもドレインでも良
い）が約０ボルトに、そして他方のビットライン（ソー
スでもドレインでも良い）が約３．０ボルトに設定され
る。データを記憶機構セルから消去しようとするとき
は、ワード・ラインを約０ボルトにし、一方または双方
のビット・ラインに約８ボルトを印加して、フローティ
ング・ゲートからトンネル電流が流れ出るようにする。
上記で印加される電圧は、ｎチャネルＦＥＴの場合であ
り、ｐチャネルＦＥＴの場合は、電圧の極性は逆にな
る。例えば、ｎチャネル素子のワード・ライン上の８ボ
ルトは、ｐチャネル素子においては−８ボルトになる。
ラインのみが０ボルトで、他方のビット・ラインは約２
ボルトの中間的な電圧値である場合、フローティング・
ゲートはなお、一つのビット・ラインからのトンネル電
流によって充電される。この充電方法は、セルのＦＥＴ
素子のソースとドレインの双方から充電する場合よりも
時間がかかる。データを記憶機構セルから読取ろうとす
るとき、ワード・ラインの電圧は、約３ボルトまで上げ
られ、一方のビットライン（ソースでもドレインでも良
い）が約０ボルトに、そして他方のビットライン（ソー
スでもドレインでも良い）が約３．０ボルトに設定され
る。データを記憶機構セルから消去しようとするとき
は、ワード・ラインを約０ボルトにし、一方または双方
のビット・ラインに約８ボルトを印加して、フローティ
ング・ゲートからトンネル電流が流れ出るようにする。
上記で印加される電圧は、ｎチャネルＦＥＴの場合であ
り、ｐチャネルＦＥＴの場合は、電圧の極性は逆にな
る。例えば、ｎチャネル素子のワード・ライン上の８ボ
ルトは、ｐチャネル素子においては−８ボルトになる。
【００２６】キャリヤは、トンネル機構によってフロー
ティング・ゲートへ転送される。この機構では、キャリ
ヤが容易にトンネルを通過できるように相対的に薄い誘
電体か必要である。本発明では、側壁誘電体が、約７０
オングストロームである。この側壁誘電体の厚さは、約
５０から１５０オングストロームの範囲であれば良い。
トンネル誘電体は、一般に二酸化シリコンであるが、Ｓ
ＲＯでも良い。トンネリングが増えるにつれて、フロー
ティング・ゲートの充電および放電は速くなる。さら
に、トンネリングはソースまたはドレインとフローティ
ング・ゲートとの間でも可能である。これは、側壁酸化
物の厚さがゲート酸化物の厚さより薄いためであり、そ
の結果トンネリングが、ＦＥＴチャネル中よりむしろソ
ース拡散およびドレイン拡散によって生じることにな
る。このことは重要である。なぜなら転送ＦＥＴ素子
が、書込みおよび読取り操作によって劣化することがな
いからである。さらに、従来のＥＥＰＲＯＭ素子におい
ては、ＦＥＴの一方の側のみ（ソースでもドレインでも
どちらか一方）がトンネル領域として使用されていた。
その結果、セルの転送ＦＥＴは、充電あるいは放電操作
のどちらかにおいて（ソースおよびドレインに接続され
ている電圧に依って）導通しなければならなかった。し
かしながら、本発明においては、記憶機構セルの転送Ｆ
ＥＴが導通しないので、ソースおよびドレインの双方が
トンネル機構によってフローティング・ゲートへの独立
なアクセスを行なう。本発明は、その３次元構造によっ
て表面積を非常に小さくできるだけでなく、セルの転送
素子のソースおよびドレインに関する２つのトンネル領
域のおかげでフローティング・ゲートの充電および消去
が非常に高速でできる。
ティング・ゲートへ転送される。この機構では、キャリ
ヤが容易にトンネルを通過できるように相対的に薄い誘
電体か必要である。本発明では、側壁誘電体が、約７０
オングストロームである。この側壁誘電体の厚さは、約
５０から１５０オングストロームの範囲であれば良い。
トンネル誘電体は、一般に二酸化シリコンであるが、Ｓ
ＲＯでも良い。トンネリングが増えるにつれて、フロー
ティング・ゲートの充電および放電は速くなる。さら
に、トンネリングはソースまたはドレインとフローティ
ング・ゲートとの間でも可能である。これは、側壁酸化
物の厚さがゲート酸化物の厚さより薄いためであり、そ
の結果トンネリングが、ＦＥＴチャネル中よりむしろソ
ース拡散およびドレイン拡散によって生じることにな
る。このことは重要である。なぜなら転送ＦＥＴ素子
が、書込みおよび読取り操作によって劣化することがな
いからである。さらに、従来のＥＥＰＲＯＭ素子におい
ては、ＦＥＴの一方の側のみ（ソースでもドレインでも
どちらか一方）がトンネル領域として使用されていた。
その結果、セルの転送ＦＥＴは、充電あるいは放電操作
のどちらかにおいて（ソースおよびドレインに接続され
ている電圧に依って）導通しなければならなかった。し
かしながら、本発明においては、記憶機構セルの転送Ｆ
ＥＴが導通しないので、ソースおよびドレインの双方が
トンネル機構によってフローティング・ゲートへの独立
なアクセスを行なう。本発明は、その３次元構造によっ
て表面積を非常に小さくできるだけでなく、セルの転送
素子のソースおよびドレインに関する２つのトンネル領
域のおかげでフローティング・ゲートの充電および消去
が非常に高速でできる。
【００２７】図１５及び図１６は、本発明の別の実施例
を示す。図１５は、図３のＡＡに沿って切断した断面で
あり、図１６は、図３のＢＢに沿って切断した断面であ
る。図１５および図１６では、フローティング・ゲート
１１０が、単なるトレンチと同形状の多結晶シリコン層
ではない。フローティング・ゲートおよび制御ゲートは
交互に重ねられ、それによって、記憶機構セルの表面積
を増やすことなく、制御ゲートとフローティング・ゲー
ト間のキャパシタの有効な表面積が、増している。フロ
ーティング・ゲートは２つの側面を持ち、一方の側面は
ゲート誘電体と側壁誘電体に接触し、ゲート誘電体と側
壁誘電体と同形をなしている。他方の側面は、パターン
化され、ゲート酸化物の表面から少なくとも一つのほぼ
垂直な柱状の突起を形成する。誘電体層１１５および制
御ゲートはこれらのフローティング・ゲートの柱状突起
を覆い、従って柱状突起の間に置かれる。この柱状突起
は種々の幾何学形状に形成することができる。例えば、
三角柱、四角柱、六角柱、五角柱あるいは不規則な形状
の柱などである。
を示す。図１５は、図３のＡＡに沿って切断した断面で
あり、図１６は、図３のＢＢに沿って切断した断面であ
る。図１５および図１６では、フローティング・ゲート
１１０が、単なるトレンチと同形状の多結晶シリコン層
ではない。フローティング・ゲートおよび制御ゲートは
交互に重ねられ、それによって、記憶機構セルの表面積
を増やすことなく、制御ゲートとフローティング・ゲー
ト間のキャパシタの有効な表面積が、増している。フロ
ーティング・ゲートは２つの側面を持ち、一方の側面は
ゲート誘電体と側壁誘電体に接触し、ゲート誘電体と側
壁誘電体と同形をなしている。他方の側面は、パターン
化され、ゲート酸化物の表面から少なくとも一つのほぼ
垂直な柱状の突起を形成する。誘電体層１１５および制
御ゲートはこれらのフローティング・ゲートの柱状突起
を覆い、従って柱状突起の間に置かれる。この柱状突起
は種々の幾何学形状に形成することができる。例えば、
三角柱、四角柱、六角柱、五角柱あるいは不規則な形状
の柱などである。
【００２８】第二の実施例では、制御ゲートとフローテ
ィング・ゲートは、第一の実施例と同様にトレンチの側
壁酸化物層１００を形成した後トレンチ領域を多結晶シ
リコンで満たすことによって形成される。その後、第一
の好ましい実施例と同様の研磨工程が実行され、窒化物
層２２０を伴う多結晶シリコン層１１０を平滑にする。
それから、フォトリソグラフィ工程によって、多結晶シ
リコン層１１０にパターンを形成する。パターン形成さ
れた部分は、エッチングされて多結晶シリコン層にトレ
ンチを形成する。多結晶シリコン層のトレンチは、ゲー
ト酸化物１０５に接触するほど深くてはいけない。トレ
ンチは、通常平坦な表面を作り、それがフローティング
・ゲート材料の柱状突起となっている。トレンチが形成
されたなら、誘電体層１１５および制御ゲート４０が蒸
着され、好ましい実施例同様の方法でパターン形成され
る。この別の実施例においても、やはりフローティング
・ゲート１１０はトレンチの側壁誘電体層１００を通し
て充電および放電される。多結晶シリコンは単一の導電
層であり、エッチングによって剥ぎ取られず、側壁層の
界面となっている。その結果、フローティング・ゲート
全体はなお、２つのトレンチの側壁層１００を通して充
電される。さらに、フローティング・ゲートと制御ゲー
トの間の静電容量が増すために、フローティング・ゲー
トと基盤の間のキャパシタに対してフローティング・ゲ
ートと制御ゲートの間のキャパシタが大きくなるにつれ
て、セルの結合度が増す。
ィング・ゲートは、第一の実施例と同様にトレンチの側
壁酸化物層１００を形成した後トレンチ領域を多結晶シ
リコンで満たすことによって形成される。その後、第一
の好ましい実施例と同様の研磨工程が実行され、窒化物
層２２０を伴う多結晶シリコン層１１０を平滑にする。
それから、フォトリソグラフィ工程によって、多結晶シ
リコン層１１０にパターンを形成する。パターン形成さ
れた部分は、エッチングされて多結晶シリコン層にトレ
ンチを形成する。多結晶シリコン層のトレンチは、ゲー
ト酸化物１０５に接触するほど深くてはいけない。トレ
ンチは、通常平坦な表面を作り、それがフローティング
・ゲート材料の柱状突起となっている。トレンチが形成
されたなら、誘電体層１１５および制御ゲート４０が蒸
着され、好ましい実施例同様の方法でパターン形成され
る。この別の実施例においても、やはりフローティング
・ゲート１１０はトレンチの側壁誘電体層１００を通し
て充電および放電される。多結晶シリコンは単一の導電
層であり、エッチングによって剥ぎ取られず、側壁層の
界面となっている。その結果、フローティング・ゲート
全体はなお、２つのトレンチの側壁層１００を通して充
電される。さらに、フローティング・ゲートと制御ゲー
トの間の静電容量が増すために、フローティング・ゲー
トと基盤の間のキャパシタに対してフローティング・ゲ
ートと制御ゲートの間のキャパシタが大きくなるにつれ
て、セルの結合度が増す。
【００２９】本発明は、複数の実施例について記述され
示されてきたが、本発明の観点と要旨から逸脱すること
なく、細部にわたって種々の変形が可能であることは、
専門技術者によって理解できるであろう。
示されてきたが、本発明の観点と要旨から逸脱すること
なく、細部にわたって種々の変形が可能であることは、
専門技術者によって理解できるであろう。
【００３０】
【発明の効果】本発明によって、表面積が小さくかつ結
合度が高い、またプログラムおよび消去が、短時間にか
つフローティング・ゲートの広い面積において行なわれ
るＥＥＰＲＯＭが得られる。
合度が高い、またプログラムおよび消去が、短時間にか
つフローティング・ゲートの広い面積において行なわれ
るＥＥＰＲＯＭが得られる。
【図１】従来技術による素子。
【図２】従来技術による素子。
【図３】本発明によるアレイの配置。
【図４】本発明によるセルの一つを図３のＡＡに沿って
切断した断面。
切断した断面。
【図５】本発明によるセルの一つを図３のＢＢに沿って
切断した断面。
切断した断面。
【図６】本発明の素子の製造における中間段階の断面。
【図７】本発明の素子の製造における中間段階の断面。
【図８】本発明のトレンチの中の絶縁体酸化物の保護さ
れた領域。
れた領域。
【図９】本発明のトレンチ側壁の窒化物が形成された後
の図３のＡＡに沿って切断した断面。
の図３のＡＡに沿って切断した断面。
【図１０】本発明のゲート酸化物が形成された後の図３
のＡＡに沿って切断した断面。
のＡＡに沿って切断した断面。
【図１１】本発明のトレンチ側壁の酸化物層が形成され
た後の図３のＡＡに沿って切断した断面。
た後の図３のＡＡに沿って切断した断面。
【図１２】本発明のフローティング・ゲート膜が蒸着さ
れた後の図３のＡＡに沿って切断した断面。
れた後の図３のＡＡに沿って切断した断面。
【図１３】本発明のフローティング・ゲート膜が研磨さ
れた後の図３のＡＡに沿って切断した断面。
れた後の図３のＡＡに沿って切断した断面。
【図１４】本発明の制御ゲート膜が蒸着された後の図３
のＡＡに沿って切断した断面。
のＡＡに沿って切断した断面。
【図１５】本発明の別の実施例の断面。
【図１６】本発明の別の実施例の断面。
４０ 制御ゲート ４５ トレンチ ４７ ソース ５０ ドレイン １００ 側壁誘電体 １０５ ゲート誘電体 １０７ チャネル領域 １１０ フローティング・ゲート １１５ 誘電体層
フロントページの続き (72)発明者 チンシアン・シュウ 台湾300 シン・チュウ・タイワン、ユニ バーシティ・オブ・ティンサス・ユニバー シティ、ディパートメント・オブ・エレク トリカル・エンジニアリング（番地なし) (72)発明者 ビン・サン・ウー アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ、ブレンダー・レーン 750
Claims (10)
- 【請求項１】主表面、第１と第２の側壁表面、およびチ
ャネル領域を有す半導体基盤と、 前記第１および第２の側壁表面の上に重なる第１の誘電
体層と、 チャネル領域とフローティング・ゲートとの間に介在す
る第２の誘電体層と、 前記フローティング・ゲートと制御ゲートとの間に介在
する第３の誘電体層とを有し、 前記第１の側壁表面は、前記第２の側壁表面および前記
チャネル領域と共に、前記基盤の中にトレンチを形成
し、前記第１の側壁表面は、前記第２の側壁表面から前
記チャネル領域によって分離されており、前記チャネル
領域は、前記トレンチの底面を形成し、前記第１および
第２の側壁表面は、前記基盤の主表面に対してほぼ垂直
であり、 前記第１および第２の側壁表面は、ドーパントをドープ
されており、 前記フローティング・ゲートは前記第１の誘電体層の少
なくとも一部を覆うことを特徴とする、 トレンチ型ＥＥＰＲＯＭ。 - 【請求項２】前記第１の誘電体層の厚さが前記第２の誘
電体層の厚さより薄く、 かつ前記第１の誘電体層の厚さが約１５０オングストロ
ームより薄いことを特徴とする、 請求項１のトレンチ型ＥＥＰＲＯＭ。 - 【請求項３】前記フローティング・ゲートが界面部分と
パターン化された部分を有し、前記界面部分は前記第１
および第２の誘電体層に接触しており、前記パターン化
された部分は少なくとも２つの表面を有して前記フロー
ティング・ゲートと前記制御ゲートとの間の静電容量を
増していることを特徴とする、 請求項１のトレンチ型ＥＥＰＲＯＭ。 - 【請求項４】半導体基盤の中に溝をエッチングし、前記
エッチングによって第１および第２のトレンチ側壁およ
びこれら側壁間にチャネル領域を形成し、 前記溝を絶縁体材料で部分的に充填し、第１の絶縁体側
壁及び第２の絶縁体側壁を形成し、 前記第１および第２のトレンチ側壁をドーパントでドー
ピングし、 第１の誘電体層を前記第１および第２のトレンチ側壁の
上に形成し、 第２の誘電体層を前記チャネル領域の上に形成し、 前記第２の誘電体層を覆い、かつ前記第１の誘電体層を
少なくとも部分的に覆うフローティング・ゲートを形成
する、 各工程を有するトレンチ型ＥＥＰＲＯＭの製造方法。 - 【請求項５】前記フローティング・ゲートが少なくとも
部分的に前記第１および第２の絶縁体側壁を覆うことを
特徴とする、 請求項４のトレンチ型ＥＥＰＲＯＭの製造方法。 - 【請求項６】前記第１の誘電体層の厚さが前記第２の誘
電体層の厚さより薄く、 かつ前記第１の誘電体層の厚さが約１５０オングストロ
ームより薄いことを特徴とする、 請求項４のトレンチ型ＥＥＰＲＯＭの製造方法。 - 【請求項７】１個のトランジスタと１本のワード・ライ
ン接続部と２本のビット・ライン接続部から構成される
ＥＥＰＲＯＭセルにおいて、 トンネル電圧を前記ワード・ライン接続部に印加するこ
とと、 ほぼ接地電位を前記ビット・ライン接続部に印加するこ
ととからなる、 前記ＥＥＰＲＯＭセル中のフローティング・ゲートを充
電するための方法。 - 【請求項８】１個のトランジスタと１本のワード・ライ
ン接続部と２本のビット・ライン接続部から構成される
記憶機構セルにおいて、 トンネル電圧を前記ビット・ライン接続部に印加するこ
とと、 ほぼ接地電位を前記ワード・ライン接続部に印加するこ
ととからなる、 前記ＥＥＰＲＯＭセル中のフローティング・ゲートを放
電するための方法。 - 【請求項９】個々のＥＥＰＲＯＭセルが１個のトランジ
スタと１本のワード・ライン接続部と２本のビット・ラ
イン接続部から構成されるＥＥＰＲＯＭセルのアレイに
おいて、 トンネル電圧を前記ＥＥＰＲＯＭセルのアレイの中の複
数のワード・ライン接続部に印加することと、 ほぼ接地電位を前記ＥＥＰＲＯＭセルのアレイの中の複
数のビット・ライン接続部に印加することとからなり、 上記トンネル電圧は少なくとも１００個のＥＥＰＲＯＭ
セルに印加されることを特徴とする、 ＥＥＰＲＯＭセルのアレイの中の複数のフローティング
・ゲートを充電するための方法。 - 【請求項１０】個々のＥＥＰＲＯＭセルが１個のトラン
ジスタと１本のワード・ライン接続部と２本のビット・
ライン接続部から構成されるＥＥＰＲＯＭセルのアレイ
において、 トンネル電圧を前記ＥＥＰＲＯＭセルのアレイの中の複
数のビット・ライン接続部に印加することと、 ほぼ接地電位を前記ＥＥＰＲＯＭセルのアレイの中の複
数のワード・ライン接続部に印加することとからなり、 上記接地電位は少なくとも１００個のＥＥＰＲＯＭセル
に印加されることを特徴とする、 ＥＥＰＲＯＭセルのアレイの中の複数のフローティング
・ゲートを放電するための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US855956 | 1992-03-23 | ||
| US07/855,956 US5315142A (en) | 1992-03-23 | 1992-03-23 | High performance trench EEPROM cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685274A true JPH0685274A (ja) | 1994-03-25 |
| JP2566716B2 JP2566716B2 (ja) | 1996-12-25 |
Family
ID=25322528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008828A Expired - Lifetime JP2566716B2 (ja) | 1992-03-23 | 1993-01-22 | トレンチ型ｅｅｐｒｏｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5315142A (ja) |
| EP (1) | EP0562307A3 (ja) |
| JP (1) | JP2566716B2 (ja) |
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