JP2002505524A - 電気的にプログラミング可能なメモリセル装置およびその製造方法 - Google Patents
電気的にプログラミング可能なメモリセル装置およびその製造方法Info
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- 230000015654 memory Effects 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000007667 floating Methods 0.000 claims abstract description 66
- 238000002955 isolation Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 230000002093 peripheral effect Effects 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 238000002513 implantation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000004922 lacquer Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 101000761576 Homo sapiens Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Proteins 0.000 description 1
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- 102100024926 Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Human genes 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
(57)【要約】
１つのメモリセルは１つプレーナトランジスタを有し、そのチャネル領域（Ｋａ）は基板（１）中のトレンチ（Ｖ）の底部に配置されている。トランジスタのフローティング・ゲート電極（Ｇｆ）はトレンチ（Ｖ）の、第１の誘電体（Ｄ１）を備えている底部に接しておりかつトレンチ（Ｖ）の側面に配置されている。フローティング・ゲート電極（Ｇｆ）はチャネル領域（Ｋａ）より大きな面積を有しているので、フローティング・ゲート電極（Ｇｆ）に被着されたコントロール・ゲート電極（Ｇｋ）およびフローティング・ゲート電極（Ｇｆ）によって形成される容量は、フローティング・ゲート電極（Ｇｆ）およびチャネル領域（Ｋａ）によって形成される容量より大きい。トランジスタの２つのソース／ドレイン領域（Ｓ／Ｄ）は、同じくトレンチ（Ｖ）の側面に接している。第１の誘電体（Ｄ１）より厚いアイソレーション（Ｉ）がフローティング・ゲート電極（Ｇｆ）をソース／ドレイン領域（Ｓ／Ｄ）から分離し、その結果ソース／ドレイン領域（Ｓ／Ｄ）は結合比に関与しない。
Description
【０００１】 本発明は、電気的にプログラミング可能なメモリセル装置およびその製造方法
に関する。
に関する。
【０００２】 半導体ベース上の電気的にプログラミング可能なメモリ、いわゆるＥＥＰＲＯ
Ｍでは、情報は、トランジスタの少なくとも２つの異なったターンオン（しきい
）電圧の形で記憶される。一方のトランジスタの情報を読み出すために、トラン
ジスタのコントロール・ゲート電極に、２つのターンオン電圧の間にある電圧が
印加される。トランジスタを電流が流れるか否かに応じて、論理値０または１が
読み出される。
Ｍでは、情報は、トランジスタの少なくとも２つの異なったターンオン（しきい
）電圧の形で記憶される。一方のトランジスタの情報を読み出すために、トラン
ジスタのコントロール・ゲート電極に、２つのターンオン電圧の間にある電圧が
印加される。トランジスタを電流が流れるか否かに応じて、論理値０または１が
読み出される。
【０００３】 電気的にアイソレーションされておりかつトランジスタのコントロール・ゲー
ト電極とチャネル領域との間に配置されているフローティング・ゲート電極によ
って、トランジスタのターンオン電圧を調整設定することができる。このために
、コントロール・ゲート電極とチャネル領域またはトランジスタのソース／ドレ
イン領域との間に電圧降下が発生され、これがフローティング・ゲート電極への
またはフローティング・ゲート電極からの電子のトンネル効果による通り抜けの
作用をする。フローティング・ゲート電極の異なった電荷により、トランジスタ
の異なったターンオン電圧が生じる。
ト電極とチャネル領域との間に配置されているフローティング・ゲート電極によ
って、トランジスタのターンオン電圧を調整設定することができる。このために
、コントロール・ゲート電極とチャネル領域またはトランジスタのソース／ドレ
イン領域との間に電圧降下が発生され、これがフローティング・ゲート電極への
またはフローティング・ゲート電極からの電子のトンネル効果による通り抜けの
作用をする。フローティング・ゲート電極の異なった電荷により、トランジスタ
の異なったターンオン電圧が生じる。
【０００４】 フローティング・ゲート電極の名前は、それが電位に接続されているのではな
い、すなわち「フローティング」していることに起因する。コントロール・ゲー
ト電極の名前は、それがプログラミングを制御すると同時に、情報の読み出しの
ためにも用いられることに起因する。
い、すなわち「フローティング」していることに起因する。コントロール・ゲー
ト電極の名前は、それがプログラミングを制御すると同時に、情報の読み出しの
ためにも用いられることに起因する。
【０００５】 ＶＬＳＩテクノロジーにおいて回路装置の実装密度を高めて、プロセスコスト
を低減しかつスイッチング速度を高めるようとされる。
を低減しかつスイッチング速度を高めるようとされる。
【０００６】 実装密度が高い場合の短チャネル効果を回避するために、ＵＳ５４８６７１４
号では次のような電気的にプログラミング可能なメモリセル装置が提案される：
メモリセルとして作用するトランジスタのソース／ドレイン領域がトレンチの２
つの相対向する側面の上の部分に配置される。トランジスタのチャネル領域はｕ
字形状でありかつ２つの側面に沿ってかつトレンチの底部に沿って延在している
。この配置によって、実装密度が高い場合には、大きなチャネル長が実現される
。フローティング・ゲート電極はトレンチの４つの側面および底部に接している
。チャネル領域の領域において、トレンチは熱成長されるゲート酸化物を備えて
いる。フローティング・ゲート電極およびチャネル領域によって形成される容量
を小さくするために、トレンチの２つの側面におけるゲート酸化物はトレンチの
底部におけるゲート酸化物より多少厚い。情報の消去の際、電子はトレンチの底
部だけを通り抜ける。フローティング・ゲート電極の上にコントロール・ゲート
電極が配置され、これは第２の誘電体によってフローティング・ゲート電極から
分離される。コントロール・ゲート電極は、ソース／ドレイン領域間の接続線に
対して垂直に延在しているワード線の部分である。フローティング・ゲート電極
はトレンチの外側において基板の表面とオーバラップしている。ソース／ドレイ
ン領域の１つはコンタクトを介してビット線に接続されている。部分的に厚いゲ
ート酸化物に基づいて、非常に僅かな読み出し電流しか使用することができない
のは不都合である。
号では次のような電気的にプログラミング可能なメモリセル装置が提案される：
メモリセルとして作用するトランジスタのソース／ドレイン領域がトレンチの２
つの相対向する側面の上の部分に配置される。トランジスタのチャネル領域はｕ
字形状でありかつ２つの側面に沿ってかつトレンチの底部に沿って延在している
。この配置によって、実装密度が高い場合には、大きなチャネル長が実現される
。フローティング・ゲート電極はトレンチの４つの側面および底部に接している
。チャネル領域の領域において、トレンチは熱成長されるゲート酸化物を備えて
いる。フローティング・ゲート電極およびチャネル領域によって形成される容量
を小さくするために、トレンチの２つの側面におけるゲート酸化物はトレンチの
底部におけるゲート酸化物より多少厚い。情報の消去の際、電子はトレンチの底
部だけを通り抜ける。フローティング・ゲート電極の上にコントロール・ゲート
電極が配置され、これは第２の誘電体によってフローティング・ゲート電極から
分離される。コントロール・ゲート電極は、ソース／ドレイン領域間の接続線に
対して垂直に延在しているワード線の部分である。フローティング・ゲート電極
はトレンチの外側において基板の表面とオーバラップしている。ソース／ドレイ
ン領域の１つはコンタクトを介してビット線に接続されている。部分的に厚いゲ
ート酸化物に基づいて、非常に僅かな読み出し電流しか使用することができない
のは不都合である。
【０００７】 別のメモリセル装置がＵＳ５３９２２３７号に記載されている。ここでは、フ
ローティング・ゲート電極は同様に、トレンチに配置されておりかつトレンチの
４つの側面に接している。ソース／ドレイン領域が配置されていない２つの側面
に、アイソレーションストラクチャが配置されている。ゲート酸化物は均一な厚
さを有している。ソース領域は第１の部分および第２の部分を有している。第１
の部分は第２の部分の下方に配置されておりかつ第２の部分より低いドーピング
濃度を有している。第１の部分はチャネル領域に接している。第１の部分および
第２の部分はトレンチの側面に接している。
ローティング・ゲート電極は同様に、トレンチに配置されておりかつトレンチの
４つの側面に接している。ソース／ドレイン領域が配置されていない２つの側面
に、アイソレーションストラクチャが配置されている。ゲート酸化物は均一な厚
さを有している。ソース領域は第１の部分および第２の部分を有している。第１
の部分は第２の部分の下方に配置されておりかつ第２の部分より低いドーピング
濃度を有している。第１の部分はチャネル領域に接している。第１の部分および
第２の部分はトレンチの側面に接している。
【０００８】 ＵＳ５５６７６３５号には、メモリセルがＭＯＳ−ＦＥＴ、フローティング・
ゲート電極およびコントロール・ゲート電極を有している電気的にプログラミン
グ可能なメモリセル装置が記載されている。フローティング・ゲート電極はトレ
ンチの４つの側面および底部に配置されている。トレンチの２つの相対向する側
面に、ＭＯＳ−ＦＥＴの２つのソース／ドレイン領域が接している。トレンチの
その他の２つの側面にはアイソレーションストラクチャが接している。チャネル
領域はトレンチの底部に配置されている。ＭＯＳ−ＦＥＴはプレーナトランジス
タである。フローティング・ゲート電極は第１の誘電体によってＭＯＳ−ＦＥＴ
から電気的にアイソレーションされている。第１の誘電体は、ソース／ドレイン
領域が接している２つの側面において、トレンチの底部におけるより薄い。電子
の通り抜け（トンネル効果）はトレンチの２つの側面においてだけ行われる。フ
ローティング・ゲート電極はＭＯＳ−ＦＥＴのゲート電極として作用する。コン
トロール・ゲート電極は、２つのソース／ドレイン領域間の接続線に対して平行
に延在しているワード線の部分である。
ゲート電極およびコントロール・ゲート電極を有している電気的にプログラミン
グ可能なメモリセル装置が記載されている。フローティング・ゲート電極はトレ
ンチの４つの側面および底部に配置されている。トレンチの２つの相対向する側
面に、ＭＯＳ−ＦＥＴの２つのソース／ドレイン領域が接している。トレンチの
その他の２つの側面にはアイソレーションストラクチャが接している。チャネル
領域はトレンチの底部に配置されている。ＭＯＳ−ＦＥＴはプレーナトランジス
タである。フローティング・ゲート電極は第１の誘電体によってＭＯＳ−ＦＥＴ
から電気的にアイソレーションされている。第１の誘電体は、ソース／ドレイン
領域が接している２つの側面において、トレンチの底部におけるより薄い。電子
の通り抜け（トンネル効果）はトレンチの２つの側面においてだけ行われる。フ
ローティング・ゲート電極はＭＯＳ−ＦＥＴのゲート電極として作用する。コン
トロール・ゲート電極は、２つのソース／ドレイン領域間の接続線に対して平行
に延在しているワード線の部分である。
【０００９】 ＪＰ１−１１５１６４号には、トランジスタのソース／ドレイン領域がトレン
チの側面に接している電気的にプログラミング可能なメモリセル装置が記載され
ている。トレンチの側面および底部は第１の誘電体を備えている。第１の誘電体
に、フローティング・ゲート電極が接しており、これに、第２の誘電体とコント
ロール・ゲート電極とが配置されている。情報の書き込みおよび読み出しの際に
、電子はトレンチの上側のエッジおよび下側のエッジにおいてフローティング・
ゲート電極とトランジスタのソース／ドレイン領域との間を通り抜ける。
チの側面に接している電気的にプログラミング可能なメモリセル装置が記載され
ている。トレンチの側面および底部は第１の誘電体を備えている。第１の誘電体
に、フローティング・ゲート電極が接しており、これに、第２の誘電体とコント
ロール・ゲート電極とが配置されている。情報の書き込みおよび読み出しの際に
、電子はトレンチの上側のエッジおよび下側のエッジにおいてフローティング・
ゲート電極とトランジスタのソース／ドレイン領域との間を通り抜ける。
【００１０】 結合比は、コントロール・ゲート電極およびフローティング・ゲート電極によ
って形成される容量と、フローティング・ゲート電極およびチャネル領域並びに
トラジスタのソース／ドレイン領域によって、すなわちフローティング・ゲート
電極および基板によって形成される容量との間の比である。結合比は、低い作動
電圧においても既に通り抜けをトリガすることができるように、できるだけ大き
い方がよい。
って形成される容量と、フローティング・ゲート電極およびチャネル領域並びに
トラジスタのソース／ドレイン領域によって、すなわちフローティング・ゲート
電極および基板によって形成される容量との間の比である。結合比は、低い作動
電圧においても既に通り抜けをトリガすることができるように、できるだけ大き
い方がよい。
【００１１】 本発明の課題は、従来技術と比べて、大きな結合比を有しておりかつにも拘わ
らず高い実装密度で製造可能である電気的にプログラミング可能なメモリセル装
置を提供することである。更に、このような電気的にプログラミング可能なメモ
リセル装置の製造方法を提供したい。
らず高い実装密度で製造可能である電気的にプログラミング可能なメモリセル装
置を提供することである。更に、このような電気的にプログラミング可能なメモ
リセル装置の製造方法を提供したい。
【００１２】 この課題は、請求項１に記載の電気的にプログラミング可能なメモリセル装置
によっておよび請求項９に記載のその製造方法によって解決される。本発明の別
の実施形態はその他の請求項から明らかである。
によっておよび請求項９に記載のその製造方法によって解決される。本発明の別
の実施形態はその他の請求項から明らかである。
【００１３】 本発明の電気的にプログラミング可能なメモリセル装置では、基板にメモリセ
ルが配置されており、該メモリセルはそれぞれ１つのプレーナトランジスタが含
まれている。トランジスタのチャネル領域は基板中にトレンチの底部の少なくと
も部分に配置されており、トレンチの底部は第１の誘電体を備えている。有利に
は、チャネル領域はトレンチの底部全体に接している。トレンチの底部はチャネ
ル領域領域において第１の誘電体を備えている。チャネル領域にトランジスタの
２つのソース／ドレイン領域が接しており、その際基板の表面に平行な、チャネ
ル領域を通る横断面が２つのソース／ドレイン領域を切断している。この横断面
はトレンチの底部の近傍に延在している。すなわち、２つのソース／ドレイン領
域の部分は、チャネル領域と同一の高さにおいて配置されている。トランジスタ
のフローティング・ゲート電極は第１の誘電体に接しておりかつ部分的に、トレ
ンチの少なくとも２つの相対向している側面に配置されている。トレンチはフロ
ーティング・ゲート電極によって狭くされているが、埋められてはいない。フロ
ーティング・ゲート電極の上にコントロール・ゲート電極が配置されており、該
コントロール・ゲート電極は第２の誘電体によってフローティング・ゲート電極
からアイソレーションされている。コントロール・ゲート電極はワード線に電気
的に接続されている。第１の誘電体の厚さは、メモリセルのプログラミングの際
および消去の際に電子がそこをトンネル効果により通り抜けることができるよう
に選定されている。ソース／ドレイン領域はトレンチの２つの側面に接している
。すなわち、２つのソース／ドレイン領域は基板の表面からトレンチの底部の領
域にまで達している。フローティング・ゲート電極とソース／ドレイン領域とに
よって形成される容量を回避するために、トレンチの２つの側面はアイソレーシ
ョンを備えている。アイソレーションの厚さは少なくとも、プログラミングの際
にこのアイソレーションを通ってフローティング・ゲート電極へまたはフローテ
ィング・ゲート電極から電子がトンネル効果により通り抜けることがないように
選定されている。
ルが配置されており、該メモリセルはそれぞれ１つのプレーナトランジスタが含
まれている。トランジスタのチャネル領域は基板中にトレンチの底部の少なくと
も部分に配置されており、トレンチの底部は第１の誘電体を備えている。有利に
は、チャネル領域はトレンチの底部全体に接している。トレンチの底部はチャネ
ル領域領域において第１の誘電体を備えている。チャネル領域にトランジスタの
２つのソース／ドレイン領域が接しており、その際基板の表面に平行な、チャネ
ル領域を通る横断面が２つのソース／ドレイン領域を切断している。この横断面
はトレンチの底部の近傍に延在している。すなわち、２つのソース／ドレイン領
域の部分は、チャネル領域と同一の高さにおいて配置されている。トランジスタ
のフローティング・ゲート電極は第１の誘電体に接しておりかつ部分的に、トレ
ンチの少なくとも２つの相対向している側面に配置されている。トレンチはフロ
ーティング・ゲート電極によって狭くされているが、埋められてはいない。フロ
ーティング・ゲート電極の上にコントロール・ゲート電極が配置されており、該
コントロール・ゲート電極は第２の誘電体によってフローティング・ゲート電極
からアイソレーションされている。コントロール・ゲート電極はワード線に電気
的に接続されている。第１の誘電体の厚さは、メモリセルのプログラミングの際
および消去の際に電子がそこをトンネル効果により通り抜けることができるよう
に選定されている。ソース／ドレイン領域はトレンチの２つの側面に接している
。すなわち、２つのソース／ドレイン領域は基板の表面からトレンチの底部の領
域にまで達している。フローティング・ゲート電極とソース／ドレイン領域とに
よって形成される容量を回避するために、トレンチの２つの側面はアイソレーシ
ョンを備えている。アイソレーションの厚さは少なくとも、プログラミングの際
にこのアイソレーションを通ってフローティング・ゲート電極へまたはフローテ
ィング・ゲート電極から電子がトンネル効果により通り抜けることがないように
選定されている。
【００１４】 コントロール・ゲート電極およびフローティング・ゲート電極によって形成さ
れる容量は、フローティング・ゲート電極およびチャネル領域によって形成され
る容量より大きい。というのは、フローティング・ゲート電極はチャネル領域と
は異なって、トレンチの少なくとも２つの側面にも配置されており、従って、コ
ントロール・ゲート電極とフローティング・ゲート電極との間の面積はチャネル
領域とフローティング・ゲート電極との間の面積より大きいからである。フロー
ティング・ゲート電極とソース／ドレイン領域との間の容量は無視することがで
きる。ソース／ドレイン領域は結合比には関与していない。従って結合比は大き
い。拡大は垂直方向において行われるので、高い実装密度を実現することができ
る。
れる容量は、フローティング・ゲート電極およびチャネル領域によって形成され
る容量より大きい。というのは、フローティング・ゲート電極はチャネル領域と
は異なって、トレンチの少なくとも２つの側面にも配置されており、従って、コ
ントロール・ゲート電極とフローティング・ゲート電極との間の面積はチャネル
領域とフローティング・ゲート電極との間の面積より大きいからである。フロー
ティング・ゲート電極とソース／ドレイン領域との間の容量は無視することがで
きる。ソース／ドレイン領域は結合比には関与していない。従って結合比は大き
い。拡大は垂直方向において行われるので、高い実装密度を実現することができ
る。
【００１５】 プロセスを簡素化しかつ実装密度を高めるために、コントロール・ゲート電極
がワード線を形成するようにすれば有利である。
がワード線を形成するようにすれば有利である。
【００１６】 トレンチは基板中にまたは基板上に配置されている層中に形成することができ
る。これは部分的にも層および基板中に形成することができる。
る。これは部分的にも層および基板中に形成することができる。
【００１７】 アイソレーションは例えばスペーサ形状でありかつそこに、アイソレーション
材料のデポジットおよび再腐食によって形成することができる。アイソレーショ
ンの厚さは例えば３０ｎｍである。
材料のデポジットおよび再腐食によって形成することができる。アイソレーショ
ンの厚さは例えば３０ｎｍである。
【００１８】 製造を、従来のプレーナトランジスタの製造とできるだけコンパチブルにする
ために、トレンチを基板中に形成すると有利である。
ために、トレンチを基板中に形成すると有利である。
【００１９】 ワード線と２つのソース／ドレイン領域のそれぞれ１つとによって形成される
容量を回避するために、２つのソース／ドレイン領域は有利には、これらの間に
、ワード線の経過に平行である接続線はなくかつこれらの間の電流がワード線を
横断する方向に延在しているように配置されている。すなわち、ワード線は基板
の表面とトレンチの２つの側面とによって形成される交線に対して実質的に平行
に延在している。同じ理由から、ワード線が２つのソース／ドレイン領域をオー
バラップしておらず、すなわち２つのソース／ドレイン領域間に配置されている
と有利である。
容量を回避するために、２つのソース／ドレイン領域は有利には、これらの間に
、ワード線の経過に平行である接続線はなくかつこれらの間の電流がワード線を
横断する方向に延在しているように配置されている。すなわち、ワード線は基板
の表面とトレンチの２つの側面とによって形成される交線に対して実質的に平行
に延在している。同じ理由から、ワード線が２つのソース／ドレイン領域をオー
バラップしておらず、すなわち２つのソース／ドレイン領域間に配置されている
と有利である。
【００２０】 ２つのソース／ドレイン領域は、基板の表面のインプランテーションによって
形成することができる。択一的に、基板の部分として、ｉｎ ｓｉｔｕ でエピタ
キシャル成長される層を形成しかつストラクチャ化することができる。別の形態
としては、ドープ剤をドープ剤源から基板中に拡散させることがある。
形成することができる。択一的に、基板の部分として、ｉｎ ｓｉｔｕ でエピタ
キシャル成長される層を形成しかつストラクチャ化することができる。別の形態
としては、ドープ剤をドープ剤源から基板中に拡散させることがある。
【００２１】 トレンチは、その長さがその幅より大きい溝であってよい。この場合、溝には
、異なったトランジスタの複数のフローティング・ゲート電極が配置されている
。
、異なったトランジスタの複数のフローティング・ゲート電極が配置されている
。
【００２２】 コントロール・ゲート電極とフローティング・ゲート電極と間の容量を高める
ために、トレンチが孔形式でありかつ例えば、フローティング・ゲート電極が同
様に接している２つの別の側面を有しているようにすれば有利である。これによ
り、フローティング・ゲート電極とコントロール・ゲート電極との間の面積がフ
ローティング・ゲート電極とチャネル領域との間の面積に比べて一段と拡大され
る。結合比は高められる。
ために、トレンチが孔形式でありかつ例えば、フローティング・ゲート電極が同
様に接している２つの別の側面を有しているようにすれば有利である。これによ
り、フローティング・ゲート電極とコントロール・ゲート電極との間の面積がフ
ローティング・ゲート電極とチャネル領域との間の面積に比べて一段と拡大され
る。結合比は高められる。
【００２３】 ワード線に沿って隣接している、異なったトランジスタのソース／ドレイン領
域間にワード線に基づいてチャネル電流が生じるのを妨げるために、ワード線に
沿って隣接しているトレンチ間に第１のアイソレーションストラクチャを配置す
ると有利である。この場合、トレンチは第１のアイソレーションストラクチャの
２つの間に配置されており、これらアイソレーションストラクチャはトレンチの
２つの別の側面を形成している。ワード線はこれら第１のアイソレーションスト
ラクチャとオーバラップしておりかつこれら２つの第１のアイソレーションスト
ラクチャ間の接続線はこれに対して平行に延在している。
域間にワード線に基づいてチャネル電流が生じるのを妨げるために、ワード線に
沿って隣接しているトレンチ間に第１のアイソレーションストラクチャを配置す
ると有利である。この場合、トレンチは第１のアイソレーションストラクチャの
２つの間に配置されており、これらアイソレーションストラクチャはトレンチの
２つの別の側面を形成している。ワード線はこれら第１のアイソレーションスト
ラクチャとオーバラップしておりかつこれら２つの第１のアイソレーションスト
ラクチャ間の接続線はこれに対して平行に延在している。
【００２４】 第１のアイソレーションストラクチャは例えば、トレンチを形成する前に、相
互に実質的に平行に延在している溝を形成し、これらに絶縁性の材料を充填する
ことによって形成することができる。第１のアイソレーションストラクチャがこ
れら溝を充填する。それから、マスクされた腐食によって、溝間にトレンチを形
成することができる。トレンチの２つの別の側面が第１のアイソレーションスト
ラクチャによって形成されることを保証するために、マスクされた腐食において
、溝を横断するように延在しているストリップを有しているストリップ形状のマ
スクを使用すれば有利である。択一的に、マスクは、トレンチが形成される基板
領域だけを被覆しない。
互に実質的に平行に延在している溝を形成し、これらに絶縁性の材料を充填する
ことによって形成することができる。第１のアイソレーションストラクチャがこ
れら溝を充填する。それから、マスクされた腐食によって、溝間にトレンチを形
成することができる。トレンチの２つの別の側面が第１のアイソレーションスト
ラクチャによって形成されることを保証するために、マスクされた腐食において
、溝を横断するように延在しているストリップを有しているストリップ形状のマ
スクを使用すれば有利である。択一的に、マスクは、トレンチが形成される基板
領域だけを被覆しない。
【００２５】 第１のアイソレーションストラクチャを形成する別の形態では、溝中の絶縁材
料を部分的に除去することによってトレンチを形成している。この場合、第１の
アイソレーションストラクチャは柱状である。
料を部分的に除去することによってトレンチを形成している。この場合、第１の
アイソレーションストラクチャは柱状である。
【００２６】 フローティング・ゲート電極は導電性の第１層のストラクチャ化によって形成
され、これはトレンチを狭めるが、充填はしていない。
され、これはトレンチを狭めるが、充填はしていない。
【００２７】 フローティング・ゲート電極がトレンチからたいしては突出していないように
すれば有利である。この場合、導電性の第１層のストラクチャ化のために、該導
電性の第１層を、トレンチの外側に存在する、導電性の第１層の部分が除去され
るまで、平坦化することができる。このようにすれば、フローティング・ゲート
電極の形成のために、マスクは必要でなく、プロセスは簡単になる。導電性の第
１層を平坦化するために、平坦化材料をデポジットすることができる。この材料
は、導電性の第１層によって同時に平坦化される。トレンチの外側に存在する、
導電性の第１層の部分が除去された後で、残っている平坦化材料を除去すること
ができる。
すれば有利である。この場合、導電性の第１層のストラクチャ化のために、該導
電性の第１層を、トレンチの外側に存在する、導電性の第１層の部分が除去され
るまで、平坦化することができる。このようにすれば、フローティング・ゲート
電極の形成のために、マスクは必要でなく、プロセスは簡単になる。導電性の第
１層を平坦化するために、平坦化材料をデポジットすることができる。この材料
は、導電性の第１層によって同時に平坦化される。トレンチの外側に存在する、
導電性の第１層の部分が除去された後で、残っている平坦化材料を除去すること
ができる。
【００２８】 短チャネル効果を回避するために、２つのソース／ドレイン領域がそれぞれ、
第１の部分と、該第１の部分に接している第２の部分とを有しているようにすれ
ば有利である。２つのソース／ドレイン領域の第１の部分はそれぞれ、トレンチ
の２つの側面の１つにかつチャネル領域に接して配置されておりかつ、トレンチ
の側面にもチャネル領域にも接していない、ソース／ドレイン領域の第２の部分
より低いドープ剤濃度を有している。
第１の部分と、該第１の部分に接している第２の部分とを有しているようにすれ
ば有利である。２つのソース／ドレイン領域の第１の部分はそれぞれ、トレンチ
の２つの側面の１つにかつチャネル領域に接して配置されておりかつ、トレンチ
の側面にもチャネル領域にも接していない、ソース／ドレイン領域の第２の部分
より低いドープ剤濃度を有している。
【００２９】 ソース／ドレイン領域の第２の部分はマスクを用いたインプランテーションに
よって形成することができる。プロセスを簡単にするために、有利には、マスク
は、ワード線と、ワード線に沿って接しているスペーサとから成っている。スペ
ーサは、ワード線を形成した後に、材料をデポジットしかつ再腐食することによ
って大した手間をかけずに形成することができる。
よって形成することができる。プロセスを簡単にするために、有利には、マスク
は、ワード線と、ワード線に沿って接しているスペーサとから成っている。スペ
ーサは、ワード線を形成した後に、材料をデポジットしかつ再腐食することによ
って大した手間をかけずに形成することができる。
【００３０】 スペーサは除去してもよいし、放置しておいてもよい。スペーサが放置されて
いる場合、スペーサを絶縁材料から形成すると有利である。というのは、これに
より、ワード線と２つのソース／ドレイン領域との間の容量が回避されるからで
ある。
いる場合、スペーサを絶縁材料から形成すると有利である。というのは、これに
より、ワード線と２つのソース／ドレイン領域との間の容量が回避されるからで
ある。
【００３１】 従来のプレーナトランジスタの製造に対してできるだけコンパチブルに製造を
行うために、２つのソース／ドレイン領域の第１の部分をインプランテーション
によって形成すると有利であり、ここでワード線はマスクとして用いられる。こ
の場合、スペーサは、２つのソース／ドレイン領域の第１の部分の形成後に漸く
形成される。
行うために、２つのソース／ドレイン領域の第１の部分をインプランテーション
によって形成すると有利であり、ここでワード線はマスクとして用いられる。こ
の場合、スペーサは、２つのソース／ドレイン領域の第１の部分の形成後に漸く
形成される。
【００３２】 ソース／ドレイン領域の第１の部分はトレンチの形成の前に形成することもで
きる。例えばこれら部分は、トレンチおよび第１のアイソレーションストラクチ
ャによってストラクチャ化される、基板のドーピングされた層から生じる。
きる。例えばこれら部分は、トレンチおよび第１のアイソレーションストラクチ
ャによってストラクチャ化される、基板のドーピングされた層から生じる。
【００３３】 ワード線を横断する方向にビット線が延在している。ビット線に沿って隣接し
ているトランジスタは直列に（ＮＡＮＤアーキテクチャ）または並列に（ＮＯＲ
アーキテクチャ）接続されているようにすることができる。これらトランジスタ
が直列に接続されている場合には、これらはビット線を形成する。上述のトラン
ジスタが並列に接続されている場合には、これらトランジスタのソース／ドレイ
ン領域はそれぞれ、ビット線に接続されている。接続は例えばコンタクトを介し
て行われる。
ているトランジスタは直列に（ＮＡＮＤアーキテクチャ）または並列に（ＮＯＲ
アーキテクチャ）接続されているようにすることができる。これらトランジスタ
が直列に接続されている場合には、これらはビット線を形成する。上述のトラン
ジスタが並列に接続されている場合には、これらトランジスタのソース／ドレイ
ン領域はそれぞれ、ビット線に接続されている。接続は例えばコンタクトを介し
て行われる。
【００３４】 両方の場合とも、実装密度を高めるために、ビット線に沿って相互に隣接して
いるトランジスタの２つがそれぞれ１つの共通のソース／ドレイン領域を有して
いるようにすれば有利である。
いるトランジスタの２つがそれぞれ１つの共通のソース／ドレイン領域を有して
いるようにすれば有利である。
【００３５】 基板中にメモリセル装置の周辺が配置されており、該周辺がプレーナトランジ
スタおよび／またはプレーナ高電圧トランジスタを含んでいるようにすれば有利
である。高電圧トランジスタは高電圧、例えば１８Ｖによって駆動されかつ大き
なチャネル長を必要とする。高電圧トランジスタは例えば、読み出し電圧より高
いプログラミング電圧を切り換える。これらはメモリセルの書き込みまたは消去
のために用いられる。
スタおよび／またはプレーナ高電圧トランジスタを含んでいるようにすれば有利
である。高電圧トランジスタは高電圧、例えば１８Ｖによって駆動されかつ大き
なチャネル長を必要とする。高電圧トランジスタは例えば、読み出し電圧より高
いプログラミング電圧を切り換える。これらはメモリセルの書き込みまたは消去
のために用いられる。
【００３６】 プロセスを簡単にするために、周辺のプレーナトランジスタおよびプレーナ高
電圧トランジスタをメモリセルのトランジスタと同時に形成すれば有利である。
電圧トランジスタをメモリセルのトランジスタと同時に形成すれば有利である。
【００３７】 例えば、第１のアイソレーションストラクチャを、周辺のトランジスタの第２
のアイソレーションストラクチャおよび周辺の高電圧トラジスタの第３のアイソ
レーションストラクチャと一緒に形成することができる。第２のアイソレーショ
ンストラクチャはそれぞれ、周辺のトランジスタの１つを取り囲んでいる。第３
のアイソレーションストラクチャはそれぞれ、周辺の高電圧トランジスタの１つ
を取り囲んでいる。
のアイソレーションストラクチャおよび周辺の高電圧トラジスタの第３のアイソ
レーションストラクチャと一緒に形成することができる。第２のアイソレーショ
ンストラクチャはそれぞれ、周辺のトランジスタの１つを取り囲んでいる。第３
のアイソレーションストラクチャはそれぞれ、周辺の高電圧トランジスタの１つ
を取り囲んでいる。
【００３８】 更に、周辺のトランジスタのゲート誘電体および周辺の高電圧トラジスタのゲ
ート誘電体を形成した後、第２の層を被着しかつストラクチャ化することができ
、これにより同時に、ワード線の部分としてのコントロール・ゲート電極、周辺
のトランジスタのゲート電極および周辺の高電圧トランジスタのゲート電極が生
じる。
ート誘電体を形成した後、第２の層を被着しかつストラクチャ化することができ
、これにより同時に、ワード線の部分としてのコントロール・ゲート電極、周辺
のトランジスタのゲート電極および周辺の高電圧トランジスタのゲート電極が生
じる。
【００３９】 メモリセルのトランジスタの２つのソース／ドレイン領域の第１の部分、周辺
のトランジスタのソース／ドレイン領域の第１の部分および周辺の高電圧トラン
ジスタのソース／ドレイン領域の第１の部分は、インプランテーションによって
同時に形成することができ、ここでワード線、周辺のトランジスタのゲート電極
および周辺の高電圧トランジスタのゲート電極は、プレーナトランジスタを形成
するための従来の方法において普通であるように、マスクとして作用する。ソー
ス／ドレイン領域の全部の第１の部分はソース／ドレイン領域の第２の部分より
低くドーピングされている。第１の部分は所属のチャネル領域に接しており、こ
れにより短チャネル効果が抑圧される。
のトランジスタのソース／ドレイン領域の第１の部分および周辺の高電圧トラン
ジスタのソース／ドレイン領域の第１の部分は、インプランテーションによって
同時に形成することができ、ここでワード線、周辺のトランジスタのゲート電極
および周辺の高電圧トランジスタのゲート電極は、プレーナトランジスタを形成
するための従来の方法において普通であるように、マスクとして作用する。ソー
ス／ドレイン領域の全部の第１の部分はソース／ドレイン領域の第２の部分より
低くドーピングされている。第１の部分は所属のチャネル領域に接しており、こ
れにより短チャネル効果が抑圧される。
【００４０】 メモリセルのトランジスタの２つのソース／ドレイン領域の第２の部分、周辺
のトランジスタのソース／ドレイン領域の第２の部分および周辺の高電圧トラン
ジスタのソース／ドレイン領域の第２の部分は、同時に形成することができ、こ
こでスペーサおよび、スペーサと同時に、周辺のトランジスタのゲート電極およ
び周辺の高電圧トランジスタのゲート電極の側面に形成することができる別のス
ペーサはマスクとして作用する。高電圧トランジスタでは短チャネル効果は特別
クリチカルであるので、この場合、高電圧トランジスタのゲート電極、所属のス
ペーサおよび周辺の領域を被覆する例えばウェブ形状のマスクを使用して、高電
圧トランジスタのソース／ドレイン領域の第１の部分を特別大きく形成するよう
にすれば、有利である。
のトランジスタのソース／ドレイン領域の第２の部分および周辺の高電圧トラン
ジスタのソース／ドレイン領域の第２の部分は、同時に形成することができ、こ
こでスペーサおよび、スペーサと同時に、周辺のトランジスタのゲート電極およ
び周辺の高電圧トランジスタのゲート電極の側面に形成することができる別のス
ペーサはマスクとして作用する。高電圧トランジスタでは短チャネル効果は特別
クリチカルであるので、この場合、高電圧トランジスタのゲート電極、所属のス
ペーサおよび周辺の領域を被覆する例えばウェブ形状のマスクを使用して、高電
圧トランジスタのソース／ドレイン領域の第１の部分を特別大きく形成するよう
にすれば、有利である。
【００４１】 メモリセルのトランジスタ、周辺のトランジスタおよび周辺の高電圧トランジ
スタはｎチャネルトランジスタまたはｐチャネルトランジスタであってよい。
スタはｎチャネルトランジスタまたはｐチャネルトランジスタであってよい。
【００４２】 次に、本発明の電気的にプログラミング可能なメモリセルの可能な動作態様に
ついて説明する。
ついて説明する。
【００４３】 ＮＯＲアーキテクチャの場合、トランジスタに論理１を書き込むために、所属
のワード線が−１２Ｖの電圧に加えられかつ所属のビット線が５Ｖの電圧に加え
られる。その他のワード線およびその他のビット線は０Ｖに加わっている。ワー
ド線、すなわちトランジスタのコントロール・ゲート電極と、ビット線、すなわ
ちトランジスタのソース／ドレイン領域との間の電圧降下に基づいて、第１の誘
電体を通ってフローティング・ゲート電極からソース／ドレイン領域にトンネル
効果により電子が通り抜ける。消去の際、ビット線に０Ｖの電圧が加わり、一方
ワード線には１７Ｖが加えられ、その結果チャネル領域から電子がフローティン
グ・ゲート電極にトンネル効果により通り抜けることができる。これは論理値０
に相応する。
のワード線が−１２Ｖの電圧に加えられかつ所属のビット線が５Ｖの電圧に加え
られる。その他のワード線およびその他のビット線は０Ｖに加わっている。ワー
ド線、すなわちトランジスタのコントロール・ゲート電極と、ビット線、すなわ
ちトランジスタのソース／ドレイン領域との間の電圧降下に基づいて、第１の誘
電体を通ってフローティング・ゲート電極からソース／ドレイン領域にトンネル
効果により電子が通り抜ける。消去の際、ビット線に０Ｖの電圧が加わり、一方
ワード線には１７Ｖが加えられ、その結果チャネル領域から電子がフローティン
グ・ゲート電極にトンネル効果により通り抜けることができる。これは論理値０
に相応する。
【００４４】 ＮＡＮＤアーキテクチャの場合、トランジスタは、ワード線に１７Ｖの電圧を
加え、一方ビット線は０Ｖに維持されるようにして、プログラミングされる。ワ
ード線に沿って隣接しているトランジスタが同じようにプログラミングされない
ようにするための、隣接しているビット線は約８Ｖの電圧に加えておくことがで
きる。消去は、ワード線に０Ｖが加わるようにし、一方チャネル領域にはウェル
を介して約１６Ｖが加わるようにして行うことができる。
加え、一方ビット線は０Ｖに維持されるようにして、プログラミングされる。ワ
ード線に沿って隣接しているトランジスタが同じようにプログラミングされない
ようにするための、隣接しているビット線は約８Ｖの電圧に加えておくことがで
きる。消去は、ワード線に０Ｖが加わるようにし、一方チャネル領域にはウェル
を介して約１６Ｖが加わるようにして行うことができる。
【００４５】 トランジスタの情報の読み出しのために、ＮＯＲアーキテクチャの場合、所属
のワード線が約２．５Ｖの電圧に加えられる。この電圧は、論理値０または１に
相応する、トランジスタの２つの可能なターンオン電圧の間のある。ビット線を
介して、トランジスタを通って電流が流れているか否かが評価される。
のワード線が約２．５Ｖの電圧に加えられる。この電圧は、論理値０または１に
相応する、トランジスタの２つの可能なターンオン電圧の間のある。ビット線を
介して、トランジスタを通って電流が流れているか否かが評価される。
【００４６】 ＮＡＮＤアーキテクチャの場合、トランジスタの情報の読み出しのために、ワ
ード線が約２．５Ｖの電圧に加えられ、一方その他のワード線は約５Ｖに加えら
れる。それから、ビット線に約５Ｖを加えた場合に電流が流れるか否かが評価さ
れる。
ード線が約２．５Ｖの電圧に加えられ、一方その他のワード線は約５Ｖに加えら
れる。それから、ビット線に約５Ｖを加えた場合に電流が流れるか否かが評価さ
れる。
【００４７】 次に、図に示されている本発明の実施例を詳細に説明する： 図１ａは、第１のマスク、第１のアイソレーションストラクチャ（図５ｄに図示
されている）、第２のアイソレーションストラクチャ（図１ｂに図示されている
）、第３のアイソレーションストラクチャ（図１ｃに図示されている）、第１の
ウェル、第２のウェルおよび第３のウェルが形成された後の、メモリセルの領域
における基板の横断面の部分を示し、 図１ｂは、図１ａからのプロセスステップの後のメモリセル装置の周辺の領域に
おける基板の横断面の部分を示し、 図１ｃは、図１ａからのプロセスステップの後の周辺の領域における基板の横断
面の別の部分を示し、 図２は、トレンチ、アイソレーション、第１の誘電体および導電性の第１層が形
成された後の、図１ａの部分を示し、 図３は、フローティング・ゲート電極およびＯＮＯ層が形成された後の、図２の
部分を示し、 図４ａは、周辺の領域におけるＯＮＯ層および第１のマスクが除去されかつ周辺
のトランジスタのゲート誘電体、周辺の高電圧トランジスタのゲート誘電体およ
び第２の層が形成された後の、図３の部分を示し、 図４ｂは、図４ａのプロセスステップの後の、図１ｂの部分を示し、 図４ｃは、図４ａのプロセスステップの後の、図１ｃの部分を示し、 図５ａは、コントロール・ゲート電極、周辺のトランジスタのゲート電極、周辺
の高電圧トランジスタのゲート電極、メモリセルのトランジスタのソース／ドレ
イン領域の第１の部分、周辺のトランジスタのソース／ドレイン領域の第１の部
分、周辺の高電圧トランジスタのソース／ドレイン領域の第１の部分およびポス
ト酸化物が形成された後の、図４ａの部分を示し、 図５ｂは、図５ａのプロセスステップ後の図４ｂの部分を示し、 図５ｃは、図４ｃのプロセスステップ後の図４ｃの部分を示し、 図５ｄは、図５ａのプロセスステップ後の、基板の、図５ａの横断面に対して垂
直な横断面を示し、 図６ａは、第１のスペーサ、第２のスペーサ、第３のスペーサ、ソース／ドレイ
ン領域の第２の部分、周辺のトランジスタのソース／ドレイン領域の第２の部分
、周辺の高電圧トランジスタの第２の部分、導電ストラクチャ、周辺のトランジ
スタの導電ストラクチャおよび周辺の高電圧トランジスタの導電ストラクチャが
形成された後の、図５ａの部分を示し、ここでは更に、導電ストラクチャの形成
の前に除去された、ホトラッカから成るウェブの状態が示されており、 図６ｂは。図６ａのプロセスステップの後の、図５ｂの部分を示し、 図６ｃは、図６ａのプロセスステップの後の、図５ｂｃの横断面を示し、 図７ａは、ＮＡＮＤアーキテクチャにおけるメモリセル装置の平面の部分を示し
、 図７ｂは、ＮＯＲアーキテクチャにおけるメモリセル装置の平面の部分を示す。
されている）、第２のアイソレーションストラクチャ（図１ｂに図示されている
）、第３のアイソレーションストラクチャ（図１ｃに図示されている）、第１の
ウェル、第２のウェルおよび第３のウェルが形成された後の、メモリセルの領域
における基板の横断面の部分を示し、 図１ｂは、図１ａからのプロセスステップの後のメモリセル装置の周辺の領域に
おける基板の横断面の部分を示し、 図１ｃは、図１ａからのプロセスステップの後の周辺の領域における基板の横断
面の別の部分を示し、 図２は、トレンチ、アイソレーション、第１の誘電体および導電性の第１層が形
成された後の、図１ａの部分を示し、 図３は、フローティング・ゲート電極およびＯＮＯ層が形成された後の、図２の
部分を示し、 図４ａは、周辺の領域におけるＯＮＯ層および第１のマスクが除去されかつ周辺
のトランジスタのゲート誘電体、周辺の高電圧トランジスタのゲート誘電体およ
び第２の層が形成された後の、図３の部分を示し、 図４ｂは、図４ａのプロセスステップの後の、図１ｂの部分を示し、 図４ｃは、図４ａのプロセスステップの後の、図１ｃの部分を示し、 図５ａは、コントロール・ゲート電極、周辺のトランジスタのゲート電極、周辺
の高電圧トランジスタのゲート電極、メモリセルのトランジスタのソース／ドレ
イン領域の第１の部分、周辺のトランジスタのソース／ドレイン領域の第１の部
分、周辺の高電圧トランジスタのソース／ドレイン領域の第１の部分およびポス
ト酸化物が形成された後の、図４ａの部分を示し、 図５ｂは、図５ａのプロセスステップ後の図４ｂの部分を示し、 図５ｃは、図４ｃのプロセスステップ後の図４ｃの部分を示し、 図５ｄは、図５ａのプロセスステップ後の、基板の、図５ａの横断面に対して垂
直な横断面を示し、 図６ａは、第１のスペーサ、第２のスペーサ、第３のスペーサ、ソース／ドレイ
ン領域の第２の部分、周辺のトランジスタのソース／ドレイン領域の第２の部分
、周辺の高電圧トランジスタの第２の部分、導電ストラクチャ、周辺のトランジ
スタの導電ストラクチャおよび周辺の高電圧トランジスタの導電ストラクチャが
形成された後の、図５ａの部分を示し、ここでは更に、導電ストラクチャの形成
の前に除去された、ホトラッカから成るウェブの状態が示されており、 図６ｂは。図６ａのプロセスステップの後の、図５ｂの部分を示し、 図６ｃは、図６ａのプロセスステップの後の、図５ｂｃの横断面を示し、 図７ａは、ＮＡＮＤアーキテクチャにおけるメモリセル装置の平面の部分を示し
、 図７ｂは、ＮＯＲアーキテクチャにおけるメモリセル装置の平面の部分を示す。
【００４８】 各図は縮尺通りではない。
【００４９】 出発材料は、シリコンから成るｐドーピングされた基板１である。第１のマス
クＭ１を形成するために、約２０ｎｍの厚さにＳｉＯ2がデポジットされかつそ の上に約４０ｎｍの厚さにシリコン窒化物がデポジットされかつホトリソグラフ
ィー方法によって、第１のマスクＭ１が第１の領域において細長い方形の領域を
被覆せずかつ第２の領域においてメモリセル装置の周辺の、生成すべきトランジ
スタの周りの領域および周辺の、生成すべき高電圧トランジスタの周りの領域を
被覆しないようにストラクチャ化される。第１のマスクＭ１を用いて、シリコン
は約２５０ｎｍの深さ腐食される。腐食剤として、例えばＨＢｒが適している。
ＳｉＯ2を約３００ｎｍの厚さにデポジットしかつ引き続いて第１のマスクＭ１ が露出されるまで化学機械式研磨を行うことによって、第１の領域に、第１のア
イソレーションストラクチャＩ１（図５ｄ参照）および第２の領域に、第２のア
イソレーションストラクチャＩ２（図１ｂ参照）および第３のアイソレーション
ストラクチャＩ３（図１ｃ参照）が生じる。基板１の表面Ｏに延在しているｙ軸
Ｙに沿って隣接している第１のアイソレーションストラクチャＩ１はｙ軸Ｙの方
向において相互に約２００ｎｍの間隔を有している。第１のアイソレーションス
トラクチャＩ１の、ｙ軸Ｙに平行な寸法は約２００ｎｍである。表面Ｏにかつｙ
軸Ｙに対して垂直に延在しているｘ軸Ｘに沿って隣接している第１のアイソレー
ションストラクチャＩ１は相互に約２００ｎｍの間隔を有している。第１のアイ
ソレーションストラクチャＩ１の、ｘ軸Ｘに平行な寸法は約３２００ｎｍである
。ｙ軸Ｙに沿って隣接している第１のアイソレーションストラクチャＩ１の端点
は、ｙ軸Ｙに対して平行なラインに沿って配置されている。ｘ軸Ｘに沿って隣接
している第１のアイソレーションストラクチャＩ１の端点は、ｘ軸Ｘに対して平
行なラインに沿って配置されている。
クＭ１を形成するために、約２０ｎｍの厚さにＳｉＯ2がデポジットされかつそ の上に約４０ｎｍの厚さにシリコン窒化物がデポジットされかつホトリソグラフ
ィー方法によって、第１のマスクＭ１が第１の領域において細長い方形の領域を
被覆せずかつ第２の領域においてメモリセル装置の周辺の、生成すべきトランジ
スタの周りの領域および周辺の、生成すべき高電圧トランジスタの周りの領域を
被覆しないようにストラクチャ化される。第１のマスクＭ１を用いて、シリコン
は約２５０ｎｍの深さ腐食される。腐食剤として、例えばＨＢｒが適している。
ＳｉＯ2を約３００ｎｍの厚さにデポジットしかつ引き続いて第１のマスクＭ１ が露出されるまで化学機械式研磨を行うことによって、第１の領域に、第１のア
イソレーションストラクチャＩ１（図５ｄ参照）および第２の領域に、第２のア
イソレーションストラクチャＩ２（図１ｂ参照）および第３のアイソレーション
ストラクチャＩ３（図１ｃ参照）が生じる。基板１の表面Ｏに延在しているｙ軸
Ｙに沿って隣接している第１のアイソレーションストラクチャＩ１はｙ軸Ｙの方
向において相互に約２００ｎｍの間隔を有している。第１のアイソレーションス
トラクチャＩ１の、ｙ軸Ｙに平行な寸法は約２００ｎｍである。表面Ｏにかつｙ
軸Ｙに対して垂直に延在しているｘ軸Ｘに沿って隣接している第１のアイソレー
ションストラクチャＩ１は相互に約２００ｎｍの間隔を有している。第１のアイ
ソレーションストラクチャＩ１の、ｘ軸Ｘに平行な寸法は約３２００ｎｍである
。ｙ軸Ｙに沿って隣接している第１のアイソレーションストラクチャＩ１の端点
は、ｙ軸Ｙに対して平行なラインに沿って配置されている。ｘ軸Ｘに沿って隣接
している第１のアイソレーションストラクチャＩ１の端点は、ｘ軸Ｘに対して平
行なラインに沿って配置されている。
【００５０】 ｐドーピングされたイオンによるマスキングされたインプランテーションによ
って、第１の領域において約４００ｎｍの深さの第１のウェル（バスタブ形状の
部分）Ｗａ１および第２の領域において約２００ｎｍの深さの第２のウェルＷａ
２および約２００ｎｍの深さの第３のウェルＷａ３が形成される。第２のウェル
Ｗａ２は第２のアイソレーションストラクチャＩ２によって取り囲まれており、
かつ第３のウェルＷａ３は第３のアイソレーションストラクチャＩ３によって取
り囲まれている（図１ａ、ｂ、ｃ参照）。第１のウェルＷａ１、第２のウェルＷ
ａ２および第３のウェルＷａ３のドープ剤濃度は約１０17ｃｍ-3である。
って、第１の領域において約４００ｎｍの深さの第１のウェル（バスタブ形状の
部分）Ｗａ１および第２の領域において約２００ｎｍの深さの第２のウェルＷａ
２および約２００ｎｍの深さの第３のウェルＷａ３が形成される。第２のウェル
Ｗａ２は第２のアイソレーションストラクチャＩ２によって取り囲まれており、
かつ第３のウェルＷａ３は第３のアイソレーションストラクチャＩ３によって取
り囲まれている（図１ａ、ｂ、ｃ参照）。第１のウェルＷａ１、第２のウェルＷ
ａ２および第３のウェルＷａ３のドープ剤濃度は約１０17ｃｍ-3である。
【００５１】 ストリップがｙ軸Ｙに平行に延在している第２のマスク（図示されていない）
を用いて、基板１の第１の領域において第１のアイソレーションストラクチャＩ
１の間に約２００ｎｍの深さのトレンチＶが形成される。腐食剤として例えばＨ
Ｂｒが適している。それぞれのトレンチＶはその２つの側面が２つの相互に隣接
している第１のアイソレーションストラクチャＩ１に接している。トレンチＶの
、ｘ軸Ｘに対して平行である寸法は約２００ｎｍである。ｘ軸Ｘに平行に隣接し
ているトレンチＶは約２００ｎｍの間隔を有している（図２参照）。
を用いて、基板１の第１の領域において第１のアイソレーションストラクチャＩ
１の間に約２００ｎｍの深さのトレンチＶが形成される。腐食剤として例えばＨ
Ｂｒが適している。それぞれのトレンチＶはその２つの側面が２つの相互に隣接
している第１のアイソレーションストラクチャＩ１に接している。トレンチＶの
、ｘ軸Ｘに対して平行である寸法は約２００ｎｍである。ｘ軸Ｘに平行に隣接し
ているトレンチＶは約２００ｎｍの間隔を有している（図２参照）。
【００５２】 腐食残滓物を除去するために、約１０ｎｍの厚さの犠牲酸化物（図示されてい
ない）が熱成長されかつ引き続いて例えばＨＦによって再び除去される。
ない）が熱成長されかつ引き続いて例えばＨＦによって再び除去される。
【００５３】 トレンチＶの側面にアイソレーションＩを形成するために、ＴＥＯＳ方法にお
いて約３０ｎｍの厚さのＳｉＯ2がデポジットされかつ、第１のマスクＭ１が露 出されるまで、再腐食される（図２参照）。アイソレーションＩはスペーサの形
状でありかつ約３０ｎｍの厚さである。
いて約３０ｎｍの厚さのＳｉＯ2がデポジットされかつ、第１のマスクＭ１が露 出されるまで、再腐食される（図２参照）。アイソレーションＩはスペーサの形
状でありかつ約３０ｎｍの厚さである。
【００５４】 引き続いて熱酸化によって。約８ｎｍの厚さの第１の誘電体Ｄ１がトレンチＶ
の底部に形成される。これはトンネル酸化物として作用する（図２参照）。
の底部に形成される。これはトンネル酸化物として作用する（図２参照）。
【００５５】 ｉｎ−ｓｉｔｕドーピングされるポリシリコンのデポジットによって、約２０
ｎｍの厚さの導電第１層Ｌ１が形成される（図２参照）。
ｎｍの厚さの導電第１層Ｌ１が形成される（図２参照）。
【００５６】 引き続いて、平坦化ラッカが約５００ｎｍの厚さにデポジットされかつ化学機
械研磨によって、導電第１層Ｌ１が露出されるまで平坦化される。引き続いて、
導電第１層Ｌ１は平坦化ラッカと一緒に、第１のマスクＭ１が露出されるまで化
学機械式に研磨される。これにより、トレンチＶの外側に位置する、導電第１層
Ｌ１の部分が除去される。導電第１層Ｌ１の残っている部分がそれぞれのトレン
チＶの４つの側面および底部を被覆しかつメモリセルのトランジスタのフローテ
ィング・ゲート電極Ｇｆを形成する（図３参照）。平坦化ラッカの残っている部
分が除去される。例えばリン酸によって、第１のマスクＭ１のシリコン窒化物が
除去される。
械研磨によって、導電第１層Ｌ１が露出されるまで平坦化される。引き続いて、
導電第１層Ｌ１は平坦化ラッカと一緒に、第１のマスクＭ１が露出されるまで化
学機械式に研磨される。これにより、トレンチＶの外側に位置する、導電第１層
Ｌ１の部分が除去される。導電第１層Ｌ１の残っている部分がそれぞれのトレン
チＶの４つの側面および底部を被覆しかつメモリセルのトランジスタのフローテ
ィング・ゲート電極Ｇｆを形成する（図３参照）。平坦化ラッカの残っている部
分が除去される。例えばリン酸によって、第１のマスクＭ１のシリコン窒化物が
除去される。
【００５７】 ＯＮＯ層をＯＮＯを形成するために、まず、約３ｎｍの厚さの熱ＳｉＯ2が成 長される。引き続いてシリコン窒化物が約１０ｎｍの厚さにデポジットされかつ
、約１５ｎｍの酸化値が等価な膜が生じるまで酸化される。これにより、３部分
構成のＯＮＯ層ＯＮＯが生じ、酸化物の間にシリコン窒化物が配置されているこ
とになる（図３参照）。ホトリソグラフィー方法によって、基板１の第２の領域
におけるＯＮＯ層ＯＮＯは除去される。腐食剤として例えばＨＦが適している。
引き続いて基板１の第２の領域における第１のマスクＭ１が除去される。腐食剤
として例えばＨＦが適している。
、約１５ｎｍの酸化値が等価な膜が生じるまで酸化される。これにより、３部分
構成のＯＮＯ層ＯＮＯが生じ、酸化物の間にシリコン窒化物が配置されているこ
とになる（図３参照）。ホトリソグラフィー方法によって、基板１の第２の領域
におけるＯＮＯ層ＯＮＯは除去される。腐食剤として例えばＨＦが適している。
引き続いて基板１の第２の領域における第１のマスクＭ１が除去される。腐食剤
として例えばＨＦが適している。
【００５８】 熱酸化によって、ＳｉＯ2が約２５ｎｍの厚さに成長される。これにより、第 ３のアイソレーションストラクチャＩ３によって取り囲まれる領域に、周辺の高
電圧トランジスタのゲート誘電体Ｇｄ２が生じる。ホトリソグラフィー方法によ
って、第２のアイソレーションストラクチャＩ２によって取り囲まれる領域にお
いて、ＳｉＯ2が例えばＨＦによって等方性エッチングにより除去される。引き 続いて、熱酸化によって、ＳｉＯ2が約７ｎｍの厚さにおいて第２のアイソレー ションストラクチャＩ２によって取り囲まれる領域において成長され、これによ
り、周辺のトランジスタのゲート誘電体Ｇｄ１が生じる。その際周辺の高電圧ト
ランジスタのゲート誘電体Ｇｄ２は多少厚くなる（図４ｂおよび図４ｃ参照）。
第２の層Ｌ２を形成するために、ドープされていないポリシリコンが約１００ｎ
ｍの厚さにおいてデポジットされる（図４ａ，ｂ，ｃ参照）。
電圧トランジスタのゲート誘電体Ｇｄ２が生じる。ホトリソグラフィー方法によ
って、第２のアイソレーションストラクチャＩ２によって取り囲まれる領域にお
いて、ＳｉＯ2が例えばＨＦによって等方性エッチングにより除去される。引き 続いて、熱酸化によって、ＳｉＯ2が約７ｎｍの厚さにおいて第２のアイソレー ションストラクチャＩ２によって取り囲まれる領域において成長され、これによ
り、周辺のトランジスタのゲート誘電体Ｇｄ１が生じる。その際周辺の高電圧ト
ランジスタのゲート誘電体Ｇｄ２は多少厚くなる（図４ｂおよび図４ｃ参照）。
第２の層Ｌ２を形成するために、ドープされていないポリシリコンが約１００ｎ
ｍの厚さにおいてデポジットされる（図４ａ，ｂ，ｃ参照）。
【００５９】 基板１の第１の領域においてストライプ形状であり、かつ該ストライプはｙ軸
Ｙに対して平行に延在しておりかつトレンチＶを被覆している第３のマスク（図
示されていない）を用いて、第２の層Ｌ２が例えばＨＢｒによりＳｉＯ2に対し て高選択的に腐食され、その際ＯＮＯ層ＯＮＯは腐食ストッパとして作用する。
その際この第２の層Ｌ２から、コントロール・ゲート電極Ｇｋが生じる。この電
極はｙ軸Ｙに対して平行に延在しているワード線を形成する。第３のマスクを用
いて、ＯＮＯ層ＯＮＯが例えばＨＦによってストラクチャ化される（図５ａ参照
）。その際ＯＮＯ層ＯＮＯから第２の誘電体Ｄ２（図５ｄ参照）が生じる。同様
に第３のマスクを用いて、周辺のトランジスタのゲート電極Ｇａ１および周辺の
高電圧トランジスタのゲート電極Ｇａ２が生じる（図５ｂおよびｃ参照）。
Ｙに対して平行に延在しておりかつトレンチＶを被覆している第３のマスク（図
示されていない）を用いて、第２の層Ｌ２が例えばＨＢｒによりＳｉＯ2に対し て高選択的に腐食され、その際ＯＮＯ層ＯＮＯは腐食ストッパとして作用する。
その際この第２の層Ｌ２から、コントロール・ゲート電極Ｇｋが生じる。この電
極はｙ軸Ｙに対して平行に延在しているワード線を形成する。第３のマスクを用
いて、ＯＮＯ層ＯＮＯが例えばＨＦによってストラクチャ化される（図５ａ参照
）。その際ＯＮＯ層ＯＮＯから第２の誘電体Ｄ２（図５ｄ参照）が生じる。同様
に第３のマスクを用いて、周辺のトランジスタのゲート電極Ｇａ１および周辺の
高電圧トランジスタのゲート電極Ｇａ２が生じる（図５ｂおよびｃ参照）。
【００６０】 とりわけワード線および基板１の間の短絡の危険を低減するための、熱酸化に
よっていわゆるポスト酸化物（Postoxid）Ｐが成長される（図５ａ、ｂ、ｃ参照
）。
よっていわゆるポスト酸化物（Postoxid）Ｐが成長される（図５ａ、ｂ、ｃ参照
）。
【００６１】 引き続いて、ｎドープされたイオンを用いるマスキングされたインプランテー
ションによって、メモリセルのトランジスタのソース／ドレイン領域Ｓ／Ｄの約
２００ｎｍの深さの第１の部分ＬＤＤ、周辺のトランジスタのソース／ドレイン
領域Ｓ／Ｄ１の約１００ｎｍの深さの第１の部分ＬＤＤ１および周辺の高電圧ト
ランジスタのソース／ドレイン領域Ｓ／Ｄ２の約１００ｎｍの深さの第１の部分
ＬＤＤ２が形成される（図５ａ、ｂ、ｃ）。ワード線、周辺のトランジスタのゲ
ート電極Ｇａ１および周辺の高電圧トランジスタのゲート電極Ｇａ２はマスクと
して用いられかつその際インプランテーションされる。図示されていない、基板
１の領域をインプランテーションから防護するために、付加的に、ホトラッカマ
スクを使用することができる。
ションによって、メモリセルのトランジスタのソース／ドレイン領域Ｓ／Ｄの約
２００ｎｍの深さの第１の部分ＬＤＤ、周辺のトランジスタのソース／ドレイン
領域Ｓ／Ｄ１の約１００ｎｍの深さの第１の部分ＬＤＤ１および周辺の高電圧ト
ランジスタのソース／ドレイン領域Ｓ／Ｄ２の約１００ｎｍの深さの第１の部分
ＬＤＤ２が形成される（図５ａ、ｂ、ｃ）。ワード線、周辺のトランジスタのゲ
ート電極Ｇａ１および周辺の高電圧トランジスタのゲート電極Ｇａ２はマスクと
して用いられかつその際インプランテーションされる。図示されていない、基板
１の領域をインプランテーションから防護するために、付加的に、ホトラッカマ
スクを使用することができる。
【００６２】 メモリセルのトランジスタのソース／ドレイン領域Ｓ／Ｄの第１の部分ＬＤＤ
、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１の第１の部分ＬＤＤ１お
よび周辺の高電圧トランジスタのソース／ドレイン領域Ｓ／Ｄ２の第１の部分Ｌ
ＤＤ２のドープ剤濃度は約１０18ｃｍ-3である。すなわち、これら第１の部分Ｌ
ＤＤ，ＬＤＤ１，ＬＤＤ２は、ワード線、周辺のトランジスタのゲート電極Ｇａ
１および周辺の高電圧トランジスタのゲート電極Ｇａ２に関して自動調整されて
生じる。メモリセルのトランジスタのソース／ドレイン領域Ｓ／Ｄの第１の部分
ＬＤＤはそれぞれ、トレンチＶの２つの相対向する側面に接しておりかつトレン
チＶの底部の領域まで達している。
、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１の第１の部分ＬＤＤ１お
よび周辺の高電圧トランジスタのソース／ドレイン領域Ｓ／Ｄ２の第１の部分Ｌ
ＤＤ２のドープ剤濃度は約１０18ｃｍ-3である。すなわち、これら第１の部分Ｌ
ＤＤ，ＬＤＤ１，ＬＤＤ２は、ワード線、周辺のトランジスタのゲート電極Ｇａ
１および周辺の高電圧トランジスタのゲート電極Ｇａ２に関して自動調整されて
生じる。メモリセルのトランジスタのソース／ドレイン領域Ｓ／Ｄの第１の部分
ＬＤＤはそれぞれ、トレンチＶの２つの相対向する側面に接しておりかつトレン
チＶの底部の領域まで達している。
【００６３】 第１のスペーサＳｐ１、第２のスペーサＳｐ２および第３のスペーサＳｐ３を
形成するために、ＳｉＯ2が約５０ｎｍの厚さにおいてデポジットされかつ再腐 食される。これにより、第１のスペーサＳｐ１はワード線の側面に沿って生じ（
図６ａ参照）、第２のスペーサＳｐ２は周辺のトランジスタのゲート電極Ｇａ１
の側面に沿って生じおよび第３のスペーサＳｐ３は周辺の高電圧トランジスタの
ゲート電極Ｇａ２の側面に沿って生じる（図６ａ、ｂ、ｃ参照）。再腐食の際ポ
スト酸化物Ｐは部分的に腐食除去されるので、漂遊酸化物（図示されていない）
を形成するためにＴＥＯＳ方法において約１０ｎｍのＳｉＯ2がデポジットされ る。
形成するために、ＳｉＯ2が約５０ｎｍの厚さにおいてデポジットされかつ再腐 食される。これにより、第１のスペーサＳｐ１はワード線の側面に沿って生じ（
図６ａ参照）、第２のスペーサＳｐ２は周辺のトランジスタのゲート電極Ｇａ１
の側面に沿って生じおよび第３のスペーサＳｐ３は周辺の高電圧トランジスタの
ゲート電極Ｇａ２の側面に沿って生じる（図６ａ、ｂ、ｃ参照）。再腐食の際ポ
スト酸化物Ｐは部分的に腐食除去されるので、漂遊酸化物（図示されていない）
を形成するためにＴＥＯＳ方法において約１０ｎｍのＳｉＯ2がデポジットされ る。
【００６４】 引き続いて、高電圧トランジスタのゲート電極Ｇａ２の縁部にオーバラップし
並びにこれらを取り囲んでいる領域を被覆するウェブがホトラッカＦから形成さ
れる（図６ｃ参照）。
並びにこれらを取り囲んでいる領域を被覆するウェブがホトラッカＦから形成さ
れる（図６ｃ参照）。
【００６５】 ｎドープするイオンによるインプランテーションによって、メモリセルのトラ
ンジスタのソース／ドレイン領域Ｓ／Ｄの約１５０ｎｍの深さの第２の部分Ｓ／
Ｄｈ、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１の約１５０ｎｍの深
さの第２の部分Ｓ／Ｄｈ１および周辺の高電圧トランジスタのソース／ドレイン
領域Ｓ／Ｄ２の約１５０ｎｍの深さの第２の部分Ｓ／Ｄｈ２が形成される。その
際第１のスペーサＳｐ１、ワード線、第２のスペーサＳｐ２，周辺のトランジス
タのゲート電極Ｇａ１およびホトラッカＦから成るウェブはマスクとして用いら
れる。従って、メモリセルのトランジスタのソース／ドレイン領域Ｓ／Ｄの第２
の部分Ｓ／Ｄｈ、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１の第２の
部分Ｓ／Ｄｈ１は自己調整されて生じる（図６ａ、ｂ、ｃ参照）。漂遊酸化物お
よびホトラッカＦから成るウェブによって被覆されない、ポスト酸化物Ｐの部分
は例えばＨＦによって除去される。ホトラッカＦから成るウェブが除去される。
ンジスタのソース／ドレイン領域Ｓ／Ｄの約１５０ｎｍの深さの第２の部分Ｓ／
Ｄｈ、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１の約１５０ｎｍの深
さの第２の部分Ｓ／Ｄｈ１および周辺の高電圧トランジスタのソース／ドレイン
領域Ｓ／Ｄ２の約１５０ｎｍの深さの第２の部分Ｓ／Ｄｈ２が形成される。その
際第１のスペーサＳｐ１、ワード線、第２のスペーサＳｐ２，周辺のトランジス
タのゲート電極Ｇａ１およびホトラッカＦから成るウェブはマスクとして用いら
れる。従って、メモリセルのトランジスタのソース／ドレイン領域Ｓ／Ｄの第２
の部分Ｓ／Ｄｈ、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１の第２の
部分Ｓ／Ｄｈ１は自己調整されて生じる（図６ａ、ｂ、ｃ参照）。漂遊酸化物お
よびホトラッカＦから成るウェブによって被覆されない、ポスト酸化物Ｐの部分
は例えばＨＦによって除去される。ホトラッカＦから成るウェブが除去される。
【００６６】 引き続いて、チタンが約３０ｎｍの厚さにデポジットされる。熱処理によって
、選択的なケイ化が実施され、これによりメモリセルのトランジスタのソース／
ドレイン領域Ｓ／Ｄ、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１、周
辺の高電圧トランジスタのソース／ドレイン領域Ｓ／Ｄ２の、ポスト酸化物Ｐに
よって被覆されていない部分、ワード線、周辺のトランジスタのゲート電極Ｇａ
１および周辺の高電圧トランジスタのゲート電極Ｇａ２の、ポスト酸化物Ｐによ
って被覆されていない部分に、導電性のストラクチャＬが施される（図６ａ、ｂ
、ｃ参照）。残っているチタンは例えばＨ2Ｏ2／ＮＨ3によって除去される。
、選択的なケイ化が実施され、これによりメモリセルのトランジスタのソース／
ドレイン領域Ｓ／Ｄ、周辺のトランジスタのソース／ドレイン領域Ｓ／Ｄ１、周
辺の高電圧トランジスタのソース／ドレイン領域Ｓ／Ｄ２の、ポスト酸化物Ｐに
よって被覆されていない部分、ワード線、周辺のトランジスタのゲート電極Ｇａ
１および周辺の高電圧トランジスタのゲート電極Ｇａ２の、ポスト酸化物Ｐによ
って被覆されていない部分に、導電性のストラクチャＬが施される（図６ａ、ｂ
、ｃ参照）。残っているチタンは例えばＨ2Ｏ2／ＮＨ3によって除去される。
【００６７】 基板１の第１の領域はメモリセルの領域でありかつ第２の領域はメモリセル装
置の周辺の領域である。
置の周辺の領域である。
【００６８】 メモリセルはブロックにまとめられている。ｘ軸Ｘに沿って隣接している２つ
の第１のアイソレーションストラクチャＩ１は種々のブロックに属している。ｘ
軸Ｘに沿って隣接しているトランジスタのソース／ドレイン領域（Ｓ／Ｄ）はビ
ット線コンタクトＫを備えている。ｘ軸Ｘに沿って隣接している、メモリセルの
８つのトランジスタはブロックの１つに配属されており、直列に接続されており
かつビット線の部分を形成している（図７ａ参照）。
の第１のアイソレーションストラクチャＩ１は種々のブロックに属している。ｘ
軸Ｘに沿って隣接しているトランジスタのソース／ドレイン領域（Ｓ／Ｄ）はビ
ット線コンタクトＫを備えている。ｘ軸Ｘに沿って隣接している、メモリセルの
８つのトランジスタはブロックの１つに配属されており、直列に接続されており
かつビット線の部分を形成している（図７ａ参照）。
【００６９】 製造されたメモリセル装置のそれぞれのメモリセルはプレーナトランジスタを
有しており、そのチャネル領域ＫａはトレンチＶの１つの底部に実現されている
。トランジスタの２つのソース／ドレイン領域Ｓ／Ｄ間にはｙ軸Ｙおよびワード
線の経過に対して平行に接続ラインは延在していない。トランジスタの電流はｘ
軸Ｘに平行に流れるようになっている。ｙ軸Ｙに対して垂直に隣接しているトラ
ジスタは１つの共通のソース／ドレイン領域Ｓ／Ｄを分け合っている。
有しており、そのチャネル領域ＫａはトレンチＶの１つの底部に実現されている
。トランジスタの２つのソース／ドレイン領域Ｓ／Ｄ間にはｙ軸Ｙおよびワード
線の経過に対して平行に接続ラインは延在していない。トランジスタの電流はｘ
軸Ｘに平行に流れるようになっている。ｙ軸Ｙに対して垂直に隣接しているトラ
ジスタは１つの共通のソース／ドレイン領域Ｓ／Ｄを分け合っている。
【００７０】 同様に本発明の枠内にある，実施例の数多くの変形例が考えられる。殊に、説
明した層、トレンチ、マスク、スペーサおよびストラクチャの寸法は任意にそれ
ぞれの要求に整合させることができる。同じことは、提案されたドーピング濃度
に対しても当てはまる。
明した層、トレンチ、マスク、スペーサおよびストラクチャの寸法は任意にそれ
ぞれの要求に整合させることができる。同じことは、提案されたドーピング濃度
に対しても当てはまる。
【００７１】 ８とは異なった数、例えば１６個の、ｘ軸Ｘに沿って隣接している、メモリセ
ルのトランジスタを１つのブロックに配属させることもできる。この場合これら
トランジスタは直列に接続されておりかつビット線の部分を形成している。この
場合、ｘ軸Ｘに対して平行である、第１のアイソレーションストラクチャの寸法
は、これらトランジスタがこのストラクチャに接するように整合される。
ルのトランジスタを１つのブロックに配属させることもできる。この場合これら
トランジスタは直列に接続されておりかつビット線の部分を形成している。この
場合、ｘ軸Ｘに対して平行である、第１のアイソレーションストラクチャの寸法
は、これらトランジスタがこのストラクチャに接するように整合される。
【００７２】 実施例の僅かな変更によって、ｙ軸Ｙ*に沿って隣接しているトランジスタが 相互に並列に接続されている、電気的にプログラミング可能なメモリセル装置が
製造される。このために、コンタクトＫ*を介してそれぞれのトランジスタのそ れぞれのソース／ドレイン領域Ｓ／Ｄ*に接続されるビット線が形成される（図 ７ｂ参照）。ｘ軸Ｘ*に沿って隣接している第１のアイソレーションストラクチ ャＩ１*間にｙ軸Ｙ*に沿って隣接しているトランジスタの１つの共通のソース／
ドレイン領域Ｓ／Ｄ*が配置されておりかつ隣接したトランジスタがｙ軸Ｙ*に関
して相互に非対称形であるとき、ｘ軸Ｘ*に対して平行な、第１のアイソレーシ ョンストラクチャＩ１*の寸法は例えば１０００ｎｍである。
製造される。このために、コンタクトＫ*を介してそれぞれのトランジスタのそ れぞれのソース／ドレイン領域Ｓ／Ｄ*に接続されるビット線が形成される（図 ７ｂ参照）。ｘ軸Ｘ*に沿って隣接している第１のアイソレーションストラクチ ャＩ１*間にｙ軸Ｙ*に沿って隣接しているトランジスタの１つの共通のソース／
ドレイン領域Ｓ／Ｄ*が配置されておりかつ隣接したトランジスタがｙ軸Ｙ*に関
して相互に非対称形であるとき、ｘ軸Ｘ*に対して平行な、第１のアイソレーシ ョンストラクチャＩ１*の寸法は例えば１０００ｎｍである。
【図１ａ】 第１のマスク、第１、第２および第３のアイソレーションストラクチャ、第１
、第２および第３のウェルが形成された後の、メモリセルの領域における基板の
横断面の部分図である。
、第２および第３のウェルが形成された後の、メモリセルの領域における基板の
横断面の部分図である。
【図１ｂ】 図１ａからのプロセスステップの後のメモリセル装置の周辺の領域における基
板の横断面の部分図である。
板の横断面の部分図である。
【図１ｃ】 図１ａからのプロセスステップの後の周辺の領域における基板の横断面の別の
部分を示す図である。
部分を示す図である。
【図２】 トレンチ、アイソレーション、第１の誘電体および導電性の第１層が発生され
た後の、図１ａの部分を示す図である。
た後の、図１ａの部分を示す図である。
【図３】 フローティング・ゲート電極およびＯＮＯ層が形成された後の、図２の部分を
示す図である。
示す図である。
【図４ａ】 周辺の領域におけるＯＮＯ層および第１のマスクが除去されかつ周辺のトラン
ジスタのゲート誘電体、周辺の高電圧トランジスタおよび第２の層が形成された
後の、図３の部分を示す図である。
ジスタのゲート誘電体、周辺の高電圧トランジスタおよび第２の層が形成された
後の、図３の部分を示す図である。
【図４ｂ】 図４ａのプロセスステップの後の、図１ｂの部分を示す図である。
【図４ｃ】 図４ａのプロセスステップの後の、図１ｃの部分を示す図である。
【図５ａ】 コントロール・ゲート電極、周辺のトランジスタのゲート電極、周辺の高電圧
トランジスタのゲート電極、メモリセルのトランジスタのソース／ドレイン領域
の第１の部分、周辺のトランジスタのソース／ドレイン領域の第１の部分、周辺
の高電圧トランジスタのソース／ドレイン領域の第１の部分およびポスト酸化物
が形成された後の、図４ａの部分を示す図である。
トランジスタのゲート電極、メモリセルのトランジスタのソース／ドレイン領域
の第１の部分、周辺のトランジスタのソース／ドレイン領域の第１の部分、周辺
の高電圧トランジスタのソース／ドレイン領域の第１の部分およびポスト酸化物
が形成された後の、図４ａの部分を示す図である。
【図５ｂ】 図５ａのプロセスステップ後の図４ｂの部分を示す図である。
【図５ｃ】 図４ｃのプロセスステップ後の図４ｃの部分を示す図である。
【図５ｄ】 図５ａのプロセスステップ後の、基板の、図５ａの横断面に対して垂直な横断
面を示す図である。
面を示す図である。
【図６ａ】 第１、第２、第３のスペーサ、メモリセルのソース／ドレイン領域の第１の部
分、周辺のトランジスタのソース／ドレイン領域の第１の部分、周辺の高電圧ト
ランジスタの第２の部分、導電ストラクチャ、周辺のトランジスタの導電ストラ
クチャおよび周辺の高電圧トランジスタの導電ストラクチャが形成された後の、
図５ａの部分を示す図である。
分、周辺のトランジスタのソース／ドレイン領域の第１の部分、周辺の高電圧ト
ランジスタの第２の部分、導電ストラクチャ、周辺のトランジスタの導電ストラ
クチャおよび周辺の高電圧トランジスタの導電ストラクチャが形成された後の、
図５ａの部分を示す図である。
【図６ｂ】 図６ａのプロセスステップの後の、図５ｂの部分を示す図である。
【図６ｃ】 図６ａのプロセスステップの後の、図５ｂｃの横断面を示す図である。
【図７ａ】 ＮＡＮＤアーキテクチャにおけるメモリセル装置の平面の部分図である。
【図７ｂ】 ＮＯＲアーキテクチャにおけるメモリセル装置の平面の部分図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AE00 5F001 AA31 AA34 AB02 AD05 AD17 AD44 AD60 AG07 AG40 5F083 EP03 EP09 EP22 EP63 EP68 GA22 JA35 JA39 JA53 NA01 PR09 PR29 PR42 PR43 PR52 PR53 ZA05 ZA06 ZA08
Claims (16)
- 【請求項１】 電気的にプログラミング可能なメモリセル装置であって、 基板（１）にメモリセルが配置されており、該メモリセルはそれぞれ１つのプレ
ーナトランジスタを含んでおり、 トレンチ（Ｖ）の底部の少なくとも部分に、トランジスタのチャネル領域（ｋａ
）が基板（１）中に配置されており、 トレンチ（Ｖ）の底部はチャネル領域（ｋａ）の領域において、第１の誘電体（
Ｄ１）を備えており、 基板（１）の表面（Ｏ）に平行な、チャネル領域（ｋａ）を通る横断面がトラン
ジスタの２つのソース／ドレイン領域（Ｓ／Ｄ）を切断しており、 トランジスタのフローティング・ゲート電極（Ｇｆ）は第１の誘電体（Ｄ１）に
接しておりかつ部分的に、トレンチ（Ｖ）の少なくとも２つの相対向している側
面に配置されており、かつ該トレンチ（Ｖ）はフローティング・ゲート電極（Ｇ
ｆ）によって狭くされているが、埋められてはおらず。 フローティング・ゲート電極（Ｇｆ）の上にコントロール・ゲート電極（Ｇｋ）
が 配置されており、該コントロール・ゲート電極は第２の誘電体（Ｄ２）によって
フローティング・ゲート電極（Ｇｆ）からアイソレーションされており、 ２つのソース／ドレイン領域（Ｓ／Ｄ）はトレンチ（Ｖ）の２つの側面に接して
おり、 ソース／ドレイン領域（Ｓ／Ｄ）とフローティング・ゲート電極（Ｇｆ）との間
の容量を回避するために、トレンチ（Ｖ）の２つの側面はアイソレーション（Ｉ
）を備えており、かつトレンチ（Ｖ）の２つの側面に配置されている、フローテ
ィング・ゲート電極（Ｇｆ）の部分は該アイソレーション（Ｉ）に接している メモリセル装置。 - 【請求項２】 ２つのソース／ドレイン領域（Ｓ／Ｄ）間に、コントロール
・ゲート電極（Ｇｋ）に電気的に接続されているワード線の経過に平行である接
続線はない 請求項１記載のメモリセル装置。 - 【請求項３】 トレンチ（Ｖ）は２つのアイソレーションストラクチャ（Ｉ
１）間に配置されており、該アイソレーションストラクチャはトレンチ（Ｖ）の
２つの別の側面を形成しており、該側面にフローティング・ゲート電極（Ｇｆ）
が同様に接している 請求項１または２記載のメモリセル装置。 - 【請求項４】 フローティング・ゲート電極（Ｇｆ）はトレンチ（Ｖ）から
突出していない 請求項１から３までのいずれか１項記載のメモリセル装置。 - 【請求項５】 ２つのソース／ドレイン領域（Ｓ／Ｄ）はそれぞれ、トレン
チ（Ｖ）の２つの側面の１つおよびチャネル領域（Ｋａ）に接している第１の部
分（ＬＤＤ）と、該第１の部分（ＬＤＤ）より高くドーピングされておりかつ該
第１の部分に接している第２の部分（Ｓ／Ｄｈ）とを有している 請求項１から４までのいずれか１項記載のメモリセル装置。 - 【請求項６】 ワード線を横断する方向に相互に隣接しているトランジスタ
は直列に接続されておりかつビット線を形成し、 ワード線を横断する方向に相互に隣接している２つのトランジスタはそれぞれ１
つの共通のソース／ドレイン領域（Ｓ／Ｄ）を有している 請求項１から５までのいずれか１項記載のメモリセル装置。 - 【請求項７】 ワード線を横断する方向に相互に隣接しているトランジスタ
は相互に並列に接続されており、かつこれらのソース／ドレイン領域（Ｓ／Ｄ）
の１つはビット線に接続されており、 ワード線を横断する方向に相互に隣接している２つのトランジスタはそれぞれ、
１つの共通のソース／ドレイン領域（Ｓ／Ｄ）を有している 請求項１から６までのいずれか１項記載のメモリセル装置。 - 【請求項８】 基板（１）にメモリセル装置の周辺が配置されており、該周
辺はプレーナトランジスタおよび／またはプレーナ高電圧トランジスタを含んで
いる 請求項１から７までのいずれか１項記載のメモリセル装置。 - 【請求項９】 電気的にプログラミング可能なメモリセル装置の製造方法で
あって、 基板（１）にトレンチ（Ｖ）を形成し、該トレンチの底部は少なくとも部分的に
第１の誘電体（Ｄ１）を備え、 基板（１）中に、メモリセルメモリセルに配属されているプレーナトランジスタ
のチャネル領域（ｋａ）を形成し、該チャネル領域は第１の誘電体（Ｄ１）に接
しており、 トランジスタの２つのソース／ドレイン領域（Ｓ／Ｄ）を、これらがトレンチ（
Ｖ）の２つの相対向している側面に接しておりかつチャネル領域（ｋａ）を通る
、基板（１）の表面（Ｏ）に平行な横断面が該ソース／ドレイン領域（Ｓ／Ｄ）
を切断するように、基板（１）の表面（Ｏ）のインプランテーションによって形
成し、 トレンチ（Ｖ）の２つの側面はアイソレーション（Ｉ）を備え、 トレンチ（Ｖ）を導電性第１層（Ｌ１）の被着によって狭めるが、埋めはせず、
かつ該導電性第１層（Ｌ１）のストラクチャ化によって、トランジスタのフロー
ティング・ゲート電極（Ｇｆ）を形成し、これにより該フローティング・ゲート
電極（Ｇｆ）が第１の誘電体（Ｄ１）と、フローティング・ゲート電極（Ｇｆ）
およびソース／ドレイン領域（Ｓ／Ｄ）間に容量が形成されるのを妨げるアイソ
レーション（Ｉ）とに接するようになり、 フローティング・ゲート電極（Ｇｆ）の上に第２の誘電体（Ｄ２）を形成しかつ
該第２の誘電体（Ｄ２）の上にコントロール・ゲート電極（Ｇｋ）を形成する メモリセル装置の製造方法。 - 【請求項１０】 ワード線はコントロール・ゲート電極（Ｇｋ）に電気的に
接続されており、かつ２つのソース／ドレイン領域（Ｓ／Ｄ）間に該ワード線の
経過に対して平行である接続線はないように、ワード線を形成する 請求項９記載の方法。 - 【請求項１１】 トレンチ（Ｖ）を２つの第１のアイソレーションストラク
チャ（Ｉ１）の間に形成し、該アイソレーションストラクチャはトレンチ（Ｖ）
の２つの別の側面を形成し、 フローティング・ゲート電極（Ｇｆ）を、該フローティング・ゲート電極が第１
のアイソレーションストラクチャ（Ｉ１）に、ひいてはトレンチ（Ｖ）の少なく
とも４つの側面に接するようにストラクチャ化する 請求項９または１０記載の方法。 - 【請求項１２】 導電性第１層（Ｌ１）の生成後、フローティング・ゲート
電極（Ｇｆ）の形成のために平坦化材料をデポジットしかつトレンチ（Ｖ）の外
側に存在する、導電性第１層（Ｌ１）の部分が露出されるまで平坦化し、 トレンチ（Ｖ）の外側に存在する、導電性第１層（Ｌ１）の部分が除去されるま
で平坦化して、トレンチ（Ｖ）から突出していないフローティング・ゲート電極
（Ｇｆ）が生じるようにする 請求項９から１１までのいずれか１項記載の方法。 - 【請求項１３】 ２つのソース／ドレイン領域（Ｓ／Ｄ）に対してそれぞれ
第１の部分（ＬＤＤ）を形成し、該第１の部分はトレンチ（Ｖ）の２つの側面の
１つおよびチャネル領域（Ｋａ）に接しており、 ワード線の形成後、材料をデポジットしかつ再腐食して、ワード線の側面に沿っ
て、スペーサ（Ｓｐ１）が生じるようにし、 ２つのソース／ドレイン領域（Ｓ／Ｄ）に対して、マスクとしての前記スペーサ
（Ｓｐ１）を用いたインプランテーションによってそれぞれ第２の部分（Ｓ／Ｄ
ｈ）を形成し、該第２の部分は第１の部分（ＬＤＤ）より高くドーピングされて
おりかつ該第１の部分に接している 請求項９から１２までのいずれか１項記載の方法。 - 【請求項１４】 ワード線を横断する方向に相互に隣接している２つのトレ
ンチ（Ｖ）の間に、２つのトランジスタの１つの共通のソース／ドレイン領域（
Ｓ／Ｄ）を形成し、 ワード線を横断する方向に相互に隣接している直列接続されたトランジスタによ
ってビット線を形成する 請求項９から１３までのいずれか１項記載の方法。 - 【請求項１５】 ワード線を横断する方向に相互に隣接している２つのトレ
ンチ（Ｖ）の間に、２つのトランジスタの１つの共通のソース／ドレイン領域（
Ｓ／Ｄ）を形成し、 ワード線を横断する方向に相互に隣接しているトランジスタのそれぞれ１つのソ
ース／ドレイン領域（Ｓ／Ｄ）に接続されるビット線を形成する 請求項９から１３までのいずれか１項記載の方法。 - 【請求項１６】 基板（１）中に、第１のアイソレーションストラクチャ（
Ｉ１）と一緒に、メモリセル装置の周辺のプレーナトランジスタの少なくとも１
つの第２のアイソレーションストラクチャ（Ｉ２）および／または周辺のプレー
ナ高電圧トラジスタの第３のアイソレーションストラクチャ（Ｉ３）を形成し、 コントロール・ゲート電極（Ｇｋ）の形成の前に、周辺のトランジスタのゲート
誘電体（Ｇｄ１）および周辺の高電圧トラジスタのゲート誘電体（Ｇｄ２）を形
成し、 第２の層（Ｌ２）を被着しかつストラクチャ化して、ワード線の部分であるコン
トロール・ゲート電極（Ｇｋ）、周辺のトランジスタのゲート電極（Ｇａ１）お
よび周辺の高電圧トランジスタのゲート電極（Ｇａ２）が生じるようにし、 メモリセルのトランジスタの２つのソース／ドレイン領域（Ｓ／Ｄ）の第１の部
分（ＬＤＤ）、周辺のトランジスタのソース／ドレイン領域（Ｓ／Ｄ１）の第１
の部分（ＬＤＤ１）および周辺の高電圧トランジスタのソース／ドレイン領域（
Ｓ／Ｄ２）の第１の部分（ＬＤＤ２）をインプランテーションによって形成し、 ここでワード線、周辺のトランジスタのゲート電極（Ｇａ１）および周辺の高電
圧トランジスタのゲート電極（Ｇａ２）はマスクとして作用し、 スペーサ（Ｓｐ１）と一緒に別のスペーサ（Ｓｐ２）を周辺のトランジスタのゲ
ート電極（Ｇａ１）の側面に形成し、 メモリセルのトランジスタの２つのソース／ドレイン領域（Ｓ／Ｄ）の第２の部
分（Ｓ／Ｄｈ）と一緒に、周辺のトランジスタのソース／ドレイン領域（Ｓ／Ｄ
１）の第２の部分（Ｓ／Ｄｈ１）および周辺の高電圧トランジスタのソース／ド
レイン領域（Ｓ／Ｄ２）の第２の部分（Ｓ／Ｄｈ２）を形成し、ここで少なくと
もスペーサ（Ｓｐ１）および別のスペーサ（Ｓｐ２）はマスクとして作用する 請求項９から１５までのいずれか１項記載方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19808527 | 1998-02-27 | ||
| DE19808527.3 | 1998-02-27 | ||
| PCT/DE1999/000417 WO1999044238A1 (de) | 1998-02-27 | 1999-02-15 | Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002505524A true JP2002505524A (ja) | 2002-02-19 |
Family
ID=7859241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000533904A Pending JP2002505524A (ja) | 1998-02-27 | 1999-02-15 | 電気的にプログラミング可能なメモリセル装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6639269B1 (ja) |
| EP (1) | EP1060515B1 (ja) |
| JP (1) | JP2002505524A (ja) |
| KR (1) | KR20010040845A (ja) |
| DE (1) | DE59914434D1 (ja) |
| WO (1) | WO1999044238A1 (ja) |
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1999
- 1999-02-15 KR KR1020007008740A patent/KR20010040845A/ko not_active Application Discontinuation
- 1999-02-15 JP JP2000533904A patent/JP2002505524A/ja active Pending
- 1999-02-15 EP EP99915477A patent/EP1060515B1/de not_active Expired - Lifetime
- 1999-02-15 WO PCT/DE1999/000417 patent/WO1999044238A1/de active IP Right Grant
- 1999-02-15 DE DE59914434T patent/DE59914434D1/de not_active Expired - Fee Related
-
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- 2000-08-25 US US09/648,952 patent/US6639269B1/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| WO1999044238A1 (de) | 1999-09-02 |
| DE59914434D1 (de) | 2007-09-13 |
| KR20010040845A (ko) | 2001-05-15 |
| EP1060515B1 (de) | 2007-08-01 |
| US6639269B1 (en) | 2003-10-28 |
| EP1060515A1 (de) | 2000-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090819 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100226 |