JP2002505524A - 電気的にプログラミング可能なメモリセル装置およびその製造方法 - Google Patents
電気的にプログラミング可能なメモリセル装置およびその製造方法Info
- Publication number
- JP2002505524A JP2002505524A JP2000533904A JP2000533904A JP2002505524A JP 2002505524 A JP2002505524 A JP 2002505524A JP 2000533904 A JP2000533904 A JP 2000533904A JP 2000533904 A JP2000533904 A JP 2000533904A JP 2002505524 A JP2002505524 A JP 2002505524A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- trench
- transistor
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000007667 floating Methods 0.000 claims abstract description 66
- 238000002955 isolation Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 230000002093 peripheral effect Effects 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 238000002513 implantation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000004922 lacquer Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 101000761576 Homo sapiens Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Proteins 0.000 description 1
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- 102100024926 Serine/threonine-protein phosphatase 2A 55 kDa regulatory subunit B gamma isoform Human genes 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
1つのメモリセルは1つプレーナトランジスタを有し、そのチャネル領域(Ka)は基板(1)中のトレンチ(V)の底部に配置されている。トランジスタのフローティング・ゲート電極(Gf)はトレンチ(V)の、第1の誘電体(D1)を備えている底部に接しておりかつトレンチ(V)の側面に配置されている。フローティング・ゲート電極(Gf)はチャネル領域(Ka)より大きな面積を有しているので、フローティング・ゲート電極(Gf)に被着されたコントロール・ゲート電極(Gk)およびフローティング・ゲート電極(Gf)によって形成される容量は、フローティング・ゲート電極(Gf)およびチャネル領域(Ka)によって形成される容量より大きい。トランジスタの2つのソース/ドレイン領域(S/D)は、同じくトレンチ(V)の側面に接している。第1の誘電体(D1)より厚いアイソレーション(I)がフローティング・ゲート電極(Gf)をソース/ドレイン領域(S/D)から分離し、その結果ソース/ドレイン領域(S/D)は結合比に関与しない。
Description
【0001】 本発明は、電気的にプログラミング可能なメモリセル装置およびその製造方法
に関する。
に関する。
【0002】 半導体ベース上の電気的にプログラミング可能なメモリ、いわゆるEEPRO
Mでは、情報は、トランジスタの少なくとも2つの異なったターンオン(しきい
)電圧の形で記憶される。一方のトランジスタの情報を読み出すために、トラン
ジスタのコントロール・ゲート電極に、2つのターンオン電圧の間にある電圧が
印加される。トランジスタを電流が流れるか否かに応じて、論理値0または1が
読み出される。
Mでは、情報は、トランジスタの少なくとも2つの異なったターンオン(しきい
)電圧の形で記憶される。一方のトランジスタの情報を読み出すために、トラン
ジスタのコントロール・ゲート電極に、2つのターンオン電圧の間にある電圧が
印加される。トランジスタを電流が流れるか否かに応じて、論理値0または1が
読み出される。
【0003】 電気的にアイソレーションされておりかつトランジスタのコントロール・ゲー
ト電極とチャネル領域との間に配置されているフローティング・ゲート電極によ
って、トランジスタのターンオン電圧を調整設定することができる。このために
、コントロール・ゲート電極とチャネル領域またはトランジスタのソース/ドレ
イン領域との間に電圧降下が発生され、これがフローティング・ゲート電極への
またはフローティング・ゲート電極からの電子のトンネル効果による通り抜けの
作用をする。フローティング・ゲート電極の異なった電荷により、トランジスタ
の異なったターンオン電圧が生じる。
ト電極とチャネル領域との間に配置されているフローティング・ゲート電極によ
って、トランジスタのターンオン電圧を調整設定することができる。このために
、コントロール・ゲート電極とチャネル領域またはトランジスタのソース/ドレ
イン領域との間に電圧降下が発生され、これがフローティング・ゲート電極への
またはフローティング・ゲート電極からの電子のトンネル効果による通り抜けの
作用をする。フローティング・ゲート電極の異なった電荷により、トランジスタ
の異なったターンオン電圧が生じる。
【0004】 フローティング・ゲート電極の名前は、それが電位に接続されているのではな
い、すなわち「フローティング」していることに起因する。コントロール・ゲー
ト電極の名前は、それがプログラミングを制御すると同時に、情報の読み出しの
ためにも用いられることに起因する。
い、すなわち「フローティング」していることに起因する。コントロール・ゲー
ト電極の名前は、それがプログラミングを制御すると同時に、情報の読み出しの
ためにも用いられることに起因する。
【0005】 VLSIテクノロジーにおいて回路装置の実装密度を高めて、プロセスコスト
を低減しかつスイッチング速度を高めるようとされる。
を低減しかつスイッチング速度を高めるようとされる。
【0006】 実装密度が高い場合の短チャネル効果を回避するために、US5486714
号では次のような電気的にプログラミング可能なメモリセル装置が提案される:
メモリセルとして作用するトランジスタのソース/ドレイン領域がトレンチの2
つの相対向する側面の上の部分に配置される。トランジスタのチャネル領域はu
字形状でありかつ2つの側面に沿ってかつトレンチの底部に沿って延在している
。この配置によって、実装密度が高い場合には、大きなチャネル長が実現される
。フローティング・ゲート電極はトレンチの4つの側面および底部に接している
。チャネル領域の領域において、トレンチは熱成長されるゲート酸化物を備えて
いる。フローティング・ゲート電極およびチャネル領域によって形成される容量
を小さくするために、トレンチの2つの側面におけるゲート酸化物はトレンチの
底部におけるゲート酸化物より多少厚い。情報の消去の際、電子はトレンチの底
部だけを通り抜ける。フローティング・ゲート電極の上にコントロール・ゲート
電極が配置され、これは第2の誘電体によってフローティング・ゲート電極から
分離される。コントロール・ゲート電極は、ソース/ドレイン領域間の接続線に
対して垂直に延在しているワード線の部分である。フローティング・ゲート電極
はトレンチの外側において基板の表面とオーバラップしている。ソース/ドレイ
ン領域の1つはコンタクトを介してビット線に接続されている。部分的に厚いゲ
ート酸化物に基づいて、非常に僅かな読み出し電流しか使用することができない
のは不都合である。
号では次のような電気的にプログラミング可能なメモリセル装置が提案される:
メモリセルとして作用するトランジスタのソース/ドレイン領域がトレンチの2
つの相対向する側面の上の部分に配置される。トランジスタのチャネル領域はu
字形状でありかつ2つの側面に沿ってかつトレンチの底部に沿って延在している
。この配置によって、実装密度が高い場合には、大きなチャネル長が実現される
。フローティング・ゲート電極はトレンチの4つの側面および底部に接している
。チャネル領域の領域において、トレンチは熱成長されるゲート酸化物を備えて
いる。フローティング・ゲート電極およびチャネル領域によって形成される容量
を小さくするために、トレンチの2つの側面におけるゲート酸化物はトレンチの
底部におけるゲート酸化物より多少厚い。情報の消去の際、電子はトレンチの底
部だけを通り抜ける。フローティング・ゲート電極の上にコントロール・ゲート
電極が配置され、これは第2の誘電体によってフローティング・ゲート電極から
分離される。コントロール・ゲート電極は、ソース/ドレイン領域間の接続線に
対して垂直に延在しているワード線の部分である。フローティング・ゲート電極
はトレンチの外側において基板の表面とオーバラップしている。ソース/ドレイ
ン領域の1つはコンタクトを介してビット線に接続されている。部分的に厚いゲ
ート酸化物に基づいて、非常に僅かな読み出し電流しか使用することができない
のは不都合である。
【0007】 別のメモリセル装置がUS5392237号に記載されている。ここでは、フ
ローティング・ゲート電極は同様に、トレンチに配置されておりかつトレンチの
4つの側面に接している。ソース/ドレイン領域が配置されていない2つの側面
に、アイソレーションストラクチャが配置されている。ゲート酸化物は均一な厚
さを有している。ソース領域は第1の部分および第2の部分を有している。第1
の部分は第2の部分の下方に配置されておりかつ第2の部分より低いドーピング
濃度を有している。第1の部分はチャネル領域に接している。第1の部分および
第2の部分はトレンチの側面に接している。
ローティング・ゲート電極は同様に、トレンチに配置されておりかつトレンチの
4つの側面に接している。ソース/ドレイン領域が配置されていない2つの側面
に、アイソレーションストラクチャが配置されている。ゲート酸化物は均一な厚
さを有している。ソース領域は第1の部分および第2の部分を有している。第1
の部分は第2の部分の下方に配置されておりかつ第2の部分より低いドーピング
濃度を有している。第1の部分はチャネル領域に接している。第1の部分および
第2の部分はトレンチの側面に接している。
【0008】 US5567635号には、メモリセルがMOS−FET、フローティング・
ゲート電極およびコントロール・ゲート電極を有している電気的にプログラミン
グ可能なメモリセル装置が記載されている。フローティング・ゲート電極はトレ
ンチの4つの側面および底部に配置されている。トレンチの2つの相対向する側
面に、MOS−FETの2つのソース/ドレイン領域が接している。トレンチの
その他の2つの側面にはアイソレーションストラクチャが接している。チャネル
領域はトレンチの底部に配置されている。MOS−FETはプレーナトランジス
タである。フローティング・ゲート電極は第1の誘電体によってMOS−FET
から電気的にアイソレーションされている。第1の誘電体は、ソース/ドレイン
領域が接している2つの側面において、トレンチの底部におけるより薄い。電子
の通り抜け(トンネル効果)はトレンチの2つの側面においてだけ行われる。フ
ローティング・ゲート電極はMOS−FETのゲート電極として作用する。コン
トロール・ゲート電極は、2つのソース/ドレイン領域間の接続線に対して平行
に延在しているワード線の部分である。
ゲート電極およびコントロール・ゲート電極を有している電気的にプログラミン
グ可能なメモリセル装置が記載されている。フローティング・ゲート電極はトレ
ンチの4つの側面および底部に配置されている。トレンチの2つの相対向する側
面に、MOS−FETの2つのソース/ドレイン領域が接している。トレンチの
その他の2つの側面にはアイソレーションストラクチャが接している。チャネル
領域はトレンチの底部に配置されている。MOS−FETはプレーナトランジス
タである。フローティング・ゲート電極は第1の誘電体によってMOS−FET
から電気的にアイソレーションされている。第1の誘電体は、ソース/ドレイン
領域が接している2つの側面において、トレンチの底部におけるより薄い。電子
の通り抜け(トンネル効果)はトレンチの2つの側面においてだけ行われる。フ
ローティング・ゲート電極はMOS−FETのゲート電極として作用する。コン
トロール・ゲート電極は、2つのソース/ドレイン領域間の接続線に対して平行
に延在しているワード線の部分である。
【0009】 JP1−115164号には、トランジスタのソース/ドレイン領域がトレン
チの側面に接している電気的にプログラミング可能なメモリセル装置が記載され
ている。トレンチの側面および底部は第1の誘電体を備えている。第1の誘電体
に、フローティング・ゲート電極が接しており、これに、第2の誘電体とコント
ロール・ゲート電極とが配置されている。情報の書き込みおよび読み出しの際に
、電子はトレンチの上側のエッジおよび下側のエッジにおいてフローティング・
ゲート電極とトランジスタのソース/ドレイン領域との間を通り抜ける。
チの側面に接している電気的にプログラミング可能なメモリセル装置が記載され
ている。トレンチの側面および底部は第1の誘電体を備えている。第1の誘電体
に、フローティング・ゲート電極が接しており、これに、第2の誘電体とコント
ロール・ゲート電極とが配置されている。情報の書き込みおよび読み出しの際に
、電子はトレンチの上側のエッジおよび下側のエッジにおいてフローティング・
ゲート電極とトランジスタのソース/ドレイン領域との間を通り抜ける。
【0010】 結合比は、コントロール・ゲート電極およびフローティング・ゲート電極によ
って形成される容量と、フローティング・ゲート電極およびチャネル領域並びに
トラジスタのソース/ドレイン領域によって、すなわちフローティング・ゲート
電極および基板によって形成される容量との間の比である。結合比は、低い作動
電圧においても既に通り抜けをトリガすることができるように、できるだけ大き
い方がよい。
って形成される容量と、フローティング・ゲート電極およびチャネル領域並びに
トラジスタのソース/ドレイン領域によって、すなわちフローティング・ゲート
電極および基板によって形成される容量との間の比である。結合比は、低い作動
電圧においても既に通り抜けをトリガすることができるように、できるだけ大き
い方がよい。
【0011】 本発明の課題は、従来技術と比べて、大きな結合比を有しておりかつにも拘わ
らず高い実装密度で製造可能である電気的にプログラミング可能なメモリセル装
置を提供することである。更に、このような電気的にプログラミング可能なメモ
リセル装置の製造方法を提供したい。
らず高い実装密度で製造可能である電気的にプログラミング可能なメモリセル装
置を提供することである。更に、このような電気的にプログラミング可能なメモ
リセル装置の製造方法を提供したい。
【0012】 この課題は、請求項1に記載の電気的にプログラミング可能なメモリセル装置
によっておよび請求項9に記載のその製造方法によって解決される。本発明の別
の実施形態はその他の請求項から明らかである。
によっておよび請求項9に記載のその製造方法によって解決される。本発明の別
の実施形態はその他の請求項から明らかである。
【0013】 本発明の電気的にプログラミング可能なメモリセル装置では、基板にメモリセ
ルが配置されており、該メモリセルはそれぞれ1つのプレーナトランジスタが含
まれている。トランジスタのチャネル領域は基板中にトレンチの底部の少なくと
も部分に配置されており、トレンチの底部は第1の誘電体を備えている。有利に
は、チャネル領域はトレンチの底部全体に接している。トレンチの底部はチャネ
ル領域領域において第1の誘電体を備えている。チャネル領域にトランジスタの
2つのソース/ドレイン領域が接しており、その際基板の表面に平行な、チャネ
ル領域を通る横断面が2つのソース/ドレイン領域を切断している。この横断面
はトレンチの底部の近傍に延在している。すなわち、2つのソース/ドレイン領
域の部分は、チャネル領域と同一の高さにおいて配置されている。トランジスタ
のフローティング・ゲート電極は第1の誘電体に接しておりかつ部分的に、トレ
ンチの少なくとも2つの相対向している側面に配置されている。トレンチはフロ
ーティング・ゲート電極によって狭くされているが、埋められてはいない。フロ
ーティング・ゲート電極の上にコントロール・ゲート電極が配置されており、該
コントロール・ゲート電極は第2の誘電体によってフローティング・ゲート電極
からアイソレーションされている。コントロール・ゲート電極はワード線に電気
的に接続されている。第1の誘電体の厚さは、メモリセルのプログラミングの際
および消去の際に電子がそこをトンネル効果により通り抜けることができるよう
に選定されている。ソース/ドレイン領域はトレンチの2つの側面に接している
。すなわち、2つのソース/ドレイン領域は基板の表面からトレンチの底部の領
域にまで達している。フローティング・ゲート電極とソース/ドレイン領域とに
よって形成される容量を回避するために、トレンチの2つの側面はアイソレーシ
ョンを備えている。アイソレーションの厚さは少なくとも、プログラミングの際
にこのアイソレーションを通ってフローティング・ゲート電極へまたはフローテ
ィング・ゲート電極から電子がトンネル効果により通り抜けることがないように
選定されている。
ルが配置されており、該メモリセルはそれぞれ1つのプレーナトランジスタが含
まれている。トランジスタのチャネル領域は基板中にトレンチの底部の少なくと
も部分に配置されており、トレンチの底部は第1の誘電体を備えている。有利に
は、チャネル領域はトレンチの底部全体に接している。トレンチの底部はチャネ
ル領域領域において第1の誘電体を備えている。チャネル領域にトランジスタの
2つのソース/ドレイン領域が接しており、その際基板の表面に平行な、チャネ
ル領域を通る横断面が2つのソース/ドレイン領域を切断している。この横断面
はトレンチの底部の近傍に延在している。すなわち、2つのソース/ドレイン領
域の部分は、チャネル領域と同一の高さにおいて配置されている。トランジスタ
のフローティング・ゲート電極は第1の誘電体に接しておりかつ部分的に、トレ
ンチの少なくとも2つの相対向している側面に配置されている。トレンチはフロ
ーティング・ゲート電極によって狭くされているが、埋められてはいない。フロ
ーティング・ゲート電極の上にコントロール・ゲート電極が配置されており、該
コントロール・ゲート電極は第2の誘電体によってフローティング・ゲート電極
からアイソレーションされている。コントロール・ゲート電極はワード線に電気
的に接続されている。第1の誘電体の厚さは、メモリセルのプログラミングの際
および消去の際に電子がそこをトンネル効果により通り抜けることができるよう
に選定されている。ソース/ドレイン領域はトレンチの2つの側面に接している
。すなわち、2つのソース/ドレイン領域は基板の表面からトレンチの底部の領
域にまで達している。フローティング・ゲート電極とソース/ドレイン領域とに
よって形成される容量を回避するために、トレンチの2つの側面はアイソレーシ
ョンを備えている。アイソレーションの厚さは少なくとも、プログラミングの際
にこのアイソレーションを通ってフローティング・ゲート電極へまたはフローテ
ィング・ゲート電極から電子がトンネル効果により通り抜けることがないように
選定されている。
【0014】 コントロール・ゲート電極およびフローティング・ゲート電極によって形成さ
れる容量は、フローティング・ゲート電極およびチャネル領域によって形成され
る容量より大きい。というのは、フローティング・ゲート電極はチャネル領域と
は異なって、トレンチの少なくとも2つの側面にも配置されており、従って、コ
ントロール・ゲート電極とフローティング・ゲート電極との間の面積はチャネル
領域とフローティング・ゲート電極との間の面積より大きいからである。フロー
ティング・ゲート電極とソース/ドレイン領域との間の容量は無視することがで
きる。ソース/ドレイン領域は結合比には関与していない。従って結合比は大き
い。拡大は垂直方向において行われるので、高い実装密度を実現することができ
る。
れる容量は、フローティング・ゲート電極およびチャネル領域によって形成され
る容量より大きい。というのは、フローティング・ゲート電極はチャネル領域と
は異なって、トレンチの少なくとも2つの側面にも配置されており、従って、コ
ントロール・ゲート電極とフローティング・ゲート電極との間の面積はチャネル
領域とフローティング・ゲート電極との間の面積より大きいからである。フロー
ティング・ゲート電極とソース/ドレイン領域との間の容量は無視することがで
きる。ソース/ドレイン領域は結合比には関与していない。従って結合比は大き
い。拡大は垂直方向において行われるので、高い実装密度を実現することができ
る。
【0015】 プロセスを簡素化しかつ実装密度を高めるために、コントロール・ゲート電極
がワード線を形成するようにすれば有利である。
がワード線を形成するようにすれば有利である。
【0016】 トレンチは基板中にまたは基板上に配置されている層中に形成することができ
る。これは部分的にも層および基板中に形成することができる。
る。これは部分的にも層および基板中に形成することができる。
【0017】 アイソレーションは例えばスペーサ形状でありかつそこに、アイソレーション
材料のデポジットおよび再腐食によって形成することができる。アイソレーショ
ンの厚さは例えば30nmである。
材料のデポジットおよび再腐食によって形成することができる。アイソレーショ
ンの厚さは例えば30nmである。
【0018】 製造を、従来のプレーナトランジスタの製造とできるだけコンパチブルにする
ために、トレンチを基板中に形成すると有利である。
ために、トレンチを基板中に形成すると有利である。
【0019】 ワード線と2つのソース/ドレイン領域のそれぞれ1つとによって形成される
容量を回避するために、2つのソース/ドレイン領域は有利には、これらの間に
、ワード線の経過に平行である接続線はなくかつこれらの間の電流がワード線を
横断する方向に延在しているように配置されている。すなわち、ワード線は基板
の表面とトレンチの2つの側面とによって形成される交線に対して実質的に平行
に延在している。同じ理由から、ワード線が2つのソース/ドレイン領域をオー
バラップしておらず、すなわち2つのソース/ドレイン領域間に配置されている
と有利である。
容量を回避するために、2つのソース/ドレイン領域は有利には、これらの間に
、ワード線の経過に平行である接続線はなくかつこれらの間の電流がワード線を
横断する方向に延在しているように配置されている。すなわち、ワード線は基板
の表面とトレンチの2つの側面とによって形成される交線に対して実質的に平行
に延在している。同じ理由から、ワード線が2つのソース/ドレイン領域をオー
バラップしておらず、すなわち2つのソース/ドレイン領域間に配置されている
と有利である。
【0020】 2つのソース/ドレイン領域は、基板の表面のインプランテーションによって
形成することができる。択一的に、基板の部分として、in situ でエピタ
キシャル成長される層を形成しかつストラクチャ化することができる。別の形態
としては、ドープ剤をドープ剤源から基板中に拡散させることがある。
形成することができる。択一的に、基板の部分として、in situ でエピタ
キシャル成長される層を形成しかつストラクチャ化することができる。別の形態
としては、ドープ剤をドープ剤源から基板中に拡散させることがある。
【0021】 トレンチは、その長さがその幅より大きい溝であってよい。この場合、溝には
、異なったトランジスタの複数のフローティング・ゲート電極が配置されている
。
、異なったトランジスタの複数のフローティング・ゲート電極が配置されている
。
【0022】 コントロール・ゲート電極とフローティング・ゲート電極と間の容量を高める
ために、トレンチが孔形式でありかつ例えば、フローティング・ゲート電極が同
様に接している2つの別の側面を有しているようにすれば有利である。これによ
り、フローティング・ゲート電極とコントロール・ゲート電極との間の面積がフ
ローティング・ゲート電極とチャネル領域との間の面積に比べて一段と拡大され
る。結合比は高められる。
ために、トレンチが孔形式でありかつ例えば、フローティング・ゲート電極が同
様に接している2つの別の側面を有しているようにすれば有利である。これによ
り、フローティング・ゲート電極とコントロール・ゲート電極との間の面積がフ
ローティング・ゲート電極とチャネル領域との間の面積に比べて一段と拡大され
る。結合比は高められる。
【0023】 ワード線に沿って隣接している、異なったトランジスタのソース/ドレイン領
域間にワード線に基づいてチャネル電流が生じるのを妨げるために、ワード線に
沿って隣接しているトレンチ間に第1のアイソレーションストラクチャを配置す
ると有利である。この場合、トレンチは第1のアイソレーションストラクチャの
2つの間に配置されており、これらアイソレーションストラクチャはトレンチの
2つの別の側面を形成している。ワード線はこれら第1のアイソレーションスト
ラクチャとオーバラップしておりかつこれら2つの第1のアイソレーションスト
ラクチャ間の接続線はこれに対して平行に延在している。
域間にワード線に基づいてチャネル電流が生じるのを妨げるために、ワード線に
沿って隣接しているトレンチ間に第1のアイソレーションストラクチャを配置す
ると有利である。この場合、トレンチは第1のアイソレーションストラクチャの
2つの間に配置されており、これらアイソレーションストラクチャはトレンチの
2つの別の側面を形成している。ワード線はこれら第1のアイソレーションスト
ラクチャとオーバラップしておりかつこれら2つの第1のアイソレーションスト
ラクチャ間の接続線はこれに対して平行に延在している。
【0024】 第1のアイソレーションストラクチャは例えば、トレンチを形成する前に、相
互に実質的に平行に延在している溝を形成し、これらに絶縁性の材料を充填する
ことによって形成することができる。第1のアイソレーションストラクチャがこ
れら溝を充填する。それから、マスクされた腐食によって、溝間にトレンチを形
成することができる。トレンチの2つの別の側面が第1のアイソレーションスト
ラクチャによって形成されることを保証するために、マスクされた腐食において
、溝を横断するように延在しているストリップを有しているストリップ形状のマ
スクを使用すれば有利である。択一的に、マスクは、トレンチが形成される基板
領域だけを被覆しない。
互に実質的に平行に延在している溝を形成し、これらに絶縁性の材料を充填する
ことによって形成することができる。第1のアイソレーションストラクチャがこ
れら溝を充填する。それから、マスクされた腐食によって、溝間にトレンチを形
成することができる。トレンチの2つの別の側面が第1のアイソレーションスト
ラクチャによって形成されることを保証するために、マスクされた腐食において
、溝を横断するように延在しているストリップを有しているストリップ形状のマ
スクを使用すれば有利である。択一的に、マスクは、トレンチが形成される基板
領域だけを被覆しない。
【0025】 第1のアイソレーションストラクチャを形成する別の形態では、溝中の絶縁材
料を部分的に除去することによってトレンチを形成している。この場合、第1の
アイソレーションストラクチャは柱状である。
料を部分的に除去することによってトレンチを形成している。この場合、第1の
アイソレーションストラクチャは柱状である。
【0026】 フローティング・ゲート電極は導電性の第1層のストラクチャ化によって形成
され、これはトレンチを狭めるが、充填はしていない。
され、これはトレンチを狭めるが、充填はしていない。
【0027】 フローティング・ゲート電極がトレンチからたいしては突出していないように
すれば有利である。この場合、導電性の第1層のストラクチャ化のために、該導
電性の第1層を、トレンチの外側に存在する、導電性の第1層の部分が除去され
るまで、平坦化することができる。このようにすれば、フローティング・ゲート
電極の形成のために、マスクは必要でなく、プロセスは簡単になる。導電性の第
1層を平坦化するために、平坦化材料をデポジットすることができる。この材料
は、導電性の第1層によって同時に平坦化される。トレンチの外側に存在する、
導電性の第1層の部分が除去された後で、残っている平坦化材料を除去すること
ができる。
すれば有利である。この場合、導電性の第1層のストラクチャ化のために、該導
電性の第1層を、トレンチの外側に存在する、導電性の第1層の部分が除去され
るまで、平坦化することができる。このようにすれば、フローティング・ゲート
電極の形成のために、マスクは必要でなく、プロセスは簡単になる。導電性の第
1層を平坦化するために、平坦化材料をデポジットすることができる。この材料
は、導電性の第1層によって同時に平坦化される。トレンチの外側に存在する、
導電性の第1層の部分が除去された後で、残っている平坦化材料を除去すること
ができる。
【0028】 短チャネル効果を回避するために、2つのソース/ドレイン領域がそれぞれ、
第1の部分と、該第1の部分に接している第2の部分とを有しているようにすれ
ば有利である。2つのソース/ドレイン領域の第1の部分はそれぞれ、トレンチ
の2つの側面の1つにかつチャネル領域に接して配置されておりかつ、トレンチ
の側面にもチャネル領域にも接していない、ソース/ドレイン領域の第2の部分
より低いドープ剤濃度を有している。
第1の部分と、該第1の部分に接している第2の部分とを有しているようにすれ
ば有利である。2つのソース/ドレイン領域の第1の部分はそれぞれ、トレンチ
の2つの側面の1つにかつチャネル領域に接して配置されておりかつ、トレンチ
の側面にもチャネル領域にも接していない、ソース/ドレイン領域の第2の部分
より低いドープ剤濃度を有している。
【0029】 ソース/ドレイン領域の第2の部分はマスクを用いたインプランテーションに
よって形成することができる。プロセスを簡単にするために、有利には、マスク
は、ワード線と、ワード線に沿って接しているスペーサとから成っている。スペ
ーサは、ワード線を形成した後に、材料をデポジットしかつ再腐食することによ
って大した手間をかけずに形成することができる。
よって形成することができる。プロセスを簡単にするために、有利には、マスク
は、ワード線と、ワード線に沿って接しているスペーサとから成っている。スペ
ーサは、ワード線を形成した後に、材料をデポジットしかつ再腐食することによ
って大した手間をかけずに形成することができる。
【0030】 スペーサは除去してもよいし、放置しておいてもよい。スペーサが放置されて
いる場合、スペーサを絶縁材料から形成すると有利である。というのは、これに
より、ワード線と2つのソース/ドレイン領域との間の容量が回避されるからで
ある。
いる場合、スペーサを絶縁材料から形成すると有利である。というのは、これに
より、ワード線と2つのソース/ドレイン領域との間の容量が回避されるからで
ある。
【0031】 従来のプレーナトランジスタの製造に対してできるだけコンパチブルに製造を
行うために、2つのソース/ドレイン領域の第1の部分をインプランテーション
によって形成すると有利であり、ここでワード線はマスクとして用いられる。こ
の場合、スペーサは、2つのソース/ドレイン領域の第1の部分の形成後に漸く
形成される。
行うために、2つのソース/ドレイン領域の第1の部分をインプランテーション
によって形成すると有利であり、ここでワード線はマスクとして用いられる。こ
の場合、スペーサは、2つのソース/ドレイン領域の第1の部分の形成後に漸く
形成される。
【0032】 ソース/ドレイン領域の第1の部分はトレンチの形成の前に形成することもで
きる。例えばこれら部分は、トレンチおよび第1のアイソレーションストラクチ
ャによってストラクチャ化される、基板のドーピングされた層から生じる。
きる。例えばこれら部分は、トレンチおよび第1のアイソレーションストラクチ
ャによってストラクチャ化される、基板のドーピングされた層から生じる。
【0033】 ワード線を横断する方向にビット線が延在している。ビット線に沿って隣接し
ているトランジスタは直列に(NANDアーキテクチャ)または並列に(NOR
アーキテクチャ)接続されているようにすることができる。これらトランジスタ
が直列に接続されている場合には、これらはビット線を形成する。上述のトラン
ジスタが並列に接続されている場合には、これらトランジスタのソース/ドレイ
ン領域はそれぞれ、ビット線に接続されている。接続は例えばコンタクトを介し
て行われる。
ているトランジスタは直列に(NANDアーキテクチャ)または並列に(NOR
アーキテクチャ)接続されているようにすることができる。これらトランジスタ
が直列に接続されている場合には、これらはビット線を形成する。上述のトラン
ジスタが並列に接続されている場合には、これらトランジスタのソース/ドレイ
ン領域はそれぞれ、ビット線に接続されている。接続は例えばコンタクトを介し
て行われる。
【0034】 両方の場合とも、実装密度を高めるために、ビット線に沿って相互に隣接して
いるトランジスタの2つがそれぞれ1つの共通のソース/ドレイン領域を有して
いるようにすれば有利である。
いるトランジスタの2つがそれぞれ1つの共通のソース/ドレイン領域を有して
いるようにすれば有利である。
【0035】 基板中にメモリセル装置の周辺が配置されており、該周辺がプレーナトランジ
スタおよび/またはプレーナ高電圧トランジスタを含んでいるようにすれば有利
である。高電圧トランジスタは高電圧、例えば18Vによって駆動されかつ大き
なチャネル長を必要とする。高電圧トランジスタは例えば、読み出し電圧より高
いプログラミング電圧を切り換える。これらはメモリセルの書き込みまたは消去
のために用いられる。
スタおよび/またはプレーナ高電圧トランジスタを含んでいるようにすれば有利
である。高電圧トランジスタは高電圧、例えば18Vによって駆動されかつ大き
なチャネル長を必要とする。高電圧トランジスタは例えば、読み出し電圧より高
いプログラミング電圧を切り換える。これらはメモリセルの書き込みまたは消去
のために用いられる。
【0036】 プロセスを簡単にするために、周辺のプレーナトランジスタおよびプレーナ高
電圧トランジスタをメモリセルのトランジスタと同時に形成すれば有利である。
電圧トランジスタをメモリセルのトランジスタと同時に形成すれば有利である。
【0037】 例えば、第1のアイソレーションストラクチャを、周辺のトランジスタの第2
のアイソレーションストラクチャおよび周辺の高電圧トラジスタの第3のアイソ
レーションストラクチャと一緒に形成することができる。第2のアイソレーショ
ンストラクチャはそれぞれ、周辺のトランジスタの1つを取り囲んでいる。第3
のアイソレーションストラクチャはそれぞれ、周辺の高電圧トランジスタの1つ
を取り囲んでいる。
のアイソレーションストラクチャおよび周辺の高電圧トラジスタの第3のアイソ
レーションストラクチャと一緒に形成することができる。第2のアイソレーショ
ンストラクチャはそれぞれ、周辺のトランジスタの1つを取り囲んでいる。第3
のアイソレーションストラクチャはそれぞれ、周辺の高電圧トランジスタの1つ
を取り囲んでいる。
【0038】 更に、周辺のトランジスタのゲート誘電体および周辺の高電圧トラジスタのゲ
ート誘電体を形成した後、第2の層を被着しかつストラクチャ化することができ
、これにより同時に、ワード線の部分としてのコントロール・ゲート電極、周辺
のトランジスタのゲート電極および周辺の高電圧トランジスタのゲート電極が生
じる。
ート誘電体を形成した後、第2の層を被着しかつストラクチャ化することができ
、これにより同時に、ワード線の部分としてのコントロール・ゲート電極、周辺
のトランジスタのゲート電極および周辺の高電圧トランジスタのゲート電極が生
じる。
【0039】 メモリセルのトランジスタの2つのソース/ドレイン領域の第1の部分、周辺
のトランジスタのソース/ドレイン領域の第1の部分および周辺の高電圧トラン
ジスタのソース/ドレイン領域の第1の部分は、インプランテーションによって
同時に形成することができ、ここでワード線、周辺のトランジスタのゲート電極
および周辺の高電圧トランジスタのゲート電極は、プレーナトランジスタを形成
するための従来の方法において普通であるように、マスクとして作用する。ソー
ス/ドレイン領域の全部の第1の部分はソース/ドレイン領域の第2の部分より
低くドーピングされている。第1の部分は所属のチャネル領域に接しており、こ
れにより短チャネル効果が抑圧される。
のトランジスタのソース/ドレイン領域の第1の部分および周辺の高電圧トラン
ジスタのソース/ドレイン領域の第1の部分は、インプランテーションによって
同時に形成することができ、ここでワード線、周辺のトランジスタのゲート電極
および周辺の高電圧トランジスタのゲート電極は、プレーナトランジスタを形成
するための従来の方法において普通であるように、マスクとして作用する。ソー
ス/ドレイン領域の全部の第1の部分はソース/ドレイン領域の第2の部分より
低くドーピングされている。第1の部分は所属のチャネル領域に接しており、こ
れにより短チャネル効果が抑圧される。
【0040】 メモリセルのトランジスタの2つのソース/ドレイン領域の第2の部分、周辺
のトランジスタのソース/ドレイン領域の第2の部分および周辺の高電圧トラン
ジスタのソース/ドレイン領域の第2の部分は、同時に形成することができ、こ
こでスペーサおよび、スペーサと同時に、周辺のトランジスタのゲート電極およ
び周辺の高電圧トランジスタのゲート電極の側面に形成することができる別のス
ペーサはマスクとして作用する。高電圧トランジスタでは短チャネル効果は特別
クリチカルであるので、この場合、高電圧トランジスタのゲート電極、所属のス
ペーサおよび周辺の領域を被覆する例えばウェブ形状のマスクを使用して、高電
圧トランジスタのソース/ドレイン領域の第1の部分を特別大きく形成するよう
にすれば、有利である。
のトランジスタのソース/ドレイン領域の第2の部分および周辺の高電圧トラン
ジスタのソース/ドレイン領域の第2の部分は、同時に形成することができ、こ
こでスペーサおよび、スペーサと同時に、周辺のトランジスタのゲート電極およ
び周辺の高電圧トランジスタのゲート電極の側面に形成することができる別のス
ペーサはマスクとして作用する。高電圧トランジスタでは短チャネル効果は特別
クリチカルであるので、この場合、高電圧トランジスタのゲート電極、所属のス
ペーサおよび周辺の領域を被覆する例えばウェブ形状のマスクを使用して、高電
圧トランジスタのソース/ドレイン領域の第1の部分を特別大きく形成するよう
にすれば、有利である。
【0041】 メモリセルのトランジスタ、周辺のトランジスタおよび周辺の高電圧トランジ
スタはnチャネルトランジスタまたはpチャネルトランジスタであってよい。
スタはnチャネルトランジスタまたはpチャネルトランジスタであってよい。
【0042】 次に、本発明の電気的にプログラミング可能なメモリセルの可能な動作態様に
ついて説明する。
ついて説明する。
【0043】 NORアーキテクチャの場合、トランジスタに論理1を書き込むために、所属
のワード線が−12Vの電圧に加えられかつ所属のビット線が5Vの電圧に加え
られる。その他のワード線およびその他のビット線は0Vに加わっている。ワー
ド線、すなわちトランジスタのコントロール・ゲート電極と、ビット線、すなわ
ちトランジスタのソース/ドレイン領域との間の電圧降下に基づいて、第1の誘
電体を通ってフローティング・ゲート電極からソース/ドレイン領域にトンネル
効果により電子が通り抜ける。消去の際、ビット線に0Vの電圧が加わり、一方
ワード線には17Vが加えられ、その結果チャネル領域から電子がフローティン
グ・ゲート電極にトンネル効果により通り抜けることができる。これは論理値0
に相応する。
のワード線が−12Vの電圧に加えられかつ所属のビット線が5Vの電圧に加え
られる。その他のワード線およびその他のビット線は0Vに加わっている。ワー
ド線、すなわちトランジスタのコントロール・ゲート電極と、ビット線、すなわ
ちトランジスタのソース/ドレイン領域との間の電圧降下に基づいて、第1の誘
電体を通ってフローティング・ゲート電極からソース/ドレイン領域にトンネル
効果により電子が通り抜ける。消去の際、ビット線に0Vの電圧が加わり、一方
ワード線には17Vが加えられ、その結果チャネル領域から電子がフローティン
グ・ゲート電極にトンネル効果により通り抜けることができる。これは論理値0
に相応する。
【0044】 NANDアーキテクチャの場合、トランジスタは、ワード線に17Vの電圧を
加え、一方ビット線は0Vに維持されるようにして、プログラミングされる。ワ
ード線に沿って隣接しているトランジスタが同じようにプログラミングされない
ようにするための、隣接しているビット線は約8Vの電圧に加えておくことがで
きる。消去は、ワード線に0Vが加わるようにし、一方チャネル領域にはウェル
を介して約16Vが加わるようにして行うことができる。
加え、一方ビット線は0Vに維持されるようにして、プログラミングされる。ワ
ード線に沿って隣接しているトランジスタが同じようにプログラミングされない
ようにするための、隣接しているビット線は約8Vの電圧に加えておくことがで
きる。消去は、ワード線に0Vが加わるようにし、一方チャネル領域にはウェル
を介して約16Vが加わるようにして行うことができる。
【0045】 トランジスタの情報の読み出しのために、NORアーキテクチャの場合、所属
のワード線が約2.5Vの電圧に加えられる。この電圧は、論理値0または1に
相応する、トランジスタの2つの可能なターンオン電圧の間のある。ビット線を
介して、トランジスタを通って電流が流れているか否かが評価される。
のワード線が約2.5Vの電圧に加えられる。この電圧は、論理値0または1に
相応する、トランジスタの2つの可能なターンオン電圧の間のある。ビット線を
介して、トランジスタを通って電流が流れているか否かが評価される。
【0046】 NANDアーキテクチャの場合、トランジスタの情報の読み出しのために、ワ
ード線が約2.5Vの電圧に加えられ、一方その他のワード線は約5Vに加えら
れる。それから、ビット線に約5Vを加えた場合に電流が流れるか否かが評価さ
れる。
ード線が約2.5Vの電圧に加えられ、一方その他のワード線は約5Vに加えら
れる。それから、ビット線に約5Vを加えた場合に電流が流れるか否かが評価さ
れる。
【0047】 次に、図に示されている本発明の実施例を詳細に説明する: 図1aは、第1のマスク、第1のアイソレーションストラクチャ(図5dに図示
されている)、第2のアイソレーションストラクチャ(図1bに図示されている
)、第3のアイソレーションストラクチャ(図1cに図示されている)、第1の
ウェル、第2のウェルおよび第3のウェルが形成された後の、メモリセルの領域
における基板の横断面の部分を示し、 図1bは、図1aからのプロセスステップの後のメモリセル装置の周辺の領域に
おける基板の横断面の部分を示し、 図1cは、図1aからのプロセスステップの後の周辺の領域における基板の横断
面の別の部分を示し、 図2は、トレンチ、アイソレーション、第1の誘電体および導電性の第1層が形
成された後の、図1aの部分を示し、 図3は、フローティング・ゲート電極およびONO層が形成された後の、図2の
部分を示し、 図4aは、周辺の領域におけるONO層および第1のマスクが除去されかつ周辺
のトランジスタのゲート誘電体、周辺の高電圧トランジスタのゲート誘電体およ
び第2の層が形成された後の、図3の部分を示し、 図4bは、図4aのプロセスステップの後の、図1bの部分を示し、 図4cは、図4aのプロセスステップの後の、図1cの部分を示し、 図5aは、コントロール・ゲート電極、周辺のトランジスタのゲート電極、周辺
の高電圧トランジスタのゲート電極、メモリセルのトランジスタのソース/ドレ
イン領域の第1の部分、周辺のトランジスタのソース/ドレイン領域の第1の部
分、周辺の高電圧トランジスタのソース/ドレイン領域の第1の部分およびポス
ト酸化物が形成された後の、図4aの部分を示し、 図5bは、図5aのプロセスステップ後の図4bの部分を示し、 図5cは、図4cのプロセスステップ後の図4cの部分を示し、 図5dは、図5aのプロセスステップ後の、基板の、図5aの横断面に対して垂
直な横断面を示し、 図6aは、第1のスペーサ、第2のスペーサ、第3のスペーサ、ソース/ドレイ
ン領域の第2の部分、周辺のトランジスタのソース/ドレイン領域の第2の部分
、周辺の高電圧トランジスタの第2の部分、導電ストラクチャ、周辺のトランジ
スタの導電ストラクチャおよび周辺の高電圧トランジスタの導電ストラクチャが
形成された後の、図5aの部分を示し、ここでは更に、導電ストラクチャの形成
の前に除去された、ホトラッカから成るウェブの状態が示されており、 図6bは。図6aのプロセスステップの後の、図5bの部分を示し、 図6cは、図6aのプロセスステップの後の、図5bcの横断面を示し、 図7aは、NANDアーキテクチャにおけるメモリセル装置の平面の部分を示し
、 図7bは、NORアーキテクチャにおけるメモリセル装置の平面の部分を示す。
されている)、第2のアイソレーションストラクチャ(図1bに図示されている
)、第3のアイソレーションストラクチャ(図1cに図示されている)、第1の
ウェル、第2のウェルおよび第3のウェルが形成された後の、メモリセルの領域
における基板の横断面の部分を示し、 図1bは、図1aからのプロセスステップの後のメモリセル装置の周辺の領域に
おける基板の横断面の部分を示し、 図1cは、図1aからのプロセスステップの後の周辺の領域における基板の横断
面の別の部分を示し、 図2は、トレンチ、アイソレーション、第1の誘電体および導電性の第1層が形
成された後の、図1aの部分を示し、 図3は、フローティング・ゲート電極およびONO層が形成された後の、図2の
部分を示し、 図4aは、周辺の領域におけるONO層および第1のマスクが除去されかつ周辺
のトランジスタのゲート誘電体、周辺の高電圧トランジスタのゲート誘電体およ
び第2の層が形成された後の、図3の部分を示し、 図4bは、図4aのプロセスステップの後の、図1bの部分を示し、 図4cは、図4aのプロセスステップの後の、図1cの部分を示し、 図5aは、コントロール・ゲート電極、周辺のトランジスタのゲート電極、周辺
の高電圧トランジスタのゲート電極、メモリセルのトランジスタのソース/ドレ
イン領域の第1の部分、周辺のトランジスタのソース/ドレイン領域の第1の部
分、周辺の高電圧トランジスタのソース/ドレイン領域の第1の部分およびポス
ト酸化物が形成された後の、図4aの部分を示し、 図5bは、図5aのプロセスステップ後の図4bの部分を示し、 図5cは、図4cのプロセスステップ後の図4cの部分を示し、 図5dは、図5aのプロセスステップ後の、基板の、図5aの横断面に対して垂
直な横断面を示し、 図6aは、第1のスペーサ、第2のスペーサ、第3のスペーサ、ソース/ドレイ
ン領域の第2の部分、周辺のトランジスタのソース/ドレイン領域の第2の部分
、周辺の高電圧トランジスタの第2の部分、導電ストラクチャ、周辺のトランジ
スタの導電ストラクチャおよび周辺の高電圧トランジスタの導電ストラクチャが
形成された後の、図5aの部分を示し、ここでは更に、導電ストラクチャの形成
の前に除去された、ホトラッカから成るウェブの状態が示されており、 図6bは。図6aのプロセスステップの後の、図5bの部分を示し、 図6cは、図6aのプロセスステップの後の、図5bcの横断面を示し、 図7aは、NANDアーキテクチャにおけるメモリセル装置の平面の部分を示し
、 図7bは、NORアーキテクチャにおけるメモリセル装置の平面の部分を示す。
【0048】 各図は縮尺通りではない。
【0049】 出発材料は、シリコンから成るpドーピングされた基板1である。第1のマス
クM1を形成するために、約20nmの厚さにSiO2がデポジットされかつそ の上に約40nmの厚さにシリコン窒化物がデポジットされかつホトリソグラフ
ィー方法によって、第1のマスクM1が第1の領域において細長い方形の領域を
被覆せずかつ第2の領域においてメモリセル装置の周辺の、生成すべきトランジ
スタの周りの領域および周辺の、生成すべき高電圧トランジスタの周りの領域を
被覆しないようにストラクチャ化される。第1のマスクM1を用いて、シリコン
は約250nmの深さ腐食される。腐食剤として、例えばHBrが適している。
SiO2を約300nmの厚さにデポジットしかつ引き続いて第1のマスクM1 が露出されるまで化学機械式研磨を行うことによって、第1の領域に、第1のア
イソレーションストラクチャI1(図5d参照)および第2の領域に、第2のア
イソレーションストラクチャI2(図1b参照)および第3のアイソレーション
ストラクチャI3(図1c参照)が生じる。基板1の表面Oに延在しているy軸
Yに沿って隣接している第1のアイソレーションストラクチャI1はy軸Yの方
向において相互に約200nmの間隔を有している。第1のアイソレーションス
トラクチャI1の、y軸Yに平行な寸法は約200nmである。表面Oにかつy
軸Yに対して垂直に延在しているx軸Xに沿って隣接している第1のアイソレー
ションストラクチャI1は相互に約200nmの間隔を有している。第1のアイ
ソレーションストラクチャI1の、x軸Xに平行な寸法は約3200nmである
。y軸Yに沿って隣接している第1のアイソレーションストラクチャI1の端点
は、y軸Yに対して平行なラインに沿って配置されている。x軸Xに沿って隣接
している第1のアイソレーションストラクチャI1の端点は、x軸Xに対して平
行なラインに沿って配置されている。
クM1を形成するために、約20nmの厚さにSiO2がデポジットされかつそ の上に約40nmの厚さにシリコン窒化物がデポジットされかつホトリソグラフ
ィー方法によって、第1のマスクM1が第1の領域において細長い方形の領域を
被覆せずかつ第2の領域においてメモリセル装置の周辺の、生成すべきトランジ
スタの周りの領域および周辺の、生成すべき高電圧トランジスタの周りの領域を
被覆しないようにストラクチャ化される。第1のマスクM1を用いて、シリコン
は約250nmの深さ腐食される。腐食剤として、例えばHBrが適している。
SiO2を約300nmの厚さにデポジットしかつ引き続いて第1のマスクM1 が露出されるまで化学機械式研磨を行うことによって、第1の領域に、第1のア
イソレーションストラクチャI1(図5d参照)および第2の領域に、第2のア
イソレーションストラクチャI2(図1b参照)および第3のアイソレーション
ストラクチャI3(図1c参照)が生じる。基板1の表面Oに延在しているy軸
Yに沿って隣接している第1のアイソレーションストラクチャI1はy軸Yの方
向において相互に約200nmの間隔を有している。第1のアイソレーションス
トラクチャI1の、y軸Yに平行な寸法は約200nmである。表面Oにかつy
軸Yに対して垂直に延在しているx軸Xに沿って隣接している第1のアイソレー
ションストラクチャI1は相互に約200nmの間隔を有している。第1のアイ
ソレーションストラクチャI1の、x軸Xに平行な寸法は約3200nmである
。y軸Yに沿って隣接している第1のアイソレーションストラクチャI1の端点
は、y軸Yに対して平行なラインに沿って配置されている。x軸Xに沿って隣接
している第1のアイソレーションストラクチャI1の端点は、x軸Xに対して平
行なラインに沿って配置されている。
【0050】 pドーピングされたイオンによるマスキングされたインプランテーションによ
って、第1の領域において約400nmの深さの第1のウェル(バスタブ形状の
部分)Wa1および第2の領域において約200nmの深さの第2のウェルWa
2および約200nmの深さの第3のウェルWa3が形成される。第2のウェル
Wa2は第2のアイソレーションストラクチャI2によって取り囲まれており、
かつ第3のウェルWa3は第3のアイソレーションストラクチャI3によって取
り囲まれている(図1a、b、c参照)。第1のウェルWa1、第2のウェルW
a2および第3のウェルWa3のドープ剤濃度は約1017cm-3である。
って、第1の領域において約400nmの深さの第1のウェル(バスタブ形状の
部分)Wa1および第2の領域において約200nmの深さの第2のウェルWa
2および約200nmの深さの第3のウェルWa3が形成される。第2のウェル
Wa2は第2のアイソレーションストラクチャI2によって取り囲まれており、
かつ第3のウェルWa3は第3のアイソレーションストラクチャI3によって取
り囲まれている(図1a、b、c参照)。第1のウェルWa1、第2のウェルW
a2および第3のウェルWa3のドープ剤濃度は約1017cm-3である。
【0051】 ストリップがy軸Yに平行に延在している第2のマスク(図示されていない)
を用いて、基板1の第1の領域において第1のアイソレーションストラクチャI
1の間に約200nmの深さのトレンチVが形成される。腐食剤として例えばH
Brが適している。それぞれのトレンチVはその2つの側面が2つの相互に隣接
している第1のアイソレーションストラクチャI1に接している。トレンチVの
、x軸Xに対して平行である寸法は約200nmである。x軸Xに平行に隣接し
ているトレンチVは約200nmの間隔を有している(図2参照)。
を用いて、基板1の第1の領域において第1のアイソレーションストラクチャI
1の間に約200nmの深さのトレンチVが形成される。腐食剤として例えばH
Brが適している。それぞれのトレンチVはその2つの側面が2つの相互に隣接
している第1のアイソレーションストラクチャI1に接している。トレンチVの
、x軸Xに対して平行である寸法は約200nmである。x軸Xに平行に隣接し
ているトレンチVは約200nmの間隔を有している(図2参照)。
【0052】 腐食残滓物を除去するために、約10nmの厚さの犠牲酸化物(図示されてい
ない)が熱成長されかつ引き続いて例えばHFによって再び除去される。
ない)が熱成長されかつ引き続いて例えばHFによって再び除去される。
【0053】 トレンチVの側面にアイソレーションIを形成するために、TEOS方法にお
いて約30nmの厚さのSiO2がデポジットされかつ、第1のマスクM1が露 出されるまで、再腐食される(図2参照)。アイソレーションIはスペーサの形
状でありかつ約30nmの厚さである。
いて約30nmの厚さのSiO2がデポジットされかつ、第1のマスクM1が露 出されるまで、再腐食される(図2参照)。アイソレーションIはスペーサの形
状でありかつ約30nmの厚さである。
【0054】 引き続いて熱酸化によって。約8nmの厚さの第1の誘電体D1がトレンチV
の底部に形成される。これはトンネル酸化物として作用する(図2参照)。
の底部に形成される。これはトンネル酸化物として作用する(図2参照)。
【0055】 in−situドーピングされるポリシリコンのデポジットによって、約20
nmの厚さの導電第1層L1が形成される(図2参照)。
nmの厚さの導電第1層L1が形成される(図2参照)。
【0056】 引き続いて、平坦化ラッカが約500nmの厚さにデポジットされかつ化学機
械研磨によって、導電第1層L1が露出されるまで平坦化される。引き続いて、
導電第1層L1は平坦化ラッカと一緒に、第1のマスクM1が露出されるまで化
学機械式に研磨される。これにより、トレンチVの外側に位置する、導電第1層
L1の部分が除去される。導電第1層L1の残っている部分がそれぞれのトレン
チVの4つの側面および底部を被覆しかつメモリセルのトランジスタのフローテ
ィング・ゲート電極Gfを形成する(図3参照)。平坦化ラッカの残っている部
分が除去される。例えばリン酸によって、第1のマスクM1のシリコン窒化物が
除去される。
械研磨によって、導電第1層L1が露出されるまで平坦化される。引き続いて、
導電第1層L1は平坦化ラッカと一緒に、第1のマスクM1が露出されるまで化
学機械式に研磨される。これにより、トレンチVの外側に位置する、導電第1層
L1の部分が除去される。導電第1層L1の残っている部分がそれぞれのトレン
チVの4つの側面および底部を被覆しかつメモリセルのトランジスタのフローテ
ィング・ゲート電極Gfを形成する(図3参照)。平坦化ラッカの残っている部
分が除去される。例えばリン酸によって、第1のマスクM1のシリコン窒化物が
除去される。
【0057】 ONO層をONOを形成するために、まず、約3nmの厚さの熱SiO2が成 長される。引き続いてシリコン窒化物が約10nmの厚さにデポジットされかつ
、約15nmの酸化値が等価な膜が生じるまで酸化される。これにより、3部分
構成のONO層ONOが生じ、酸化物の間にシリコン窒化物が配置されているこ
とになる(図3参照)。ホトリソグラフィー方法によって、基板1の第2の領域
におけるONO層ONOは除去される。腐食剤として例えばHFが適している。
引き続いて基板1の第2の領域における第1のマスクM1が除去される。腐食剤
として例えばHFが適している。
、約15nmの酸化値が等価な膜が生じるまで酸化される。これにより、3部分
構成のONO層ONOが生じ、酸化物の間にシリコン窒化物が配置されているこ
とになる(図3参照)。ホトリソグラフィー方法によって、基板1の第2の領域
におけるONO層ONOは除去される。腐食剤として例えばHFが適している。
引き続いて基板1の第2の領域における第1のマスクM1が除去される。腐食剤
として例えばHFが適している。
【0058】 熱酸化によって、SiO2が約25nmの厚さに成長される。これにより、第 3のアイソレーションストラクチャI3によって取り囲まれる領域に、周辺の高
電圧トランジスタのゲート誘電体Gd2が生じる。ホトリソグラフィー方法によ
って、第2のアイソレーションストラクチャI2によって取り囲まれる領域にお
いて、SiO2が例えばHFによって等方性エッチングにより除去される。引き 続いて、熱酸化によって、SiO2が約7nmの厚さにおいて第2のアイソレー ションストラクチャI2によって取り囲まれる領域において成長され、これによ
り、周辺のトランジスタのゲート誘電体Gd1が生じる。その際周辺の高電圧ト
ランジスタのゲート誘電体Gd2は多少厚くなる(図4bおよび図4c参照)。
第2の層L2を形成するために、ドープされていないポリシリコンが約100n
mの厚さにおいてデポジットされる(図4a,b,c参照)。
電圧トランジスタのゲート誘電体Gd2が生じる。ホトリソグラフィー方法によ
って、第2のアイソレーションストラクチャI2によって取り囲まれる領域にお
いて、SiO2が例えばHFによって等方性エッチングにより除去される。引き 続いて、熱酸化によって、SiO2が約7nmの厚さにおいて第2のアイソレー ションストラクチャI2によって取り囲まれる領域において成長され、これによ
り、周辺のトランジスタのゲート誘電体Gd1が生じる。その際周辺の高電圧ト
ランジスタのゲート誘電体Gd2は多少厚くなる(図4bおよび図4c参照)。
第2の層L2を形成するために、ドープされていないポリシリコンが約100n
mの厚さにおいてデポジットされる(図4a,b,c参照)。
【0059】 基板1の第1の領域においてストライプ形状であり、かつ該ストライプはy軸
Yに対して平行に延在しておりかつトレンチVを被覆している第3のマスク(図
示されていない)を用いて、第2の層L2が例えばHBrによりSiO2に対し て高選択的に腐食され、その際ONO層ONOは腐食ストッパとして作用する。
その際この第2の層L2から、コントロール・ゲート電極Gkが生じる。この電
極はy軸Yに対して平行に延在しているワード線を形成する。第3のマスクを用
いて、ONO層ONOが例えばHFによってストラクチャ化される(図5a参照
)。その際ONO層ONOから第2の誘電体D2(図5d参照)が生じる。同様
に第3のマスクを用いて、周辺のトランジスタのゲート電極Ga1および周辺の
高電圧トランジスタのゲート電極Ga2が生じる(図5bおよびc参照)。
Yに対して平行に延在しておりかつトレンチVを被覆している第3のマスク(図
示されていない)を用いて、第2の層L2が例えばHBrによりSiO2に対し て高選択的に腐食され、その際ONO層ONOは腐食ストッパとして作用する。
その際この第2の層L2から、コントロール・ゲート電極Gkが生じる。この電
極はy軸Yに対して平行に延在しているワード線を形成する。第3のマスクを用
いて、ONO層ONOが例えばHFによってストラクチャ化される(図5a参照
)。その際ONO層ONOから第2の誘電体D2(図5d参照)が生じる。同様
に第3のマスクを用いて、周辺のトランジスタのゲート電極Ga1および周辺の
高電圧トランジスタのゲート電極Ga2が生じる(図5bおよびc参照)。
【0060】 とりわけワード線および基板1の間の短絡の危険を低減するための、熱酸化に
よっていわゆるポスト酸化物(Postoxid)Pが成長される(図5a、b、c参照
)。
よっていわゆるポスト酸化物(Postoxid)Pが成長される(図5a、b、c参照
)。
【0061】 引き続いて、nドープされたイオンを用いるマスキングされたインプランテー
ションによって、メモリセルのトランジスタのソース/ドレイン領域S/Dの約
200nmの深さの第1の部分LDD、周辺のトランジスタのソース/ドレイン
領域S/D1の約100nmの深さの第1の部分LDD1および周辺の高電圧ト
ランジスタのソース/ドレイン領域S/D2の約100nmの深さの第1の部分
LDD2が形成される(図5a、b、c)。ワード線、周辺のトランジスタのゲ
ート電極Ga1および周辺の高電圧トランジスタのゲート電極Ga2はマスクと
して用いられかつその際インプランテーションされる。図示されていない、基板
1の領域をインプランテーションから防護するために、付加的に、ホトラッカマ
スクを使用することができる。
ションによって、メモリセルのトランジスタのソース/ドレイン領域S/Dの約
200nmの深さの第1の部分LDD、周辺のトランジスタのソース/ドレイン
領域S/D1の約100nmの深さの第1の部分LDD1および周辺の高電圧ト
ランジスタのソース/ドレイン領域S/D2の約100nmの深さの第1の部分
LDD2が形成される(図5a、b、c)。ワード線、周辺のトランジスタのゲ
ート電極Ga1および周辺の高電圧トランジスタのゲート電極Ga2はマスクと
して用いられかつその際インプランテーションされる。図示されていない、基板
1の領域をインプランテーションから防護するために、付加的に、ホトラッカマ
スクを使用することができる。
【0062】 メモリセルのトランジスタのソース/ドレイン領域S/Dの第1の部分LDD
、周辺のトランジスタのソース/ドレイン領域S/D1の第1の部分LDD1お
よび周辺の高電圧トランジスタのソース/ドレイン領域S/D2の第1の部分L
DD2のドープ剤濃度は約1018cm-3である。すなわち、これら第1の部分L
DD,LDD1,LDD2は、ワード線、周辺のトランジスタのゲート電極Ga
1および周辺の高電圧トランジスタのゲート電極Ga2に関して自動調整されて
生じる。メモリセルのトランジスタのソース/ドレイン領域S/Dの第1の部分
LDDはそれぞれ、トレンチVの2つの相対向する側面に接しておりかつトレン
チVの底部の領域まで達している。
、周辺のトランジスタのソース/ドレイン領域S/D1の第1の部分LDD1お
よび周辺の高電圧トランジスタのソース/ドレイン領域S/D2の第1の部分L
DD2のドープ剤濃度は約1018cm-3である。すなわち、これら第1の部分L
DD,LDD1,LDD2は、ワード線、周辺のトランジスタのゲート電極Ga
1および周辺の高電圧トランジスタのゲート電極Ga2に関して自動調整されて
生じる。メモリセルのトランジスタのソース/ドレイン領域S/Dの第1の部分
LDDはそれぞれ、トレンチVの2つの相対向する側面に接しておりかつトレン
チVの底部の領域まで達している。
【0063】 第1のスペーサSp1、第2のスペーサSp2および第3のスペーサSp3を
形成するために、SiO2が約50nmの厚さにおいてデポジットされかつ再腐 食される。これにより、第1のスペーサSp1はワード線の側面に沿って生じ(
図6a参照)、第2のスペーサSp2は周辺のトランジスタのゲート電極Ga1
の側面に沿って生じおよび第3のスペーサSp3は周辺の高電圧トランジスタの
ゲート電極Ga2の側面に沿って生じる(図6a、b、c参照)。再腐食の際ポ
スト酸化物Pは部分的に腐食除去されるので、漂遊酸化物(図示されていない)
を形成するためにTEOS方法において約10nmのSiO2がデポジットされ る。
形成するために、SiO2が約50nmの厚さにおいてデポジットされかつ再腐 食される。これにより、第1のスペーサSp1はワード線の側面に沿って生じ(
図6a参照)、第2のスペーサSp2は周辺のトランジスタのゲート電極Ga1
の側面に沿って生じおよび第3のスペーサSp3は周辺の高電圧トランジスタの
ゲート電極Ga2の側面に沿って生じる(図6a、b、c参照)。再腐食の際ポ
スト酸化物Pは部分的に腐食除去されるので、漂遊酸化物(図示されていない)
を形成するためにTEOS方法において約10nmのSiO2がデポジットされ る。
【0064】 引き続いて、高電圧トランジスタのゲート電極Ga2の縁部にオーバラップし
並びにこれらを取り囲んでいる領域を被覆するウェブがホトラッカFから形成さ
れる(図6c参照)。
並びにこれらを取り囲んでいる領域を被覆するウェブがホトラッカFから形成さ
れる(図6c参照)。
【0065】 nドープするイオンによるインプランテーションによって、メモリセルのトラ
ンジスタのソース/ドレイン領域S/Dの約150nmの深さの第2の部分S/
Dh、周辺のトランジスタのソース/ドレイン領域S/D1の約150nmの深
さの第2の部分S/Dh1および周辺の高電圧トランジスタのソース/ドレイン
領域S/D2の約150nmの深さの第2の部分S/Dh2が形成される。その
際第1のスペーサSp1、ワード線、第2のスペーサSp2,周辺のトランジス
タのゲート電極Ga1およびホトラッカFから成るウェブはマスクとして用いら
れる。従って、メモリセルのトランジスタのソース/ドレイン領域S/Dの第2
の部分S/Dh、周辺のトランジスタのソース/ドレイン領域S/D1の第2の
部分S/Dh1は自己調整されて生じる(図6a、b、c参照)。漂遊酸化物お
よびホトラッカFから成るウェブによって被覆されない、ポスト酸化物Pの部分
は例えばHFによって除去される。ホトラッカFから成るウェブが除去される。
ンジスタのソース/ドレイン領域S/Dの約150nmの深さの第2の部分S/
Dh、周辺のトランジスタのソース/ドレイン領域S/D1の約150nmの深
さの第2の部分S/Dh1および周辺の高電圧トランジスタのソース/ドレイン
領域S/D2の約150nmの深さの第2の部分S/Dh2が形成される。その
際第1のスペーサSp1、ワード線、第2のスペーサSp2,周辺のトランジス
タのゲート電極Ga1およびホトラッカFから成るウェブはマスクとして用いら
れる。従って、メモリセルのトランジスタのソース/ドレイン領域S/Dの第2
の部分S/Dh、周辺のトランジスタのソース/ドレイン領域S/D1の第2の
部分S/Dh1は自己調整されて生じる(図6a、b、c参照)。漂遊酸化物お
よびホトラッカFから成るウェブによって被覆されない、ポスト酸化物Pの部分
は例えばHFによって除去される。ホトラッカFから成るウェブが除去される。
【0066】 引き続いて、チタンが約30nmの厚さにデポジットされる。熱処理によって
、選択的なケイ化が実施され、これによりメモリセルのトランジスタのソース/
ドレイン領域S/D、周辺のトランジスタのソース/ドレイン領域S/D1、周
辺の高電圧トランジスタのソース/ドレイン領域S/D2の、ポスト酸化物Pに
よって被覆されていない部分、ワード線、周辺のトランジスタのゲート電極Ga
1および周辺の高電圧トランジスタのゲート電極Ga2の、ポスト酸化物Pによ
って被覆されていない部分に、導電性のストラクチャLが施される(図6a、b
、c参照)。残っているチタンは例えばH2O2/NH3によって除去される。
、選択的なケイ化が実施され、これによりメモリセルのトランジスタのソース/
ドレイン領域S/D、周辺のトランジスタのソース/ドレイン領域S/D1、周
辺の高電圧トランジスタのソース/ドレイン領域S/D2の、ポスト酸化物Pに
よって被覆されていない部分、ワード線、周辺のトランジスタのゲート電極Ga
1および周辺の高電圧トランジスタのゲート電極Ga2の、ポスト酸化物Pによ
って被覆されていない部分に、導電性のストラクチャLが施される(図6a、b
、c参照)。残っているチタンは例えばH2O2/NH3によって除去される。
【0067】 基板1の第1の領域はメモリセルの領域でありかつ第2の領域はメモリセル装
置の周辺の領域である。
置の周辺の領域である。
【0068】 メモリセルはブロックにまとめられている。x軸Xに沿って隣接している2つ
の第1のアイソレーションストラクチャI1は種々のブロックに属している。x
軸Xに沿って隣接しているトランジスタのソース/ドレイン領域(S/D)はビ
ット線コンタクトKを備えている。x軸Xに沿って隣接している、メモリセルの
8つのトランジスタはブロックの1つに配属されており、直列に接続されており
かつビット線の部分を形成している(図7a参照)。
の第1のアイソレーションストラクチャI1は種々のブロックに属している。x
軸Xに沿って隣接しているトランジスタのソース/ドレイン領域(S/D)はビ
ット線コンタクトKを備えている。x軸Xに沿って隣接している、メモリセルの
8つのトランジスタはブロックの1つに配属されており、直列に接続されており
かつビット線の部分を形成している(図7a参照)。
【0069】 製造されたメモリセル装置のそれぞれのメモリセルはプレーナトランジスタを
有しており、そのチャネル領域KaはトレンチVの1つの底部に実現されている
。トランジスタの2つのソース/ドレイン領域S/D間にはy軸Yおよびワード
線の経過に対して平行に接続ラインは延在していない。トランジスタの電流はx
軸Xに平行に流れるようになっている。y軸Yに対して垂直に隣接しているトラ
ジスタは1つの共通のソース/ドレイン領域S/Dを分け合っている。
有しており、そのチャネル領域KaはトレンチVの1つの底部に実現されている
。トランジスタの2つのソース/ドレイン領域S/D間にはy軸Yおよびワード
線の経過に対して平行に接続ラインは延在していない。トランジスタの電流はx
軸Xに平行に流れるようになっている。y軸Yに対して垂直に隣接しているトラ
ジスタは1つの共通のソース/ドレイン領域S/Dを分け合っている。
【0070】 同様に本発明の枠内にある,実施例の数多くの変形例が考えられる。殊に、説
明した層、トレンチ、マスク、スペーサおよびストラクチャの寸法は任意にそれ
ぞれの要求に整合させることができる。同じことは、提案されたドーピング濃度
に対しても当てはまる。
明した層、トレンチ、マスク、スペーサおよびストラクチャの寸法は任意にそれ
ぞれの要求に整合させることができる。同じことは、提案されたドーピング濃度
に対しても当てはまる。
【0071】 8とは異なった数、例えば16個の、x軸Xに沿って隣接している、メモリセ
ルのトランジスタを1つのブロックに配属させることもできる。この場合これら
トランジスタは直列に接続されておりかつビット線の部分を形成している。この
場合、x軸Xに対して平行である、第1のアイソレーションストラクチャの寸法
は、これらトランジスタがこのストラクチャに接するように整合される。
ルのトランジスタを1つのブロックに配属させることもできる。この場合これら
トランジスタは直列に接続されておりかつビット線の部分を形成している。この
場合、x軸Xに対して平行である、第1のアイソレーションストラクチャの寸法
は、これらトランジスタがこのストラクチャに接するように整合される。
【0072】 実施例の僅かな変更によって、y軸Y*に沿って隣接しているトランジスタが 相互に並列に接続されている、電気的にプログラミング可能なメモリセル装置が
製造される。このために、コンタクトK*を介してそれぞれのトランジスタのそ れぞれのソース/ドレイン領域S/D*に接続されるビット線が形成される(図 7b参照)。x軸X*に沿って隣接している第1のアイソレーションストラクチ ャI1*間にy軸Y*に沿って隣接しているトランジスタの1つの共通のソース/
ドレイン領域S/D*が配置されておりかつ隣接したトランジスタがy軸Y*に関
して相互に非対称形であるとき、x軸X*に対して平行な、第1のアイソレーシ ョンストラクチャI1*の寸法は例えば1000nmである。
製造される。このために、コンタクトK*を介してそれぞれのトランジスタのそ れぞれのソース/ドレイン領域S/D*に接続されるビット線が形成される(図 7b参照)。x軸X*に沿って隣接している第1のアイソレーションストラクチ ャI1*間にy軸Y*に沿って隣接しているトランジスタの1つの共通のソース/
ドレイン領域S/D*が配置されておりかつ隣接したトランジスタがy軸Y*に関
して相互に非対称形であるとき、x軸X*に対して平行な、第1のアイソレーシ ョンストラクチャI1*の寸法は例えば1000nmである。
【図1a】 第1のマスク、第1、第2および第3のアイソレーションストラクチャ、第1
、第2および第3のウェルが形成された後の、メモリセルの領域における基板の
横断面の部分図である。
、第2および第3のウェルが形成された後の、メモリセルの領域における基板の
横断面の部分図である。
【図1b】 図1aからのプロセスステップの後のメモリセル装置の周辺の領域における基
板の横断面の部分図である。
板の横断面の部分図である。
【図1c】 図1aからのプロセスステップの後の周辺の領域における基板の横断面の別の
部分を示す図である。
部分を示す図である。
【図2】 トレンチ、アイソレーション、第1の誘電体および導電性の第1層が発生され
た後の、図1aの部分を示す図である。
た後の、図1aの部分を示す図である。
【図3】 フローティング・ゲート電極およびONO層が形成された後の、図2の部分を
示す図である。
示す図である。
【図4a】 周辺の領域におけるONO層および第1のマスクが除去されかつ周辺のトラン
ジスタのゲート誘電体、周辺の高電圧トランジスタおよび第2の層が形成された
後の、図3の部分を示す図である。
ジスタのゲート誘電体、周辺の高電圧トランジスタおよび第2の層が形成された
後の、図3の部分を示す図である。
【図4b】 図4aのプロセスステップの後の、図1bの部分を示す図である。
【図4c】 図4aのプロセスステップの後の、図1cの部分を示す図である。
【図5a】 コントロール・ゲート電極、周辺のトランジスタのゲート電極、周辺の高電圧
トランジスタのゲート電極、メモリセルのトランジスタのソース/ドレイン領域
の第1の部分、周辺のトランジスタのソース/ドレイン領域の第1の部分、周辺
の高電圧トランジスタのソース/ドレイン領域の第1の部分およびポスト酸化物
が形成された後の、図4aの部分を示す図である。
トランジスタのゲート電極、メモリセルのトランジスタのソース/ドレイン領域
の第1の部分、周辺のトランジスタのソース/ドレイン領域の第1の部分、周辺
の高電圧トランジスタのソース/ドレイン領域の第1の部分およびポスト酸化物
が形成された後の、図4aの部分を示す図である。
【図5b】 図5aのプロセスステップ後の図4bの部分を示す図である。
【図5c】 図4cのプロセスステップ後の図4cの部分を示す図である。
【図5d】 図5aのプロセスステップ後の、基板の、図5aの横断面に対して垂直な横断
面を示す図である。
面を示す図である。
【図6a】 第1、第2、第3のスペーサ、メモリセルのソース/ドレイン領域の第1の部
分、周辺のトランジスタのソース/ドレイン領域の第1の部分、周辺の高電圧ト
ランジスタの第2の部分、導電ストラクチャ、周辺のトランジスタの導電ストラ
クチャおよび周辺の高電圧トランジスタの導電ストラクチャが形成された後の、
図5aの部分を示す図である。
分、周辺のトランジスタのソース/ドレイン領域の第1の部分、周辺の高電圧ト
ランジスタの第2の部分、導電ストラクチャ、周辺のトランジスタの導電ストラ
クチャおよび周辺の高電圧トランジスタの導電ストラクチャが形成された後の、
図5aの部分を示す図である。
【図6b】 図6aのプロセスステップの後の、図5bの部分を示す図である。
【図6c】 図6aのプロセスステップの後の、図5bcの横断面を示す図である。
【図7a】 NANDアーキテクチャにおけるメモリセル装置の平面の部分図である。
【図7b】 NORアーキテクチャにおけるメモリセル装置の平面の部分図である。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B025 AA03 AB01 AC01 AE00 5F001 AA31 AA34 AB02 AD05 AD17 AD44 AD60 AG07 AG40 5F083 EP03 EP09 EP22 EP63 EP68 GA22 JA35 JA39 JA53 NA01 PR09 PR29 PR42 PR43 PR52 PR53 ZA05 ZA06 ZA08
Claims (16)
- 【請求項1】 電気的にプログラミング可能なメモリセル装置であって、 基板(1)にメモリセルが配置されており、該メモリセルはそれぞれ1つのプレ
ーナトランジスタを含んでおり、 トレンチ(V)の底部の少なくとも部分に、トランジスタのチャネル領域(ka
)が基板(1)中に配置されており、 トレンチ(V)の底部はチャネル領域(ka)の領域において、第1の誘電体(
D1)を備えており、 基板(1)の表面(O)に平行な、チャネル領域(ka)を通る横断面がトラン
ジスタの2つのソース/ドレイン領域(S/D)を切断しており、 トランジスタのフローティング・ゲート電極(Gf)は第1の誘電体(D1)に
接しておりかつ部分的に、トレンチ(V)の少なくとも2つの相対向している側
面に配置されており、かつ該トレンチ(V)はフローティング・ゲート電極(G
f)によって狭くされているが、埋められてはおらず。 フローティング・ゲート電極(Gf)の上にコントロール・ゲート電極(Gk)
が 配置されており、該コントロール・ゲート電極は第2の誘電体(D2)によって
フローティング・ゲート電極(Gf)からアイソレーションされており、 2つのソース/ドレイン領域(S/D)はトレンチ(V)の2つの側面に接して
おり、 ソース/ドレイン領域(S/D)とフローティング・ゲート電極(Gf)との間
の容量を回避するために、トレンチ(V)の2つの側面はアイソレーション(I
)を備えており、かつトレンチ(V)の2つの側面に配置されている、フローテ
ィング・ゲート電極(Gf)の部分は該アイソレーション(I)に接している メモリセル装置。 - 【請求項2】 2つのソース/ドレイン領域(S/D)間に、コントロール
・ゲート電極(Gk)に電気的に接続されているワード線の経過に平行である接
続線はない 請求項1記載のメモリセル装置。 - 【請求項3】 トレンチ(V)は2つのアイソレーションストラクチャ(I
1)間に配置されており、該アイソレーションストラクチャはトレンチ(V)の
2つの別の側面を形成しており、該側面にフローティング・ゲート電極(Gf)
が同様に接している 請求項1または2記載のメモリセル装置。 - 【請求項4】 フローティング・ゲート電極(Gf)はトレンチ(V)から
突出していない 請求項1から3までのいずれか1項記載のメモリセル装置。 - 【請求項5】 2つのソース/ドレイン領域(S/D)はそれぞれ、トレン
チ(V)の2つの側面の1つおよびチャネル領域(Ka)に接している第1の部
分(LDD)と、該第1の部分(LDD)より高くドーピングされておりかつ該
第1の部分に接している第2の部分(S/Dh)とを有している 請求項1から4までのいずれか1項記載のメモリセル装置。 - 【請求項6】 ワード線を横断する方向に相互に隣接しているトランジスタ
は直列に接続されておりかつビット線を形成し、 ワード線を横断する方向に相互に隣接している2つのトランジスタはそれぞれ1
つの共通のソース/ドレイン領域(S/D)を有している 請求項1から5までのいずれか1項記載のメモリセル装置。 - 【請求項7】 ワード線を横断する方向に相互に隣接しているトランジスタ
は相互に並列に接続されており、かつこれらのソース/ドレイン領域(S/D)
の1つはビット線に接続されており、 ワード線を横断する方向に相互に隣接している2つのトランジスタはそれぞれ、
1つの共通のソース/ドレイン領域(S/D)を有している 請求項1から6までのいずれか1項記載のメモリセル装置。 - 【請求項8】 基板(1)にメモリセル装置の周辺が配置されており、該周
辺はプレーナトランジスタおよび/またはプレーナ高電圧トランジスタを含んで
いる 請求項1から7までのいずれか1項記載のメモリセル装置。 - 【請求項9】 電気的にプログラミング可能なメモリセル装置の製造方法で
あって、 基板(1)にトレンチ(V)を形成し、該トレンチの底部は少なくとも部分的に
第1の誘電体(D1)を備え、 基板(1)中に、メモリセルメモリセルに配属されているプレーナトランジスタ
のチャネル領域(ka)を形成し、該チャネル領域は第1の誘電体(D1)に接
しており、 トランジスタの2つのソース/ドレイン領域(S/D)を、これらがトレンチ(
V)の2つの相対向している側面に接しておりかつチャネル領域(ka)を通る
、基板(1)の表面(O)に平行な横断面が該ソース/ドレイン領域(S/D)
を切断するように、基板(1)の表面(O)のインプランテーションによって形
成し、 トレンチ(V)の2つの側面はアイソレーション(I)を備え、 トレンチ(V)を導電性第1層(L1)の被着によって狭めるが、埋めはせず、
かつ該導電性第1層(L1)のストラクチャ化によって、トランジスタのフロー
ティング・ゲート電極(Gf)を形成し、これにより該フローティング・ゲート
電極(Gf)が第1の誘電体(D1)と、フローティング・ゲート電極(Gf)
およびソース/ドレイン領域(S/D)間に容量が形成されるのを妨げるアイソ
レーション(I)とに接するようになり、 フローティング・ゲート電極(Gf)の上に第2の誘電体(D2)を形成しかつ
該第2の誘電体(D2)の上にコントロール・ゲート電極(Gk)を形成する メモリセル装置の製造方法。 - 【請求項10】 ワード線はコントロール・ゲート電極(Gk)に電気的に
接続されており、かつ2つのソース/ドレイン領域(S/D)間に該ワード線の
経過に対して平行である接続線はないように、ワード線を形成する 請求項9記載の方法。 - 【請求項11】 トレンチ(V)を2つの第1のアイソレーションストラク
チャ(I1)の間に形成し、該アイソレーションストラクチャはトレンチ(V)
の2つの別の側面を形成し、 フローティング・ゲート電極(Gf)を、該フローティング・ゲート電極が第1
のアイソレーションストラクチャ(I1)に、ひいてはトレンチ(V)の少なく
とも4つの側面に接するようにストラクチャ化する 請求項9または10記載の方法。 - 【請求項12】 導電性第1層(L1)の生成後、フローティング・ゲート
電極(Gf)の形成のために平坦化材料をデポジットしかつトレンチ(V)の外
側に存在する、導電性第1層(L1)の部分が露出されるまで平坦化し、 トレンチ(V)の外側に存在する、導電性第1層(L1)の部分が除去されるま
で平坦化して、トレンチ(V)から突出していないフローティング・ゲート電極
(Gf)が生じるようにする 請求項9から11までのいずれか1項記載の方法。 - 【請求項13】 2つのソース/ドレイン領域(S/D)に対してそれぞれ
第1の部分(LDD)を形成し、該第1の部分はトレンチ(V)の2つの側面の
1つおよびチャネル領域(Ka)に接しており、 ワード線の形成後、材料をデポジットしかつ再腐食して、ワード線の側面に沿っ
て、スペーサ(Sp1)が生じるようにし、 2つのソース/ドレイン領域(S/D)に対して、マスクとしての前記スペーサ
(Sp1)を用いたインプランテーションによってそれぞれ第2の部分(S/D
h)を形成し、該第2の部分は第1の部分(LDD)より高くドーピングされて
おりかつ該第1の部分に接している 請求項9から12までのいずれか1項記載の方法。 - 【請求項14】 ワード線を横断する方向に相互に隣接している2つのトレ
ンチ(V)の間に、2つのトランジスタの1つの共通のソース/ドレイン領域(
S/D)を形成し、 ワード線を横断する方向に相互に隣接している直列接続されたトランジスタによ
ってビット線を形成する 請求項9から13までのいずれか1項記載の方法。 - 【請求項15】 ワード線を横断する方向に相互に隣接している2つのトレ
ンチ(V)の間に、2つのトランジスタの1つの共通のソース/ドレイン領域(
S/D)を形成し、 ワード線を横断する方向に相互に隣接しているトランジスタのそれぞれ1つのソ
ース/ドレイン領域(S/D)に接続されるビット線を形成する 請求項9から13までのいずれか1項記載の方法。 - 【請求項16】 基板(1)中に、第1のアイソレーションストラクチャ(
I1)と一緒に、メモリセル装置の周辺のプレーナトランジスタの少なくとも1
つの第2のアイソレーションストラクチャ(I2)および/または周辺のプレー
ナ高電圧トラジスタの第3のアイソレーションストラクチャ(I3)を形成し、 コントロール・ゲート電極(Gk)の形成の前に、周辺のトランジスタのゲート
誘電体(Gd1)および周辺の高電圧トラジスタのゲート誘電体(Gd2)を形
成し、 第2の層(L2)を被着しかつストラクチャ化して、ワード線の部分であるコン
トロール・ゲート電極(Gk)、周辺のトランジスタのゲート電極(Ga1)お
よび周辺の高電圧トランジスタのゲート電極(Ga2)が生じるようにし、 メモリセルのトランジスタの2つのソース/ドレイン領域(S/D)の第1の部
分(LDD)、周辺のトランジスタのソース/ドレイン領域(S/D1)の第1
の部分(LDD1)および周辺の高電圧トランジスタのソース/ドレイン領域(
S/D2)の第1の部分(LDD2)をインプランテーションによって形成し、 ここでワード線、周辺のトランジスタのゲート電極(Ga1)および周辺の高電
圧トランジスタのゲート電極(Ga2)はマスクとして作用し、 スペーサ(Sp1)と一緒に別のスペーサ(Sp2)を周辺のトランジスタのゲ
ート電極(Ga1)の側面に形成し、 メモリセルのトランジスタの2つのソース/ドレイン領域(S/D)の第2の部
分(S/Dh)と一緒に、周辺のトランジスタのソース/ドレイン領域(S/D
1)の第2の部分(S/Dh1)および周辺の高電圧トランジスタのソース/ド
レイン領域(S/D2)の第2の部分(S/Dh2)を形成し、ここで少なくと
もスペーサ(Sp1)および別のスペーサ(Sp2)はマスクとして作用する 請求項9から15までのいずれか1項記載方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19808527 | 1998-02-27 | ||
DE19808527.3 | 1998-02-27 | ||
PCT/DE1999/000417 WO1999044238A1 (de) | 1998-02-27 | 1999-02-15 | Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002505524A true JP2002505524A (ja) | 2002-02-19 |
Family
ID=7859241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000533904A Pending JP2002505524A (ja) | 1998-02-27 | 1999-02-15 | 電気的にプログラミング可能なメモリセル装置およびその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6639269B1 (ja) |
EP (1) | EP1060515B1 (ja) |
JP (1) | JP2002505524A (ja) |
KR (1) | KR20010040845A (ja) |
DE (1) | DE59914434D1 (ja) |
WO (1) | WO1999044238A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002538608A (ja) * | 1999-02-23 | 2002-11-12 | アクトランズ システム インコーポレイテッド | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 |
JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
JP2009283763A (ja) * | 2008-05-23 | 2009-12-03 | Rohm Co Ltd | 半導体装置 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002019396A1 (en) | 2000-08-29 | 2002-03-07 | Boise State University | Damascene double gated transistors and related manufacturing methods |
JP4024503B2 (ja) * | 2001-09-19 | 2007-12-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6734055B1 (en) * | 2002-11-15 | 2004-05-11 | Taiwan Semiconductor Manufactoring Company | Multi-level (4 state/2-bit) stacked gate flash memory cell |
US6909139B2 (en) | 2003-06-27 | 2005-06-21 | Infineon Technologies Ag | One transistor flash memory cell |
KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
US6812120B1 (en) * | 2004-02-26 | 2004-11-02 | Powerchip Semiconductor Corp. | Method of forming floating gate of memory device |
KR100660022B1 (ko) | 2005-01-03 | 2006-12-20 | 삼성전자주식회사 | 2-비트 불휘발성 메모리 장치 및 이를 제조하는 방법 |
JP2008166528A (ja) * | 2006-12-28 | 2008-07-17 | Spansion Llc | 半導体装置およびその製造方法 |
US7705389B2 (en) * | 2007-08-29 | 2010-04-27 | Micron Technology, Inc. | Thickened sidewall dielectric for memory cell |
KR100969265B1 (ko) * | 2009-12-31 | 2010-07-09 | 손홍창 | 콘크리트 구조물 이음장치 |
CN114068562A (zh) * | 2020-07-29 | 2022-02-18 | 联华电子股份有限公司 | 半导体存储装置以及其制作方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01115164A (ja) | 1987-10-28 | 1989-05-08 | Oki Electric Ind Co Ltd | 半導体装置 |
US4979004A (en) * | 1988-01-29 | 1990-12-18 | Texas Instruments Incorporated | Floating gate memory cell and device |
JP2806552B2 (ja) * | 1989-05-25 | 1998-09-30 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
JPH04164372A (ja) * | 1990-10-29 | 1992-06-10 | Toshiba Corp | 半導体集積回路 |
US5315142A (en) | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
JP2889061B2 (ja) | 1992-09-25 | 1999-05-10 | ローム株式会社 | 半導体記憶装置およびその製法 |
US5429970A (en) * | 1994-07-18 | 1995-07-04 | United Microelectronics Corporation | Method of making flash EEPROM memory cell |
US5705415A (en) * | 1994-10-04 | 1998-01-06 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
TW347567B (en) * | 1996-03-22 | 1998-12-11 | Philips Eloctronics N V | Semiconductor device and method of manufacturing a semiconductor device |
JP3743189B2 (ja) * | 1999-01-27 | 2006-02-08 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
US6303439B1 (en) * | 1999-11-24 | 2001-10-16 | United Microelectronics Corp. | Fabrication method for a two-bit flash memory cell |
-
1999
- 1999-02-15 KR KR1020007008740A patent/KR20010040845A/ko not_active Application Discontinuation
- 1999-02-15 JP JP2000533904A patent/JP2002505524A/ja active Pending
- 1999-02-15 EP EP99915477A patent/EP1060515B1/de not_active Expired - Lifetime
- 1999-02-15 WO PCT/DE1999/000417 patent/WO1999044238A1/de active IP Right Grant
- 1999-02-15 DE DE59914434T patent/DE59914434D1/de not_active Expired - Fee Related
-
2000
- 2000-08-25 US US09/648,952 patent/US6639269B1/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002538608A (ja) * | 1999-02-23 | 2002-11-12 | アクトランズ システム インコーポレイテッド | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 |
JP2005129942A (ja) * | 2003-10-22 | 2005-05-19 | Hynix Semiconductor Inc | 不揮発性メモリ素子の製造方法 |
JP2009283763A (ja) * | 2008-05-23 | 2009-12-03 | Rohm Co Ltd | 半導体装置 |
US8692308B2 (en) | 2008-05-23 | 2014-04-08 | Rohm Co., Ltd. | Semiconductor device including a floating gate |
US8975686B2 (en) | 2008-05-23 | 2015-03-10 | Rohm Co., Ltd. | Semiconductor device including a floating gate |
Also Published As
Publication number | Publication date |
---|---|
WO1999044238A1 (de) | 1999-09-02 |
DE59914434D1 (de) | 2007-09-13 |
KR20010040845A (ko) | 2001-05-15 |
EP1060515B1 (de) | 2007-08-01 |
US6639269B1 (en) | 2003-10-28 |
EP1060515A1 (de) | 2000-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3615765B2 (ja) | リードオンリメモリセル装置の製造方法 | |
US7315056B2 (en) | Semiconductor memory array of floating gate memory cells with program/erase and select gates | |
US12022651B2 (en) | Flash memory structure with enhanced floating gate | |
US7405127B2 (en) | Method for producing a vertical field effect transistor | |
KR100415973B1 (ko) | Dram셀장치및그제조방법 | |
TWI527161B (zh) | 具有自我對準浮動與抹除閘極之非依電性記憶體胞元及其製作方法 | |
US5776787A (en) | Spacer flash cell process | |
US7157768B2 (en) | Non-volatile flash semiconductor memory and fabrication method | |
JP2006216957A (ja) | 垂直なゲート電極のトランジスタを備える半導体装置及びその製造方法 | |
CN113169175A (zh) | 具有鳍式场效应晶体管结构和hkmg存储器和逻辑栅的分裂栅非易失性存储器单元及其制备方法 | |
JP2009283763A (ja) | 半導体装置 | |
JP2002505524A (ja) | 電気的にプログラミング可能なメモリセル装置およびその製造方法 | |
CN114335186A (zh) | 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法 | |
TWI784724B (zh) | 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法 | |
US20240147714A1 (en) | Flash memory structure with enhanced floating gate | |
KR100528352B1 (ko) | Dram-셀장치및그제조방법 | |
KR100599942B1 (ko) | 플래시 메모리 셀 및 제조 방법 | |
JP2006093230A (ja) | 不揮発性半導体記憶装置 | |
TW200301013A (en) | Non-volatile semiconductor memory and process of fabricating the same | |
KR100648287B1 (ko) | 플래시 메모리 장치 및 그 제조 방법 | |
JP2002261174A (ja) | 不揮発性半導体記憶装置の製造方法 | |
KR19990007264A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
JP2006108668A (ja) | 不揮発性メモリ素子とその製造方法 | |
KR20060043534A (ko) | 트렌치 내에 독립적인 제어 가능한 제어 게이트를 갖는 매립형 비트 라인 불휘발성 부동 게이트 메모리 셀, 및 그 어레이, 및 형성 방법 | |
KR100750195B1 (ko) | 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090819 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100226 |