KR100599942B1 - 플래시 메모리 셀 및 제조 방법 - Google Patents

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Abstract

트렌치 트랜지스터로서 구성된 메모리 셀이 개시되며, 그 각각은 소스 및 드레인용 도핑된 영역(14) 사이에 위치된 채널 영역 위의 트렌치의 일 벽면상에 높인 플로팅 게이트 전극(7) 및 컨트롤 게이트 전극(9)을 포함한다. 상기 메모리 셀에는 또 다른 트렌치내에 배치된 게이트 전극(14)이 제공되며, 또한 이를 통해 트렌치들 사이의 반도체 세그먼트내에 위치된 채널 영역이 구동될 수 있다. 게이트 전극(12)의 게이트 산화물(11)은 매우 얇게 구성될 수 있어, 게이트 전극을 통해 구동되는 동안 양호한 데이터 관리에도 불구하고 높은 판독 전류가 획득될 수 있다.

Description

플래시 메모리 셀 및 제조 방법{FLASH MEMORY CELL AND PRODUCTION METHOD}
본 발명은, 플래시 메모리 셀 및 반도체 메모리 셀과 같은 메모리 셀의 매트릭스 배치 및 그 제조 방법에 관한 것이다.
플래시 메모리 셀은 플로팅 게이트 전극(floating gate electrode) 및 컨트롤 게이트 전극(control gate electrode)을 포함하는 트랜지스터 구조체를 가지며, 이는 반도체 물질로부터 그리고 서로로부터 격리(isolate)되고, 이는 그 각각의 경우에서 유전체의 박막층으로 인해 격리된다. 적절한 전압이 컨트롤 게이트 전극에 인가되면, 전하 운반자(charge carrier)는 박막의 유전체를 통해 트랜지스터의 채널 영역으로부터 플로팅 게이트 전극상으로 터널링되며, 이로 인해 메모리 셀이 프로그램된다. 트랜지스터의 임계 전압이 플로팅 게이트 전극상의 전하 운반자에 의해 변화되기 때문에, 프로그램된 상태는 원래의 상태와 구별될 수 있다. 즉, 셀이 판독될 수 있다. 삭제 처리 시, 전하는 인가된 반대 전위에 의해 플로팅 게이트 전극으로부터 제거되므로, 메모리 트랜지스터의 원래(하전되지 않은) 상태로 적어도 어느 정도로는 다시 복귀된다. 이전의 플래시 메모리 셀의 경우, 반도체 물질과 플로팅 게이트 전극 사이의 터널 산화물의 두께는 적절한 데이터 보유(data retention)로 인해 8㎚ 이하로 감소될 수 없기 때문에, 트랜지스터를 소형화하는데 문제가 있다. 게이트 산화물의 두께가 동일하게 남아 있는 채로 있는 이러한 트랜지스터의 스케일링된 소형화는 불가능하다.
본 발명의 목적은, 보다 작은 치수를 가지면서도 종래의 플래시 메모리 셀에 필적할만한 성능을 가지는 플래시 메모리 셀을 제공하는 것이다. 또한, 본 발명은 그 제조 방법을 제공하는 것이다.
상기 목적은, 청구항 제1항의 특징을 갖는 플래시 메모리 셀을 이용하여 또한 청구항 제4항의 특징을 갖는 플래시 메모리 셀을 제조하는 방법을 이용하여 달성된다.
플래시 메모리 셀은 매우 얇은 반도체 융기부를 갖는 더블 게이트 트랜지스터를 가지며, 그 일 측면상에는 플로팅 게이트 전극 및 컨트롤 게이트 전극이 배치되고 그 다른 측면상에는 또 다른 게이트 전극이 배치된다. 이 배치의 경우, 트랜지스터 특성은 두개의 게이트에 의하여 결정된다. 전극간에 존재하는 반도체 융기부에는 전하 운반자가 완전히 공핍(deplete)되어 있다. 게이트가 별도로 구동되는 경우, 채널 전위는 반도체 융기부의 양 측면과는 상이하게 영향을 받는다. 반도체 융기부의 일 측면상에는 주문형 전계 효과 트랜지스터(FET)가 있고, 다른 측면상에는 컨트롤 게이트를 통해 구동되는 플로팅 게이트 트랜지스터가 있다. 주문형 트랜지스터 구조체는 메모리 셀로부터의 판독을 위해 제공되며, 그 임계 전압은 플로팅 게이트 트랜지스터의 게이트상의 전위에 의해 제어될 수 있다.
이하, 첨부한 도면을 참조하여 플래시 메모리 셀 및 제조 방법의 예를 보다 상세히 설명한다.
도 1 내지 도 4는 바람직한 제조 방법의 상이한 단계 후 플래시 메모리 셀의 중간 생성물의 단면도를 도시한다.
도 5는 플래시 메모리 배치의 평면도를 도시한다.
도 6은 회로의 작동에 대한 통상적인 전위표 및 회로도이다.
참조 부호 목록
1 벌크 실리콘 층
2 절연층
3 보디 실리콘 층
4 보조층
5 트렌치
6 제1유전층
7 플로팅 게이트 전극
8 제2유전층
9 컨트롤 게이트 전극
10 트렌치 충전재
11 제3유전층
12 게이트 전극
13 반도체 융기부
14 도핑된 영역
15 또 다른 트렌치
16 확산 배리어
17 콘택홀 충전재
18 비트 라인
이하, 바람직한 제조 방법에 기초하여, 플래시 메모리 셀의 바람직한 예시적인 실시예가 서술된다. 도 1은 상기 방법의 제1단계 후의 중간 생성물의 단면도를 도시한다. 벌크 실리콘층(1), 실리콘 이산화물로 구성된 얇은 절연층(2) 및 얇은 보디 실리콘층(body silicon layer; 3)으로 이루어진 SOI 기판이 기본으로서 취해지는 것이 바람직하다. 이 경우, 보조층(4)이 맨 먼저 보디 실리콘층(3)에 도포되는 바람직하며, 이 보조층은 예를 들어 실리콘질화물일 수 있다. 상기 보조층(4)은 적절한 마스크 기술, 예를 들어 포토 마스트 또는 레지스트 마스트에 의해 패터닝되므로, 나머지 부분들은 서로에 대해 평행하게 지향되어 있는 에칭 트렌치(5)용 마스크로서 사용될 수 있다. 트렌치(5)는 보디 실리콘층(3)이 에칭 트렌치에 의해 완전히 절단되는 깊이를 갖도록 제조된다. 상기 트렌치는 플로팅 게이트 전극과 컨트롤 게이트 전극간을 보다 강하게 결합시키기 위해서 도 1에 도시된 바와 같이 절연층(2) 바로 안쪽까지 제조되는 것이 바람직하다. 그 후, 사용된 포토레지스트는 제거될 것이다. 서로에 대해 평행하게 배치된 복수의 트렌치(5)는 플래시 메모리 셀 뿐만 아니라 메모리 셀 어레이의 매트릭스형 구성물(arrangement)을 제조하는데 에도 제공된다.
게이트 유전체로서 제공되며 산화물, 특히 실리콘 이산화물로 이루어진 제1유전층(6)이 후속하여 제조되고, 이를 위해 반도체 물질은 표면이 얇은 두께로 산화될 수 있다. 이 경우, 제1유전층(6)이 보조층(4)의 최상면상에도 도포되어 있는지는 중요하지 않다. 플로팅 게이트 전극(7)은, 맨 먼저 플로팅 게이트 전극(7)에 제공되는 물질, 바람직하게는 도핑된 폴리실리콘이 트렌치(5)내에 증착되는 공정에 의해 제1유전층(6)에 인접하여 제조된다. 증착된 물질은 본질적으로 트렌치(5)의 측벽에 스페이서형 부분(spacer-like portion)을 형성하기 위해 공지된 방식으로 다시 에칭된다. 트렌치에 대해 가로 방향으로 진행되어 있는 개구부가 제공된 또 다른 마스크는 개별 트랜지스터 크기 정도를 갖는 부분들 사이의 섹션들을 에칭하는데 사용되므로, 플로팅 게이트 전극에 제공되는 나머지 스페이서형 부분은 그 섹션들내에서 트렌치(5)의 세로 방향으로, 즉 도 1의 평면에 대해 수직 방향으로 차단된다.
다음 방법의 단계들은 도 2에 따른 구성으로 유도된다. 먼저, 제2유전층(8)이 도포되고 패터닝되며, 상기 층은 플로팅 게이트 전극과 컨트롤 게이트 전극간의 유전체로서 제공되고 차례대로 SiO2, Si3N4 및 SiO2로 이루어진 ONO 층(oxide-nitride-oxide layer)으로 도포되는 것이 바람직하다. 그 후, 컨트롤 게이트 전극(9)의 물질이 증착되며, 이는 상기와 마찬가지로 도핑된 폴리실리콘인 것이 바람직하다. 마찬가지로, 이 물질도 에칭되나, 트렌치의 세로 방향으로 차단되지는 않는 다. 따라서, 개별 메모리 셀의 컨트롤 게이트 전극은 트렌치를 따라 전기적으로 도전성으로 상호연결되어 있으며, 그 결과 메모리 셀의 각 워드라인이 형성된다.
그 후, 트렌치들은 절연 물질, 예를 들어 실리콘 이산화물로 만들어진 트렌치 충전재(trench filling; 10)로 채워진다. 이 트렌치 충전재를 넣기 이전에, 폴리실리콘은 서로로부터 개별 워드 라인들을 격리시키도록 또 다른 마스크 기술에 의해 트렌치들의 단부들에서 전체적으로 또는 부분적으로 제거될 수 있다. 트렌치 충전재는 CMP(화학적 기계적 폴리싱)에 의해 최상측상에서 평탄화된다. 또 다른 에칭 단계에 의해, 보조층(4)은 각각의 경우에서 상기 보조층의 잔여부가 트랜치 충전재(10)의 측벽들에서만 스페이서로 남아있도록 소정 길이(extent)로 제거된다.
도 3에 예시된 단면에 따라, 보조층(4)의 잔여부를 마스크로서 이용함으로써, 보디 실리콘층(3)안으로 또 다른 트렌치(15)들이 에칭되며, 상기 트렌치들은 기존의 채워진 트렌치(5)들 사이에 병렬로(parallel) 나 있다. 또 다른 트렌치(15)들은 절연층(2)의 최상측까지만 닿는 깊이를 가진다. 그 후, 예를 들어 실리콘 이산화물로 만들어진 제3유전층(11)이 각각의 경우에서 상기 또 다른 트렌치(15)들의 측벽에 제조된다. 게이트 전극(12)은, 바람직하게는 스페이서형 부분들을 형성하도록 증착되고 패터닝된 도핑된 폴리실리콘에 의해 다시 한번 상기 유전층에 인접하는 방식으로 제조된다.
트렌치들 사이에 있는 반도체 융기부(13)들은 컨트롤 게이트 전극(9) 및 게이트 전극(12)상의 전위에 의해 양 측면들로부터 반도체 융기부(13)들의 반도체 물질로 전하 캐리어를 제어할 수 있도록 치수화된다. 게이트 전극(12)에 제공된 물질 은 또 다른 트렌치(15)의 단부에서 에칭되므로, 여기서 또한, 또 다른 트렌치(15)의 각자의 측벽에서 서로 잇따른 게이트 전극(12)은, 도전적으로 상호연결되고 메모리 셀의 판독을 위해 제공된 상호적으로 격리된 또 다른 워드 라인을 형성한다. 또한, 또 다른 트렌치에는 후속하여 평탄화되는 트렌치 충전재(10)로 채워진다.
도 4는 플로팅 게이트 전극들 사이에 영역이 있는 구성물의 단면도를 도시하며, 이 예시적인 실시예에서, 제2유전층(8)은 제1유전층(6)상에 바로 위치된다. 서로에 대해 컨트롤 게이트 전극(9)을 연결시키는 워드 라인의 중간 섹션(intermediate section; 19)들은 트렌치들의 측벽들 주변에 배치된다. 플로팅 게이트 전극(7)들 사이의 영역들에서, 보조층의 일부분들이 제거되고, 도펀트(dopant)의 주입은 소스 및 드레인을 위한 도핑된 영역(14)들을 형성하도록 결과적인 개구부를 통해 반도체 융기부(13)로 도입된다. 이들 도핑된 영역(14)은, 바람직하게는 본질적으로 공지된 방식으로 티타늄 및/또는 티타늄 질화물로 만들어진 확산 배리어(16)가 맨 먼저 도포되고 그 다음, 예를 들어 텅스텐으로 만들어진 콘택 홀 충전재(17)가 도입되는 순서로 개구부를 통해 콘택-연결된다. 트렌치의 세로 방향에 대해 직각으로 진행된 라인상에 존재하는 소스 및 드레인 영역은 각각의 경우에서 최상측상에 스트립형 방식(strip-type fashion)으로 패터닝된 비트 라인(18)에 의해 서로에 대해 도전적으로 연결된다.
도 5는 메모리 셀 메트릭스로 배치된 플래시 메모리 셀의 구성물의 평면도이다. 도 3 및 도 4의 단면도의 단면부들은 도 5에 제공된다. 참조 부호들은 이전 도면들의 참조 부호들에 대응한다. 이 도면에서, 플로팅 게이트 전극(7)은 제공된 채 널 영역 위에, 2개의 연속 도핑 영역(14)들 사이에 놓인 반도체 융기부(13)의 이들 부분의 벽에 배치된다는 것을 알 수 있다. 컨트롤 게이트 전극(9)은 워드 라인을 형성하도록 중간 섹션(19)에 의해 서로 도전적으로 연결된다. 양측상의 채널 영역을 구동하는 관련된 게이트 전극(12)은 각각의 경우에서 플로팅 게이트 전극(7)에 대향하는 반도체 융기부(13)의 측면상에 배치된다. 이 평면도에 도시되지는 않았지만 비트 라인은 트렌치들의 세로 방향에 대해 수직하여 평행한 스트립내의, 즉, 각각의 경우 도 5에서 수직한 스트립내의 최상측상으로 진행된다.
도 6은 이 메모리 셀 메트릭스에 대한 회로도를 예시한다. 각각의 메모리 셀은 더블 게이트 트랜지스터에 의해 형성된다. 소스 및 드레인 영역은 도 6에서 수직한 방향으로 진행된 비트 라인에 의해 서로에 대해 열(column)로 연결된다. 여기에서는 워드 라인 대신에, 각각의 경우에서 2개의 구동 라인이 행(row)으로 존재하는데, 보다 자세히 말하면, 각각의 경우에서, 라인 CG-게이트는 컨트롤 게이트 전극을 구동하고, 각각의 경우에서, 라인 Tr-게이트는 플로팅 게이트 전극에 대향하는 주문형 트랜지스터 구조체의 게이트 전극을 구동한다.
메모리셀을 프로그래밍(Prog), 삭제(Erase) 및 판독(Read)하는 적절한 또한 전형적인 전압값을 나타내는 표는 도 6의 회로도 위에 제공된다. 상기 테이블에 입력된 전압값은 드레인 영역에서, 컨트롤 게이트 영역에서, 주문형 트랜지스터 구조체의 게이트 전극에서 및 소스 영역에서 각각 존재한다. 메모리 셀 메트릭스는 "버추얼 그라운드(virtual ground)" 아키텍처를 나타낸다. 게이트 전극(12)이 제공되도록 판독 트랜지스터내에서, 또한 컨트롤 게이트 전극(9)이 제공되도록 프로그래 밍/삭제 트랜지스터내에서 플래시 메모리 셀을 구동하면, 판독 트랜지스터가 특히 얇은 게이트 산화물(제3유전층(11))로 실현될 수 있는 장점을 가진다. 메모리 셀로부터 Tr-게이트를 통해 판독되는 경우의 기록 전류는 종래의 플래시 메모리 셀로부터 판독되는 경우의 기록 전류보다 상당히 크며, 따라서 메모리 셀의 상당한 소형화를 가능하게 한다.

Claims (6)

  1. 플래시 메모리 셀에 있어서,
    반도체 몸체 또는 반도체 층(3)의 최상측에 형성된 트렌치(5)를 가지고,
    상기 트렌치(5)내에 배치되고 모든 측면상에서 한정(bound)된 플로팅 게이트 전극(7)을 가지되, 상기 플로팅 게이트 전극은 제1유전층(6)에 의해 상기 트렌치의 측벽의 반도체 물질로부터 격리되며,
    상기 트렌치내에 배치된 컨트롤 게이트 전극(9)을 가지되, 상기 컨트롤 게이트 전극은 제2유전층(8)에 의해 상기 플로팅 게이트 전극(7)으로부터 격리되고, 상기 컨트롤 게이트 전극(9)에는 전기적 리드(electrical lead)가 제공되고, 및
    상기 플로팅 게이트 전극(7)의 양 측면상에서 서로부터 떨어진 거리로 상기 트렌치의 세로 방향으로 상기 측벽의 상기 반도체 물질내에 배치된 소스 및 드레인용 도핑된 영역(14)들을 가지되, 상기 도핑된 영역들에는 콘택 연결부들이 제공되고 상기 도핑된 영역들은 각자의 비트 라인(18)에 도전적으로 연결되어 이루어지며,
    상기 트렌치(5)에 대해 평행하게 배치된 또 다른 트렌치(15)가 존재하고, 상기 또 다른 트렌치(15)는 상기 플로팅 게이트 전극(7)이 제공된 상기 측벽으로부터 짧은 거리로 배치되므로, 좁은 반도체 융기부(13)가 상기 트렌치(5, 15)들 사이에 존재하고, 게이트 전극(12)은 상기 플로팅 게이트 전극(7)에 대향하는 상기 반도체 융기부(13)의 측벽상에서 상기 또 다른 트렌치(15)내에 배치되며, 제3유전층(11)에 의해 상기 반도체 물질로부터 격리되고 전기적 리드가 제공되는 것을 특징으로 하는 플래시 메모리 셀.
  2. 제1항에 있어서,
    상기 플래시 메모리 셀들은 버추얼 그라운드 아키텍처로 반도체 메모리의 매트릭스 배치을 형성하고,
    소스 및 드레인용 도핑된 영역(14)은 각각의 경우에서 매트릭스 배치의 열로 서로 도전적으로 연결되며,
    각각의 경우에서 상기 동일한 트렌치(5)내에서 매트릭스 배치의 열로 존재하는 컨트롤 게이트 전극(9)들은 서로에 대해 도전적으로 연결되고, 및
    서로 도전적으로 연결된 상기 컨트롤 게이트 전극(9)들의 열의 상기 플로팅 게이트 전극(7)들에 대향하는 상기 게이트 전극(12)들도 마찬가지로 서로 도전적으로 연결되는 것을 특징으로 하는 플래시 메모리 셀.
  3. 제2항에 있어서,
    상기 트렌치(5)의 양 측면들에는 각각의 경우에서 상기 플로팅 게이트 전극(7)들 및 상기 컨트롤 게이트 전극(9)들이 제공되고, 및
    그 관련된 플로팅 게이트 전극들에 대향하여 배치된 각자의 상기 게이트 전극(12)들을 갖는 상기 또 다른 트렌치(15)들은 각자의 트렌치의 양 측면상에 존재하는 것을 특징으로 하는 플래시 메모리 셀.
  4. 플래시 메모리 셀을 제조하는 방법에 있어서,
    반도체 몸체 또는 반도체 층(3)의 최상측에 트렌치(5)를 제조하는 제1단계,
    게이트 유전체로서 제공된 제1유전층(6)을 상기 트렌치(5)의 측벽에 적어도 도포하며 거기에 게이트 전극(7)을 도포하고 패터닝하는 제2단계,
    상기 플로팅 게이트 전극(7)을 제2유전층(8)에 도포하고 거기에 컨트롤 게이트 전극(9)을 도포하는 제3단계,
    상기 트렌치를 절연성 트렌치 충전재(10)로 채우는 제4단계를 포함하여 이루어지고,
    또 다른 트렌치(15)와 평행하게 또한 짧은 거리로 플로팅 게이트 전극(7)이 제공된 상기 트렌치의 각각의 측면상에 또 다른 트렌치(15)를 제조하는 제5단계,
    상기 또 다른 트렌치내에서 상기 플로팅 게이트 전극에 대향하는 측면상에 제3유전층(11)을 도포하고 상기 유전층에 게이트 전극(12)을 적용하는 제6단계, 및
    절연성 트렌치 충전재(10)로 상기 또 다른 트렌치(15)를 충전하고 상기 트렌치들 사이에 상기 반도체 물질내의 섹션들내에 소스 및 드레인용 도핑된 영역(14)들을 형성하는 도펀트의 주입을 도입하는 제7단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  5. 제4항에 있어서,
    상기 제1단계 이전에, 보조층(4)이 상기 반도체 몸체 또는 상기 반도체 층 (3)의 최상측에 도포되고,
    상기 보조층(4)은 각각의 경우에서 상기 트렌치(5) 및 상기 또 다른 트렌치(15)를 제조하기 위한 마스크로서 패터닝되고 상기 도펀트의 주입 이전에 적어도 부분적으로 제거되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제1단계에서, 벌크 실리콘 층(1), 실리콘 이산화물로 만들어진 얇은 절연층(2) 및 얇은 몸체 실리콘 층(3)을 포함하는 SOI 기판이 기본으로서 취해지고,
    상기 트렌치(5)는 상기 절연층(2)내에 바로 제조되는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
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