JPH01115164A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、メモリセルを有する半導体装置に閉するも
ので、特に、ＥＥＰＲＯＭ、ＥＰＲＯＭと称される半導
体装置のメモリセル部分の構造に特徴を有する半導体装
置に関するものである。

（従来の技術） メモリの内容を、ある書き変え限度回数内においで１き
変え出来るＰ日○Ｍは、巳ＦＲＯＭ、ＥＥＰ日○Ｍと称
され良く知られでいる。そして、プログラムの変更が種
々行なわれる今日のような情報化社会においては、これ
らＰ日○Ｍは、有用な電子素子となっている。

第３図は、従来から良く知られているＦＬＯＴＯＸ（Ｆ
ｌｏａｔｉｎｑ−ｑａｔｅ　Ｔｕｎｎｅｌ　０ｘｉｄｅ
）型のＥ　Ｅ　Ｐ　ＲＯＭの構造を概略的に示した断面
図である。尚、この図においては、断面を示すハツチン
グは省略して示しである。

以下、第３図を参照して従来のＥＥＰＲＯＭの構造につ
き簡単に説明する。

第３図において、１１は半導体基板を示しこの場合ｐ型
シリコン基板で構成されでいる。このシリコン基板１１
には、１３て示すフィールド酸化膜が形成されていて、
基板１１のフィールド酸化膜１３の間の領域が、メモリ
セル形成領域１５と云うことになる。このメモリセル形
成領域１５のソース及びトレイン領域になる部分には、
１７で示すＮ十拡散層がそれぞれ形成されでいる。ざら
に、このメモリセル形成領域１５の所定領域上には、１
９で示すトンネル酸化膜、２１で示すフローティングゲ
ート、２３で示すＳｉＯ２膜、２５で示す制御ゲートか
基板側からこの順で積層されている。

このような構造のＥＥＰＲＯＭにおいては、トンネル酸
化膜１９のＮ十拡散層に接する領域の一部（図中斜線を
付し１９ａで示した部分）が、非常に薄い膜厚になって
いて、この部分１９ａを介して電子のヤつとりが行なわ
れる。

又、第４図（Ａ）〜（Ｉ）は、第３図に示したＥＥＰＲ
ＯＭの製造方法の一例を示した製造工程図である。尚、
これら図は、製造工程中の主な工程における半導体装置
の様子を断面図を用いて概略的に示した図であるが、断
面を示すハツチングは一部省略して示しである。

シリコン基板１１に例えばＬＯＣＯＳ法等の衆知の方法
によって素子間分子Ｉ１１領域としてのフィールド酸化
膜（ＳｉＯ□）１３を形成しく第４図（Ａ））　、次い
で、基板１１の活性領域即ちメモリセル形成領域１５に
対し熱酸化を行なってＳｉＯ□膜１５ａを形成する（第
４図（Ｂ））。

次に、Ｓ　ｉｏ２膜１５ａの所定領域上にレジスト膜１
６ａを形成し、基板１１に対（）砒素イオンを打込み、
よってＮ−拡散層１７ａを得る（第４図（Ｃ）及び（Ｄ
））、次いで、５ｉ０２膜１５ａ上に、このＳｉＯ□膜
１５ａのＮ−拡散層１７ａに対応する部分の一部を露出
する窓＋６ｂを有するレジスト膜１６ｃを形成し、その
後、ＳｉＯ□膜１５ａのこの露出部分を除去する（第４
図（Ｅ）〜（Ｇ）　）。

次に、５ｉＯ７膜１５ａ上に新たに５ｉｎｏ膜を形成し
て、トンネル酸化膜１９ヲ得る。このとき、トンネル酸
化膜１９の窓＋６ｂに対応する部分１９ａの膜厚は他の
部分の膜厚よりも薄いものになる（第４図（Ｈ））。

トンネル酸化膜１９上に、フローティングゲート形成用
の２１で示すＰｏ１ｙシリコン、２３て示す５ｉ０２膜
、制御ゲート形成用の２５で示すＰｏ１ｙシリコンをこ
の順で積層させ、次φで、制御ゲート形成用Ｐｏ１ｙシ
リコン２５の所定領域上にレジスト膜２７ヲ形成する（
第４図（Ｉ））。

２１．２３及び２５で示す各薄膜のレジスト膜２７から
露出しでいる部分をそれぞれ除去し、次いで、２１．２
３及び２５で示す各薄膜の残存部分をマスクとして、セ
ルファライシで、基板１１にＮ＋拡散層を形成して、第
３図に示すメモリセル構造を得ることが出来る。

（発明か解決しようとする問題点） しかしながら、上述した従来のメモリセルの構造では、
２１．２３及び２５で示す各薄膜の残存部分から成る積
層体と、トンネル酸化膜１９とで構成される段差が、大
きく然も急峻であるため、積層体を形成した後の工程に
あいで、この段差を平坦化することが容易でないという
問題点があった。

又、メモリセルの高集積化に伴い微細化が進むと、トン
ネル酸化膜１９の膜厚が薄くなっている部分１９ａ　＠
形成する際のマスク合わせ余裕度をあまりとることが出
来なくなり、この結果、マスク合わせか難しくなるとい
う問題点があった。

さらに、トンネル酸化膜の薄い部分には、メモリの内容
の書き変えの度に高い電界が加えられるから、この膜質
は良質なものが要求される。しかし、トンネル酸化膜の
バクーユング時のエツチングダメージ等の杉響かあって
、良質なトンネル酸化膜を得ることにも限界があるとい
う問題点があった。

トンネル酸化膜の膜質に関しての、このような報告は、
例えば文献（日経マイクロデバイス「トンネル酸化膜の
膜質がキメ手Ｊ　１９８６年３月号Ｐ。

７３）に開示されでいる。

この発明は、このような点に鑑みなされたものであり、
従ってこの発明の目的は、局所的（こ薄い部分を具えた
トンネル酸化膜を設けずに構成されたメモリセルを有す
る半導体装置であって、平坦化の容易な半導体装Ｗを提
供することにある。

（問題点を解決するための手段） この目的の達成を図るため、この発明によれば、半導体
基板のメモリセル形成予定領域に、この基板側から第一
の半導体層と、この第一の半導体層より不純物濃度の高
い第二の半導体層とを順次に具えると共に、 前述の第二の半導体層表面から前記第一の半導体層に至
る深さの溝と、 この溝内に設けられたフローティングゲートとを具えた
ことを特徴とする。

（作用） この発明の半導体製雪によれば、フローティングゲート
の上側に制御ゲートを設け、第二の半導体層の溝両側の
一方の部分の上側にソース電極を、他方の部分の上側に
トレイン電極をそれぞれ設ければ、メモリセルが構成さ
れる。そして、このようなメモリセルにおいては、制御
ゲートと、ソース電極或はトレイン電極との間の電圧印
加によって生じる電界は、その極性に応じ溝の開口部の
コーナ一部又は溝底部のコーナ一部に集中するようにな
る。従って、フロティングゲートへの電子の供給と、フ
ローティングゲートからの電子の引き抜きとが、これら
コーナ一部を介して行なえ、この結果、従来のようなト
ンネル酸化膜を設けなくとも、情報の消去及び書き込み
が電気的に行なわれる。

又、溝にフローティングゲートを埋め込んだ分たけ、フ
ローティングゲート、絶縁膜、制御ゲート等で構成され
る積層体の第二半導体層表面からの高さ即ち段差の程度
が小さくなるから、段差の平坦化が容易になる。

（実施例） 以下、図面を参照して実施例の半導体製雪につき説明す
る。尚、以下の説明に用いる各図は、この発明が理解出
来る程度ｆこ概略的に示しであるにすぎず、従って、各
構成成分の寸法、形状及び配ＭＫ係は、これら図に限定
されるものではないことは理解されたい。

半導体１１辺」１ 第１図（Ａ）は、実施例の半導体装置の構造をこれに備
わる一つのメモリセル部分に着目して示した断面図であ
る。尚、この図は、図面が禮雑化することを回避するた
め、断面を示すハツチングを一部省略して示しである。

第１図（Ａ）において、３１は半導体基板を示し、この
場合の半導体基板３１は、Ｐ型シリコン基板としである
。このｐ型シリコン基板３１には、素子間分離のための
３３で示すフィールド酸化膜が形成してあり、このフィ
ールド酸化膜３３間の基板領域がメモリセル形成予定禦
域（図中、３５で示す領域）になる。そして、基板３１
のメモリセル形成予定額ｌ５３５上には、基板３１側か
ら第一の半導体層としての３７で示す例えばＮ型シリコ
ン層と、このＮ型シリコン３７より不純物濃度の高い第
二の半導体層としての３９で示す例えばＮゝシリコン層
とを順次に具える。尚、この場合、基板３１のＮ型シリ
コン層３７に接する領域は、製造工程中の熱処理によっ
て、Ｎ型シリコンとまではゆかない迄も、いくらかＮ型
即ちＮ−型の領域となる。しかしながら、第３図におい
ては、このＮ−型の部分と、Ｎ型の部分とを合せて第一
の半導体層３７として示しである。

又、この半導体装冨は、メモリセル形成領域３５の所定
部分に、第二の半導体層３９表面から第一の半導体層３
７に至る深さの４１で示す溝を具えでいる。溝４１の異
体的な深さは、この実施例の場合、溝４１の底部が、上
述したＮ−領域に至る程度のものとしである。

又、主にこの溝４１の底面及び側面には、４３て示すゲ
ート酸化膜が設けであり、ざらに、このゲート酸化膜上
であって少なくとも溝４１の内側には、４５で示すフロ
ーティングゲートが設けである。

尚、この実施例の場合のフローティングゲート４５は、
ゲート酸化膜４３上に、溝４１の内壁に沿うように設け
られ然も溝４１の両側のＮ＋シリコン層３９の一部分の
上に至るように設けである。

又、このフローティフケゲート４５上には、メモリセル
のコンデンサの容量分となる４７で示す絶縁膜が設けて
あり、さらに、これら容量用絶縁膜４７上には、４９で
示す制御ゲートが設けである。尚、この実施例の場合、
容量用絶縁膜４７及び制御ゲート４９共に、フローティ
ングゲート４５に倣うようにその一部分が溝４１内に収
納された構造としである。

又、溝４１の両側の各Ｎ÷シリコン層３９上に５１ａで
示すソース電極及び５１ｂで示すトレイン電極がそれぞ
れ設けである。

半」Ｂ（ＫＩＪυ１作 次に、第１図（Ａ）に示した構造のメモリセルを有する
半導体装置における情報の書き込み及び消去の原理につ
き簡単に説明する。

藁１図（Ｂ）及び（Ｃ）は、実施例の半導体装１による
情報書き込み及び消去の様子を説明するための図であり
、第１図（Ａ）に示した半導体装置の溝４１の部分に主
に注目してそれぞれ示した要部断面図である。

情報書き込み時においでは、第１図（Ｂ）に示す如く制
御ゲート４９（図示せず）側が正電位、基板側即ち第一
及び第二半導体層３７．３９側か負電位となるように両
者間に電圧を印加する。このようにすると、溝４１の開
口部側のコーナー４１ａの部分に電界が集中するように
なるため、６１で示す電子は溝４１側に容易に注入され
る。

一方、情報消去時においでは、第１図（Ｃ）（こ示す如
く、基板側即ち第一及び第二半導体層３７゜３９側が正
電位、制御ゲート（図示せず）４９側か負電位となるよ
うに両者間に電圧を印加する。このようにすると、溝４
１の底部のコーナー４１ｂの部分に電界が集中するよう
になるため、６１で示す電子は基板側に容易に引き抜か
れる。

又、このような構造のメモリセルの場合、第一及び第二
の半導体層で構成された不純物拡散層の広がりは、フロ
ーティングゲート４５の下側、即ち第１図（Ａ）に５５
で示す部分に入ってくるまで無視出来るから、実効ゲー
ト長が長くなる。このため、拡散層の深さを深く即ち不
純物濃度を高くすることが出来るため、トンネル電流を
増加させることが出来、よって、情報の書き込み効率を
向上させることが出来るという効果も得られる。

又、Ｍ１図（Ａ）に示したような構造においては、２０
−ティングゲート４５と、制御ゲート４９とが、溝４１
内にあいで湾曲しでおり、この結果互いの対向面積が広
くなる。従って、メモリセルのコンデンサ容量を大きな
ものとすることが出来る。

゛　′　の剥゛　法 次に、この発明の理解を深めるため、２図（Ａ）〜（Ｎ
）を譬照しで、実施例の半導体装置の製造方法の一例を
説明する。尚、これら各図は、製造工程中のメモリセル
の形成工程の主な工程における半導体装置の様子を断面
図を用いて概略的に示した図であるが、断面を示すハツ
チングは一部省略して示しである。

Ｐ型シリコン基板３１に例えばＬＯＣＯＳ法、又はＦｒ
ａｍｅ　ＬＯＣＯＳ法等の衆知の方法によって素子間分
離領域としてのフィールド酸化ｆｉｌ（ＳｉＯ□）３３
を形成しく第２図（Ａ））　、次いで、基板１１の活性
領域即ちメモリセル形成領域３５に対し熱酸化を行なっ
てＳｉＯ□膜３５ａ　％形成する（第２図（Ｂ））。こ
の５１０２膜３５ａは、イオン打込み（イオブランテー
ション）時のチャネリング防止膜になる。

次に、Ｐ型シリコン基板３１表面を不純物を低濃度で含
むＮ型シリコン層（第一の半導体１ｉｔ）３７とするた
め、ＳｉＯ□膜３５膜上５ａ上素を打込み、次いで低温
度でのアニール処理を行なって、この砒素を基板３１へ
拡散させる（第２図（Ｃ））。

次に、ＳｉＯ□膜３５ａをふつ化水素酸で除去しく第２
図（Ｄ））、その後、露出した低濃度のＮ型シリコン層
３７上に、選択エピタキシャル結晶成長法によって、３
７で示すシリコン層より不純物を高濃度で含むＮ＋型シ
リコン層（第二の半導体層）３９を成長させる（第２図
（Ｅ））。

次に、活性領ｔ’！Ｕ　（メモリセル形成領域）に溝４
１を形成するため、第二半導体層３９上に、周知の技術
を用いで、活性領域の所定部分この場合中央部分を露出
する窓を有する、４０で示すレジストパターンを形成す
る（第２図（Ｆ）　）、次いで、ＣＣＩガスを用いての
異方性プラズマエツチングによっでＮ“型シリコン層３
９及びＮ型シリコン層３７のレジストパターンから露出
している部分をそれぞれ除去し、溝４１を形成する（第
２図（Ｇ））。

次に、溝４１内部表面及び第二の半導体層３９の表面に
、ＨＣ（ｌ稀釈酸化法によってゲート酸化膜４３を形成
し、ざらに、低温度でのアニール処理を行なって、基板
３１のＮ型シリコン層３７と接している部分に不純物を
拡散させ、その部分をＮ−型シリコン層とする。このＮ
−型シリコン層を図中に、３７ａ　％付しで示しである
（第２図（Ｈ））。この拡散処理条件は、Ｎ−型シリコ
ン層３７ａが溝４１の底部より少し基板側まで形成され
るような条件とする。尚、以下の図においでは、°Ｎ型
シリコン層３７及びＮ−型シリコン層３７ａ　１合わせ
て、第一の半導体層３７としで示す（第２図（１））。

次に、ゲート酸化１１４３上に、減圧ＣＶＤ法によって
フローティングゲート形成用のポリシリコン層４５ａ　
％形成しく第２図（Ｊ））　、次いで、このポリシリコ
ン層４５ａよ（ご、コンデンサの容量となる絶縁膜４７
を形成する（第２図（に））、この絶縁膜４７としては
、例えばオキシナイトライド（ＳｉＯＮ）、又ＳｉＯ□
膜等を用いることが出来、前者の場合例えば減圧ＣＶＤ
法によって形成出来、後者の場合、ポリシリコン層を熱
酸化したり、或は減圧ＣＶＤ法等によって形成出来る。

次に、絶縁膜４７上に、例えば減圧ＣＶＤ法によって制
御ゲート形成用ポリシリコン層４９ａ　ＩＦｒ形成する
（第２図（Ｌ））、次いで、制御ゲート形成用ポリシリ
コン層４９ａ上に、制御ゲートの大きざに対応するレジ
スト膜５０ヲ周知の技術で形成しく第２図（Ｍ））、そ
の後、異方性プラズマエツチングによって、ポリシリコ
ン層４９ａ、絶縁１１４７及びポリシリコン層４５ａの
レジスト膜５０がら露出している部分を除去して、制御
ゲート４９、容量用絶縁膜４７及びフローティングゲー
ト４５を得る（篤２図（Ｎ））。然る復、レジスト膜５
１除去して、又、衆知の技術によってソース・トレイン
電極５１．５３を形成しで、第１図（Ａ）に示すような
実施例の半導体装ａｔ得ることが出来る。

尚、この発明は上述の実施例にのみ限定されるものでは
なく、この発明の目的の範囲内において、種々の変更を
行なえること明らかである。

例えば、半導体基板の導電型は逆導電型であっても良く
、この場合Ｐウェルを設けてこの中に実施例と同様な構
造を作り込む。

又、実施例においては、溝の中に容量用絶縁膜、制御用
ゲートまでも形成しでいるが、場合によっては、これら
を溝の外部に設けても良い。

又、製造方法で述べた条件は設計に応じ変更できること
は明らかである。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
装置によれば、制御ゲート及び基板問に印加する電圧に
応じ、溝の開口部のコーナ一部又は溝の底部のコーナ一
部に電界集中が生じ、この結果、フロティングゲートへ
の電子の供給と、フローティングゲートからの電子の引
き抜きとが、これらコーナ一部を介して行なわれる。従
って、従来のようなトンネル酸化膜を設けなくとも、情
報の消去及び書き込みが電気的に行なわれる。

又、溝にフローティングゲートを埋め込んだ分だけ、フ
ローティングゲート、絶縁膜、制御ゲート等で構成され
る積層体の第二半導体層表面からの高さ即ち段差の程度
が小さくなるから、段差の平坦化か容易になる。

これがため、局所的に薄い部分を具えたトンネル酸化膜
を設けずに構成されたメモリセルを有する半導体装置で
あって、平坦化の容易な半導体装Ｍ％提供することが出
来る。

【図面の簡単な説明】

第１図（Ａ）は、この発明の実施例の半導体装置の構造
を概略的に示す断面図、 第１図（Ｂ）及び（Ｃ）は、実施例の半導体装置の動作
原理の説明に供する図、 第２図（Ａ）〜（Ｎ）は、実施例の半導体装置の製造方
法の一例の説明（こ供する製造工程図、第３図は、従来
の半導体装置の説明に供する断面図、 第４図（Ａ）〜（Ｉ）は、従来の半導体装置の製造方法
の説明１０供する製造工程図である。 ３１・・・半導体基板 ３３・・・素子量分Ｎ領域 ３５・・・活性領域（メモリセル形成予定領域）３７・
・・第一の半導体層（Ｎ及びＮ−型シリコン層）３９・
・・第二の半導体層（Ｎ十型シリコン層）４０・・・レ
ジストパターン、　４１−・・溝４３・・・ゲート酸化
膜 ４５・・・フローティングゲート ４５ａ・・・フローティングゲート形成用ポリシリコン
層 ４７−・・絶縁膜 ４９・−制御ゲート ４９ａ　−制御ゲート形成用ポリシリコン層５０・−レ
ジスト膜、　　　　　５１・・・ソース電極５３・−ト
レイン電極、　　　６１−・・電子。 特許出願人　　　　沖電気工業株式会社３１：半導体基
板　　　　　　　３３　　素子量分ｇ１１領域３５・活
性領ｔｒｉ（メモリセル形成予定領域）３７　　第一の
半導体層　　　　　　３９　　第二の半導体層４１、溝
　　　　　　　　　　　　４３・ゲート酸化膜４５　　
フローティングゲート４７．絶縁膜４９　　制御ゲート
５１　　ソース電極５３：　　トレイン電極 この発明の半導体装１の説明に供する国策１図 ４（ｔｌ、ｌｆｂ、コーナ一部　　　　　６１．電子こ
の発明の半１体装）の１ Ａ々　　嘴 封１Ｌ （Ｃ） ■ （Ｈ 防作原理の説明図 図 ｊｊｔｉ　′Ｓ　ｉ　０２膜 この発明の説明に供する図 ｊｏ　　レジスト膜 Ｏ この発明の説明に供する図 ハ　　　　　　　　　　へ ν　　　　　　　　　　ν １０＼　　　　　　　　　　　　　　　　　　　　　Ｑ
ロ　　　　　　　　− Ｎ―〆　　　　　　　　　　　　　　　　　　　　　−
１／Ｎ−Ｉ 第３図 従来技術の説明に供する図 第４図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板のメモリセル形成予定領域に、該基板
   側から第一の半導体層と、該第一の半導体層より不純物
   濃度の高い第二の半導体層とを順次に具えると共に、 前記第二の半導体層表面から前記第一の半導体層に至る
   深さの溝と、 該溝内に設けられたフローティングゲートとを具えるこ
   とを特徴とする半導体装置。