DE19612948A1 - Halbleitereinrichtung mit vertiefter Kanalstruktur und Verfahren zu deren Herstellung - Google Patents

Halbleitereinrichtung mit vertiefter Kanalstruktur und Verfahren zu deren Herstellung

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Description

Die Erfindung bezieht sich auf eine Halbleitereinrichtung, zum Beispiel auf eine nichtflüchtige Speichereinrichtung, und insbesondere auf eine Flash-EEPROM (Flash Electrically Erasable and Programmable Read Only Memory)-Zelle für die Größtintegration.
Die durch Intel, USA, vorgeschlagene ETOXTM-Einrichtung ist eine typi­ sche Flash-Speichereinrichtung. Diese ETOXTM-Flash-Speichereinrich­ tung sensiert in einer Speicherzelle gespeicherte Information unter Ver­ wendung von Änderungen einer Schwellenspannung eines herkömmli­ chen MOS-Transistors in Übereinstimmung mit der Ladung, die in einem zum MOS-Transistor gehörenden Floating-Gate gespeichert wird.
Die Fig. 2 zeigt einen Querschnitt durch eine konventionelle Flash-EE- PROM-Zelle.
Entsprechend der Fig. 2 enthält die konventionelle Flash-EEPROM-Zelle zwei Gates, nämlich ein Floating-Gate und ein Steuer-Gate, die auf einem Halbleitersubstrat 11 liegen.
Mit anderen Worten enthält die konventionelle Flash-EEPROM-Zelle ein auf dem Halbleitersubstrat 11 liegendes Floating-Gate 13 mit einem zwi­ schen dem Floating-Gate 13 und dem Halbleitersubstrat 11 liegenden Iso­ lationsfilm 12. Oberhalb des Floating-Gates 13 befindet sich ein Steuer- Gate 15, wobei zwischen Floating-Gate 13 und Steuer-Gate 15 ein Zwi­ schenisolationsfilm 14 aus dielektrischem Material angeordnet ist.
Die konventionelle Flash-EEPROM-Zelle weist ferner einen Drainbereich 17 mit hoher Verunreinigungsdichte in einem Teil des Halbleitersubstrat 11 an einer Seite eines Kanalbereichs auf, sowie einen Sourcebereich in ei­ nem Teil des Halbleitersubstrats 11 an der anderen Seite des Kanalbe­ reichs, wobei der Sourcebereich durch einen Bereich 16 mit hoher Verun­ reinigungsdichte und einen Bereich 18 mit niedriger Verunreinigungs­ dichte gebildet ist, der den Bereich 16 mit hoher Verunreinigungsdichte umgibt.
Eine Lösch- und Programmier(Schreib-)-Operation der konventionellen Flash-EEPROM-Zelle mit dem zuvor beschriebenen Aufbau wird nachfol­ gend erläutert.
Zuerst wird während des Programmierens der Bereich 16 mit hoher Verun­ reinigungsdichte geerdet, während an das Steuer-Gate 15 und an den Drainbereich 17 jeweils eine hohe Spannung angelegt wird. Heiße Kanale­ lektronen, die durch die an das Steuer-Gate 15 angelegte Hochspannung in das Floating-Gate 13 injiziert werden, werden im Floating-Gate 13 ge­ sammelt. Diese Information ist somit die in die Speicherzelle eingeschrie­ bene Information.
Andererseits wird während des Löschbetriebs das Steuer-Gate 15 geerdet, während an den Bereich 16 mit hoher Verunreinigungsdichte eine Hoch­ spannung angelegt wird. Im Floating-Gate 13 gesammelte Elektronen wer­ den dann in den Bereich 16 mit hoher Verunreinigungsdichte übertragen, so daß die in der Speicherzelle gespeicherte Information gelöscht wird.
Bei der konventionellen Flash-Speicherzelle werden mit anderen Worten heiße Elektronen zur Programmierung verwendet, während der Fowler- Nordheim-Tunneleffekt zum Löschen herangezogen wird. Damit bei der konventionellen Flash-Speicherzelle die gespeicherte Information ge­ löscht werden kann, müssen sich der Bereich 16 mit hoher Verunreini­ gungsdichte und das Floating-Gate 13 zu einem bestimmten Betrag über­ lappen. Dies ist durch den Bereich "A" in Fig. 1 angedeutet. Andererseits diffundieren bei Bildung der Source-/Drainbereiche Verunreinigungen la­ teral aus dem Drainbereich 17 in den Kanalbereich hinein, und zwar über eine Strecke, die in Fig. 1 mit "C" bezeichnet ist. Obwohl also die Länge des Zellenkanalbereichs bei der konventionellen Flash-EEPROM-Zelle die Länge "D" in Fig. 1 haben sollte, ist die tatsächlich verfügbare Länge des Zellenkanalbereichs auf den Wert "B" verkürzt. Die oben beschriebene Verkürzung der Kanallänge beschränkt die weitere Miniaturisierung bei der Größtintegration solcher Flash-Speicherzellen.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitereinrichtung der eingangs genannten Art so weiterzubilden, daß eine Verkürzung des Tran­ sistorkanals vermieden wird, so daß sie sich für die Größtintegration eignet. Darüber hinaus soll ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung angegeben werden.
Eine erfindungsgemäße Halbleitereinrichtung ist im Anspruch 1 angege­ ben. Dagegen finden sich Verfahren zu ihrer Herstellung in den Ansprü­ chen 10 und 12.
Die Erfindung bezieht sich auf eine Halbleitereinrichtung, insbesondere auf eine Speicherzelle eines Flash-EEPROMs, bei dem sich das Floating- Gate in einer Ausnehmung zwischen dem Sourcebereich und dem Drain­ bereich befindet. Die Übertragung von Elektronen in das Floating-Gate hinein bzw. aus diesem heraus während des Programmierens bzw. des Lö­ schens erfolgt dabei über die Seitenflächen des Source- und Drainbe­ reichs. Es ist somit nicht mehr erforderlich, daß das Floating-Gate den Sourcebereich und den Drainbereich überlappt, was zu einer Verkürzung der Kanallänge führt. Damit läßt sich eine feste Länge des Kanals aufrech­ terhalten, und zwar durch Bildung desselben im Substrat in einem Be­ reich der Ausnehmung, in welcher das Floating-Gate liegt.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 eine Flash-Speicherzelle mit vertiefter Kanalstruktur in Überein­ stimmung mit einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2 einen Querschnitt durch eine konventionelle Flash-Speicherzelle;
Fig. 3A bis 3G Schritte eines ersten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß Fig. 1;
Fig. 4A bis 4G Schritte eines zweiten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß Fig. 1;
Fig. 5 einen Querschnitt einer Flash-Speicherzelle mit vertiefter Kanal­ struktur in Übereinstimmung mit einem zweiten Ausführungsbeispiel die­ ser Erfindung;
Fig. 6 einen Querschnitt durch eine Flash-Speicherzelle mit einer ver­ tieften Kanalstruktur in Übereinstimmung mit einem dritten Ausfüh­ rungsbeispiel dieser Erfindung;
Fig. 7A bis 7G Schritte eines ersten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß Fig. 6;
Fig. 8A bis 8G Schritte eines zweiten Verfahrens zur Herstellung einer Flash-Speicherzelle mit vertiefter Kanalstruktur gemäß Fig. 6; und
Fig. 9 einen Querschnitt durch eine Flash-Speicherzelle mit vertiefter Kanalstruktur in Übereinstimmung mit einem vierten Ausführungsbei­ spiel dieser Erfindung.
Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezug­ nahme auf die Zeichnungen im einzelnen beschrieben.
Die Fig. 1 zeigt einen Querschnitt durch eine Flash-Speicherzelle mit vertiefter Kanalstruktur in Übereinstimmung mit einem ersten Ausfüh­ rungsbeispiel der Erfindung.
Die Flash-EEPROM-Zelle nach dem ersten Ausführungsbeispiel gemäß Fig. 1 mit Grabenstruktur enthält Source-/Drainbereiche 25 und 26 ober­ halb eines Kanalbereichs 21-1.
Gemäß Fig. 1 weist ein p-Typ-Halbleitersubstrat 21 einen vertieften Teil bzw. Graben auf, der als Kanalbereich 21-1 wirkt, wobei n⁺-Source- /Drainbereiche 25 und 26 auf dem Substrat 21 liegen, und zwar außerhalb des vertieften Bereichs bzw. Grabens. Es befindet sich daher zwischen dem Sourcebereich und dem Drainbereich 26 eine Vertiefung bzw. ein Gra­ ben 20, der so tief ist, daß er sich auch in das Substrat 21 hinein erstreckt. In Längsrichtung des Substrats 21 erstreckt sich der Graben parallel zu dessen Oberfläche.
Auf dem Sourcebereich 25 und dem Drainbereich 26 befindet sich ein Iso­ lationsfilm 23, der als Oxidfilm ausgebildet ist. Darüber hinaus liegt ein Gateisolationsfilm 20 in Form eines dünnen Tunneloxidfilms auf der Ober­ fläche des Grabens sowie an den Seiten des Sourcebereichs 25 und des Drainbereichs 26, sowie ferner an den Seiten des Isolationsfilms 23. Ein Floating-Gate 29 und ein Steuer-Gate 33 mit einem dazwischenliegenden dielektrischen Film 32 liegen innerhalb des Grabens auf dem Gateisola­ tionsfilm 27 in dieser Reihenfolge, wobei der dielektrische Film 32 eine ONO-Struktur aufweist (Oxid/Nitrid/Oxid-Struktur). Dabei befindet sich wenigstens das Floating-Gate 29 innerhalb des Grabens 20.
Das Programmieren (Einschreiben) und das Löschen der Flash-EEPROM- Zelle in Übereinstimmung mit dem ersten Ausführungsbeispiel der Erfin­ dung werden nachfolgend beschrieben.
Wie beim konventionellen Verfahren werden beim Betrieb der Flash-EE- PROM-Zelle nach dem ersten Ausführungsbeispiel der Erfindung heiße Elektronen zur Programmierung verwendet, während zum Löschen der Fowler-Nordheim-Tunneleffekt ausgenutzt wird. Es ist aber auch möglich, sowohl für das Programmieren als auch für das Löschen den Fowler-Nord­ heim-Tunneleffekt auszunutzen.
Während des Programmierens bzw. Einschreibens von Information ist der Drainbereich 26 geerdet, während an das Steuer-Gate 33 eine hohe Span­ nung angelegt wird. In diesem Fall werden Elektronen in das Floating-Gate 29 übertragen und darin gespeichert, wobei sie den dünnen Tunneloxid­ film 27 an der Seite des Drainbereichs 26 durchtunneln. Somit läßt sich Information in die Speicherzelle einschreiben.
Beim Löschen der Information wird das Steuer-Gate 33 geerdet, während eine hohe Spannung an den Sourcebereich 25 angelegt wird. Die im Floa­ ting-Gate 29 gespeicherten Elektronen werden dann zum Sourcebereich 25 übertragen, indem sie den dünnen Tunneloxidfilm 27 an der Seite des Sourcebereichs 25 durchtunneln. In der Speicherzelle gespeicherte Infor­ mation wird somit gelöscht.
Die Flash-EEPROM-Zelle in Übereinstimmung mit dem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung weist die tiefergelegte Kanal­ struktur auf, was bedeutet, daß die Oberfläche des Kanalbereichs 21-1 tie­ fer liegt als die Oberfläche des Halbleitersubstrats 21. Der Kanalbereich 21-1 kommt somit tiefer als die n⁺ Source-/Drainbereiche 25 und 26 zu liegen, so daß es möglich wird, das Programmieren und Löschen von Infor­ mation dadurch vorzunehmen, daß die Ladungsträger den dünnen Tunnel­ oxidfilm 27 an den Seiten des Sourcebereichs 25 bzw. Drainbereichs 26 durchtunneln. Somit ist es im Gegensatz zur konventionellen Zelle nicht mehr erforderlich, einen Überlappungsbereich zwischen Sourcebereich und Floating-Gate zu bilden, der sich parallel zur Substratoberfläche er­ streckt. Während der Bildung des Sourcebereichs und des Drainbereichs tritt somit keine Lateraldiffusion von Verunreinigungen mehr auf. Damit kann sich die effektive Zellen-Kanallänge auch nicht mehr verkürzen. Das bedeutet, daß sich eine gewünschte vorbestimmte Zellen-Kanallänge si­ cher einstellen bzw. erhalten läßt. Die obige Verkürzung der Kanallänge kann nach alledem zuverlässig verhindert werden.
Ein Verfahren zur Herstellung der zuvor beschriebenen Flash-Speicher­ zelle nach dem ersten Ausführungsbeispiel der Erfindung wird nachfol­ gend unter Bezugnahme auf die Fig. 3A bis 3G beschrieben.
Die Fig. 3A bis 3G zeigen Schritte zur Herstellung der Flash-Speicher­ zelle von Fig. 1 in Übereinstimmung mit einem ersten Verfahren, bei dem ein n⁺-Typ Polysiliciumfilm verwendet wird, also ein n⁺-polykristalliner Siliciumfilm für die n⁺-Source-/Drainbereiche.
Gemäß Fig. 3A wird ein n⁺-Typ Polysiliciumfilm 22 auf ein Halbleitersub­ strat 21 vom p-Typ aufgebracht. Sodann wird auf dem Polysiliciumfilm 22 vom n⁺-Typ ein Oxidfilm 23 als Isolationsfilm gebildet.
Entsprechend der Fig. 3B wird der Oxidfilm 23 mit einem photoempfind­ lichen Film 24 beschichtet, und ein Teil des photoempfindlichen Films 24 wird entfernt, und zwar dort, wo der Kanalbereich entstehen soll. Damit ist der Oxidfilm 23 teilweise freigelegt.
Entsprechend der Fig. 3C werden der freigelegte Oxidfilm 23 und der dar­ unter liegende n⁺-Polysiliciumfilm 22 der Reihe nach weggeätzt, und zwar unter Verwendung des photoempfindlichen Films 24 als Maske. Damit liegt das Halbleitersubstrat 21 frei, und es wird im Halbleitersubstrat 21 eine Ausnehmung bzw. ein Graben 20 gebildet. Dies erfolgt ebenfalls durch einen geeigneten Ätzvorgang. Nach Ätzen des freigelegten Substrats 21 wird der verbliebene photoempfindliche Film 24 entfernt. Der Polysili­ ciumfilm 22, der auf dem Substrat 21 verbleibt, bildet jeweils den Source­ bereich 25 bzw. den Drainbereich 26, während der tieferliegende Teil des Substrats 21 einen Kanalbereich 21-1 bildet. Auf diese Weise wird eine vertiefte Kanalstruktur erhalten, wobei die Source-/Drainbereiche höher liegen als der Kanalbereich.
Wie in Fig. 3D gezeigt ist, wird anschließend ein dünner Tunneloxidfilm als Gateisolationsfilm 27 gebildet, und zwar auf der Boden- bzw. Oberflä­ che des Kanalbereichs 21-1, an den Seiten des Sourcebereichs 25 und des Drainbereichs 26 sowie an den Seiten des Oxidfilms 23. Anschließend wird auf die gesamte so erhaltene Struktur ein Polysiliciumfilm 28 aufgebracht, der dann so zurückgeätzt wird, daß nur noch der Polysiliciumfilm 28 auf dem Tunneloxidfilm 27 oberhalb des Kanalbereichs verbleibt, wie in Fig. 3E gezeigt ist. Dieser verbleibende Teil des Polysiliciumfilms 28 bildet ein Floating-Gate 29.
Auf die gesamte Oberfläche der so erhaltenen Struktur wird anschließend gemäß Fig. 3F ein ONO-Film 30 aufgebracht mit einer Oxid-Nitrid-Oxid- Struktur. Auf diesen ONO-Film 30 wird dann in einem weiteren Schritt ein Polysiliciumfilm 31 gebildet.
Schließlich werden gemäß Fig. 3G der ONO-Film 30 und der Polysilici­ umfilm 31 einem Photoätzvorgang unterzogen, so daß ein dielektrischer Film 32 und ein Steuer-Gate 33 oberhalb des Floating-Gates 29 erhalten werden. Auf diese Weise wird eine Flash-EEPROM-Zelle in Übereinstim­ mung mit einem ersten Ausführungsbeispiel dieser Erfindung hergestellt.
Die Fig. 4A bis 4G zeigen Schritte zur Herstellung der Flash-Speicher­ zelle von Fig. 1 in Übereinstimmung mit einem zweiten Verfahren, bei dem Source-/Drainbereiche durch Injektion von n⁺-Typ Verunreinigun­ gen in das Substrat 21 hinein gebildet werden, und zwar unter Anwendung eines herkömmlichen Ioneninjektionsverfahrens.
Gemäß Fig. 4A wird zunächst ein Halbleitersubstrat 21 vom p-Typ zur Verfügung gestellt, und es wird ein n⁺-Typ Verunreinigungsbereich 22′ im gesamten oberen Teil des Substrats 21 dadurch gebildet, daß n⁺-Typ-Ver­ unreinigungen in das Substrat 21 injiziert werden. Entsprechend der Fig. 4B wird ein Oxidfilm 23 auf dem n⁺-Typ-Verunreinigungsbereich 22′ gebildet. Sodann wird der Oxidfilm 23 mit einem photoempfindlichen Film 24 beschichtet, der anschließend strukturiert wird. Auf diese Weise wird der Oxidfilm 23 bereichsweise freigelegt, wie die Fig. 4C erkennen läßt. Dabei liegt der Oxidfilm 23 dort frei, wo später der Kanalbereich entsteht.
In einem nächsten Schritt gemäß Fig. 4D werden der freigelegte Oxidfilm 23 und anschließend der n⁺-Typ-Verunreinigungsbereich 22′ (Fig. 4C) unter Verwendung des photoempfindlichen Films 24 weggeätzt, um das darunterliegende Substrat 21 freizulegen, das keine Verunreinigungen enthält. Durch weiteres Ätzen wird ein Graben 20 innerhalb des Substrats 21 gebildet, wobei der photosensitive Film 24 nach wie vor als Maske dient. Die verbleibenden n⁺-Typ-Verunreinigungsbereiche 22′ bilden den Sour­ cebereich 25 bzw. den Drainbereich 26, während der freiliegende Teil zwi­ schen Sourcebereich 25 und Drainbereich 26 den Kanalbereich 21-1 bil­ det. Auf diese Weise wird eine vertiefte Kanalstruktur erhalten, wobei die Source-/Drainbereiche 25, 26 höher liegen als der Kanalbereich 21-1.
Sodann wird ein dünner Tunneloxidfilm 27 auf der Boden- bzw. Oberfläche des Kanalbereichs 21-1, an den Seiten des Sourcebereichs 25 und des Drainbereichs 26 sowie an den Seiten des Oxidfilms 23 gebildet, wobei die­ ser dünne Tunneloxidfilm 27 als Gateisolationsfilm dient.
Danach wird auf die gesamte Oberfläche der so erhaltenen Struktur ein Polysiliciumfilm aufgebracht und soweit zurückgeätzt, daß dieser Polysili­ ciumfilm 28 (siehe auch Fig. 3B) nur noch auf dem Tunneloxidfilm 27 oberhalb des Kanalbereichs 21-1 verbleibt. Auf diese Weise wird ein Floa­ ting-Gate 29 im Graben 20 erhalten, wie in Fig. 4E zu erkennen ist.
Entsprechend der Fig. 4F wird auf die gesamte Oberfläche der so erhalte­ nen Struktur ein ONO-Film 30 mit einer Oxid/Nitrid/Oxid-Struktur auf­ gebracht, auf den dann ein Polysiliciumfilm 31 niedergeschlagen wird.
Sodann werden entsprechend Fig. 4G der Polysiliciumfilm 31 und der ONO-Film 30 einem Photoätzverfahren unterzogen, um einen dielektri­ schen Film 32 und ein Steuer-Gate 33 auf dem Floating-Gate 29 zu erhal­ ten. Auf diese Weise entsteht eine Flash-EEPROM-Zelle in Übereinstim­ mung mit dem ersten Ausführungsbeispiel der Erfindung unter Anwen­ dung des zweiten Verfahrens.
Die Fig. 5 zeigt einen Querschnitt durch eine Flash-Speicherzelle nach einem zweiten Ausführungsbeispiel der Erfindung. Diese Flash-Speicher­ zelle nach dem zweiten Ausführungsbeispiel ist identisch mit derjenigen nach dem ersten Ausführungsbeispiel, mit Ausnahme der Tatsache, daß die Oberflächen von Halbleitersubstrat 41 und Kanalbereich 41-1 kopla­ nar liegen, sich als in einer Ebene befinden.
Die Flash-Speicherzelle nach dem zweiten Ausführungsbeispiel kann in ähnlicher Weise wie die nach dem ersten Ausführungsbeispiel gemäß Fig. 3A bis 3G hergestellt werden. Die Schritte 3A, 3B und 3D bis 3G sind identisch. Lediglich der Schritt in Fig. 3C ist modifiziert. Der Sourcebe­ reich 45 und der Drainbereich 46 in Fig. 5 werden durch Ätzen eines Po­ lysiliciumfilms gebildet, derart, daß nur das Halbleitersubstrat 41 freige­ legt wird, ohne daß in ihm noch eine Vertiefung bzw. ein Graben gebildet wird. Sodann wird ein Gateisolationsfilm 47 auf dem freigelegten Teil des Substrats 41 gebildet, an den Seiten des Sourcebereichs 45 und des Drain­ bereichs 46 sowie an den Seiten des Isolationsfilm 43.
Die Flash-Speicherzelle nach dem zweiten Ausführungsbeispiel kann wahlweise nach dem zweiten Verfahren hergestellt werden, ähnlich zu dem in den Fig. 4A bis 4G illustrierten. Die Schritte 4A bis 4C und 4E bis 4F sind identisch. Im Schritt gemäß Fig. 4D werden jedoch der Sourcebe­ reich 45 und der Drainbereich 46 nur soweit geätzt, daß das Substrat 41 freigelegt wird, ohne daß eine Vertiefung bzw. ein Graben im Halbleiter­ substrat 41 erhalten wird. Sodann wird ein Gateisolationsfilm 47 auf dem freigelegten Teil des Substrats 41, an den Seiten des Sourcebereichs 45 und des Drainbereichs 46 sowie an den Seiten des Isolationsfilms 43 gebil­ det.
Beim zweiten Ausführungsbeispiel befindet sich die Ausnehmung 20 bzw. der Graben also nur im n⁺-Typ-Polysiliciumfilm oder im n⁺-Typ-Verunrei­ nigungsbereich zwischen dem Sourcebereich 45 und dem Drainbereich 46.
Das Einschreiben von Information und das Löschen von Information in der EEPROM-Zelle gemäß Fig. 5 des zweiten Ausführungsbeispiels erfolgt durch den dünnen Tunneloxidfilm 47 hindurch, der sich an den Seiten­ wänden des Sourcebereichs 45 und des Drainbereichs 46 befindet.
Die Fig. 6 zeigt eine Flash-Speicherzelle in Übereinstimmung mit einem dritten Ausführungsbeispiel der Erfindung.
Entsprechend der Fig. 6 enthält die EEPROM-Zelle in Übereinstimmung mit dem dritten Ausführungsbeispiel ein Halbleitersubstrat 61 mit einem ausgenommenen Teil bzw. Graben zur Bildung eines Kanalbereichs 61-1. Source-/Drainbereiche 64 und 65 aus n⁺-Material liegen auf dem Sub­ strat 61 außerhalb des ausgenommenen Teils bzw. Grabens, um zwischen sich den ausgenommenen Teil bzw. Graben 20 zu bilden. Auf den Sour­ ce-/Drainbereichen 64 und 65 befindet sich jeweils ein Isolationsfilm 66 in Form eines Oxidfilms. Ein Gateisolationsfilm 67 aus einem dünnen Tun­ neloxidfilm liegt auf den Oberflächen des ausgenommenen Teils bzw. Gra­ bens, also auf dessen Bodenfläche, an den Seitenflächen der Sour­ ce-/Drainbereiche 64 und 65, auf den freigelegten oberen Flächen der Source- und Drainbereiche 64 und 65, sowie an den Seiten der Isolations­ filme 66. Ein Floating-Gate 71 und ein Steuer-Gate 73 mit einem dazwi­ schenliegenden dielektrischen Film 72 werden dann der Reihe nach über­ einanderliegend auf dem Gateisolationsfilm 67 sowie auf Teilen des Oxid­ films 66 gebildet, wie die Fig. 6 erkennen läßt.
Die EEPROM-Zelle gemäß Fig. 6 in Übereinstimmung mit dem dritten Ausführungsbeispiel der Erfindung kann die in ihr gespeicherte Informa­ tion schneller löschen als die vorhergehenden Ausführungsbeispiele, da beim vorliegenden Ausführungsbeispiel eine größere Kontaktfläche zwi­ schen dem Sourcebereich 64 und dem Floating-Gate 71 vorhanden ist.
Die Fig. 7A bis 7G zeigen Schritte eines ersten Verfahrens zur Herstel­ lung der Flash-Speicherzelle nach Fig. 6, wobei als Beispiel ein n⁺-poly­ kristalliner Siliciumfilm zur Bildung der n⁺-Source-/Drainbereiche zum Einsatz kommt, also ein Polysiliciumfilm.
Entsprechend der Fig. 7A wird ein n⁺-Polysiliciumfilm 62 auf einem p- Typ-Halbleitersubstrat 61 gebildet, wonach der n⁺-Polysiliciumfilm 62 mit einem photoempfindlichen Film 63 beschichtet wird. Der photoemp­ findliche Film 63 wird in einem Teil entfernt, wo später ein Kanalbereich entstehen soll, so daß dort zunächst der n⁺-polykristalline Siliciumfilm 62 freigelegt wird.
Entsprechend der Fig. 7B wird der freigelegte n⁺-Polysiliciumfilm 62 un­ ter Verwendung des photoempfindlichen Films 63 als Ätzmaske geätzt, wonach anschließend das darunterliegende Substrat 61 geätzt wird, um eine Ausnehmung 20 bzw. Graben im Substrat 61 zu erhalten. Dieser aus­ genommene Teil bzw. Graben dient zur Bildung eines Kanalbereichs 61-1. Die Polysiliciumfilme, die auf dem Substrat 61 verbleiben, bilden einen Sourcebereich 64 und einen Drainbereich 65. Auf diese Weise wird eine vertiefte Kanalstruktur erhalten, bei der der Kanalbereich 61-1 niedriger liegt als die hergestellten Source- und Drainbereiche 64, 65.
Sodann wird im Schritt nach Fig. 7C der verbleibende photoempfindliche Film 63 entfernt, und es wird ein Oxidfilm 66 auf die gesamte freiliegende Oberfläche so erhaltenen Struktur aufgebracht.
Entsprechend der Fig. 7D wird der Oxidfilm 66 so geätzt, daß der Kanal­ bereich 61-1 freigelegt wird, wobei auch benachbarte Oberflächen des Sourcebereichs 64 und des Drainbereichs 65 freigelegt werden. Der Oxid­ film 66 wird also somit über den Rand des Kanalbereichs 61-1 hinaus weg­ geätzt.
Sodann wird gemäß Fig. 7E ein dünner Tunnelungsoxidfilm 67 als Gatei­ solationsfilm auf dem Kanalbereich 61-1, auf die Seitenflächen von Sour­ ce- und Drainbereich 64, 65, auf die freigelegten Oberflächen von Source- und Drainbereich 64, 65 und auf die Seitenflächen des Oxidfilms 66 aufge­ bracht, die einander zugewandt sind.
Gemäß Fig. 7F werden sodann auf den Tunnelungsoxidfilm 67 und den Oxidfilm 66 der Reihe nach übereinanderliegend ein Polysiliciumfilm 68, ein ONO-Film 69 und ein zweiter Polysiliciumfilm 67 gebildet. Die Schicht­ struktur aus den Schichten 68, 69 und 70 wird anschleißend so geätzt, daß ein Floating-Gate 71, ein dielektrischer Film 72 als Zwischenisola­ tionsfilm und ein Steuer-Gate 73 oberhalb und symmetrisch zum Kanalbe­ reich 61-1 erhalten werden. Dies ist in Fig. 7G gezeigt. Dabei überlappen die Schichten 71, 72 und 73 jeweils die einander zugewandten Endberei­ che des Oxidfilms 66.
Auf diese Weise wird eine Flash-EEPROM-Zelle in Übereinstimmung mit dem dritten Ausführungsbeispiel der Erfindung erhalten, bei der eine Ein­ stellung der Löschzeitperiode möglich ist.
Die Fig. 8A bis 8G zeigen Schritte eines zweiten Verfahrens zur Her­ stellung der Flash-Speicherzelle nach Fig. 6, wobei in diesem Fall die Source-/Drainbereiche durch Ioneninjektion von n⁺-Typ-Verunreini­ gungen in das Substrat hinein erzeugt werden.
Entsprechend der Fig. 8A werden n⁺-Typ-Verunreinigungsionen in die Oberfläche eines p-Typ-Halbleitersubstrats 61 injiziert, um im oberen Teil des Substrats 61 einen n⁺-Verunreinigungsbereich 62′ zu erhalten.
Sodann wird gemäß Fig. 8B der n⁺-Verunreinigungsbereich 62′ mit ei­ nem photoempfindlichen Film 63 beschichtet, der anschließend einem Photoätzprozeß unterzogen wird. Dabei wird der photoempfindliche Film 63 in einem Teil entfernt, in welchem später der Kanalbereich zu liegen kommt, so daß zunächst der n⁺-Verunreinigungsbereich 62′ dort freige­ legt wird.
Sodann wird der freigelegte n⁺-Verunreinigungsbereich 62′ unter Verwen­ dung des photoempfindlichen Films 63 als Ätzmaske geätzt. Der Ätzvor­ gang wird soweit ausgeführt, daß auch das darunterliegende Substrat 61 zum Teil weggeätzt wird, um einen vertieften Bereich 20 bzw. Graben im Substrat 61 zu erhalten. Dieser Graben dient dann zur Bildung eines Ka­ nalbereichs 61-1. Die verbleibenden n⁺-Verunreinigungsbereiche bilden jeweils einen Sourcebereich 64 und einen Drainbereich 65. Es wird somit eine vertiefte Kanalstruktur erhalten, wobei ein Kanalbereich 61-1 tiefer positioniert ist als die Source-/Drainbereiche 64, 65, wie die Fig. 8B er­ kennen läßt.
Die Schritte gemäß den Fig. 8C bis 8G sind identisch zu den Schritten gemäß den Fig. 7C bis 7G, so daß sie nicht nochmals erläutert werden.
Die Fig. 9 zeigt einen Querschnitt durch eine EEPROM-Zelle mit einer vertieften Kanalstruktur in Übereinstimmung mit einem vierten Ausfüh­ rungsbeispiel der Erfindung.
Alle Komponenten der Flash-EEPROM-Zelle in Übereinstimmung mit dem vierten Ausführungsbeispiel sind identisch mit denjenigen des dritten Ausführungsbeispiels gemäß Fig. 6, mit Ausnahme der Tatsache, daß beim jetzt vorliegenden vierten Ausführungsbeispiel die Oberflächen von Halbleitersubstrat 61 und Kanalbereich 61-1 koplanar sind, also mitein­ ander fluchten bzw. in einer Ebene liegen.
Die EEPROM-Zelle in Übereinstimmung mit dem vierten Ausführungsbei­ spiel kann unter Durchführung des ersten Verfahrens hergestellt werden, das ähnlich zu demjenigen ist, das in den Fig. 7A bis 7G erläutert wur­ de, mit Ausnahme der Tatsache, daß keine Vertiefung im Substrat 61 ge­ bildet wird.
Die EEPROM-Zelle nach dem vierten Ausführungsbeispiel kann alternativ aber auch nach dem zweiten Verfahren hergestellt werden, das ähnlich dem in den Fig. 8A bis 8G erläuterten Verfahren ist, mit Ausnahme der Tatsache, daß auch hier keine Vertiefung im Substrat 61 erzeugt wird.
Wie bereits erläutert, weist die Erfindung eine Reihe von Vorteilen auf. So läßt sich eine Verkürzung der Kanallänge infolge einer lateralen Diffusion von Verunreinigungsionen während der Bildung der Source-/Drainberei­ che verhindern, und zwar durch Bildung des Kanalbereichs in einer Ver­ tiefung, derart, daß der Kanalbereich tiefer positioniert ist als die Sour­ ce-/Drainbereiche. Sowohl das Programmieren als auch das Löschen von Information erfolgt bei der erfindungsgemäßen Speicherzelle durch den Tunnelungsoxidfilm hindurch, der sich an den Seiten von Sourcebereich und Drainbereich befindet, so daß es im Gegensatz zur konventionellen Speicherzelle nicht mehr erforderlich ist, daß sich Sourcebereich und Flo­ ating-Gate zu Löschzwecken überlappen müssen. Es stellt sich somit kei­ ne Reduktion der Kanallänge ein.
Da bei der Erfindung keine Reduktion der Kanallänge befürchtet zu wer­ den braucht, eignet sich die Flash-Speicherzelle nach der Erfindung aus­ gezeichnet für die Zwecke der Höchstintegration.

Claims (17)

1. Halbleitereinrichtung mit:
  • - einem Substrat (21, 41, 61),
  • - einem Sourcebereich (25, 45, 64) und einem Drainbereich (26, 46, 65) auf einer oberen Fläche des Substrats (21, 41, 61),
  • - einem Kanalbereich (21-1, 41-1, 61-1) im Substrat (21, 41, 61), der durch den Source- und den Drainbereich (25, 45, 64; 26, 46, 65) definiert ist,
  • - einem Floating-Gate (29, 49, 71) auf dem Kanalbereich (21-1, 41-1, 61- 1), und
  • - einem Steuer-Gate (33, 53, 73) auf dem Floating-Gate (29, 49, 71),
dadurch gekennzeichnet, daß das Floating-Gate (29, 49, 71) in einer Ausnehmung (20) angeordnet ist, die sich zwischen dem Source- und dem Drainbereich (25, 45, 64; 26, 46, 65) befindet.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Oberfläche des Kanalbereichs (41-1, 61-1) koplanar mit der Bo­ denfläche von Source- und Drainbereich (45, 64; 46, 65) ist.
3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Oberfläche des Kanalbereichs (21-1, 61-1) tiefer liegt als die Bo­ denfläche von Source- und Drainbereich (25, 64; 26, 65).
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß Source- und Drainbereich (25, 45, 64; 26, 46, 65) aus einem Polysiliciumfilm (22, 62) bestehen, der auf einem Halbleiter­ substrat (21, 41, 61) liegt und mit Verunreinigungen dotiert ist, deren Leit­ fähigkeitstyp entgegengesetzt demjenigen des Substrats ist.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß Source- und Drainbereich (25, 45, 64; 26, 46, 65) im Substrat (21, 41, 61) durch Implantation von Verunreinigungen eines Lei­ tungstyps entgegengesetzt zu demjenigen des Substrats (21, 41, 61) gebil­ det sind.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ein erster Isolationsfilm (23, 43, 46) auf dem Sour­ cebereich und dem Drainbereich (25, 45, 64; 26, 46, 65) zu liegen kommt.
7. Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Isolationsfilm (66) auf dem Source- und Drainbereich (64; 65) so ausgebildet ist, daß er Bereiche der oberen Fläche des Source- und Drain­ bereichs (64; 65) benachbart zur Ausnehmung (20) freiläßt.
8. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Floating-Gate (71) einen Teil aufweist, der sich über die freigelegte obere Fläche von Source- und Drainbereich (64; 65) erstreckt.
9. Halbleitereinrichtung nach Anspruch 6, 7 oder 8, dadurch gekenn­ zeichnet, daß ein Gateisolationsfilm (27, 47, 67) zwischen dem Floating- Gate (29, 49, 71) einerseits und dem Kanalbereich (21-1, 41-1, 61-1), den freigelegten Oberflächen von Source- und Drainbereich (25, 45, 64; 26, 46, 65) und den Seiten des ersten Isolationsfilms (23, 43, 66) andererseits liegt.
10. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
  • - Bildung eines Substrats (21, 41, 61) eines ersten Leitfähigkeitstyps, das an seiner oberen Fläche einen Halbleiterbereich (22, 22′, 62, 62′) eines zweiten Leitfähigkeitstyps aufweist;
  • - Ätzen des Halbleiterbereichs (22, 22′, 62, 62′) des zweiten Leitfähigkeits­ typs zur Bildung einer Ausnehmung (20) sowie von Source- und Drainbe­ reichen (25, 45, 64; 26, 46, 65) in getrennten Bereichen benachbart zur Ausnehmung (20);
  • - Bildung eines Gateisolationsfilms (27, 47, 67) auf dem Substrat (21, 41, 61) zwischen dem Source- und Drainbereich (25, 45, 64; 26, 46, 65) sowie auf den freigelegten Oberflächen von Source- und Drainbereich (25, 45, 64; 26, 46, 65),
  • - Bildung eines Floating-Gates (29, 49, 71) auf dem Gateisolationsfilm (27, 47, 67) wenigstens zwischen dem Source- und Drainbereich (25, 45, 64; 26, 46, 65);
  • - Bildung eines dielektrischen Films (32, 52, 72) auf dem Floating-Gate (29, 49, 71); und
  • - Bildung eines Steuer-Gates (33, 53, 73) auf dem dielektrischen Film (32, 52, 72).
11. Verfahren nach Anspruch 10, gekennzeichnet durch folgende wei­ tere Schritte:
  • - Bildung eines ersten Isolationsfilms (23, 43) auf dem Halbleiterbereich (22, 22′) vom zweiten Leitfähigkeitstyp; und
  • - Ätzen des ersten Isolationsfilms (23, 43) zwecks Freilegung des Halblei­ terbereichs (22, 22′) des zweiten Leitfähigkeitstyps wenigstens im Bereich der zu bildenden Ausnehmung vor Bildung der Ausnehmung (20).
12. Verfahren zur Herstellung einer Halbleitereinrichtung mit folgenden Schritten:
  • - Bildung eines Substrats (61) eines ersten Leitfähigkeitstyps, das an sei­ ner oberen Fläche einen Halbleiterbereich (62, 62′) eines zweiten Leitfähig­ keitstyps aufweist;
  • - Bildung eines ersten Isolationsfilms (66) auf dem Halbleiterbereich (62, 62′) vom zweiten Leitfähigkeitstyp;
  • - Ätzen des ersten Isolationsfilms (66) und des Halbleiterbereichs (62, 62′) vom zweiten Leitfähigkeitstyp zwecks Bildung einer Ausnehmung (20) so­ wie von Source- und Drainbereichen (64; 65) in getrennten Bereichen be­ nachbart zu der Ausnehmung (20);
  • - Bildung eines ersten Polysiliciumfilms (68), eines Oxid/Nitrid/Oxid- (ONO)-Films (69) und eines zweiten Polysiliciumfilms (70) in dieser Rei­ henfolge auf der resultierenden Struktur sowie auf dem Substrat (61); und
  • - Ätzen des ersten Polysiliciumfilms (68), des ONO-Films (69) und des zwei­ ten Polysiliciumfilms (70) zwecks Bildung eines Floating-Gates (71), eines dielektrischen Films (72) und eines Steuer-Gates (73).
13. Verfahren nach Anspruch 12, gekennzeichnet durch
  • - Ätzen des Halbleiterbereichs (62, 62′) des zweiten Leitungstyps zwecks Bildung eines Source- und Drainbereichs (64; 65) sowie einer Ausneh­ mung (20) vor Bildung des ersten Isolationsfilms (66); und
  • - Ätzen des ersten Isolationsfilms (66) zur Freilegung von Bereichen der oberen Fläche des Source- und des Drainbereichs (64; 65) benachbart zur Ausnehmung (20).
14. Verfahren nach einem der Ansprüche 10 bis 13, gekennzeichnet durch einen Schritt zum Ätzen des freigelegten Substrats (21, 61) zwi­ schen dem Source- und dem Drainbereich (25, 64; 26, 65).
15. Verfahren nach einem der Ansprüche 10 bis 14, dadurch gekenn­ zeichnet, daß der Halbleiterbereich (22, 62) vom zweiten Leitfähigkeitstyp durch Niederschlagung von Polysilicium vom zweiten Leitfähigkeitstyp auf das Substrat (21, 41, 61) erhalten wird.
16. Verfahren nach einem der Ansprüche 10 bis 14, dadurch gekenn­ zeichnet, daß der Halbleiterbereich (22′, 62′) des zweiten Leitfähigkeits­ typs durch Implantieren von Ionen des zweiten Leitfähigkeitstyps in das Substrat (21, 41, 61) erhalten wird.
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