TWI402983B - 半導體裝置之閘極結構及字元線結構與記憶體之形成方法 - Google Patents
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Description
本發明是有關於一種半導體裝置之閘極結構及字元線結構與記憶體之形成方法，且特別是有關於一種可提升記憶胞電流之半導體裝置之閘極結構及字元線結構與記憶體之形成方法。
為了符合小尺寸之半導體元件的需求，提升半導體元件的集積度成為縮減半導體元件之尺寸的一種方式。然而，就記憶體而言，以提升集積度來縮小記憶體的尺寸往往易因記憶體的陣列結構而有所限制。
舉例來說，NAND陣列型式之記憶體係以上下相鄰的記憶胞間植入摻雜物來作為汲極或源極。請參照第1圖，其繪示傳統中之NAND陣列型式之記憶體的示意圖。NAND陣列形式的記憶體40之字元線400具有依序設置於基板410上的介電層420、導電層430與遮罩層440。由於植入摻雜物450的位置係在相鄰之字元線400間，因此，若為了提升記憶體40的集積度而縮減相鄰之字元線400的間距D，則摻雜物450可能因為設備上的限制而無法植入。
再者，一般來說，當記憶體的集積度提升時，記憶體往往易面臨短通道效應(Short Channel Effect，SCE)與記憶胞的電流不敷使用的情況。因此，如何提出一種可符合尺寸與集積度的需求，且同時可增加記憶胞的電流之記憶體，乃為相關業者努力之課題之一。
本發明係有關於一種半導體裝置之閘極結構及字元線結構與記憶體之形成方法，其中此處之半導體裝置之閘極結構可用以意指記憶體之字元線結構。字元線結構的導電結構的寬度係可增加，以提高記憶胞的電流，使得記憶體的讀寫速度可提升。再者，對於應用本發明之字元線結構的NAND陣列型式之記憶體來說，相鄰之字元線結構係因導電結構的寬度增加而縮小間距，使得反轉區形成於相鄰之字元線結構之間來作為導通字元線結構的媒介。如此，相鄰之字元線結構間係無需預留植入摻雜物的空間，使得記憶體的集積度可提升。
根據本發明之第一方面，提出一種閘極結構，應用於一半導體裝置。閘極結構包括一導電結構。導電結構絕緣地設置於一基板上。導電結構包括一中央部及二間隔部。中央部具有一第一表面與二個第二表面。第一表面位於二個第二表面之間。二間隔部係分別連接於中央部之二個第二表面。各二間隔部之寬度係由上至下逐漸增大。
根據本發明之第二方面，提出一種記憶體之形成方法，包括以下之步驟。形成一第一介電層、一導電層以及一第一遮罩層於一基板上，其中第一遮罩層具有二個第一開口，二個第一開口係露出一部分之導電層。接著，根據第一遮罩層的圖案對導電層進行蝕刻，藉此於部分之導電層形成二個第一溝槽，各二個第一溝槽之底面及側面係暴露出導電層，且各二個第一溝槽之側面的間距係大於各二個第一開口的寬度。然後，覆蓋一保形層於第一遮罩層以及位於導電層之二個第一溝槽上，其中填入各二個第一溝槽內之保形層具有一孔洞。接著，對保形層進行非等向性蝕刻，並沿著二個第一溝槽內之孔洞對導電層以及第一介電層進行蝕刻，直到暴露出基板以及第一遮罩層，藉此形成一字元線結構。
根據本發明之第三方面，提出一種字元線結構的形成方法，包括以下之步驟。形成一導電層以及一第一遮罩層於一基板上，其中第一遮罩層具有一開口，開口係露出一部分之導電層。接著，根據第一遮罩層的圖案對導電層進行蝕刻，藉此於部分之導電層形成一溝槽，其中溝槽之底面及側面係暴露出導電層，且溝槽之側面的間距係大於開口的寬度。然後，覆蓋一保形層於第一遮罩層以及位於導電層之溝槽上，其中填入溝槽內之保形層具有一孔洞。接著，對保形層進行非等向性蝕刻，並沿著溝槽內之孔洞對導電層進行蝕刻，直到暴露出基板以及第一遮罩層。
根據本發明之第四方面，提出一種半導體裝置，包括一基板、一介電層及數個閘極結構。介電層形成於基板上。各閘極結構包括一導電結構。導電結構係位於介電層上。導電結構包括一中央部以及二間隔部。中央部具有一第一表面與二個第二表面。第一表面位於二個第二表面之間。二間隔部係分別連接於中央部之二個第二表面，且各二間隔部之寬度係由上至下逐漸增大。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明主要提供一種半導體裝置之閘極結構及字元線結構與記憶體之形成方法。閘極結構應用於半導體裝置。閘極結構包括導電結構。導電結構絕緣地設置於基板上。導電結構包括中央部與二個間隔部。中央部具有第一表面與二個第二表面。第一表面位於二個第二表面之間。二個間隔部係分別連接於中央部之二個第二表面。各間隔部之寬度係由上至下逐漸增大。
以下係舉出幾組實施例，配合圖示詳細說明本發明。下述實施例中，半導體裝置係以一記憶體為例，且半導體裝置之閘極結構係以記憶體之一字元線結構為例。然熟悉此技藝者當可明瞭，這些圖示與文字僅為說明之用，並不會對本發明之欲保護範圍造成限縮。
請參照第2A~2D圖，其繪示依照本發明第一實施例之字元線結構之形成方法的流程圖。本實施例之字元線結構可形成於記憶體中。字元線結構的形成方法包括以下的步驟。
首先，如第2A圖所示，依序形成導電層120以及遮罩層130於基板110上。遮罩層130具有開口131，且開口131係露出一部分之導電層120。導電層120例如係由多晶矽(polysilicon)所組成，且遮罩層130例如是由氧化物或是氮化矽所組成。
接著，根據遮罩層130的圖案對導電層120進行蝕刻，藉此於部分之導電層120形成溝槽121，如第2B圖所示。各溝槽121之底面121b及側面121s暴露出導電層120，且各溝槽121之側面121s的間距D1大於各開口131的寬度W。於本實施例中，第2B圖中之結構例如藉由兩個步驟形成。首先，以乾蝕刻或2,2',6,6'-四甲基-4,4'-二胺基二苯甲烷(2,2',6,6'-tetramethyl-4,4'-methylenedianiline，TMMA)溶液之濕蝕刻來進行非等向性蝕刻，藉此於部分之導電層120形成凹口123，如第3圖所示。各凹口123之底面123b及側面123s係暴露出導電層120，且各凹口123之側面123s的間距D2實質上等於各開口131的寬度W。也就是說，此非等向性蝕刻的步驟僅向下蝕刻部分之導電層120，且並未完全地貫穿導電層120。因此，基板110並未被暴露出來。接著，進行等向性蝕刻來蝕刻凹口123之側面123s以及底面123b，藉以形成如第2B圖所示之溝槽121。當然，本技術領域具有通常知識者當可明瞭其他可形成第2B圖中之結構的製程方法亦可應用於本實施例中。
然後，如第2C圖所示，以實質上等厚度的方式覆蓋保形層140於遮罩層130以及位於導電層120之溝槽121上。填入各溝槽121內之保形層140具有孔洞(void)141。也就是說，由於溝槽121之側面121s的間距D1大於開口131的寬度W，因此，保形層140經由開口131進行覆蓋時，等厚的保形層140係在溝槽121尚未被填滿之前即先佈滿開口131。如此，孔洞141係形成於各溝槽121內的保形層140中。保形層140係較佳地由熱化多晶矽的導電材料所組成，且保形層140的極性可由植入的方式來摻雜成與導電層120的極性相同。
接著，以反應性離子蝕刻(Reactive Ion Etching，RIE)來對保形層140進行非等向性蝕刻，並沿著溝槽121內之孔洞141對導電層120進行蝕刻，直到暴露出基板110以及遮罩層130，藉此形成字元線結構100，如第2D圖所示。
根據上述形成方法製成的字元線結構(如第2D圖所示)的結構特徵揭露如下。字元線結構100包括遮罩層130、殘留之導電層120以及殘留之保形層140。殘留之保形層140形成於殘留之導電層120之兩側，使得字元線結構100之寬度係由上至下逐漸增大。字元線結構100可如第2E圖般的視為包括導電結構150(也就是殘留之導電層120與殘留之保形層140)及遮罩層130。導電結構150例如是以設置絕緣層(如第5B圖所示之160)之方式絕緣地設置於基板110上。導電結構150包括中央部151與二個間隔部153。中央部151具有第一表面151s1及二個第二表面151s2。第一表面151s1位於二個第二表面151s2之間。二個間隔部153分別連接於中央部151之二個第二表面151s2。由於非等向性蝕刻在縱向方向上的蝕刻能力係大於在橫向方向上的蝕刻能力，因此，經過蝕刻步驟之後，間隔部153之寬度係由上至下逐漸增大。各間隔部153之內表面153s1接觸中央部151之第二表面151s2，且相對內表面153s1之各間隔部153的外表面153s2係為曲面。更具體而言，延伸自間隔部153之外表面153s2的中央部151之外表面151s3係為曲面。也就是說，導電結構150之最大寬度係為導電結構150之底面的寬度。遮罩層130係位於導電結構150之中央部151上，且遮罩層130之兩側係分別被導電結構150之二個間隔部153包圍，使得遮罩層130嵌入導電結構150中。
本實施例之字元線結構100可應用於各種記憶體，例如可應用於NAND陣列型式之記憶體、PACAND陣列型式之記憶體或是虛擬接地(virtual ground)陣列型式之記憶體中。在下述幾組實施例中將逐一地說明應用本實施例之字元線結構100的各種記憶體及其形成方法。一般來說，傳統中之字元線結構之導電結構的形狀往往如第1圖中所示之導電層430之形狀。相較之下，本實施例之導電結構150的寬度係為中央部151之寬度與兩個間隔部153之寬度的總和，因此，具有本實施例之字元線結構100的記憶胞係可具有較高的電流，以提升記憶體的讀寫速度。
於本實施例中，第一實施例之字元線結構100係形成於如第4圖所示之NAND陣列型式的記憶體10中。其餘相同的元件與步驟係沿用相同標號，於此不再贅述。NAND陣列型式之記憶體10的形成方法包括以下之步驟。
首先，如第5A圖所示，提供基板210。基板210可採用塊狀(bulk)基板、薄膜電晶體(Thin Film Transistor，TFT)基板或是絕緣層上覆矽(Silicon on Insulator，SOI)基板。基板210具有淺溝隔離(Shallow Trench Isolation，STI)結構211，用以提供絕緣之用。
接著，如第5B圖所示，依序形成介電層160之穿隧層(tunneling layer)161、電荷捕捉層(charge trapping layer)162及隔離層(blocking layer)163、導電層120以及遮罩層130於基板210上。遮罩層130具有開口131。開口131係露出一部分之導電層120。穿隧層161、電荷捕捉層162及隔離層163分別係由氧化物(以O表示)、氮化物(以N表示)及氧化物所組成，藉以形成ONO之疊設結構。穿隧層161用以讓電荷穿隧通過，電荷捕捉層162用以儲存電荷，且隔離層163用以阻礙電荷，使得電荷不易通過。當然，介電層160之疊設結構並不以此處之例子為限，介電層160亦可為能隙工程矽-氧-氮-氧-矽(Bandgap Engineered SONOS，BE-SONOS)、氧-氮-氧-氮(ONON)、氧-矽-氧-氮-氧(OSONO)或氧-氮-氧-矽-氧(ONOSO)之疊設結構，其中S用以表示矽化物。
然後，執行第2B~2D圖之步驟後係可完成如第5C圖與第5D圖所示之NAND陣列型式之記憶體10的製作。相較於分別具有如第1圖所示之形狀的導電層430的兩個字元線結構而言，如第5D圖所示之相鄰字元線結構100因以兩個間隔部153及中間部151來作為導電結構，因此，相鄰字元線結構100的間距係可縮小至30奈米(nm)之內。當電壓施予字元線結構100時，導電結構150係藉由邊場(fringe field)效應來在兩個字元線結構100間感應(induce)出反轉區(inversion area)R，以於基板210內形成數個反轉的源極/汲極區。換言之，NAND陣列型式之記憶體10無需形成摻雜區於基板內來當作源極/汲極，因此，NAND陣列型式之記憶體10的尺寸係可再進一步的縮小而無需預留植入摻雜物的空間，且亦可同時有效地避免短通道效應的情況。此外，由於NAND陣列型式之記憶體10的導電結構150的寬度係大於傳統中之導電結構的寬度，也就是僅具有本實施例之部分之中間部的寬度，因此，NAND陣列型式之記憶體10的讀寫速度係可對應地提升。
與第二實施例相較，本實施例係形成第一實施例之字元線結構100於如第6圖所示之虛擬接地(virtual ground)陣列型式之記憶體20中。其餘相同的元件與步驟係沿用相同標號，於此不再贅述。虛擬接地陣列型式之記憶體20的形成方法包括以下之步驟。
首先，如第7A圖所示，依序形成介電層160、導電部125以及遮罩層170於基板110上。遮罩層170具有開口171。開口171係露出一部分之導電部125。遮罩層170例如是由氧化物或是氮化矽所組成。
接著，進行蝕刻，藉此於部分之導電部125形成溝槽125a，且溝槽125a之底面係暴露出基板110，如第7B圖所示。
然後，於暴露之基板110處植入摻雜物，藉此形成摻雜區180，以作為汲極/源極區，如第7C圖所示。摻雜物例如是三價或五價之金屬離子。
接著，以高密度電漿(High Density Plasma，HDP)技術填充介電層190於各溝槽125a內，如第7D圖所示。介電層190例如是由氧化物所組成。
然後，移除遮罩層170以及部分之介電層190，藉此暴露出另一部分之導電部125及殘留之介電層190，且殘留之介電層190係高於導電部125，如第7E圖所示。
接著，如第7F圖所示，依序覆蓋導電部126以及遮罩層130。遮罩層130之開口131的延伸方向係實質上垂直於第7B圖所示之遮罩層170的開口171的延伸方向。另外，導電部125與導電部126係組成導電層120。
然後，執行第2B~2D圖之步驟，以完成如第7G圖所示之虛擬接地陣列型式之記憶體20的製作。於本實施例中，在執行形成溝槽121(如第2B圖所示)的步驟中係蝕刻導電層120之導電部126至殘留之介電層190的高度。如第7G圖所示，虛擬接地陣列型式之記憶體20的導電結構(也就是殘留之導電層120與殘留之保形層140)的寬度係大於傳統中之導電結構的寬度，也就是僅具有本實施例之部分之中間部的寬度，因此，虛擬接地陣列型式之記憶體20的讀寫速度係可對應地提升。
請參照第8圖，其繪示PACAND陣列型式之記憶體的示意圖之一例。於另一實施例中，如第8圖所示，PACAND陣列型式之記憶體30係以每兩個左右相鄰之記憶胞31為一單位來設置於兩個淺溝隔離結構32之間。第一實施例中之字元線結構100亦可應用於PACAND陣列型式之記憶體30中，藉此使得PACAND陣列型式之記憶體30中的記憶胞31的電流可提高。
本發明上述實施例所揭露之半導體裝置之閘極結構及字元線結構與記憶體之形成方法，係可應用於NAND陣列型式之記憶體、PACAND陣列型式之記憶體或是虛擬接地陣列型式之記憶體。如此，記憶體中的字元線結構係可藉由兩個間隔部來增加導電結構的寬度，使得記憶胞的電流可增加，以提升記憶體的讀寫速度。此外，就上述實施例之NAND陣列型式之記憶體來說，相鄰之字元線結構係因具有間隔部而縮小間距，因此，反轉區係可形成在相鄰之字元線結構之間做為記憶胞的源極/汲極區，而省去摻雜的步驟，且亦可同時有效地避免短通道效應的情況。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20、30、40．．．記憶體
31．．．記憶胞
32、211．．．淺溝隔離結構
100．．．字元線結構
110、210、410．．．基板
120、430．．．導電層
121、125a．．．溝槽
121b、123b．．．底面
121s、123s．．．側面
123．．．凹口
125、126．．．導電部
130、170、440．．．遮罩層
131、171．．．開口
140．．．保形層
141．．．孔洞
150．．．導電結構
151．．．中央部
151s1．．．第一表面
151s2．．．第二表面
151s3、153s2．．．外表面
153．．．間隔部
153s1．．．內表面
160、190、420．．．介電層
161．．．穿隧層
162．．．電荷捕捉層
163．．．隔離層
180．．．摻雜區
400．．．字元線
450．．．摻雜物
D、D1、D2．．．間距
R．．．反轉區
W．．．寬度
第1圖(習知技藝)繪示傳統中之NAND陣列型式之記憶體的示意圖。
第2A~2D圖繪示依照本發明第一實施例之字元線結構之形成方法的流程圖。
第2E圖繪示第2D圖中之字元線結構的另一種示意圖。
第3圖繪示形成凹口於導電層的示意圖。
第4圖繪示依照本發明第二實施例之NAND陣列型式的記憶體的示意圖。
第5A~5C圖繪示依照本發明第二實施例之NAND陣列型式的記憶體之形成方法的流程圖。
第5D圖繪示第5C圖中之字元線結構的另一種示意圖。
第6圖繪示依照本發明第三實施例之虛擬接地陣列型式之記憶體的示意圖。
第7A~7G圖繪示依照本發明第三實施例之虛擬接地陣列型式的記憶體之形成方法的流程圖。
第8圖繪示PACAND陣列型式之記憶體的示意圖之一例。
100．．．字元線結構
110．．．基板
120．．．導電層
130．．．遮罩層
140．．．保形層
Claims (17)
- 一種閘極結構，應用於一半導體裝置，該閘極結構包括：一導電結構，絕緣地設置於一基板上，該導電結構包括：一中央部，具有一第一表面與二個第二表面，其中該第一表面位於該二個第二表面之間；及二導電間隔部，分別直接連接於該中央部之該二個第二表面，其中各該二導電間隔部之寬度係由上至下逐漸增大，各該二導電間隔部之一內表面係接觸該中央部，且相對該內表面之各該二導電間隔部的一外表面係為一曲面；以及一遮罩層，設置於該導電結構之該中央部上，且該遮罩層之兩側分別被該導電結構之該二導電間隔部包圍，使得該遮罩層嵌入該導電結構中。
- 如申請專利範圍第1項所述之閘極結構，其中該半導體裝置包括一介電層，該介電層設置於該基板上，該導電結構設置於該介電層上，且該介電層包括一電荷捕捉層，用以儲存電荷。
- 如申請專利範圍第2項所述之閘極結構，其中該介電層更包括一穿隧層及一隔離層之至少其中一者，該穿隧層位於該基板以及該電荷捕捉層之間，且該隔離層位於該電荷捕捉層以及該導電結構之間。
- 一種半導體裝置，包括：一基板；一介電層，形成於該基板上；及複數個閘極結構，各該閘極結構包括：一導電結構，設置於該介電層上，其中該導電結構包括一中央部以及二導電間隔部，該中央部具有一第一表面與二個第 二表面，該第一表面位於該二個第二表面之間，該二導電間隔部分別直接連接於該中央部之該二個第二表面，且各該二導電間隔部之寬度係由上至下逐漸增大，其中各該二導電間隔部之一內表面接觸該中央部，且相對該內表面之各該二導電間隔部的一外表面係為一曲面；以及一遮罩層，設置於該導電結構之該中央部上，且該遮罩層之兩側分別被該導電結構之該二導電間隔部包圍，使得該遮罩層嵌入該導電結構中。
- 如申請專利範圍第4項所述之半導體裝置，其中該介電層包括一電荷捕捉層，用以儲存電荷。
- 如申請專利範圍第5項所述之半導體裝置，其中該介電層更包括一穿隧層及一隔離層之至少其中一者，該穿隧層位於該基板以及該電荷捕捉層之間，且該隔離層位於該電荷捕捉層以及該導電結構之間。
- 如申請專利範圍第4項所述之半導體裝置，其中當施加一電壓於該些閘極結構時，一反轉區形成於相鄰之該二個閘極結構之間的該基板內。
- 如申請專利範圍第4項所述之半導體裝置，更包括：二摻雜區，分別位於該閘極結構兩側的該基板內。
- 如申請專利範圍第4項所述之半導體裝置係一NAND陣列型式的記憶體。
- 如申請專利範圍第4項所述之半導體裝置係一PACAND陣列型式的記憶體。
- 如申請專利範圍第4項所述之半導體裝置係一虛擬接地(virtual ground)陣列型式的記憶體。
- 如申請專利範圍第1項所述之閘極結構，其中該遮罩層包括氧化矽或氮化矽。
- 一種閘極結構，應用於一半導體裝置，該閘極結構包括：一導電結構，設置於一基板上，該導電結構包括：一頂部導電部及一底部導電部，其中該頂部導電部位於該底部導電部上及該頂部導電部具有較該底部導電部小之寬度；一導電側壁間隔物，設置於該底部導電部上，該頂部導電部具有連接於該導電側壁間隔物之一側壁；以及一非導電層，設置於該導電結構之該頂部導電部上，其中該非導電層之寬度大於該頂部導電部之寬度。
- 如申請專利範圍第13項所述之閘極結構，其中該頂部導電部之該側壁係為一垂直側壁，且該底部導電部具有一曲面側壁。
- 如申請專利範圍第13項所述之閘極結構，其中該非導電層之上表面及該導電側壁間隔物之上表面位於同一平面。
- 如申請專利範圍第13項所述之閘極結構，其中該非導電層包括氧化矽或氮化矽。
- 如申請專利範圍第13項所述之閘極結構，其中該半導體裝置包括一介電層，該介電層設置於該基板上，該導電結構設置於該介電層上，且該介電層包括一電荷捕捉層用以儲存電荷。
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