JP4950065B2 - サドル型フラッシュメモリ素子及びその製造方法 - Google Patents

サドル型フラッシュメモリ素子及びその製造方法 Download PDF

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Description

本発明はサドル（Saddle）構造を持つナノスケールのフラッシュメモリ素子及びその製造方法に関する。より詳しくはＭＯＳ基盤フラッシュメモリ素子の縮小化特性と性能を改善するための新しい構造の高集積／高性能フラッシュメモリ素子に関する。
近年フラッシュメモリは家電及び携帯用電子機器でその需要が急速に拡大してきており、高い市場性があるため、２００７年頃には既存のＤＲＡＭ市場を超過すると予想されている。また、集積密度が高く、書き込み／消去時間が速いメモリ素子に対する持続的なニーズもある。
既存のフラッシュメモリ素子はシリコン表面に形成されたチャネルを持つ素子である。これら素子はメモリ形式（ＮＯＲ型あるいはＮＡＮＤ型）にもよるが４５〜６０ｎｍ技術間で限界に達すると思われ、性能と集積密度が更に優れ、既存のプロセスと互換性がある素子構造が必要とされている。
既存のフラッシュメモリ素子の構造が持つ問題点とは、ゲート長さが短くなることにより生ずるショートチャネル（short channel）効果、セルとセルの間隔が小さくなることで発生するセル間のクロストーク（cross-talk）、チャネル領域の減少及び浮遊（floating）電極の領域減少によるスレッショルド（閾値）電圧分布（distribution）の増加、０．６〜０．６５以上の結合比（coupling ratio）を維持するための浮遊電極の厚さ維持等である。これらの問題を解決できる一つの方法はチャネル領域をリセス（recess）することである。
この既存のリセスされた構造は、浮遊電極の厚さを低減するような、浮遊・制御電極の構造の修正を行うことで、既存の平面チャネルフラッシュメモリ素子に比べてショートチャネル効果をある程度改善でき、導電性の浮遊電極の場合０．６以上の結合比を確保することができる。
ドライエッチングではなく、選択的シリコン酸化プロセスによって製造されたリセスされたチャネルを備えた既存のリセスされたチャネル素子は、素子の縮小化によって生じるショートチャネル効果の問題を発生させる浅い部分を有し、浅いソース／ドレイン部を形成するという問題を発生させる。
チャネル領域がリセスされた構造における、ショートチャネル効果の問題と浅いソース／ドレイン接合形成の問題は、そのリセス深さを深くするだけで解決することができる。
しかしながら、リセスされた領域の不均一な構造により、コーナー領域を丸く形成してそのスレッショルド電圧分布を大きくしても、そのリセス深さが深くなり、リセス幅が狭くなるにつれて、リセスされたチャネルの底に形成されるコーナー領域の輪郭、又はドーピング濃度に対するスレッショルド電圧の感度は非常に高くなる。
さらに、これらリセスされた素子において、基板バイアスによるスレッショルド電圧の変化は既存の平面チャネル構造に比べて非常に大きく、有効チャネル長はチャネルリセスのために増大する。
このように、リセスされた構造は以下のような欠点を有する。即ち、スレッショルド電圧の感度がリセス領域の底部のコーナー（又は領域）の曲率が大きくなるにつれて大きくなり、電流駆動能力（the current drivability）は、チャネル幅及びリセス深さの増加に伴って非常に減少し、また、スレッショルド電圧分布（distribution）はリセス幅が小さくなると共に大きくなる。
リセスされたチャネル素子の一般的な特徴は、制御電極のチャネルに対する制御能力が平面チャネル素子に比べて低くなることである。本発明者は、フラッシュ動作における消去動作のためにボディ（又は基板）に電圧が印加されるとき、Ｕ字型のチャネルを有するリセスされたチャネル素子は、そのボディが浮遊蓄積ノードを囲んでいるために、その消去動作をより速く実行できる利点を有することを世界で初めて発見した。
しかしながら、リセスされたチャネル素子は、そのチャネルを制御するための制御電極の能力の低下で、制御電極による書き込み／消去動作を遅くするという欠点がある。
ゲート電極のチャネルに対する制御能力が優れているのはゲートがチャネル領域を包み込む二重／三重−ゲートＭＯＳ構造の場合である。本発明者は、ボディ連結型（body-tied）二重／三重−ゲートＭＯＳ構造（出願番号：２００２−５３２５号（韓国）、特開２００３−２９８０５１号公報（日本）、１０／３５８９８１（アメリカ））及びフラッシュメモリへの応用（韓国特許登録番号：０４２００７０、アメリカ特許出願番号：１０／７５１８６０）を世界で最初に開発し、本発明者はこの構造を“バルクＦｉｎＦＥＴ”（bulk FinFET）と名付けた。
この構造では、チャネルはリセスされておらず、アクティブボディの上面及び両側面か又はボディの両側面にチャネルが形成されており、その結果、チャネルに対するゲートの制御能力が既存の平面チャネル素子より優れ、基板バイアス効果が小さい。しかしながら、ショートチャネル効果を抑制するためには、ボディの幅は物理的なゲート長の２／３程度なければならない。これは、プロセス上の問題が生じる最小ゲート長さよりも幅の狭いシリコンボディを形成することを意味する。
一方、６０ｎｍ未満のゲート長を持つ既存のフラッシュメモリ素子は縮小化における限界に直面している。既存の平面チャネル素子構造で書き込みと読み取り時間を速くするためには、コントロールゲートと浮遊蓄積電極間のキャパシタンスを大きくする必要がある。いわゆる結合比（ratio）は増大させなければならず、このためには既存の素子構造では浮遊ゲートの厚さを厚くしなくてはならない。このような場合、素子のゲート長が減っても、０．６を越える結合比を維持するために浮遊ゲートの厚さは減らすことができない。厚い浮遊ゲートを持つ素子の大きさを減らすと、素子間のキャパシタンスが増加し、これはセル（cell）間のクロストーク（cross-talk）の増加を引き起こし、集積密度の増加の障害となる。このように既存の素子は縮小化問題、書き込み／消去速度の改善問題、クロストークの問題などを持っている。
将来、家電器機及び携帯用器機が発展すると共に、フラッシュメモリの市場は持続的な成長を見せるであろう。また、これら各種電子機器の性能向上と共に、次第に高い集積密度と速い書き込み／消去時間が要求されると考えられる。もし高集積密度で高性能のアプリケーションに既存の素子構造を使うと、既に言及した問題が生じる。これを解決するためには、新しい素子構造に基づいて、集積密度や性能を改善しなければならない。
上記の問題を改善する試みにおいて、図１に示すような自己整合（a self-aligned）されたリセスされたチャネル構造が提案された。図１に示す構造は、韓国特許（登録番号：０２８７０６８）に登録されたものである。図１に示す構造においては、素子のチャネルはリセスされており、その結果、素子のショートチャネル効果を抑制することができるが、リセス深さがリセスのための酸化膜成長プロセスによって制限されるので深くすることができないという欠点がある。チャネル長を更に減らした場合には、更に深いリセスされたチャネルが必要となるため、縮小化の点で問題が生じる。
図示のチャネルはリセスされており、したがって有効チャネル長が少々長くなっているが、２次元的には領域（area）を増加させずにセル領域（area）を増加させているのでセル領域には問題がない。また、ゲート電極が自己整合形態になっており、その結果集積度を改善させている。この素子はチャネルが単純にリセスされているから、制御電極がチャネル領域を制御する能力が既存の平面チャネル素子構造に比べて下がり、したがって、書き込み消去特性を低下させている。
リセスされたチャネルを作るために単にチャネルをエッチングし、かつ浮遊電極無しのゲート電極を作ることで製造した素子をＤＲＡＭセル技術に適用したケースがSamsung Electronics Co.によって２００３年に提案された（J.Y.Kim et al.,“The breakthrough in data retention time of DRAM usingrecess-channel-array transistor(RCAT) for 88nm feature size and beyond, ”in Proc.Symp.on VLSI Tech., p.11, 2003）。
この素子はチャネルのリセス深さを深くすることができ、有効チャネル長が長くなってショートチャネル効果を大きく抑制することができる。しかしながら、有効チャネル長が長いため、素子のチャネル幅が集積密度増加のために減少すると、素子の電流駆動能力が著しく下がるという欠点がある。
また、この素子は、素子のサイズが小さくなるにつれて素子の幅が小さくなり、その際にリセス領域の底部の形状が不均一になって、結果的にスレッショルド電圧の不均一性を増大させるという欠点がある。
加えて、リセスされたチャネル領域にはチャネル長さの方向に２つのコーナー（又は丸い底部）が明確に出現し、これらのコーナー周辺（又は底部周辺）のチャネルドーピング濃度が少し変化しても、スレッショルド電圧が大きく変化するという欠点がある。この素子では、通常リセスされたチャネル領域だけドーピングを高め、この場合は、勿論ドーピング濃度がコーナー領域（又は底部）のスレッショルド電圧に影響を与える。このようにして、基板（又はボディ）バイアスを有するスレッショルド電圧の感度が増大する。
また、リセスされたチャネルのリセス幅が素子縮小化によって小さくなると、素子のＩ−Ｖ特性が大きく悪化するという欠点がある。例えば、一般的にリセスされたチャネル素子はチャネルの構造が凹状（concave）であるから、生じるバックバイアス（back-bias）効果が深刻で、マイナス（−）のバックバイアスに対してＮＭＯＳ素子はスレッショルド電圧が大きく増大する問題を持っている。
従って、本発明は上記した問題点を解決するためになされたものであり、その第１の目的はチャネルとゲート形態がサドル（Saddle）構造を有する高集積／高性能フラッシュメモリ素子を提供することである。
本発明の第２の目的は、縮小化特性に優れ、スレッショルド電圧の分布（distribution）を減らすことができ、書き込み／消去特性を改善することができるナノスケールのフラッシュメモリ素子の構造を提供することである。
本発明の第３の目的はゲート構造が自己整合形態からなり、高集積密度を実現することができるフラッシュメモリ素子の構造を提供する。
本発明の第４の目的は、縮小化特性と、書き込み／消去速度、既存のリセスされたチャネル素子が有する長所の改良ができ、更に、既存のフラッシュ構造の持つクロストークの問題、電流駆動能力の低下、リセスされたチャネルのコーナー領域（又は底部）でのスレッショルド電圧変化、リセスされたチャネルのコーナー領域での不純物濃度変化に対するスレッショルド電圧の高い感度の問題を解決できるフラッシュメモリ素子の構造を提供する。
上記した目的を達成するための技術思想として、本発明は、シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型のシリコンボディ２；前記シリコンボディ２の側面から上記シリコン基板１の表面にかけて形成された第１絶縁膜３；前記第１絶縁膜３の表面上に形成された窒化膜４；前記シリコンボディ２の表面高さまで到逹するように前記窒化膜４の表面上に形成された要素絶縁用の第２絶縁膜５；前記シリコンボディ２の上面から所定の深さを有し、かつ、ゲート長方向において所定の幅を有するようにリセスされた、第１のリセス領域；前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出する第２のリセス領域；前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート積層体の延在方向に延在する第３のリセス領域；前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたトンネル絶縁膜７；前記トンネル絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第２絶縁膜５の上面よりも高く形成された、前記第１のリセス領域でゲート長方向に第１の幅を有し、前記第２のリセス領域で前記第１の幅よりも大きい第２の幅を有する下から順に形成された電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０からなるゲート積層体；及び前記ゲート積層体の両側のシリコンボディ２に、ある深さに形成されたソース／ドレイン領域１１；前記ゲート積層体の両側面に形成された絶縁膜スペーサ１３；を包含するフラッシュメモリ素子を提供する。
他の面では、本発明は、シリコン基板１上に接続して形成されたウォール型シリコンボディ２を形成し；前記シリコンボディ２の側面から前記シリコン基板１の表面にかけて第１絶縁膜３を形成し；前記第１絶縁膜３の表面上に窒化膜４を形成し；前記窒化膜４の表面上に、要素隔離のための第２絶縁膜５を前記シリコンボディ２の表面高さまで平面化するように形成し；チャネルとして使用する領域を形成するために、前記シリコンボディ２の上面から、所定の深さを有し、かつ、ゲート長方向において所定の幅を有する第１のリセス領域を形成し；前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３を、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングして、前記シリコンボディ２の側面が露出するように第２のリセス領域を形成し；前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート積層体の延在方向に延在する第３のリセス領域を形成し；前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面にトンネル絶縁膜７を形成し；前記トンネル絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第２絶縁膜５の上面よりも高く形成された、前記第１のリセス領域でゲート長方向に第１の幅を有し、前記第２のリセス領域で前記第１の幅よりも大きい第２の幅を有するように、下から順に電荷蓄積ノード８、電極間絶縁膜９、制御電極１０からなるゲート積層体を形成し；前記ゲート積層体の両側のシリコンボディ２に、ある深さのソース／ドレイン領域１１を形成し；前記ゲート積層体の両側面に絶縁膜スペーサ１３を形成し、；かつ前記絶縁膜スペーサ１３を形成したのち、絶縁膜を形成し、前記絶縁膜にコンタクトホール及び金属層を順番に形成する；各ステップを包含するフラッシュメモリ素子の製造方法を提供する。
以上説明したように、本発明はチャネル及びゲート構造がサドル構造を有し、既存の素子が持つ問題点を解決するフラッシュメモリ素子を実現することができる。
本発明によれば、サドル素子構造はリセスされたチャネル構造と三重−ゲート構造を持っているから、既存の二重／三重−ゲートが持つ長所とリセスされたチャネル構造が持っている長所を全て有している。これら長所に加えて、次のような追加の長所がある。
既存のバルクＦｉｎＦＥＴは、ゲート長さの２／３に対応するフィン（fin）ボディ幅が必要であるのに対して、本発明の構造はゲート長さと同じ、又はそれ以上のボディ幅を形成しても問題がなく、本発明が意図した長所が得られる。同様に、本発明の構造はボディを介した消去速度を速くし、制御電極のチャネルに対する制御能力を向上させることで、書き込み／消去特性を改善し、バックバイアスによるスレッショルド電圧の変化を減少させ、リセス領域の底部のコーナー形状の不均一及びリセスされたチャネル領域のコーナー部分での不純物濃度変化によって生じるスレッショルド電圧の変化を減らすことができる。
さらに、本発明の構造はリセスされたチャネルの表面及び側面にもチャネルが形成されているので、高電流駆動能力を有し、２次元チャネル領域を増加させることなく有効チャネル領域の増加によるフラッシュメモリ素子のスレッショルド電圧の分布（distribution）を減らすことができる。有効チャネル領域の増加によって、窒化膜やハイ−ｋ誘電体（high-k dielectrics）を蓄積ノードで活用する場合や、又はナノスケールのドット（dot）を浮遊蓄積ノードとして使用する場合に、スレッショルド電圧の分布を大きく減らすことができる。
加えて、ソース／ドレイン領域の深さを深くできるから、本発明の構造は、ソース及びドレイン領域を介した消去速度を、既存の平面チャネル構造に比べて大きく改善することができる。
以下、本発明の実施例の構成及び作用を添付図面を参照して詳しく説明する。
図２は、本発明によるサドル構造を持つＭＯＳ素子を示した図面を示す。
図２（ｃ）は、図２（ａ）のＡ−Ａ線でアクティブ領域に沿った断面図であり、図２（ｄ）は、図２（ａ）のＢ−Ｂ線でリセスされたチャネル領域に形成された制御電極を沿った断面図である。また、図２（ｂ）に示した３次元素子構造は、金属配線及びソース／ドレイン接触領域を除外した重要部分のみを示している。
図２は、制御電極及びソース／ドレイン接触領域を形成した直後の構造を示し、以後のプロセスは既存のＣＭＯＳプロセス技術とほとんど同一である。図２（ｂ）において、領域１はシリコン基板１であり、領域２はアクティブ領域が形成されるウォール型（Wall-type）シリコンボディ２である。ウォール型シリコンボディ２の厚さは３〜１００ｎｍの範囲で適切に選択される。
領域３は、第１酸化膜（あるいは絶縁膜）３であり、その厚さは１〜２０ｎｍである。領域４は窒化膜４であり、その厚さは与えられた技術水準に従って調節可能であり、１ｎｍ〜２００ｎｍの範囲内で変更可能である。領域５は、エレメント間の隔離のためのフィールド絶縁膜あるいは隔離絶縁膜５に対応し、その厚さは５０〜１０００ｎｍ間で適切に選択される。
領域７は、リセスされたチャネルの露出した表面及び側面に形成されるトンネル絶縁膜７であり、その厚さは１〜１５ｎｍである。領域８は、浮遊蓄積ノード（あるいは電荷蓄積ノード）８を示している。電荷蓄積ノード８には、アモルファスシリコン、ポリシリコン、又はアモルファスＳｉＧｅ、又はポリＳｉＧｅのような導電体を用いることが可能であり、その厚さは１〜１００ｎｍであることが好ましい。領域８が導電性物質で造られている場合には、セルとセル間の絶縁（隔離）のために追加マスクを使用してセル間の導電性浮遊電極を隔離させるプロセスが必要であり、かつ領域８の電荷蓄積ノード８をチャネルと制御電極１０が出会う領域に限定することができる。
電荷蓄積ノード８は、自動的に隔離するナノ粒子形態のドット（dot）、又は窒化膜及びハイ−ｋ誘電体（high-k dielectric）のような多くのトラップを有する絶縁物から造ることができる。ナノ粒子は、例えば、シリコン、ＳｉＧｅ、金属、金属酸化物、合金（alloy）、シリコン酸化膜よりバンドギャップが小さい絶縁物質などから造ることができる。
浮遊蓄積電極物質にナノスケールのドット（dot）が用いられるときは、各ドットの大きさは１〜５０ｎｍが好ましく、窒化膜のようなトラップを有する物質を用いるときには、その厚さは１〜５０ｎｍである。
本発明による構造では、リセスされたシリコン領域の表面だけでなく、側面にもチャネルが形成されるから、ナノスケールのドット（dot）、又はトラップ（trap）を有する絶縁物質をより広いチャネル表面に形成することができ、スレッショルド電圧の分布（distribution）を減らすことができる。領域９は電極間絶縁膜９を示し、その適切な厚さは２〜３０ｎｍで、ハイ−ｋ誘電体（high-k dielectrics）から成り、酸化物を含んでいる。さらに、様々な積層酸化物又は誘電体で造ることもできる。
領域１０は、制御電極１０を示し、その厚さは２〜５００ｎｍであり、アモルファスシリコンまたはポリシリコン、アモルファスＳｉＧｅまたはポリＳｉＧｅ、などの多様な仕事関数（work function）を有する金属、珪化物（silicides）、又は上記物質の積層体を有する物質から造ることができる。図２に示す構造では、リセスされた領域の幅は、その上に形成された制御電極１０の幅と同一若しくは、若干差異があるようにすることができる。
図２（ａ）は、３次元図である（ｂ）の上側面（平面）を示している。図２（ａ）において、距離ｄ１は、エッチング除去部分をアクティブシリコンボディ２のリセス領域の幅よりも大きくして、絶縁膜とゲート積層体（stack）（８、９、１０）でリセスされたチャネルの両側面を囲わせるため、領域４の窒化膜４を、そのリセスされたアクティブ領域の端部に対してエッチングすることで得られる距離である。この距離ｄ１は、０〜２００ｎｍの範囲である。
図２（ｃ）において、ｄ２はアクティブシリコン表面から上に突出したゲート積層体（stack）（８、９、１０）の高さを示している。更に、電荷蓄積ノード８である領域８を除いたゲートを、同様に上に突出することもできる。突出高さの範囲は０〜５００ｎｍである。図２（ｃ）で、ｄ３はアクティブ領域２の表面からリセスされた深さを示し、その深さの範囲は１０〜３００ｎｍである。
図２（ｄ）では、リセスされた領域のコーナーはアプリケーション（application）により、角を付けても或いは丸くしてもよい。図２（ｄ）において、ｄ４は、領域４の窒化膜４の厚さと関連した、チャネルの側面を囲む制御電極１０の幅を示している。その幅は３〜２００ｎｍである。図２（ｄ）において、ｄ５は、図２（ａ）で示したｄ１と基本的に同じ長さであり、リセスされたチャネルの側面が露出される距離を示している。場合によっては、その表面上の距離ｄ１より、リセスされたチャネルの深さ方向の側面チャネルの露出距離を更に長くすることができる。
図２（ｂ）に示すような構造を形成した後、スペーサをゲート積層体（stack）（８、９、１０）周辺に形成してもよい。スペーサの幅は、図２（ａ）で示した電荷蓄積ノード８の幅より大きく形成することができる。そうすることで、後に続く絶縁膜形成後のコンタクトエッチングを実行するプロセスにおいて、電荷蓄積ノード８がコンタクトホールに充填された金属層と短絡することを防止することができる。従って効果的に集積密度を高めることができる。
図３は、図２に示した構造を若干変形した構造を示している。図２との差異は、図３（ｂ）で右側に示した領域１０の断面である。図２に示した自己整合型ゲート構造を形成する時、領域３の第１絶縁膜３及び領域４の窒化膜４だけが図２（ａ）に示したリセスされたシリコンボディ２領域の表面幅より広くエッチングされており、その後、第１絶縁膜３及びゲート積層体（stack）（８、９、１０）を形成する。従って、隔離のためのフィールド絶縁膜５でのリセス領域の幅は元々画成された大きさに比べて大きく変わらない。
しかしながら、図３に示した構造では、リセスされたシリコン領域における側面チャネルを形成するために、領域３の第１絶縁膜３、領域５の隔離絶縁膜５及び領域４の窒化膜４をリセス幅より広くエッチングするプロセスが必要である。この場合、前もって画成されたゲート開口（open）幅（図３に示したｄ６の幅又は厚さと、その両方にある領域８と９の厚さの和）よりリセスされた領域の幅（図３に示したｄ７の幅又は厚さと、その両側にある領域８と９の厚さの和）が広くなる可能性があり、図３（ｂ）の右側に示したような断面が形成される。場合によっては、同様に、ｄ６を含むゲート積層体（８、９、１０）の幅がｄ７を含むゲート積層体の幅より広くなる可能性もある。
リセスされない領域２、３、４及び５の表面より上に形成された制御電極１０の幅もプロセス条件によって、リセス領域における幅と同程度に形成することができる。第１絶縁膜３、電荷蓄積ノード８及びアプリケーションフィールド（the application field）に関しては、図２における説明で言及されたことがそのまま図３にも適用される。
図２及び図３において、領域２のウォール型シリコンボディ２に隣接する第１絶縁膜３と領域５の第２絶縁膜５の間の領域４の窒化膜４は、リセスされた領域に側面チャネルを明確に形成する時、他の領域に比べて選択的にエッチングされるため、その構造形成に役立つ。
図４は、図２及び３の構造と類似の構造を示している。図４では領域４の窒化膜４が除かれている。図４の構造は、領域４の窒化膜４を用いずに、図３に関連して述べた効果と同じ効果を提供する。図４に示す領域１０の制御電極１０においては、ｄ７で示したリセス領域の幅は、ｄ６で示した非リセス領域の幅よりも大きく形成されている。プロセス条件を修正することで、ｄ６をｄ７より更に広くすることもできる。リセスされたウォール型シリコンボディ領域２とリセスされた隔離絶縁膜領域５を先に形成し、本発明の不可欠な要素部分であるリセスされたチャネルの側面にチャネルが形成されるように、その隔離絶縁膜領域５を更にエッチングする。このようにして、図３（ｂ）に示す構造を形成する。それ以外のすべての技術的な特徴は図２の構造について述べたものと同様である。
図５（ａ）は、図２と図３に示した構造において形成された多数のウォール型シリコンボディ２を例示しており、互いに距離が近いシリコンボディ２の間と互いに遠いウォール型シリコンボディ２の間の構造を制御電極１０に沿って切った断面の構造を示している。図５（ｂ）は、図２及び３の構造で、領域２のシリコンボディ２と第１絶縁膜３と窒化膜４とその周辺だけがエッチングされるエッチングと、シリコンボディ２の整合が完了したことを示している。すなわち、隔離絶縁膜５を意図的にリセスしない場合を示している。シリコンボディ２間の間隔が近いときは、領域３と領域４をリセスするプロセスと後続する洗浄プロセスにおいて、領域５の隔離絶縁膜５の一部は両側から左右にエッチングされ、あたかもリセスされたかのように見える。
図５（ｂ）において、シリコンボディ２間の距離が遠い場合、初期に形成された隔離絶縁膜５の厚さは、殆どそのまま維持される。ウォール型シリコンボディ２間の距離は、最小シリコンボディ２の幅（３ｎｍ）と同じか若しくはそれ以下にすることができ、かつシリコンボディ２形成のプロセスを削減したり、又は物理的な配置における距離を変えることで、変更することができる。図５（ａ）と（ｂ）の左側部分に関しては、シリコンボディ２間の距離が近く、この場合シリコンボディ２間に存在する隔離絶縁膜５の厚さがシリコンボディ２間の距離が遠い右側シリコンボディ２間に存在する隔離絶縁膜５の厚さより薄くなっていることが分かる。これは領域２のシリコンボディ２を適正な深さでリセスし、リセスされたチャネルの側面のチャネルを形成するためにシリコンボディ２間に存在する隔離絶縁膜５をエッチングするプロセスにおいて生じる。
図６（ｂ）は、図２（ａ）でウォール型シリコンボディ２の横に形成された領域４の窒化膜４の中心に沿った断面図であり、図６（ｃ）は、隔離絶縁膜５上の制御電極１０に沿った横断面図である。図６（ｂ）では領域４の窒化膜４のリセス幅は、選択的にエッチングを行うことで、シリコンボディ２や隔離絶縁膜５のリセス幅よりも広く形成されているので、リセスされた窒化膜４の領域における制御電極１０の幅がより広く形成されている。ここで領域４の窒化膜４の幅が適切に調節されると、ボイド（void）を発生させることなく、リセスされた領域の制御電極１０を形成することができる。
図６（ｃ）の場合、領域５の隔離絶縁膜５においてエッチングすべき窒化膜が存在しないから、リセスされた隔離絶縁膜５内に形成されたゲート積層体（電荷蓄積ノード８、電極間絶縁膜９、制御電極１０を含む）の幅はシリコンボディ２表面上に形成された制御電極１０の幅とほとんど同じである。プロセス条件によっては、シリコンボディ２表面に形成されたゲート積層体（８、９、１０）の幅を広く又は狭くすることができる。
図６（ｂ）と（ｃ）における領域１３の絶縁膜スペーサ１３は破線形態で表示されており、これは制御電極１０を形成した後に形成される。適切な絶縁膜スペーサ１３の幅は、図６（ａ）に示した領域８の電荷蓄積ノード８を充分に覆うことができる幅である。
図７（ｂ）及び（ｄ）は、図３及び図４に示した隔離絶縁領域で制御電極１０を横断する断面図である。図７（ａ）及び７（ｂ）は図３に対応し、図７（ｃ）と７（ｄ）は、図４に対応する。図３及び４の説明で述べたように、チャネルはリセスされたシリコンボディ２の両側及び表面に形成されている。側面のチャネルはリセスされたシリコンボディ２の表面に沿って形成され、その幅は第１絶縁膜３と窒化膜４と隔離絶縁膜５を部分的にエッチングすることにより決定される。従って、シリコンボディ２領域の表面下のエレメント隔離領域は既に画成したリセス幅より広くなる。このため、図７（ｂ）及び（ｄ）のような構造が形成される。プロセス条件を変化することで、シリコンボディ２表面の下や上でゲート積層体（８、９、１０）の幅を調節できることが理解されよう。
図８は、図２の構造で制御電極１０とシリコンボディ２が互いに出合う地点で制御電極１０に沿ったウォール型シリコンボディ２の構造の断面図である。領域２のリセスされたシリコンボディ２の表面に沿って形成されるコーナーを丸くする。これにより、制御電極１０に電界の集中が発生することを防ぎ、それによって素子の信頼性を改善し、またコーナーに沿って形成される寄生チャネルを除去して漏洩電流を減少させることができる。
図８（ｂ）では、リセスされたシリコンチャネル領域のコーナーが丸くなっており、また、シリコンボディ２の抵抗を減らすために、シリコンボディ２が領域１のシリコン基板１に向かうにつれ徐々に広くなっている。図８（ｃ）においては、リセスされたシリコンボディ２のコーナーが丸く形成されており、領域２のシリコンボディ２は、側面チャネルを含むチャネルの辺りではほとんど垂直のボディを維持しつつその下方に向かって徐々に広くなっている。
図９は、本発明に関する素子構造の製造方法の一実施例を示しており、素子実現のためのより良好な理解のために呈示したものである。
図９は、シリコンボディ２におけるチャネルが形成され、そのＳＴＩ（shallow Trench Isolation：浅い溝状隔離体）形状の素子隔離体が形成され、表面が平面にされた後に実行される最重要プロセスステップを示している。この場合、この方法はシリコンボディ２の表面上に酸化物が形成された状態で実行される。
図９（ａ）は、隔離プロセス後平面化された状態を示している。図９（ｂ）ではゲート開口（open）のために領域６の第２窒化膜６を形成し、ゲートオープンマスクを利用して第２窒化膜６を取り除いた後に得られる構造を示している。必要であれば、領域６の第２窒化膜６上にフォトレジストが残っている状態でプロセスを実行することができる。図９（ｃ）は、画成されたゲートオープンマスクを利用して素子隔離のための領域５の第２絶縁膜５の一部をエッチングした場合が示されている。
続いて、図９（ｄ）に示すように、領域２のシリコンボディ２に同じマスクを使用して適切な深さでエッチングする。リセスされたシリコン表面を保護するための犠牲（sacrifical）酸化膜を形成した後に、後続のステップを実行することができる。図９（ｅ）に示すように、リセスされた窒化膜４がシリコンボディ２領域のリセス幅及び深さよりも広く且つ深く形成されることで、窒化膜４は時間調節を行いながら適切にエッチングされる。
このステップにおいて、領域６の第２窒化膜６は、領域４の窒化膜４と共に与えられたプロセス条件によってエッチング可能である。図９（ｄ）に示すように、エッチングされたシリコンボディ２領域と隔離絶縁膜５の間に残っている窒化膜領域４は両側からエッチングできるから、領域４の窒化膜４の厚さの約１／２がエッチングされたときに、完全にその窒化膜４を取り除くことができる。リセスされたシリコンボディ２の両側に露出されるチャネル幅を調節するために、窒化膜４のエッチングを調節することができる。
このステップで、領域６の第２窒化膜６も同時に一部除去されるので、シリコン表面上側に形成されるゲート積層体（８、９、１０）の幅がリセスされたシリコン領域に形成されたものより広くなる可能性がある。リセスされた領域上のゲート積層体（８、９、１０）の幅とリセスされた領域内のゲート積層体（８、９、１０）の幅をほぼ同一に維持するために、領域６は選択的にエッチングした他の物質を備えた物質、又は除去が容易な物質又は物質の積層体（stack）（即ち、２又はそれ以上の層構造）で造ることができる。
例えば、選択性の問題を有する領域６の第２窒化膜６の代わりに、ポリシリコン又はアモルファスシリコンが形成され、かつその表面が酸化され、かつその状態で、図９（ｂ）から図９（ｅ）に示したプロセスが適切なエッチング選択性を保証する範囲内でゲートオープンマスクを使用して実行可能である。また、図９（ｂ）から９（ｅ）に示すプロセスで、領域５の第２絶縁膜５、領域４の窒化膜４、領域２のシリコンボディ２を種々の順序でエッチングし得ることが理解されよう。図９（ｅ）において、領域４が適切な厚さでエッチングされ、領域４の下方にある領域３の第１絶縁膜３がエッチングされるとき、リセスされたシリコンボディ領域２の表面と側面が露出される。
このとき、適切な洗浄（cleaning）プロセス又は水素アニーリングプロセスが選択的に実施され、領域のトンネル絶縁膜（the tunneling insulating film）７が形成される。それから、領域８の電荷蓄積ノード８が形成され、領域９の電極間絶縁膜９が形成されて、図９（ｆ）に示すような構造が得られる。この電荷蓄積ノード８は、ポリシリコンまたはアモルファスシリコン、ポリＳｉＧｅ又はアモルファスＳｉＧｅ、電荷をトラップ（trap）できる多様なハイ−ｋ誘電体（high-kdielectrics）、窒化膜、導電性や非導電性のナノスケール（５０ｎｍ未満）のドットで造ることができる。領域９の電極間絶縁膜９は種々の絶縁膜又は絶縁膜の組合せ（例えば、酸化膜−窒化膜−酸化膜）で造られる。
図９（ｇ）は、堆積され平面化された制御電極物質を示している。図９（ｈ）は、領域６の第２窒化膜６が選択的に取り除かれていることを示している。以後のプロセスにはスペーサ形成、（必要な場合は）珪化物形成、絶縁膜形成、接点（コンタクト）形成及び金属配線などが含まれ、これらは既存のプロセスと類似した方法で実行される。
図９に示した実施例において、チャネルドーピングは、図９（ａ）又は図９（ｄ）に示したプロセスの後に実行することができる。図９（ｄ）に示したプロセスの後にチャネルドーピングをすると、リセスされた領域にだけ選択的にチャネルドーピングを行うことができる。望ましくはソース／ドレインドーピングは図９（ｈ）に示したプロセスの後に行う。場合によっては、図９の（ａ）に示したように、領域２のシリコンボディ２全体にソース／ドレインドーピングのためにイオン注入を行い、チャネルとして働く領域を選択的にエッチングし、それによって互いに隔離されたソース／ドレイン領域を形成することができる。
図９（ｈ）に示すプロセスに続いて、絶縁膜スペーサ１３は厚さ５〜２００ｎｍに形成可能である。コンタクトホールと金属相互接続を形成するときに、領域８と金属が互いに短絡しないように、スペーサ物質が図２（ａ）に示された制御電極１０周辺の領域８を完全に覆うことが好ましい。絶縁膜スペーサ１３は異なる特性を有する二層又はそれ以上の絶縁膜の積層体（stack）で形成することができる（例えば、酸化膜の上に窒化膜を積層して形成されたスペーサ）。図９に示す構造では、領域６の第２窒化膜６が自己整合型ゲート積層体（stack）を造るために使用され、かつエッチング選択性を有する他の物質も使用可能である。
図１０は、図９（ａ）に示した構造に代替できる構造を示している。ＳＴＩエレメント隔離領域は領域４の窒化膜４を使用して形成され、かつそれから図９に類似した製造プロセスが実行される。
図１１は、図９（ａ）に示した構造のシリコンボディ２の表面上に薄い酸化膜を形成し、それから図９に類似したプロセスを実行して得られた構造を示している。例えば、図１１（ａ）に示した構造は、図１０（ａ）に示した領域５の第２絶縁膜５をシリコン表面付近まで選択的にエッチングし、領域４の窒化膜４をシリコンボディ表面付近まで選択的に取り除くことで得られる。
図１２は、図９（ａ）で示す構造を形成するための一つの方法を示している。領域１のシリコン基板１上に領域１２の第３絶縁膜１２を形成した後、アクティブボディを画成するためのマスクを用いて絶縁膜を除去し、シリコン基板１を図１２（ａ）に示すような５００ｎｍ未満の適切な厚みにエッチングして、領域２のウォール型シリコンボディ２を形成する。同様に、シリコンボディ２の幅を減らすためのプロセスを追加して実行することができ、またシリコンボディ２の側面を改善するアニーリングプロセスも実行することができる。
その後、絶縁膜を完全に取り除き、次に、１ｎｍ超の厚さの領域３の第１絶縁膜３を形成してその上に領域４の窒化膜４を形成する。それから厚い絶縁膜を形成し、平面化して、図１２（ｂ）で示すように領域５の隔離絶縁膜５を形成する。図１２の説明で述べたものを含む適切な平面化プロセスによって、図１２（ｃ）に示す構造が得られる。
図１３は、図４に示す構造の製造において、シリコンボディ２を形成する一つの方法を示している。領域１のシリコン基板１上に領域１２の第３絶縁膜１２を形成した後、アクティブシリコンボディ２を画成するためのマスクを使って第３絶縁膜１２を取り除く。それから、図１３（ａ）に示すようにシリコン基板１を５００ｎｍ未満の適切な深さにエッチングして、領域２のウォール型シリコンボディ２を形成する。シリコンボディ２の幅を減らすためのプロセスを追加して実行することができ、またシリコンボディ２の側面を改善するアニーリングプロセスも実行することができる。絶縁膜を完全に取り除き、それから領域３の第１絶縁膜３を１ｎｍ超の厚さに形成し、その上に領域４の窒化膜４を形成する。それから厚い絶縁膜を形成し、平面化し、それによって、図１３（ｂ）に示すように領域５の隔離絶縁膜５を形成する。
図１４は、図４に示す構造の製造において、シリコンボディ２を形成する一つの方法を示している。領域１のシリコン基板１上に５００ｎｍ未満の厚さの領域５の第２絶縁膜５を形成し、領域２のシリコンボディ２が形成される部分をエッチングしてシリコン基板１を露出させる。露出したシリコン部分には良質のシリコンエピタキシャル層を成長させるための表面処理がなされる。この場合、酸化膜の上に形成されるシリコンは平面化（planarization）によって取り除かれる。
以上で述べたように、本発明は、サドル（Saddle）構造を有するナノスケールのフラッシュメモリ素子及びその製造方法に関する。より詳しくは、ＭＯＳをベースとするフラッシュメモリ素子の縮小化特性と性能を改善するための新規な構造を有する高集積／高性能フラッシュメモリ素子に関し、産業上利用可能である。
先行技術によるリセスされたチャネル自己整合型フラッシュメモリ素子の構造を示す。 本発明によるサドル型フラッシュメモリ素子の構造を示している。（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。 本発明の変更された形態によるフラッシュメモリ素子の構造を示している。（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。 本発明の変更された形態によるフラッシュメモリ素子の構造を示しており、（ａ）平面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。 図２に示した制御電極方向でみた断面である。 図６は、図２に図示した制御電極の横断面図を示し、（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）Ｂ−Ｂ断面図を示した図面を示す。 図３と図４に示した隔離絶縁膜領域での制御電極の横断面図であって、（ａ）図３に示す構造の上面図、（ｂ）Ａ−Ａ断面図、（ｃ）図４に示す構造の上面図、（ｄ）Ｃ−Ｃ断面図を示す。 図８（ａ）ないし図８（ｃ）は、図２に示した構造でのリセスされたチャネル領域の表面と側面間で丸く形成されたコーナー断面図である。 図９（ａ）ないし図９（ｈ）は、図２の構造を形成するためのプロセスの第１実施例を示す。 図１０は、図９のプロセスの（ａ）、（ｂ）ステップを変化させた、図２の構造を形成するためのプロセスを示した第２実施例を示す。 図１１は、図９のプロセスの（ａ）、（ｂ）ステップを変化させた、図２の構造を形成するためのプロセスのステップを示す。 図１２（ａ）ないし図１２（ｃ）は、本発明のシリコンボディ構造を形成するための領域１、２、５を形成するためのプロセスを示す第１実施例を示す。 図１３（ａ）及び図１３（ｂ）は、本発明のシリコンボディ構造を形成するための領域１、２、５を形成するためのプロセスの第２実施例を示す。 図１４（ａ）及び図１４（ｂ）は、本発明のシリコンボディ構造を形成するための領域１、２、５を形成するためのプロセスの第３実施例を示す。
１ ： シリコン基板
２ ： ウォール型（Wall-type）シリコンボディ
３ ： 第１絶縁膜
４ ： 窒化膜
５ ： 第２絶縁膜（フィールド絶縁膜または隔離絶縁膜）
６ ： 第２窒化膜
７ ： トンネル絶縁膜
８ ： 電荷蓄積ノード（または浮遊蓄積ノード）
９ ： 電極間（又は制御）絶縁膜
１０ ： 制御電極
１１ ： ソース／ドレイン領域
１２ ： 第３絶縁膜
１３ ： 絶縁膜スペーサ

Claims (23)

  1. シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型のシリコンボディ２；
    前記シリコンボディ２の側面から上記シリコン基板１の表面にかけて形成された第１絶縁膜３；
    前記第１絶縁膜３の表面上に形成された窒化膜４；
    前記シリコンボディ２の表面高さまで到逹するように前記窒化膜４の表面上に形成された要素絶縁用の第２絶縁膜５；
    前記シリコンボディ２の上面から所定の深さを有し、かつ、ゲート長方向において所定の幅を有するようにリセスされた、第１のリセス領域；
    前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出する第２のリセス領域；
    前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート積層体の延在方向に延在する第３のリセス領域；
    前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたトンネル絶縁膜７；
    前記トンネル絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第２絶縁膜５の上面よりも高く形成された、前記第１のリセス領域でゲート長方向に第１の幅を有し、前記第２のリセス領域で前記第１の幅よりも大きい第２の幅を有する下から順に形成された電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０からなるゲート積層体；及び
    前記ゲート積層体の両側のシリコンボディ２に、ある深さに形成されたソース／ドレイン領域１１；
    前記ゲート積層体の両側面に形成された絶縁膜スペーサ１３；
    を包含するフラッシュメモリ素子。
  2. 前記シリコンボディ２の厚さは３ｎｍ〜１００ｎｍの範囲で選択され、前記窒化膜４の厚さは１ｎｍ〜２００ｎｍの範囲で選択される請求項１に記載されたフラッシュメモリ素子。
  3. 前記要素絶縁用の第２絶縁膜５内に形成された前記ゲート積層体は、
    前記シリコンボディ２の上面上で形成された前記ゲート積層体の幅が前記シリコンボディ２の上面下で形成された幅より小さい請求項１に記載されたフラッシュメモリ素子。
  4. 前記シリコンボディ２が互いに近接して形成され、隣接して形成された前記シリコンボディ２間の前記第１絶縁膜３、第２絶縁膜５及び窒化膜４の表面が、リセスされた前記シリコンボディ２の表面より低く形成された請求項１に記載されたフラッシュメモリ素子。
  5. シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型のシリコンボディ２；
    前記シリコンボディ２の側面から上記シリコン基板１の表面にかけて形成された第１絶縁膜３；
    前記シリコンボディ２の表面高さまで到逹するように前記第１絶縁膜３の表面上に形成された要素絶縁用の第２絶縁膜５；
    前記シリコンボディ２の上面から所定の深さを有し、かつ、ゲート長方向において所定の幅を有するようにリセスされた、第１のリセス領域；
    前記第１のリセス領域の周囲の前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出する第２のリセス領域；
    前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート積層体の延在方向に延在する第３のリセス領域；
    前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたトンネル絶縁膜７；
    前記トンネル絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第２絶縁膜５の上面よりも高く形成された、前記第１のリセス領域でゲート長方向に第１の幅を有し、前記第２のリセス領域で前記第１の幅よりも大きい第２の幅を有する下から順に形成された電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０からなるゲート積層体；及び
    前記ゲート積層体の両側のシリコンボディ２に、ある深さに形成されたソース／ドレイン領域１１；
    前記ゲート積層体の両側面に形成された絶縁膜スペーサ１３；
    を包含し、
    要素隔離のための前記第２絶縁膜５が前記シリコンボディ２の表面高さまで平面化されたフラッシュメモリ素子。
  6. 前記シリコンボディ２が互いに近接して形成され、互いに近接して形成された前記シリコンボディ２間の前記第１絶縁膜３及び第２絶縁膜５の上面が、リセスされたシリコンボディ２の上面より低く形成された請求項５に記載されたフラッシュメモリ素子。
  7. 前記ソース／ドレイン領域１１とチャネルを含む単結晶シリコンから形成されたシリコンボディ２が３ｎｍ〜１００ｎｍ範囲の厚さを有する請求項１に記載されたフラッシュメモリ素子
  8. 前記シリコンボディ２に形成されリセスされた前記第１のリセス領域の底部コーナが角が付けられているか、または丸く形成されている請求項１に記載されたフラッシュメモリ素子。
  9. 前記トンネル絶縁膜７が前記シリコンボディ２の第１のリセス領域の表面、及び、第２のリセス領域において露出した前記シリコンボディ２の側面のチャネル表面に１ｎｍ〜１５ｎｍ範囲の厚さで形成されている請求項１に記載されたフラッシュメモリ素子。
  10. 前記シリコンボディ２の第１のリセス領域の表面と第２リセス領域において露出した前記シリコンボディ２の側面が合うコーナー部分が角が付けられているか、または丸く形成された請求項１に記載されたフラッシュメモリ素子。
  11. 前記シリコンボディ２の断面形状は、前記シリコンボディ２の上面から前記シリコン基板１に向かって徐々に広くなるか、又は前記シリコンボディ２の上面から前記第２のリセス領域では垂直で、前記垂直の部分に続いて、前記シリコン基板１に向かって徐々に広くなる請求項１に記載されたフラッシュメモリ素子。
  12. 前記電荷蓄積ノード８の物質は膜形状か、又は１ｎｍ〜５０ｎｍのナノスケールドットで形成され、かつ電荷蓄積ノード８に使用可能な物質は、ポリシリコン、アモルファスシリコン、ポリ−ＳｉＧｅとアモルファスＳｉＧｅ、金属、金属酸化物、合金、窒化膜あるいはハイ−ｋ誘電体である請求項１に記載されたフラッシュメモリ素子。
  13. 前記電荷蓄積ノード８が導電性の膜で形成され、セルとセルの間で互いに絶縁される請求項１２に記載されたフラッシュメモリ素子。
  14. 前記電極間絶縁膜９は、酸化膜、窒化膜、ハイ−ｋ誘電体で形成され、かつ２ｎｍ〜３０ｎｍの厚みを有する請求項１に記載されたフラッシュメモリ素子。
  15. 前記制御電極１０は、ポリシリコン、アモルファスシリコン、ポリ−ＳｉＧｅとアモルファスＳｉＧｅ、所定の金属、珪化物の一つで作られているか、又は上記物質の積層体で形成された請求項１に記載されたフラッシュメモリ素子。
  16. 前記絶縁膜スペーサ１３は異なる特性を有する二層又はそれ以上の絶縁膜の積層体で形成され、かつ、前記シリコンボディ２の表面上に露出した前記電荷蓄積ノード８を覆うように形成されている請求項１に記載されたフラッシュメモリ素子。
  17. シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型のシリコンボディ２；
    前記シリコンボディ２の側面から上記シリコン基板１の表面にかけて形成された第１絶縁膜３；
    前記第１絶縁膜３の表面上に形成された窒化膜４；
    前記シリコンボディ２の表面高さまで到逹するように前記窒化膜４の表面上に形成された要素絶縁用の第２絶縁膜５；
    前記シリコンボディ２の上面から所定の深さを有し、かつ、ゲート長方向において所定の幅を有するようにリセスされた、第１のリセス領域；
    前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出する第２のリセス領域；
    前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート積層体の延在方向に延在する第３のリセス領域；
    前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたトンネル絶縁膜７；
    前記トンネル絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第１のリセス領域でゲート長方向に第１の幅を有し、前記第２のリセス領域で前記第１の幅よりも大きい第２の幅を有する下から順に形成された電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０からなるゲート積層体；及び
    前記ゲート積層体の両側のシリコンボディ２に、ある深さに形成されたソース／ドレイン領域１１；
    前記ゲート積層体の両側面に形成された絶縁膜スペーサ１３；
    を包含し、
    前記ゲート積層体の高さは、前記シリコンボディ２の上面と同じか、又は、前記シリコンボディ２の上面から上側に所定の高さで突出されたフラッシュメモリ素子。
  18. 前記シリコンボディ２の上面の上方に形成された前記電荷蓄積ノード８、前記電極間絶縁膜９、前記制御電極１０の全体幅が、前記シリコンボディ２の上面の下方で形成された全体幅より大きいか又は小さい請求項１に記載されたフラッシュメモリ素子。
  19. 前記シリコンボディ２が互いに近接距離内に形成され、隣接した前記シリコンボディ２間の前記第１絶縁膜３、前記窒化膜４、及び前記第２絶縁膜５の表面は、リセスされたシリコンボディ２の表面より低く形成される請求項１に記載されたフラッシュメモリ素子。
  20. シリコン基板１上に接続して形成されたウォール型シリコンボディ２を形成し；
    前記シリコンボディ２の側面から前記シリコン基板１の表面にかけて第１絶縁膜３を形成し；
    前記第１絶縁膜３の表面上に窒化膜４を形成し；
    前記窒化膜４の表面上に、要素隔離のための第２絶縁膜５を前記シリコンボディ２の表面高さまで平面化するように形成し；
    チャネルとして使用する領域を形成するために、前記シリコンボディ２の上面から、所定の深さを有し、かつ、ゲート長方向において所定の幅を有する第１のリセス領域を形成し；
    前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３を、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングして、前記シリコンボディ２の側面が露出するように第２のリセス領域を形成し；
    前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート積層体の延在方向に延在する第３のリセス領域を形成し；
    前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面にトンネル絶縁膜７を形成し；
    前記トンネル絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第２絶縁膜５の上面よりも高く形成された、前記第１のリセス領域でゲート長方向に第１の幅を有し、前記第２のリセス領域で前記第１の幅よりも大きい第２の幅を有するように、下から順に電荷蓄積ノード８、電極間絶縁膜９、制御電極１０からなるゲート積層体を形成し；
    前記ゲート積層体の両側のシリコンボディ２に、ある深さのソース／ドレイン領域１１を形成し；
    前記ゲート積層体の両側面に絶縁膜スペーサ１３を形成し、；
    かつ
    前記絶縁膜スペーサ１３を形成したのち、絶縁膜を形成し、前記絶縁膜にコンタクトホール及び金属層を順番に形成する；
    各ステップを包含するフラッシュメモリ素子の製造方法。
  21. 前記シリコンボディ２と要素隔離膜を形成するステップが、シリコン基板１に前記シリコンボディ２を形成するためのマスクを形成し；前記マスクを用いて、前記シリコンボディ２を形成するために前記シリコン基板１をエッチングし、その後、水素アニーリングを実施し、前記水素アニーリングを実施したのち、前記シリコンボディ２が形成されたシリコン基板１上に前記第１絶縁膜３、前記窒化膜４、前記第２絶縁膜５を順に堆積したのち、前記シリコンボディ２の上面が露出するように前記第１絶縁膜３、前記窒化膜４、前記第２絶縁膜５を平面化する、各ステップを更に包含する請求項２０に記載された方法。
  22. 前記シリコンボディ２と要素隔離膜を形成するためのステップが、前記シリコン基板１上に前記第２絶縁膜５を形成し、前記第２絶縁膜５上にマスクを形成し、前記マスクを用いて、前記シリコン基板１を露出させるために前記第２絶縁膜５をエッチングして、開口を形成し、前記開口内にシリコンエピタキシャル層を形成させ；かつ、前記シリコンエピタキシャル層を第２絶縁膜５の高さまで平面化する各ステップを包含する請求項２０に記載された方法。
  23. 前記シリコンボディ２の前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面にトンネル絶縁膜７を形成する前に、シリコンチャネルの表面特性を改善するため、水素アニーリングを含む表面処理プロセスを実施する請求項２０に記載された方法。
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