CN103390638B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：形成在基板上且包括沟槽的层间绝缘膜；形成在沟槽中的栅绝缘膜；功函数调整膜，沿着沟槽的侧壁和底表面形成在沟槽中的栅绝缘膜上，并包括相对于沟槽的侧壁具有锐角的倾斜面；以及金属栅图案，形成在沟槽中的功函数调整膜上以填充沟槽。

Description

半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
随着金属氧化物半导体（MOS）晶体管的尺寸减小，栅极的长度以及形成在栅极下面的沟道的长度也减小。因此，做出了多种努力以增加栅极与沟道之间的电容从而改善MOS晶体管的操作特性。
通常用作栅绝缘膜的硅氧化物膜因厚度减小而在电性能方面具有物理限制。因此，已经研究了具有高介电常数的高介电常数（高k）膜的使用作为MOS晶体管中的硅氧化物栅绝缘膜的替代。在使用这样的高k膜时，有可能将使用薄的等效氧化物膜时栅电极和沟道区之间的漏电流减小。
此外，通常用作栅极材料的多晶硅具有比大部分金属的电阻大的电阻。因而，在许多MOS晶体管中用金属栅电极替代了多晶硅栅电极。
发明内容
本发明构思提供具有改善的间隙填充特性的半导体器件。
本发明构思还提供制造半导体器件的方法，该半导体器件具有改善的间隙填充特性。
本发明的目的不限于此，本发明构思的其它目的将在以下的实施方式的描述中被描述或者可以因其而明显。
根据本发明构思的一方面，提供一种半导体器件，其包括基板并具有在基板上的包括沟槽的层间绝缘膜。栅绝缘膜在沟槽中。功函数调整膜在沟槽的第一侧壁、第二侧壁和底表面上。功函数调整膜包括相对于沟槽的第一侧壁形成锐角的倾斜面。金属栅图案在功函数调整膜上从而基本上填充沟槽。
根据本发明构思的另一方面，提供一种半导体器件，其包括：基板；在基板上的层间绝缘膜，该层间绝缘膜中具有彼此分离的第一沟槽和第二沟槽；NMOS晶体管，包括形成在第一沟槽中的第一金属栅；以及PMOS晶体管，包括形成在第二沟槽中的第二金属栅，其中第一金属栅包括沿着第一沟槽的第一侧壁、第二侧壁和底表面形成的第一N型功函数调整膜，第二金属栅包括沿着第二沟槽的第一侧壁、第二侧壁和底表面顺序地层叠的P型功函数调整膜和第二N型功函数调整膜，第二N型功函数调整膜包括第一倾斜面，该第一倾斜面相对于沟槽的第一侧壁具有锐角。
根据本发明构思的另一方面，提供一种半导体器件，其包括：在基板上的层间绝缘膜，该层间绝缘膜中具有沟槽；栅绝缘膜，在沟槽中；第一TiN膜，在沟槽中的栅绝缘膜的上表面上；TaN膜，在沟槽中的第一TiN膜的上表面上；第二TiN膜，在沟槽中的TaN膜的上表面上；以及TiAl膜，在沟槽中的第二TiN膜的上表面上，其中第二TiN膜和TiAl膜的其中之一包括倾斜面，该倾斜面相对于沟槽的至少一个侧壁具有锐角。
根据本发明构思的另一方面，提供制造半导体器件的方法，在该方法中：在基板上形成包括沟槽的层间绝缘膜；在沟槽中形成栅绝缘膜；沿着沟槽的侧壁和底表面以及层间绝缘膜的上表面在栅绝缘膜上形成功函数调整膜；去除功函数调整膜的一部分，使得功函数调整膜包括相对于沟槽的侧壁具有锐角的倾斜面；以及在功函数调整膜上形成金属栅图案以填充沟槽。
根据本发明构思的另一方面，提供制造半导体器件的方法，其中：在包括第一区域和第二区域的基板上形成层间绝缘膜。该层间绝缘膜包括形成在第一区域中的第一沟槽以及形成在第二区域中的第二沟槽。在第一沟槽中形成第一栅绝缘膜以及在第二沟槽中形成第二栅绝缘膜。在第二栅绝缘膜上形成第一功函数调整膜，第一功函数调整膜沿着第二沟槽的侧壁和底表面以及层间绝缘膜的上表面设置。在第一栅绝缘膜和第一功函数调整膜上形成第二功函数调整膜，该第二功函数调整膜沿着第一沟槽的侧壁和底表面、第二沟槽的侧壁和底表面以及层间绝缘膜的上表面设置。去除第二功函数调整膜的一部分，使得第二功函数调整膜包括相对于第二沟槽的侧壁具有锐角的第一倾斜面。形成第一金属栅图案以填充第一沟槽，形成第二金属栅图案以填充第二沟槽。
根据本发明构思的另一方面，提供半导体器件，其包括：基板；层间绝缘膜，在基板上且具有沟槽；栅绝缘膜，在沟槽的第一侧壁、第二侧壁和底表面上；以及功函数调整膜，在栅绝缘膜上，该功函数调整膜具有第一和第二侧壁以及底表面。功函数调整膜的第一侧壁和第二侧壁的上部分被斜切。
附图说明
通过参考附图详细描述本发明构思的示例性实施方式，本发明构思的以上和其它方面及特征将变得更加明显，在图中：
图1是根据本发明构思的第一实施方式的半导体器件的截面图；
图2是图1中的区域III的放大图；
图3是根据本发明构思的第二实施方式的半导体器件的截面图；
图4是根据本发明构思的第三实施方式的半导体器件的截面图；
图5是根据本发明构思的第四实施方式的半导体器件的截面图；
图6是根据本发明构思的第五实施方式的半导体器件的透视图；
图7是沿图6的线A-A'截取的截面图；
图8是沿图6的线B-B'截取的截面图；
图9和图10分别是根据本发明构思的第六实施方式的半导体器件的电路图和布局图；
图11是包括根据本发明构思的一些实施方式的半导体器件的电子系统的框图；
图12和图13是根据本发明构思的一些实施方式的半导体器件可以应用于其的示例性半导体系统；
图14至图21是示出根据本发明构思的第一实施方式的半导体器件的制造中的中间步骤的图示；
图22是示出在根据本发明构思的第二实施方式的半导体器件的制造中的中间步骤的图示；以及
图23至图26是示出根据本发明构思的第三实施方式的半导体器件的制造中的中间步骤的图示。
具体实施方式
现在，将参考附图更全面地描述本发明，在附图中示出了本发明的实施方式。然而，本发明可以以许多不同的形式实施且不应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并且将向本领域的技术人员充分传达本发明的范围。相同的附图标记在整个说明书中表示相同的组件。在图中，为了清晰，可以夸大层和区域的厚度。
还将理解，当一层被称为在另一层或基板“上”时，它可以直接在所述另一层或基板上，或者也可以存在居间层。相反，当一元件被称为“直接在”另一元件“上”时，则不存在居间元件。
为了便于描述，可以在此使用空间相对术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与其它（诸）元件或（诸）特征如图中所示的关系。将理解，空间相对术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“下”或“下面”的元件可以取向为在所述其它元件或特征“上"。因而，示例性术语“在……下”可以包含上和下两种取向。装置可以被另外地取向（旋转90度或其它取向）并且在此使用的空间相对描述语可以被相应地解释。
在描述本发明的文本中（特别是在权利要求的文本中），术语“一”和“所述”的使用将被理解为涵盖单数和复数二者，除非在此清晰地另有表示或者与上下文明显冲突。术语“包含”、“具有”、“包括”等将被理解为开放式术语（即，指的是“包括但不限于”），除非另外说明。
除非另外地定义，在此使用的所有技术术语和科学术语具有与本发明所属的领域中的普通技术人员通常理解的相同含义。注意到，在此的示例和/或示例性术语的使用仅旨在更好地说明本发明，而不是对本发明范围的限制，除非另作说明。
将参考在其中显示了本发明实施方式的透视图、截面图和/或平面图来描述本发明。因而，示例性视图的曲线可以根据制造技术和/或容差而改变。也就是说，本发明的实施方式不旨在限制本发明的范围，而是涵盖可能由于制造工艺中的变化而引起的所有变化和变形。因而，在图中示出的区域以示意性形式示出，所述区域的形状仅为了通过图示方式呈现而不作为限制。
图1是根据本发明构思的第一实施方式的半导体器件1的截面图。图2是图1的区域III的放大图。在图1中，已经示出PMOS晶体管的栅极作为一示例，但是本发明构思不限于此。
参考图1，根据本发明构思的第一实施方式的半导体器件1可以包括基板200、具有沟槽212的层间绝缘膜210、栅绝缘膜230、蚀刻停止膜240、P型功函数调整膜250、N型功函数调整膜270、粘接膜280、金属栅图案290等。
元件隔离膜通过浅沟槽隔离（STI）形成在基板200中以定义有源区。例如，基板200可以由从Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP组成的组中选出的至少一种半导体材料形成。此外，可以使用绝缘体上硅（SOI）基板。
层间绝缘膜210可以形成在基板200上。沟槽212可以设置在层间绝缘膜210中。在一些实施方式中，层间绝缘膜210可以通过层叠两个或更多绝缘膜形成。如所示出的，间隔物220可以形成在沟槽212的侧壁上，基板200可以设置在沟槽212的底表面上，但是它们不限于此。间隔物220可以包括氮化物膜和氮氧化物膜中的至少一种。
栅绝缘膜230可以沿沟槽212的侧壁和底表面共形地形成。栅绝缘膜230可以包括具有比硅氧化物膜的介电常数高的介电常数的高介电常数（高k）材料。例如，栅绝缘膜230可以包括从由HfO2、ZrO2、Ta2O5、TiO2、SrTiO3和(Ba,Sr)TiO3组成的组选出的材料。栅绝缘膜230可以根据将被形成的器件的类型而形成为具有适当的厚度。例如，在其中栅绝缘膜230是HfO2膜的情形下，栅绝缘膜230可以形成为具有大约或更小（大约5至）的厚度。
蚀刻停止膜240可以形成在沟槽212中的栅绝缘膜230上。如所示出的，蚀刻停止膜240可以沿沟槽212的侧壁和底表面共形地形成。蚀刻停止膜240可以包括例如TiN和TaN中的至少一种。备选地，蚀刻停止膜240可以是顺序层叠的TiN膜和TaN膜。在蚀刻形成在不同区域中的不必要的N型功函数调整膜270时（见图17和图18），可以使用蚀刻停止膜240。蚀刻停止膜240可以根据将被形成的器件的类型而形成为具有适当的厚度。例如，如果蚀刻停止膜240是TiN膜，则蚀刻停止膜240可以形成为具有大约5至的厚度，如果蚀刻停止膜240是TaN膜，则蚀刻停止膜240可以形成为具有大约5至的厚度。
P型功函数调整膜250可以形成在沟槽212中的蚀刻停止膜240上。如所示出的，P型功函数调整膜250也可以沿沟槽212的侧壁和底表面共形地形成。P型功函数调整膜250用于通过调整P型晶体管的功函数来调整P型晶体管的操作特性。例如，P型功函数调整膜250可以是TiN膜，但是不限于此。
N型功函数调整膜270可以形成在沟槽212中的P型功函数调整膜250上。如所示出的，N型功函数调整膜270也可以沿沟槽212的侧壁和底表面共形地形成。N型功函数调整膜270可以通过调整N型晶体管的功函数来调整N型晶体管的操作特性。如果N型功函数调整膜270不损害P型晶体管的操作特性，其可以包括在P型晶体管中而不被去除。这可以减少光刻工艺的数目。N型功函数调整膜270可以是从TiAl、TiAlN、TaC、TiC和HfSi组成的组中选出的材料。例如，N型功函数调整膜270可以是TiAl膜。
粘接膜280可以形成在沟槽212中的N型功函数调整膜270上。粘接膜280可以包括TiN和Ti的至少一种。备选地，粘接膜280可以是顺序层叠的TiN膜和Ti膜。粘接膜280可以增加随后形成的金属栅图案290的粘接力。
金属栅图案290可以形成在沟槽212中的粘接膜280上以填充沟槽212。金属栅图案290可以是Al、W或类似物，但是不限于此。
如图1和图2所示，P型功函数调整膜250和N型功函数调整膜270可以沿沟槽212的底表面和侧壁共形地形成。P型功函数调整膜250的第一部分沿沟槽212的第一侧壁（图1和图2中的右侧壁）设置，P型功函数调整膜250的第二部分沿沟槽212的第二侧壁（图1中的左侧壁）设置。P型功函数调整膜250的第一部分包括倾斜面256，该倾斜面256相对于沟槽212的第一侧壁具有锐角θ1。P型功函数调整膜250的第二部分也包括相对于沟槽212的第二侧壁形成锐角的倾斜面。
沿沟槽212的侧壁设置的N型功函数调整膜270包括第一部分，该第一部分具有倾斜面276，该倾斜面276相对于沟槽212的第一侧壁（图1和图2中的右侧壁）具有锐角θ2。N型功函数调整膜270的第二部分也具有相对于沟槽212的第二侧壁（图1中的左侧壁）形成锐角的倾斜面。这里，如果从沟槽的侧壁通过功函数调整膜到倾斜面测量的角度小于90度，则功函数调整膜的倾斜面被认为与沟槽的侧壁（或在沟槽的侧壁上的另一层）形成锐角。由于这些锐角，P型功函数调整膜250和N型功函数调整膜270每个均可以具有斜切形状。
在图中，已经示出了倾斜面256的锐角θ1基本上与倾斜面276的锐角θ2相同，但是本发明构思的实施方式不限于此。也就是说，在其它实施方式中，倾斜面256的锐角θ1可以与倾斜面276的锐角θ2不同。例如，倾斜面276的锐角θ2可以比倾斜面256的锐角θ1大，或倾斜面276的锐角θ2可以比倾斜面256的锐角θ1小。
如所示出的，P型功函数调整膜250的倾斜面256和N型功函数调整膜270的倾斜面276可以彼此直接接触以形成连续的表面，但是它们不限于此。因而，在其它实施方式中，倾斜面256的终点和倾斜面276的起点可以不被定位在同一处。
如所示出的，从层间绝缘膜210的上表面到P型功函数调整膜250的顶表面的第一平均深度L1可以与从层间绝缘膜210的上表面到N型功函数调整膜270的顶表面的第二平均深度L2不同。例如，第一平均深度L1可以小于第二平均深度L2。在P型功函数调整膜250的倾斜顶表面形成一直线的实施方式中，第一平均深度L1是从层间绝缘膜210的上表面到倾斜面256的中点的深度。类似地，在N型功函数调整膜270的倾斜顶表面形成一直线的实施方式中，第二平均深度L2是从层间绝缘膜210的上表面到倾斜面276的中点的深度。
因为倾斜面256形成在P型功函数调整膜250的上端，所以P型功函数调整膜250的上部分的宽度可以随着与沟槽212的底表面相距的距离增加而变小。因为倾斜面276形成在N型功函数调整膜270的上端，所以N型功函数调整膜270的上部分的宽度也可以随着与沟槽212的底表面相距的距离增加而变小。
金属栅图案290的间隙填充特性可以由于P型功函数调整膜250和N型功函数调整膜270的形状而被改善。具体地，随着半导体器件的尺寸减小，各种元件（例如，晶体管）的尺寸也减小。因而，因为沟槽212的尺寸也变小，所以难以在沟槽212中形成多层（例如，栅绝缘膜、蚀刻停止膜、功函数调整膜、粘接膜、金属栅图案等）。
在根据本发明构思第一实施方式的半导体器件1中，因为倾斜面256形成在P型功函数调整膜250的端点以及倾斜面276形成在N型功函数调整膜270的端点，所以到沟槽212中的上开口保持相对较宽。这可以有助于沉积用于形成金属栅图案290的金属到沟槽212中。因为金属能填充沟槽212的较深部分，所以金属的间隙填充特性可以得以改善，结果半导体器件1的可靠性能够被改善。
图3是根据本发明构思的第二实施方式的半导体器件的截面图。为了说明的简单，下面的这个实施方式的讨论将集中于与参考图1和图2在以上描述的第一实施方式的差异上。
在一些实施方式中，倾斜面256可以形成小于80度的锐角θ1。在其它实施方式中，倾斜面256可以形成小于70度的锐角θ1。在又一实施方式中，倾斜面256可以形成小于60度的锐角θ1。在再一实施方式中，倾斜面256可以形成小于45度的锐角θ1。
类似地，在一些实施方式中，倾斜面276可以形成小于80度的锐角θ2。在其它实施方式中，倾斜面276可以形成小于70度的锐角θ2。在又一实施方式中，倾斜面276可以形成小于60度的锐角θ2。在再一实施方式中，倾斜面276可以形成小于45度的锐角θ2。
注意到，在此使用时，术语“锐角”不包括仅比90度小几度的角度（其可能会例如由在半导体生长和处理操作中的正常变化产生）。例如，由于工艺变化或限制，意指垂直的侧壁可以不十分精确地垂直。
参考图3，在根据本发明构思的第二实施方式的半导体器件2中，P型功函数调整膜250不包括相对于沟槽212的侧壁形成锐角的倾斜面（例如，倾斜面256），而是替代地，具有相对于沟槽212的第一和第二侧壁形成大约90度的角度的非倾斜面。N型功函数调整膜270可以包括相对于沟槽212的第一侧壁形成锐角的倾斜面276。
因为N型功函数调整膜270包括倾斜面276，所以沟槽212的入口比N型功函数调整膜270不包括倾斜面276时沟槽212的入口宽。如上所讨论的，加宽沟槽212的上开口可以使得更容易通过在沟槽212中沉积金属而形成具有良好间隙填充特性的金属栅图案290。
图4是根据本发明构思的第三实施方式的半导体器件的截面图。为了说明的简单，这个实施方式的讨论将集中于与参考图1和图2在以上描述的第一实施方式的差异上。
参考图4，根据本发明构思第三实施方式的半导体器件3不包括N型功函数调整膜270（见图1）。如上所述，如果N型功函数调整膜270并未损害P型晶体管的操作特性，则其可以包括在P型晶体管中。然而，为了最佳化P型晶体管的操作特性，N型功函数调整膜270可以被沉积在P型晶体管的层结构内然后被去除。因为不存在N型功函数调整膜270，所以到沟槽212中的开口更宽。此外，P型功函数调整膜250可以包括相对于沟槽212的第一侧壁形成锐角的倾斜面256。如上所讨论的，到沟槽212中的更宽的开口可以有助于在沟槽212中形成具有良好的间隙填充特性的金属栅图案290。
图5是根据本发明构思的第四实施方式的半导体器件4的截面图。为了说明的简单，这个实施方式的讨论将集中于与参考图1和图2在以上描述的第一实施方式的差异上。
参考图5，在根据本发明构思的第四实施方式的半导体器件4中，第一区域I和第二区域II被定义在基板100和200中。N型晶体管可以形成在第一区域I中，P型晶体管可以形成在第二区域II中。
N型晶体管可以包括第一替代金属栅。第一替代金属栅可以形成在包括沟槽112的层间绝缘膜110中。
栅绝缘膜130可以沿沟槽112的侧壁和底表面共形地形成。栅绝缘膜130可以包括具有比硅氧化物膜的介电常数高的介电常数的高介电常数（高k）材料。例如，栅绝缘膜130可以包括从HfO2、ZrO2、Ta2O5、TiO2、SrTiO3和(Ba,Sr)TiO3组成的组选出的材料。
第一替代金属栅可以包括蚀刻停止膜140、N型功函数调整膜170、粘接膜180和金属栅图案190。如所示出的，蚀刻停止膜140、N型功函数调整膜170以及粘接膜180可以沿沟槽112的底表面和侧壁共形地形成。蚀刻停止膜140可以包括例如TiN和TaN中的至少一种。备选地，蚀刻停止膜140可以是顺序层叠的TiN膜和TaN膜。N型功函数调整膜170可以通过调整N型晶体管的功函数来调整N型晶体管的操作特性。N型功函数调整膜170可以是从TiAl、TiAlN、TaC、TiC和HfSi组成的组中选出的材料。例如，N型功函数调整膜170可以是TiAl膜。粘接膜180可以包括TiN和Ti的至少一种。备选地，粘接膜180可以是顺序层叠的TiN膜和Ti膜。粘接膜180可以增加在随后的工艺中形成的金属栅图案190的粘接力。金属栅图案190可以形成在沟槽112中的粘接膜180上以填充沟槽112。金属栅图案190可以是Al、W等，但是不限于此。
N型功函数调整膜170可以沿沟槽112的侧壁设置并且可以包括相对于沟槽112的第一侧壁形成锐角的倾斜面276。
此外，半导体器件4可以包括第二替代金属栅，该第二替代金属栅可以包括蚀刻停止膜240、P型功函数调整膜250、N型功函数调整膜270、粘接膜280、金属栅图案290等。P型功函数调整膜250可以包括相对于沟槽212的第一和第二侧壁形成锐角的倾斜面（例如，倾斜面256）。N型功函数调整膜270也可以包括相对于沟槽212的第一侧壁形成锐角的倾斜面276。
虽然在图中未示出，但是将理解，在图3或图4中描绘的P型晶体管的栅结构可以备选地用于第二区域II中。
图6是根据本发明构思的第五实施方式的半导体器件5的透视图。图7是沿图6的线A-A'截取的截面图。图8是沿图6的线B-B'截取的截面图。图6至图8描绘了其中图1所示的P型晶体管的栅极被应用到鳍型晶体管（FinFET）的发明构思的实施方式。
参考图6至图8，根据本发明构思的第五实施方式的半导体器件5可以包括鳍F1、栅电极222、凹槽225、源/漏极261等。
鳍F1可以沿第二方向Y1延伸。鳍F1可以是基板200的一部分，并且可以包括从基板200生长的外延层。元件隔离膜201可以覆盖鳍F1的侧表面。
栅电极222可以形成在鳍F1上以交叉鳍F1。栅电极222可以沿第一方向X1延伸。
如所示出的，栅电极222可以包括蚀刻停止膜240、P型功函数调整膜250、N型功函数调整膜270、粘接膜280、金属栅图案290等。
凹槽225可以形成在栅电极222两侧的鳍F1中。因为凹槽225的侧壁倾斜，所以凹槽225的宽度可以随着与基板100相距的距离增加而增加。如在图6中示出的，凹槽225的宽度可以比鳍F1的宽度大。
源/漏极261形成在凹槽225中。源/漏极261可具有升高的源/漏形状。也就是说，源/漏极261的上表面可以比元件隔离膜201的上表面高。此外，源/漏极261和栅电极222可以通过间隔物220彼此隔离。如图6所示，可以提供两个凹槽225以及两个源/漏极261，其中一个凹槽225和一个源/漏极261设置在栅电极222的每一侧。
在其中根据本发明构思的第五实施方式的半导体器件5是P型晶体管的情形下，源/漏极261可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的材料，并且可以是例如SiGe。压应力材料可以施加压应力到鳍F1以改善在沟道区中载流子的迁移率。
虽然未示出，但是将理解，根据本发明的另一实施方式，图3和图4所示的P型晶体管的栅极也可以被应用到鳍型晶体管。
在其中根据本发明构思的实施方式的N型晶体管的栅极（例如，图5的形成在第一区域I中的栅极）被应用到鳍型晶体管的情形下，源/漏极261可以包含与基板的材料相同的材料，或包含压应力材料。例如，如果基板包含Si，则（对于包括硅基板的实施方式）源/漏极可以包含Si或具有比Si的晶格常数小的晶格常数的材料（例如SiC）。
图9和图10是根据本发明构思的第六实施方式的半导体器件6的电路图和布局图。
参考图9和图10，根据本发明构思的第六实施方式的半导体器件6可以包括并联连接在电源节点Vcc和接地节点Vss之间的一对逆变器INV1和INV2、以及连接到逆变器INV1和INV2的相应的输出节点的第一传输晶体管（pass transistor）PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一逆变器INV1包括串联连接的第一上拉晶体管PU1以及第一下拉晶体管PD1。第二逆变器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。
此外，第一逆变器INV1和第二逆变器INV2配置为使得第一逆变器INV1的输入节点连接到第二逆变器INV2的输出节点，第二逆变器INV2的输入节点连接到第一逆变器INV1的输出节点从而组成一个闩锁电路。
参考图9和图10，彼此分离的第一有源区310、第二有源区320、第三有源区330和第四有源区340形成为沿一个方向（例如，图10的竖直方向）延伸。第二有源区320和第三有源区330的延伸长度可以比第一有源区310和第四有源区340的延伸长度短。
此外，第一栅电极351、第二栅电极352、第三栅电极353和第四栅电极354沿另一方向（例如，图10的水平方向）延伸，并且形成为交叉第一有源区310至第四有源区340。具体地，第一栅电极351可以完全交叉第一有源区310和第二有源区320并且可以至少部分地交叠第三有源区330的端点。第三栅电极353可以完全交叉第四有源区340和第三有源区330并且可以至少部分地交叠第二有源区320的端点。第二栅电极352和第四栅电极354形成为分别交叉第一有源区310和第四有源区340。
如所示出的，第一上拉晶体管PU1被定义在第一栅电极351和第二有源区320的交叉点周围，第一下拉晶体管PD1被定义在第一栅电极351和第一有源区310的交叉点周围，第一传输晶体管PS1被定义在第二栅电极352和第一有源区310的交叉点周围。第二上拉晶体管PU2被定义在第三栅电极353和第三有源区330的交叉点周围，第二下拉晶体管PD2被定义在第三栅电极353和第四有源区340的交叉点周围，第二传输晶体管PS2被定义在第四栅电极354和第四有源区340的交叉点周围。
源/漏极可以形成在第一至第四栅电极351至354与第一至第四有源区310、320、330和340的每个交叉点的两侧。
此外，可以形成许多触点350。
另外，共用的触点361电连接第二有源区320、第三栅电极353和布线371。共用的触点362电连接第三有源区330、第一栅电极351和布线372。
例如，第一上拉晶体管PU1和第二上拉晶体管PU2可具有参考图1至图6的至少之一描述的构造。第一下拉晶体管PD1、第一传输晶体管PS1、第二下拉晶体管PD2和第二传输晶体管PS2可具有包括形成在图5的第一区域I中的栅极的构造。
图11是根据本发明构思的一些实施方式的包括半导体器件的电子系统的框图。
参考图11，电子系统1100包括控制器1110、输入/输出（I/O）器件1120、存储器件1130、接口1140以及总线1150。控制器1110、I/O器件1120、存储器件1130、和/或接口1140可以通过总线1150彼此连接。总线1150提供通过其可以传输数据的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和执行类似功能的其它逻辑器件的至少之一。I/O器件1120可以包含键盘、键板和/或显示装置。存储器1130可以存储数据和/或命令。接口1140用于从通信网络传输数据/从通信网络接收数据。接口1140可以是有线接口或无线接口。例如，接口1140可以包括天线或有线/无线收发器。虽然在图中未示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为用于改善控制器1110的操作的操作存储器。根据本发明构思的实施方式的鳍场效应晶体管可以被提供在存储器件1130中，和/或可以被提供作为控制器1110以及I/O器件1120的一部分。
例如，电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器、存储卡或能在无线环境中传输和/或接收信息的各种电子产品。
图12和图13是根据本发明构思的一些实施方式的半导体器件可以应用于其的示例性半导体系统。图12示出了平板PC，图13示出了膝上型电脑。根据本发明构思的实施方式的半导体器件1至6的至少之一可以用于平板PC、膝上型电脑等。还将理解，根据本发明构思的实施方式的半导体器件可以应用于未示出的其它集成电路器件。
在下文中，将参考图1和图14至图21描述用于制造根据本发明构思的第一实施方式的半导体器件的方法。图14至图21是示出根据本发明构思的第一实施方式的半导体器件的制造方法的中间步骤的图示。
首先，如图14所示，提供基板100，在该基板100中定义有第一区域I和第二区域II。
在第一区域I中，形成牺牲栅图案119，间隔物120形成在牺牲栅图案119的侧壁处。层间绝缘膜110围绕牺牲栅图案119和间隔物120同时暴露牺牲栅图案119的上表面。
在第二区域II中，形成牺牲栅图案219，间隔物220形成在牺牲栅图案219的侧壁处。层间绝缘膜210围绕牺牲栅图案219和间隔物220同时暴露牺牲栅图案219的上表面。
牺牲栅图案119和牺牲栅图案219可以由例如多晶硅形成，但是它们不限于此。
参考图15，牺牲栅图案119和牺牲栅图案219被去除使得层间绝缘膜110在第一区域I中包括沟槽112，层间绝缘膜210在第二区域II中包括沟槽212。
接着，栅绝缘膜130a形成在沟槽112中，栅绝缘膜230a形成在沟槽212中。栅绝缘膜130a沿沟槽112的底表面和侧壁以及层间绝缘膜110的上表面共形地形成。栅绝缘膜230a沿沟槽212的底表面和侧壁以及层间绝缘膜210的上表面共形地形成。栅绝缘膜130a和栅绝缘膜230a可以是高介电常数（高k）膜。
然后，蚀刻停止膜140a形成在沟槽112中的栅绝缘膜130a上，蚀刻停止膜240a形成在沟槽212中的栅绝缘膜230a上。蚀刻停止膜140a和蚀刻停止膜240a也分别形成在层间绝缘膜110和层间绝缘膜210上，并且可以共形地形成。
参考图16，P型功函数调整膜150a和250a形成在蚀刻停止膜140a和240a上。
如所示出的，P型功函数调整膜150a和250a沿沟槽112的底表面和侧壁以及层间绝缘膜110的上表面、沟槽212的底表面和侧壁以及层间绝缘膜210的上表面共形地形成。
P型功函数调整膜150a和250a可以包含例如TiN。
参考图17，去除形成在第一区域I中的P型功函数调整膜150a，并且保留形成在第二区域II中的P型功函数调整膜250a。也就是说，P型功函数调整膜250a保留在沟槽212中的栅绝缘膜230a上。
参考图18，N型功函数调整膜170a形成在沟槽112中的蚀刻停止膜140a上，N型功函数调整膜270a形成在沟槽212中的P型功函数调整膜250a上。
如所示出的，N型功函数调整膜170a和270a沿沟槽112的底表面和侧壁以及层间绝缘膜110的上表面、沟槽212的底表面和侧壁以及层间绝缘膜210的上表面共形地形成。
参考图19，硬掩模198形成在第一区域I中的N型功函数调整膜170a上，硬掩模298形成在第二区域II中的N型功函数调整膜270a上。
如所示出的，硬掩模198和298分别沿沟槽112的底表面和侧壁以及层间绝缘膜110的上表面、沟槽212的底表面和侧壁以及层间绝缘膜210的上表面共形地形成。
硬掩模198和298可以是氧化物膜、氮氧化物膜、氮化物膜等，但是它们不限于此。
参考图20，形成覆盖第一区域I且暴露第二区域II的光致抗蚀剂膜199。
接着，在第二区域II中的一部分N型功函数调整膜270a（见图19）和一部分P型功函数调整膜250a（见图19）被去除。结果，N型功函数调整膜270包括相对于沟槽212的第一侧壁形成锐角θ2的倾斜面276，P型功函数调整膜250包括相对于沟槽212的第一侧壁形成锐角θ1的倾斜面256。
例如，反应离子蚀刻（RIE）可以用于执行蚀刻。具体地，蚀刻可以被执行以从层间绝缘膜210的上表面去除硬掩模298。在层间绝缘膜210的上表面上的硬掩模298被蚀刻时，P型功函数调整膜250a和N型功函数调整膜270a的电场集中于该处的边缘部分被更多地蚀刻。也就是说，P型功函数调整膜250a和N型功函数调整膜270a的位于沟槽212入口处的边缘部分被更重地蚀刻。因此，如所示出的，完成的P型功函数调整膜250和N型功函数调整膜270可具有斜切形状。也就是说，P型功函数调整膜250和N型功函数调整膜270的每个可具有相对于沟槽212的侧壁形成锐角的倾斜面。同时，在P型功函数调整膜250a和N型功函数调整膜270a被斜切之后，一部分硬掩模298可以保留在第二区域II的沟槽212中。
然后，去除光致抗蚀剂膜199。
然后，去除硬掩模298的剩余部分。
参考图21，粘接膜180a形成在沟槽112中的N型功函数调整膜170a上，粘接膜280a形成在沟槽212中的N型功函数调整膜270b上。
然后，金属栅图案190a形成在沟槽112中的粘接膜180a上以填充沟槽112，金属栅图案290a形成在沟槽212中的粘接膜280a上以填充沟槽212。
因为P型功函数调整膜250b和N型功函数调整膜270b被斜切，所以沟槽212的入口是宽的。这可以使得更容易用金属栅图案290a填充沟槽212。
再次参考图1，执行平坦化工艺以暴露层间绝缘膜210的上表面。通过该平坦化工艺，在第一区域I中完成N型晶体管的第一替代金属栅，在第二区域II中完成P型晶体管的第二替代金属栅。第二替代金属栅可以包括被斜切的P型功函数调整膜250和N型功函数调整膜270。
在下文中，将参考图3和图22描述根据本发明构思的第二实施方式的半导体器件的制造方法。图22是示出用于制造根据本发明构思的第二实施方式的半导体器件的方法的中间步骤的图示。为了说明的简单，下面的描述将集中于与以上描述的根据本发明构思的第一实施方式的半导体器件的制造方法不同的制造方法的步骤上。图22是显示可能在图19的步骤之后发生的制造步骤的图示。
在根据本发明构思的第一实施方式的用于制造半导体器件的方法中，硬掩模198形成在第一区域I中的N型功函数调整膜170a上，硬掩模298形成在第二区域II中的N型功函数调整膜270a上（见图19）。形成在第二区域II中的一部分P型功函数调整膜250a以及一部分N型功函数调整膜270a使用光致抗蚀剂膜199被蚀刻。因为光致抗蚀剂膜199不暴露第一区域I，所以第一区域I中的N型功函数调整膜170a不被蚀刻（见图20）。
在用于制造根据本发明构思的第二实施方式的半导体器件的方法中，不使用光致抗蚀剂膜199（见图20）。因而，基板100和200的整个表面被蚀刻。也就是说，在第二区域II中的一部分P型功函数调整膜250a（见图19）和一部分N型功函数调整膜270a（见图19）被蚀刻的同时，第一区域I中的一部分N型功函数调整膜170a也被蚀刻。结果，N型功函数调整膜170a具有倾斜面，该倾斜面相对于沟槽112的侧壁具有锐角。在该情形下，在P型功函数调整膜250a和N型功函数调整膜270a被斜切之后，一部分硬掩模可以保留在沟槽112和212中。
然后，去除硬掩模的剩余部分。
再次参考图3，粘接膜280a形成在沟槽212中的N型功函数调整膜270b上。接着，金属栅图案290a形成在沟槽212中的粘接膜280a上以填充沟槽212。然后，执行平坦化工艺以暴露层间绝缘膜210的上表面。
在下文中，将参考图23和图26描述根据本发明构思的第三实施方式的半导体器件的制造方法。图23至图26是示出根据本发明构思的第三实施方式的半导体器件的制造方法的中间步骤的图示。图23是显示在图16的步骤之后执行的制造步骤的图示。
参考图23，硬掩模图案297形成在暴露第一区域I且覆盖第二区域II的P型功函数调整膜150a和250a上（见图16）。
然后，第一区域I的P型功函数调整膜150a使用硬掩模图案297被去除。
参考图24，在去除第一区域I的P型功函数调整膜150a之后，N型功函数调整膜170a和270a形成在第一区域I和第二区域II上。
参考图25，光致抗蚀剂图案293形成在暴露第二区域II且覆盖第一区域I的N型功函数调整膜170a和270a上。
接着，第二区域II的N型功函数调整膜270a被去除。例如，这可以通过使用光致抗蚀剂图案293作为蚀刻掩模的湿法蚀刻完成。因为硬掩模图案297在N型功函数调整膜270a和P型功函数调整膜250a之间，所以N型功函数调整膜270a可以在不影响P型功函数调整膜250a的情形下被去除。
然后，去除硬掩模图案297。
参考图26，粘接膜180和280形成在沟槽112中的N型功函数调整膜170a（见图25）上以及沟槽212中的P型功函数调整膜250a（见图25）上。
然后，金属材料被填充在沟槽112和212中。在当前实施方式中，不包括N型功函数调整膜270并且仅P型功函数调整膜250包括在沟槽212中。因此，由于沟槽212的入口是宽的，更容易在沟槽212中沉积金属材料。
然后，执行平坦化工艺以暴露层间绝缘膜110以及210的上表面。
因此，第二区域II的第二替代金属栅不包括N型功函数调整膜270并且仅包括P型功函数调整膜250。
本申请要求享有2012年5月11在韩国知识产权局提交的韩国专利申请No.10-2012-0050344的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
基板；
在所述基板上的包括沟槽的层间绝缘膜；
栅绝缘膜，在所述沟槽中；
功函数调整膜，在所述沟槽中且在所述栅绝缘膜上并且具有沿着所述沟槽的第一侧壁延伸的第一部分、沿着所述沟槽的第二侧壁延伸的第二部分和沿着所述沟槽的底表面延伸的第三部分，所述功函数调整膜的所述第一部分具有倾斜顶表面，该倾斜顶表面相对于所述沟槽的所述第一侧壁形成锐角；以及
金属栅图案，在所述沟槽中且在所述功函数调整膜上，填充所述沟槽，
其中所述功函数调整膜是第一功函数调整膜，所述倾斜顶表面是第一倾斜顶表面，所述锐角是第一锐角，所述半导体器件还包括在所述第一功函数调整膜上的第二功函数调整膜，其中所述第二功函数调整膜的顶表面在所述第一倾斜顶表面之下。
2.根据权利要求1所述的半导体器件，其中所述功函数调整膜的所述第一部分还具有平行于所述沟槽的第一侧壁延伸的第一侧壁和平行于所述沟槽的第一侧壁延伸的第二侧壁，所述倾斜顶表面从所述第一侧壁的顶端延伸到所述第二侧壁的顶端。
3.根据权利要求1所述的半导体器件，其中所述第二功函数调整膜的所述顶表面是第二倾斜顶表面，该第二倾斜顶表面相对于所述沟槽的所述第一侧壁形成第二锐角，所述第一倾斜顶表面和所述第二倾斜顶表面形成连续的表面。
4.根据权利要求3所述的半导体器件，其中沿着所述第一功函数调整膜的所述第一倾斜顶表面从所述层间绝缘膜的上表面到中点的第一深度与沿着所述第二功函数调整膜的所述第二倾斜顶表面从所述层间绝缘膜的所述上表面到中点的第二深度不同。
5.根据权利要求4所述的半导体器件，其中所述第一深度小于所述第二深度。
6.根据权利要求1所述的半导体器件，其中所述功函数调整膜的上部分的宽度随着与所述沟槽的所述底表面相距的距离增加而减小。
7.一种半导体器件，包括：
基板；
层间绝缘膜，在所述基板上且包括彼此分离的第一沟槽和第二沟槽；
NMOS晶体管，包括形成在所述第一沟槽中的第一金属栅；以及
PMOS晶体管，包括形成在所述第二沟槽中的第二金属栅，其中所述第一金属栅包括沿着所述第一沟槽的第一侧壁、第二侧壁和底表面形成的第一N型功函数调整膜，
所述第二金属栅包括在所述第二沟槽中并沿着所述第二沟槽的第一侧壁、第二侧壁和底表面顺序地层叠的P型功函数调整膜和第二N型功函数调整膜，
所述第二N型功函数调整膜包括第一倾斜顶表面，该第一倾斜顶表面相对于所述第二沟槽的所述第一侧壁形成锐角，以及
所述第二N型功函数调整膜的所述第一倾斜顶表面低于所述P型功函数调整膜的顶表面。
8.根据权利要求7所述的半导体器件，其中所述P型功函数调整膜的顶表面为第二倾斜顶表面，该第二倾斜顶表面相对于所述第二沟槽的所述第一侧壁形成锐角。
9.根据权利要求8所述的半导体器件，其中所述第一倾斜顶表面和所述第二倾斜顶表面是彼此连续的。
10.根据权利要求7所述的半导体器件，其中所述第一N型功函数调整膜包括第三倾斜顶表面，该第三倾斜顶表面相对于所述第一沟槽的所述第二侧壁形成锐角。
11.一种半导体器件，包括：
在基板上的包括沟槽的层间绝缘膜；
栅绝缘膜，形成在所述沟槽中；
第一TiN膜，在所述沟槽中且在所述栅绝缘膜的上表面上；
TaN膜，在所述沟槽中且在所述第一TiN膜的上表面上；
第二TiN膜，在所述沟槽中且在所述TaN膜的上表面上；以及
TiAl膜，在所述沟槽中且在所述第二TiN膜的上表面上，
其中所述TiAl膜具有倾斜顶表面，该倾斜顶表面相对于所述沟槽的侧壁形成锐角，并且所述TiAl膜的所述倾斜顶表面低于所述第二TiN膜的顶表面。
12.如权利要求11所述的半导体器件，其中所述TiAl膜包括沿着所述沟槽的第一侧壁延伸的第一部分、沿着所述沟槽的第二侧壁延伸的第二部分和沿着所述沟槽的底表面延伸的第三部分，
所述TiAl膜的所述第一部分具有平行于所述沟槽的第一侧壁延伸的第一侧壁、平行于所述沟槽的第一侧壁延伸的第二侧壁以及所述倾斜顶表面，所述倾斜顶表面从所述第一侧壁的顶端延伸到所述第二侧壁的顶端。
13.一种制造半导体器件的方法，包括：
在基板上形成包括沟槽的层间绝缘膜；
在所述沟槽中形成栅绝缘膜；
沿着所述沟槽的侧壁和底表面以及所述层间绝缘膜的上表面在所述栅绝缘膜上形成功函数调整膜；
去除所述功函数调整膜的一部分，使得所述功函数调整膜包括相对于所述沟槽的所述侧壁具有锐角的倾斜顶表面；以及
在所述功函数调整膜上形成金属栅图案以填充所述沟槽，
其中所述功函数调整膜是第一功函数调整膜，所述半导体器件还包括在所述第一功函数调整膜与所述栅绝缘膜之间的第二功函数调整膜，所述第一功函数调整膜的倾斜顶表面低于所述第二功函数调整膜的顶表面。
14.根据权利要求13所述的制造半导体器件的方法，其中去除所述功函数调整膜的一部分包括：
沿着所述沟槽的所述侧壁和所述底表面以及所述层间绝缘膜的所述上表面在所述功函数调整膜上形成硬掩模；以及
蚀刻并去除形成在所述层间绝缘膜的所述上表面上的所述硬掩模。
15.一种制造半导体器件的方法，包括：
提供包括第一区域和第二区域的基板；
在所述基板上形成层间绝缘膜，所述层间绝缘膜包括形成在所述第一区域中的第一沟槽以及形成在所述第二区域中的第二沟槽；
在所述第一沟槽中形成第一栅绝缘膜以及在所述第二沟槽中形成第二栅绝缘膜；
在所述第二栅绝缘膜上形成第一功函数调整膜，所述第一功函数调整膜沿着所述第二沟槽的侧壁和底表面以及所述层间绝缘膜的上表面设置；
在所述第一栅绝缘膜和第一功函数调整膜上形成第二功函数调整膜，所述第二功函数调整膜沿着所述第一沟槽的侧壁和底表面、所述第二沟槽的所述侧壁和所述底表面以及所述层间绝缘膜的所述上表面设置；
去除所述第二功函数调整膜的一部分，使得所述第二功函数调整膜包括相对于所述第二沟槽的所述侧壁具有锐角的第一倾斜面；以及
形成第一金属栅图案以填充所述第一沟槽以及形成第二金属栅图案以填充所述第二沟槽。
16.一种半导体器件，包括：
基板；
层间绝缘膜，在所述基板上且具有沟槽；
栅绝缘膜，在所述沟槽的第一侧壁、第二侧壁和底表面上；以及
功函数调整膜，在所述沟槽中且在所述栅绝缘膜上，所述功函数调整膜具有第一和第二侧壁以及底表面，
金属栅图案，在所述沟槽中且在所述功函数调整膜上，
其中所述功函数调整膜的所述第一侧壁和所述第二侧壁的上部分被斜切，
其中所述功函数调整膜是具有倾斜顶表面的第一功函数调整膜，所述半导体器件还包括在所述第一功函数调整膜和所述栅绝缘膜之间的第二功函数调整膜，所述第一功函数调整膜的所述倾斜顶表面低于所述第二功函数调整膜的顶表面。
17.根据权利要求16所述的半导体器件，还包括在所述栅绝缘膜和所述功函数调整膜之间的蚀刻停止膜以及在所述功函数调整膜和所述金属栅图案之间的粘接膜。
18.根据权利要求16所述的半导体器件，其中所述第一功函数调整膜具有沿着所述沟槽的第一侧壁延伸的第一部分、沿着所述沟槽的第二侧壁延伸的第二部分和沿着所述沟槽的底表面延伸的第三部分，
所述第一功函数调整膜的所述第一部分具有平行于所述沟槽的第一侧壁延伸的第一侧壁、平行于所述沟槽的第一侧壁延伸的第二侧壁以及从所述第一侧壁的顶端延伸到所述第二侧壁的顶端的所述倾斜顶表面，所述倾斜顶表面相对于所述沟槽的所述第一侧壁形成锐角。
19.根据权利要求16所述的半导体器件，其中所述第二功函数调整膜具有第一侧壁、第二侧壁和底表面，其中所述第二功函数调整膜的所述第一侧壁和所述第二侧壁的上部分被斜切。
20.根据权利要求16所述的半导体器件，其中所述第二功函数调整膜具有第一侧壁、第二侧壁和底表面，其中所述第二功函数调整膜的所述第一侧壁和所述第二侧壁的上部分没有被斜切。
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