TW201401520A - 具有包含擴散阻障層之金屬閘極的積體電路元件 - Google Patents

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Ju-Youn Kim
Tae-Won Ha
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Samsung Electronics Co Ltd
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Abstract

提供具有包含擴散阻障層的金屬閘極的積體電路元件以及其製造方法。所述元件可包含：閘極絕緣膜；第一導電類型功函數調節膜，位於所述閘極絕緣膜上；以及金屬閘極圖案，位於所述第一導電類型功函數調節膜上。所述元件可包含：鈷膜，位於所述閘極絕緣膜與所述金屬閘極圖案之間以減少自所述金屬閘極圖案至所述閘極絕緣膜中的擴散。

Description

具有包含擴散阻障層之金屬閘極的積體電路元件 【相關申請案的交叉參考】
本申請案主張於2012年6月27日在韓國智慧財產局申請的韓國專利申請案第10-2012-0069247號的優先權，其全部揭露內容以引用方式併入於此。
本發明大體上是關於電子元件的領域，且特定言之，本發明是關於半導體元件。
高介電常數(High-k)閘極介電質膜可用於以相對薄的等效氧化物厚度(equivalent oxide thickness)減小閘電極與通道區域之間的漏電流。金屬閘電極可用於減小閘極的電阻。因此，包含高介電常數閘極介電質膜以及金屬閘電極的電晶體已用於改良高密度積體電路元件的效能。
一種半導體元件可包含：層間介電質膜，位於基板上，包含渠溝；以及閘極絕緣膜，位於所述渠溝中。所述元件可更包含：第一功函數調節膜，位於所述渠溝中的所述閘極絕緣膜上；第二功函數調節膜，位於所述渠溝中的所述第一功函數調節膜上；以及鈷膜，位於所述第一功函數調節膜與所述第二功函數調節膜之間。
在一些實施例中，所述第一功函數調節膜可包含P型功函數調節膜，且所述第二功函數調節膜可包含N型功函數調節膜。
在一些實施例中，所述第一功函數調節膜可包含TiN膜，且所述第二功函數調節膜可包含TiAl膜。
根據一些實施例，所述元件亦可包含：金屬閘極圖案，位於所述第二功函數調節膜上以填滿所述渠溝。
根據一些實施例，所述元件亦可包含：黏著膜，位於所述第二功函數調節膜與所述金屬閘極圖案之間。
在一些實施例中，沿著所述渠溝的側壁以及底表面，所述第一功函數調節膜及所述第二功函數調節膜、所述鈷膜以及所述黏著膜的厚度可為恒定的。
在一些實施例中，所述鈷膜的厚度可處於約5埃至約50埃的範圍中。
根據一些實施例，所述元件亦可包含：蝕刻終止膜，位於所述渠溝中的所述閘極絕緣膜與所述第一功函數調節膜之間。
在一些實施例中，所述半導體元件可為鰭型電晶體。
根據一些實施例，所述閘極絕緣膜可包含高介電常數介電質膜，且沿著所述渠溝的側壁以及底表面，所述閘極絕緣膜的厚度可為恒定的。
一種第一導電類型的電晶體可包含：層間介電質膜，位於基板上，包含渠溝；閘極絕緣膜，位於所述渠溝的側壁以及底表面上。所述電晶體可更包含：所述第一導電類型的功函數調節膜，位於所述閘極絕緣膜上；金屬閘極圖案，位於所述功函數調節膜上，填充所述渠溝；以及鈷膜，位於所述閘極絕緣膜與所述金屬閘極圖案之間。
在一些實施例中，所述第一導電類型可為P型。
在一些實施例中，所述電晶體亦可包含：N型功函數調節膜，位於所述功函數調節膜與所述金屬閘極圖案之間。所述鈷膜可位於所述功函數調節膜與所述N型功函數調節膜之間。
根據一些實施例，所述電晶體亦可包含：蝕刻終止膜，位於所述閘極絕緣膜與所述功函數調節膜之間。所述鈷膜可位於所述蝕刻終止膜與所述功函數調節膜之間。
在一些實施例中，所述電晶體亦可包含：蝕刻終止膜，包含依序堆疊於所述閘極絕緣膜與所述功函數調節膜之間的TiN膜以及TaN膜。所述鈷膜可位於所述TiN膜與所述TaN膜之間。
根據一些實施例，所述第一導電類型可為N型。
在一些實施例中，所述鈷膜的厚度可處於約5埃至約50 埃的範圍中。
一種半導體元件可包含：層間介電質膜，位於基板上，包含渠溝；以及閘極絕緣膜，位於所述渠溝中。所述元件可更包含：TiN膜，位於所述渠溝中的所述閘極絕緣膜上；Al膜，位於所述渠溝中的所述TiN膜上；以及鈷膜，位於所述渠溝中的所述TiN膜與所述Al膜之間。
在一些實施例中，所述元件亦可包含：TaN膜，位於所述TiN膜與所述鈷膜之間。此外，所述元件亦可包含：TiAl膜，位於所述渠溝中的所述鈷膜與所述Al膜之間。
一種半導體元件可包含：基板，包含第一區域及第二區域；以及位於所述第一區域上的N型電晶體，包含第一替換金屬閘極，所述N型電晶體可包含：第一閘極絕緣膜，位於所述基板上；N型功函數調節膜，位於所述第一閘極絕緣膜上；第一金屬閘極圖案，位於所述N型功函數調節膜上；以及第一鈷膜，位於所述第一閘極絕緣膜與所述第一金屬閘極圖案之間。所述元件可更包含：位於所述第二區域上的P型電晶體，包含第二替換金屬閘極，所述P型電晶體可包含：第二閘極絕緣膜，位於所述基板上；P型功函數調節膜，位於所述第二閘極絕緣膜上；第二金屬閘極圖案，位於所述P型功函數調節膜上；以及第二鈷膜，位於所述第二閘極絕緣膜與所述第二金屬閘極圖案之間。
在一些實施例中，所述第一替換金屬閘極可不含所述P型功函數調節膜。
在一些實施例中，所述第二替換金屬閘極可不含所述N型功函數調節膜。
根據一些實施例，所述第二替換金屬閘極可更包含位於所述第二鈷膜上的所述N型功函數調節膜。
一種積體電路元件，包含第一導電類型的第一電晶體，所述第一電晶體可包含：第一閘極絕緣層，位於基板上；所述第一導電類型的功函數調節層，位於所述第一閘極絕緣層上；以及第一金屬閘極層，位於所述功函數調節層上。所述元件可更包含：第一擴散阻障層，位於所述第一閘極絕緣層與所述第一金屬閘極層之間。
在一些實施例中，所述第一擴散阻障層可包含鈷膜。
在一些實施例中，所述第一電晶體可更包含：TiN膜，位於所述第一閘極絕緣層與所述第一擴散阻障層之間。
根據一些實施例，所述第一電晶體可更包含：TaN膜，位於所述TiN膜與所述第一擴散阻障層之間。
在一些實施例中，所述第一金屬閘極層可包含鋁膜，且所述第一電晶體可更包含：TiAl膜，位於所述第一擴散阻障層與所述第一金屬閘極層之間。
在一些實施例中，所述第一導電類型的所述功函數調節層可包含第一功函數調節層，且所述第一電晶體可更包含：第二導電類型的第二功函數調節層，位於所述第一功函數調節層上。所述第一擴散阻障層可包含鈷膜。所述第一擴散阻障層可位於所 述第一功函數調節層與所述第二功函數調節層之間。
在一些實施例中，所述第一導電類型的所述功函數調節層可包含第一功函數調節層，且所述積體電路元件更包含第二導電類型的第二電晶體，所述第二電晶體可包含：第二閘極絕緣層，位於所述基板上；所述第二導電類型的第二功函數調節層，位於所述第二閘極絕緣層上；第二金屬閘極層，位於所述第二功函數調節層上；以及第二擴散阻障層，位於所述第二閘極絕緣層與所述第二金屬閘極層之間。所述第二電晶體不含所述第一功函數調節層。
在一些實施例中，所述第一擴散阻障層及所述第二擴散阻障層可包含鈷膜。
根據一些實施例，所述第一電晶體可更包含位於所述第一功函數調節層上的所述第二功函數調節層，且所述第一擴散阻障層可位於所述第一功函數調節層與所述第二功函數調節層之間。所述第一電晶體可更包含位於所述第一閘極絕緣層與所述第一擴散阻障層之間的TiN膜，且所述金屬閘極圖案可包含鋁膜。
1、2、3、4、5、6、7、8、9‧‧‧半導體元件
100、200‧‧‧基板
110‧‧‧第一層間介電質膜
112‧‧‧第一渠溝
119‧‧‧第一犧牲閘極圖案
120、220‧‧‧間隔物
130、130a‧‧‧第一閘極絕緣膜
140、140a‧‧‧第一蝕刻終止膜
141‧‧‧第一膜
142‧‧‧第二膜
150a、250、250a‧‧‧P型功函數調節膜
160、160a‧‧‧第一鈷膜
170、170a、270、270a‧‧‧N型功函數調節膜
180、180a‧‧‧第一黏著膜
190、190a‧‧‧第一金屬閘極圖案
201‧‧‧隔離膜
210‧‧‧第二層間介電質膜
212‧‧‧第二渠溝
219‧‧‧第二犧牲閘極圖案
222‧‧‧閘電極
225‧‧‧凹處
230、230a‧‧‧第二閘極絕緣膜
240、240a‧‧‧第二蝕刻終止膜
241‧‧‧第三膜
242‧‧‧第四膜
260、260a‧‧‧第二鈷膜
261‧‧‧源極/汲極
280、280a‧‧‧第二黏著膜
290、290a‧‧‧第二金屬閘極圖案
310‧‧‧第一作用區域
320‧‧‧第二作用區域
330‧‧‧第三作用區域
340‧‧‧第四作用區域
350‧‧‧觸點
351‧‧‧第一閘電極
352‧‧‧第二閘電極
353‧‧‧第三閘電極
354‧‧‧第四閘電極
361、362‧‧‧共用觸點
371、372‧‧‧導線
410‧‧‧邏輯區域
420‧‧‧SRAM區域
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出元件
1130‧‧‧記憶體元件
1140‧‧‧介面
1150‧‧‧匯流排
BL‧‧‧位元線
/BL‧‧‧互補位元線
F1‧‧‧鰭
I‧‧‧第一區域
II‧‧‧第二區域
INV1、INV2‧‧‧反相器
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PS1‧‧‧第一傳遞電晶體
PS2‧‧‧第二傳遞電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
VCC‧‧‧電源供應節點
VSS‧‧‧接地節點
WL‧‧‧字元線
X1‧‧‧第一方向
Y1‧‧‧第二方向
圖1至圖8為根據本發明概念的一些實施例的半導體元件的橫截面圖。
圖9A及圖9B分別為沿著圖8的線A-A'及B-B'截取的橫截 面圖。
圖10為根據本發明概念的一些實施例的半導體元件的電路圖。
圖11為根據本發明概念的一些實施例的半導體元件的佈局圖。
圖12說明根據本發明概念的一些實施例的半導體元件。
圖13為根據本發明概念的一些實施例的併有半導體元件的電子系統的方塊圖。
圖14A及圖14B說明根據本發明概念的一些實施例的包含半導體元件的例示性電子系統。
圖15至圖21說明用於解釋根據本發明概念的一些實施例的半導體元件的製造方法的中間製程步驟。
下文參看隨附圖式來描述實例實施例。在不偏離本揭露的精神及教示的情況下，許多不同形式及實施例為可能的，且因此本揭露不應被解釋為限於本文中闡述的實例實施例。實情為，提供此等實例實施例，使得本揭露將更徹底且完整，且將向熟習此項技術者傳達本揭露的範疇。在諸圖式中，為了清楚起見，可能誇示了層以及區域的大小以及相對大小。相似參考符號在全文中指示相似部件。
本文中參看橫截面說明來描述本發明概念的實例實施 例，所述橫截面說明為實例實施例的理想化實施例以及中間結構的示意性說明。因而，應預料到由於(例如)製造技術及/或容差(tolerance)而引起的相對於所述說明的形狀的變化。因此，本發明概念的實例實施例不應解釋為限於本文中所說明的特定形狀，而是包含由(例如)製造引起的形狀的偏差。
除非另有定義，否則本文中所使用的所有術語(包含技術以及科學術語)具有與一般熟習本發明所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義的術語)應被解釋為具有與其在相關技術背景中的含義一致的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
本文中所使用的術語僅是出於描述特定實施例的目的，且不意欲限制實施例。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」及/或「包含」在用於本說明書中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。
應理解，當一部件被稱為「耦接至」、「連接至」或「回應於」另一部件或在另一部件「上」時，所述部件可直接耦接至、連接至或回應於所述另一部件或在所述另一部件上，或亦可存在介入部件。相比而言，當一部件被稱為「直接耦接至」、「直接連 接至」或「直接回應於」另一部件或「直接」在另一部件「上」時，不存在介入部件。如本文中所使用，術語「及/或」包含相關聯的所列出項目中的一或多者的任何以及所有組合。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種部件，但此等部件不應受此等術語限制。此等術語僅用於區分一個部件與另一部件。因此，在不偏離本發明實施例的教示的情況下，「第一」部件可稱為「第二」部件。
為了描述的簡易起見，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及其類似術語的空間相對術語，以描述如諸圖中所說明的一個部件或特徵相對於另一(其他)部件或特徵的關係。應理解，除了諸圖中所描繪的方位以外，所述空間相對術語意欲亦涵蓋在使用中或操作中的元件的不同方位。舉例而言，若翻轉諸圖中的元件，則描述為在其他部件或特徵「下方」或「之下」的部件繼而將定位於其他部件或特徵「上方」。因此，例示性術語「在……下方」可涵蓋「在……上方」以及「在……下方」兩種方位。元件可以其他方式定位(旋轉90度或在其他的方位)，且本文中所使用的空間相對描述詞可相應地作出解釋。
圖1為根據本發明概念的一些實施例的半導體元件的橫截面圖。在圖1中，將NMOS電晶體的閘極作為實例來說明，但本發明概念的態樣不限於此。
半導體元件1可包含：基板100；第一層間介電質膜110， 具有第一渠溝112；第一閘極絕緣膜130；第一蝕刻終止膜140；第一鈷膜160；N型功函數調節膜170；第一黏著膜180；以及第一金屬閘極圖案190。
藉由在基板100中形成隔離膜(諸如，淺渠溝隔離(shallow trench isolation，STI)膜)而界定作用區域。基板100可由選自由以下各者組成的族群中的至少一種半導體材料製成：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs以及InP。此外，可使用絕緣體上矽(silicon on insulator；SOI)基板。
第一層間介電質膜110形成於基板100上，且可包含第一渠溝112。第一層間介電質膜110可藉由堆疊兩層或大於兩層的絕緣膜而形成。如圖所示，間隔物120可形成於第一渠溝112的側壁上，且基板100可安置於第一渠溝112的底表面上，但本發明概念的態樣不限於此。間隔物120可包含氮化物膜以及氮氧化物膜(oxynitride film)中的至少一者。
第一閘極絕緣膜130可沿著第一渠溝112的側壁以及底表面而共形地形成。第一閘極絕緣膜130可包含介電常數高於氧化矽膜的高介電常數材料。舉例而言，第一閘極絕緣膜130可包含選自由以下各者組成的族群中的材料：HfO2、ZrO2、Ta2O5、TiO2、SrTiO3以及(Ba,Sr)TiO3。第一閘極絕緣膜130可根據待形成的元件的類型而形成為具有適當厚度。舉例而言，在第一閘極絕緣膜130為HfO2膜時，其厚度可為約50埃或小於50埃，例如，處於約5埃至約50埃的範圍中。
第一蝕刻終止膜140可形成於第一渠溝112中的第一閘極絕緣膜130上。如圖1所示，第一蝕刻終止膜140可沿著第一渠溝112的側壁以及底表面而共形地形成。舉例而言，第一蝕刻終止膜140可包含TiN以及TaN中的至少一者。此外，第一蝕刻終止膜140可包含依序堆疊的TiN膜以及TaN膜。此處，第一蝕刻終止膜140可在蝕刻N型功函數調節膜170期間用作蝕刻終止層。第一蝕刻終止膜140可根據待形成的元件的類型而形成為具有適當厚度。舉例而言，在第一蝕刻終止膜140為TiN膜時，其厚度可處於約5埃至約40埃的範圍中。在第一蝕刻終止膜140為TaN膜時，其厚度可處於約5埃至約30埃的範圍中。
第一鈷膜160可形成於第一渠溝112中的第一蝕刻終止膜140上。如圖所示，第一鈷膜160可沿著第一渠溝112的側壁以及底表面而共形地形成。
N型功函數調節膜170可形成於第一渠溝112中的第一鈷膜160上。如圖所示，N型功函數調節膜170亦可沿著第一渠溝112的側壁以及底表面而共形地形成。N型功函數調節膜170藉由調整N型電晶體的功函數而調節N型電晶體的操作特性。N型功函數調節膜170可由選自由以下各者組成的族群中的材料製成：TiAl、TiAlN、TaC、TiC以及HfSi。舉例而言，N型功函數調節膜170可為TiAl膜。舉例而言，N型功函數調節膜170的厚度可處於約30埃至約120埃的範圍中。
第一黏著膜180可形成於第一渠溝112中的N型功函數 調節膜170上。如圖所示，第一黏著膜180亦可沿著第一渠溝112的側壁以及底表面而共形地形成。第一黏著膜180可包含TiN以及Ti中的至少一者。此外，第一黏著膜180可包含依序堆疊的TiN膜以及Ti膜。舉例而言，TiN膜的厚度可處於約5埃至100埃的範圍中，而Ti膜的厚度可處於約5埃至約100埃的範圍中。第一黏著膜180可提高稍後形成的第一金屬閘極圖案190的黏著性。
第一金屬閘極圖案190可形成於第一渠溝112的第一黏著膜180上，以填滿第一渠溝112。第一金屬閘極圖案190可包含鋁(Al)或鎢(W)，但本發明概念的態樣不限於此。
根據本發明概念的一些實施例的半導體元件1，第一鈷膜160可安置於第一金屬閘極圖案190之下。舉例而言，第一鈷膜160可安置於第一渠溝112中的N型功函數調節膜170之下。
第一鈷膜160可減少第一金屬閘極圖案190中所包含的材料(例如，Al)至第一閘極絕緣膜130中的擴散。如本發明者所瞭解，金屬閘極圖案中所包含的材料(例如，Al)至第一閘極絕緣膜130中的擴散可能導致漏電流。根據一些實施例，若金屬閘極圖案中所包含的材料(例如，Al)擴散，則第一鈷膜160可與所述材料反應。因此，金屬閘極圖案中所包含的材料(例如，Al)可能無法擴散至第一閘極絕緣膜130中。第一鈷膜160亦可減少在形成第一金屬閘極圖案190期間所使用的材料(例如，F)至第一閘極絕緣膜130中的擴散。亦即，第一鈷膜160亦可充當擴散阻障層。
此外，在形成第一黏著膜180時，可能會產生凸出(overhang)。藉由形成第一鈷膜160可減少凸出的產生。
第一鈷膜160可形成為厚度處於(例如)約5埃至約50埃的範圍中。厚度小於5埃的第一鈷膜160可能無法減少材料自第一金屬閘極圖案190至第一閘極絕緣膜130中的擴散。厚度大於50埃的第一鈷膜160會使製造程序變困難，此是因為包含第一鈷膜160的各種材料層可形成於第一渠溝112中。
第一鈷膜160可藉由(例如)化學氣相沉積(chemical vapor deposition；CVD)或原子層沉積(atomic layer deposition；ALD)而形成，以共形地形成具有適當厚度的第一鈷膜160。
圖2為根據本發明概念的一些實施例的半導體元件的橫截面圖。
半導體元件2可包含第一蝕刻終止膜140，其具有包含兩層或大於兩層的膜的多層結構。第一蝕刻終止膜140可包含第一膜141(例如，TiN膜)及第二膜142(例如，TaN膜)。
第一鈷膜160可位於第一金屬閘極圖案190之下。第一鈷膜160可減少第一金屬閘極圖案190中的材料(例如，Al)至第一閘極絕緣膜130中的擴散。
第一鈷膜160可位於具有多個層(第一膜141及第二膜142)的堆疊結構的第一蝕刻終止膜140內。舉例而言，第一鈷膜160可位於第一膜141與第二膜142之間。因為第一鈷膜160位於第一閘極絕緣膜130與第一金屬閘極圖案190之間，所以第一鈷 膜160可減少第一金屬閘極圖案190中的材料(例如，Al)至第一閘極絕緣膜130中的擴散。
圖3為根據本發明概念的一些實施例的半導體元件的橫截面圖。
在圖3中，將PMOS電晶體的閘極作為實例來說明，但本發明概念的態樣不限於此。
半導體元件3可包含：基板200；第二層間介電質膜210，包含第二渠溝212；第二閘極絕緣膜230；第二蝕刻終止膜240；P型功函數調節膜250；第二鈷膜260；N型功函數調節膜270；第二黏著膜280；以及第二金屬閘極圖案290。
第二層間介電質膜210可形成於基板200上，且可包含第一渠溝212。
第二閘極絕緣膜230可沿著第二渠溝212的側壁以及底表面而共形地形成。第二閘極絕緣膜230可包含選自由以下各者組成的族群中的材料：HfO2、ZrO2、Ta2O5、TiO2、SrTiO3以及(Ba,Sr)TiO3。
第二蝕刻終止膜240可形成於第二渠溝212中的第二閘極絕緣膜230上。舉例而言，第二蝕刻終止膜240可包含TiN以及TaN中的至少一者。在一些實施例中，第二蝕刻終止膜240可包含依序堆疊的TiN膜以及TaN膜。
P型功函數調節膜250可形成於第二渠溝212中的第二蝕刻終止膜240上。如圖所示，P型功函數調節膜250亦可沿著第二 渠溝212的側壁以及底表面而共形地形成。P型功函數調節膜250藉由調整P型電晶體的功函數而調節P型電晶體的操作特性。舉例而言，P型功函數調節膜250可為TiAl膜。舉例而言，P型功函數調節膜250的厚度可處於約50埃至約100埃的範圍中。
第二鈷膜260可形成於第二渠溝212中的第二蝕刻終止膜240上。如圖所示，第二鈷膜260可沿著第二渠溝212的側壁以及底表面而共形地形成。
N型功函數調節膜270可形成於第二渠溝212中的第二鈷膜260上。如圖所示，N型功函數調節膜270亦可沿著第二渠溝212的側壁以及底表面而共形地形成。如所說明，N型功函數調節膜270可位於P型電晶體中以減少光微影製程的數目。
第二黏著膜280可形成於第二渠溝212中的N型功函數調節膜270上。
第二金屬閘極圖案290可形成於第二渠溝212中的第二黏著膜280上，以填滿第二渠溝212。第二金屬閘極圖案290可包含鋁(Al)或鎢(W)，但本發明概念的態樣不限於此。
第二鈷膜260可減少第二金屬閘極圖案290中的材料(例如，Al)至第二閘極絕緣膜230中的擴散。形成第二鈷膜260可減少在形成第二黏著層280期間所產生的凸出。
圖4為根據本發明概念的一些實施例的半導體元件的橫截面圖。
半導體元件4可包含第二鈷膜260，其位於P型功函數調 節膜250之下。第二鈷膜260可位於P型功函數調節膜250與第二蝕刻終止膜240之間。
圖5為根據本發明概念的一些實施例的半導體元件的橫截面圖。
半導體元件5可包含第二蝕刻終止膜240，其形成為具有堆疊了兩層或大於兩層的膜的多層結構。如圖所示，第二蝕刻終止膜240可包含第三膜241(例如，TiN膜)及第四膜242(例如，TaN膜)。
第二鈷膜260可位於第二金屬閘極圖案290之下。第二鈷膜260可減少第二金屬閘極圖案290中的材料(例如，Al)至第二閘極絕緣膜230中的擴散。
第二鈷膜260可位於具有多個層(第三膜241及第四膜242)的堆疊結構的第二蝕刻終止膜240內。舉例而言，第二鈷膜260可位於第三膜241與第四膜242之間。因為第二鈷膜260仍位於第二閘極絕緣膜230與第二金屬閘極圖案290之間，所以第二鈷膜260可減少第二金屬閘極圖案290中的材料(例如，Al)至第二閘極絕緣膜230中的擴散。
圖6為根據本發明概念的一些實施例的半導體元件的橫截面圖。
半導體元件6可不含N型功函數調節膜，以將P型電晶體的操作特性升到最大，因此，可移除N型功函數調節膜270。
在此狀況下，第二鈷膜260可位於P型功函數調節膜250 與第二黏著膜280之間。
圖7為根據本發明概念的一些實施例的半導體元件的橫截面圖。
半導體元件7可包含位於基板100中的第一區域I及基板200中的第二區域II、位於第一區域I中的N型電晶體以及位於第二區域II中的P型電晶體。
此外，N型電晶體可包含諸如圖1中所說明的第一替換金屬閘極。P型電晶體可包含諸如圖3中所說明的第二替換金屬閘極。
第一替換金屬閘極可包含：N型功函數調節膜170；以及第一鈷膜160，安置於N型功函數調節膜170之下。此外，第一替換金屬閘極可不包含P型功函數調節膜。
第二替換金屬閘極可包含：第二鈷膜260，安置於P型功函數調節膜250與N型功函數調節膜270之間。
舉例而言，N型功函數調節膜170及N型功函數調節膜270可為TiAl膜，且P型功函數調節膜250可為TiN膜。
在一些實施例中，兩個N型電晶體閘極(圖1及圖2所示)中的一者以及四個P型電晶體閘極(圖3、圖4、圖5及圖6所示)中的一者可形成於基板上。舉例而言，圖1中的N型電晶體閘極可形成於第一區域I中，且圖6所示的P型電晶體閘極可形成於第二區域II中。
圖8為根據本發明概念的一些實施例的半導體元件的透 視圖。圖9A及圖9B分別為沿著圖8的線A-A'及B-B'截取的橫截面圖。在圖8、圖9A及圖9B中，圖3所說明的P型電晶體的閘極應用於鰭型電晶體(FinFET)。
半導體元件8可包含鰭F1、閘電極222、凹處225以及源極/汲極261。
鰭F1可在第二方向Y1上延伸。鰭F1可為基板200的一部分，且可包含自基板200成長的磊晶層。隔離膜201可覆蓋鰭F1的側壁。
閘電極222可形成於鰭F1上，以與鰭F1交叉。閘電極222可在第一方向X1上延伸，所述第一方向X1垂直於第二方向Y1。
閘電極222可包含第二閘極絕緣膜230；第二蝕刻終止膜240；P型功函數調節膜250；第二鈷膜260；N型功函數調節膜270；第二黏著膜280；以及第二金屬閘極圖案290。
凹處225可在閘電極222的兩側形成於鰭F1上。因為凹處225的側壁傾斜，所以凹處225可經塑形以使得其遠離基板200而變寬。如圖8所示，凹處225的寬度可大於鰭F1的寬度。
源極/汲極261可形成於凹處225中。源極/汲極261可為升起式源極/汲極(elevated source/drain)。亦即，源極/汲極261的頂表面可高於隔離膜201的頂表面。此外，源極/汲極261以及閘電極222可藉由間隔物220來彼此絕緣。
在半導體元件8為P型電晶體時，源極/汲極261可包含 壓縮應力材料。舉例而言，壓縮應力材料可為晶格常數大於矽(Si)的材料，例如，SiGe。壓縮應力材料可藉由將壓縮應力施加至鰭F1來改良通道區域中的載流子(carrier)的遷移率(mobility)。
圖1及圖2中的N型電晶體的閘極以及圖4、圖5及圖6中的P型電晶體的閘極可應用於鰭型電晶體。
亦即，在圖1及圖2中的N型電晶體的閘極應用於鰭型電晶體時，源極/汲極可由與基板相同的材料製成或包含拉伸應力材料。舉例而言，在基板由Si製成時，源極/汲極可由Si或晶格常數小於Si的材料(例如，SiC)製成。
舉例而言，P型功函數調節膜250可為TiN膜，但本發明概念的態樣不限於此。P型功函數調節膜250的厚度可處於約50埃至約100埃的範圍中。
N型功函數調節膜270可由選自由以下各者組成的族群中的材料製成：TiAl、TiAlN、TaC、TiC以及HfSi。舉例而言，N型功函數調節膜270可為TiAl膜。N型功函數調節膜270的厚度可處於約30埃至約120埃的範圍中。
第二黏著膜280可包含依序堆疊的TiN膜以及Ti膜。舉例而言，TiN膜的厚度可處於約5埃至約100埃的範圍中，而Ti膜的厚度可處於約5埃至約100埃的範圍中。
第二鈷膜260可形成為厚度處於(例如)約5埃至約50埃的範圍中。
舉例而言，第二蝕刻終止膜240可包含TiN以及TaN中 的至少一者。此外，第二蝕刻終止膜240可包含依序堆疊的TiN膜以及TaN膜。
圖10及圖11分別為說明根據本發明概念的一些實施例的半導體元件的電路圖及佈局圖。
半導體元件9可包含：一對反相器(inverter)INV1及INV2，並聯連接於電源供應節點(power supply node)VCC與接地節點(ground node)VSS之間；以及第一傳遞電晶體(pass transitor)PS1及第二傳遞電晶體PS2，連接至各別反相器INV1及INV2的輸出節點。第一傳遞電晶體PS1及第二傳遞電晶體PS2可分別連接至位元線BL及互補位元線(complementary bit line)/BL。第一傳遞電晶體PS1及第二傳遞電晶體PS2的閘極可連接至字元線WL。
第一反相器INV1包含串聯連接的第一上拉電晶體(pull-up transistor)PU1及第一下拉電晶體(pull-down transistor)PD1，且第二反相器INV2包含串聯連接的第二上拉電晶體PU2及第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PMOS電晶體，且第一下拉電晶體PD1及第二下拉電晶體PD2可為NMOS電晶體。
此外，為了藉由第一反相器INV1及第二反相器INV2構成閂鎖電路(latch circuit)，第一反相器INV1的輸入節點連接至第二反相器INV2的輸出節點，且第二反相器INV2的輸入節點連接至第一反相器INV1的輸出節點。
彼此間隔開的第一作用區域310、第二作用區域320、第三作用區域330及第四作用區域340形成為在一個方向上(例如，在圖11的垂直方向上)縱向延伸。第二作用區域320及第三作用區域330延伸的長度可比第一作用區域310及第四作用區域340延伸的長度短。
此外，第一閘電極351、第二閘電極352、第三閘電極353及第四閘電極354在另一方向上(例如，在圖11的水平方向上)縱向延伸，且形成為與第一作用區域310至第四作用區域340交叉。詳言之，第一閘電極351可完全地與第一作用區域310及第二作用區域320交叉，而部分與第三作用區域330的終端(terminal end)重疊。第三閘電極353可完全地與第四作用區域340及第三作用區域330交叉，而部分與第二作用區域320的終端重疊。第二閘電極352及第四閘電極354形成為分別與第一作用區域310及第四作用區域340交叉。
第一上拉電晶體PU1界定於第一閘電極351與第二作用區域320的交叉點周圍的區域處，第一下拉電晶體PD1界定於第一閘電極351與第一作用區域310的交叉點周圍的區域處，且第一傳遞電晶體PS1界定於第二閘電極352與第一作用區域310的交叉點周圍的區域處。第二上拉電晶體PU2界定於第三閘電極353與第三作用區域330的交叉點周圍的區域處，第二下拉電晶體PD2界定於第三閘電極353與第四作用區域340的交叉點周圍的區域處，且第二傳遞電晶體PS2界定於第四閘電極354與第四作用區 域340的交叉點周圍的區域處。
汲極/源極可形成於第一閘電極351至第四閘電極354與第一作用區域310、第二作用區域320、第三作用區域330及第四作用區域340的交叉點的兩側。
此外，可形成多個觸點(contact)350。
共用觸點361同時將第二作用區域320、第三閘電極353及導線371彼此連接。共用觸點362同時將第三作用區域330、第一閘電極351及導線372彼此連接。
舉例而言，第一上拉電晶體PU1及第二上拉電晶體PU2可包含圖3至圖6中的結構中的至少一者，且第一下拉電晶體PD1、第一傳遞電晶體PS1、第二下拉電晶體PD2及第二傳遞電晶體PS2可包含圖1及圖2中所描述的結構中的至少一者。
參看圖12，根據本發明概念的一些實施例的半導體元件可包含邏輯區域410及SRAM區域420。
根據一些實施例的電晶體的閘極可應用於邏輯區域410，而不應用於SRAM區域420。
在一些實施例中，根據一些實施例的電晶體的閘極可應用於邏輯區域410與SRAM區域420兩者。
根據一些實施例的電晶體的閘極可應用於SRAM區域420，而不應用於邏輯區域410。
在圖12中，將邏輯區域410及SRAM區域420作為實例來說明，但本發明概念的態樣不限於此。本發明概念亦可應用於 不同於邏輯區域410的記憶體區域(例如，DRAM、MRAM、RRAM或PRAM)。
圖13為根據本發明概念的一些實施例的併有半導體元件的電子系統的方塊圖。
參看圖13，本發明概念的一些實施例的電子系統1100可包含控制器1110、輸入/輸出(I/O)元件1120、記憶體元件1130、介面1140以及匯流排1150。控制器1110、I/O元件1120、記憶體元件1130及/或介面1140可經由匯流排1150而彼此連接。匯流排1150可對應於藉以移動資料的路徑。
控制器1110可包含以下各者中的至少一者：微處理器、數位信號處理器、微控制器以及能夠執行與此等元件所執行的功能類似的功能的邏輯元件。I/O元件1120可包含小鍵盤、鍵盤、顯示元件及其類似者。記憶體元件1130可儲存資料及/或指令。介面1140可將資料傳輸至通信網絡或自通信網絡接收資料。介面1140可為有線或無線的。舉例而言，介面1140可包含天線或有線/無線收發器。電子系統1100可用作用於改良控制器1110的操作的操作記憶體，且可更包含高速DRAM及/或SRAM。根據本發明概念的一些實施例的電晶體的閘極可位於記憶體元件1130中，或可用作控制器1110或I/O元件1120的組件。
電子系統1100可應用於個人數位助理(personal digital assistant，PDA)、攜帶型電腦、平板電腦(web tablet)、無線電話、行動電話、數位音樂播放器、記憶卡以及能夠在無線環境中傳輸 及/或接收資訊的所有電子產品。
圖14A及圖14B說明根據本發明概念的一些實施例的包含半導體元件的例示性電子系統。圖14A說明平板電腦(tablet PC)，且圖14B說明筆記型電腦。根據本發明概念的一些實施例的半導體元件1至半導體元件9中的至少一者可用於平板電腦、筆記型電腦或其類似者中。根據本發明概念的一些實施例的半導體元件可應用於其他積體電路元件及/或電子系統。
下文中，將參看圖15至圖21以及圖7來描述根據本發明概念的一些實施例的半導體元件的製造方法。圖15至圖21說明用於解釋根據本發明概念的一些實施例的半導體元件的製造方法的中間製程步驟。
參看圖15，提供包含第一區域I的基板100以及第二區域II的基板200。
可在第一區域I中形成第一犧牲閘極圖案119，以及可在第一犧牲閘極圖案119的側壁處形成間隔物120。第一層間介電質膜110可圍繞第一犧牲閘極圖案119以及間隔物120，從而暴露第一犧牲閘極圖案119的頂表面。
可在第二區域II中形成第二犧牲閘極圖案219，以及可在第二犧牲閘極圖案219的側壁處形成間隔物220。第二層間介電質膜210可圍繞第二犧牲閘極圖案219以及間隔物220，從而暴露第二犧牲閘極圖案219的頂表面。
舉例而言，第一犧牲閘極圖案119以及第二犧牲閘極圖 案219可由多晶矽製成，但本發明概念的態樣不限於此。
參看圖16，移除第一犧牲閘極圖案119以及第二犧牲閘極圖案219，以在第一區域I中的第一層間介電質膜110中形成第一渠溝112，以及在第二區域II中的第二層間介電質膜210中形成第二渠溝212。
可在第一渠溝112中形成第一閘極絕緣膜130a，以及可在第二渠溝212中形成第二閘極絕緣膜230a。第一閘極絕緣膜130a可沿著第一層間介電質膜110的頂表面與第一渠溝112的側壁以及底表面而共形地形成。第二閘極絕緣膜230a可沿著第二層間介電質膜210的頂表面與第二渠溝212的側壁以及底表面而共形地形成。第一閘極絕緣膜130a以及第二閘極絕緣膜230a可包含高介電常數介電質膜。
可在第一渠溝112中的第一閘極絕緣膜130a上形成第一蝕刻終止膜140a，以及可在第二渠溝212中的第二閘極絕緣膜230a上形成第二蝕刻終止膜240a。亦可分別在第一層間介電質膜110a以及第二層間介電質膜210a上形成第一蝕刻終止膜140a以及第二蝕刻終止膜240a。
參看圖17，分別在第一蝕刻終止膜140a以及第二蝕刻終止膜240a上形成P型功函數調節膜150a及P型功函數調節膜250a。
如圖所示，可分別在第一層間介電質膜110的頂表面與第一渠溝112的側壁以及底表面上以及在第二層間介電質膜210 的頂表面與第二渠溝212的側壁以及底表面上共形地形成P型功函數調節膜150a及P型功函數調節膜250a。
舉例而言，P型功函數調節膜150a及P型功函數調節膜250a可包含TiN。
參看圖18，可移除第一區域I中所形成的P型功函數調節膜150a，而留下第二區域II中所形成的P型功函數調節膜250a。亦即，可在第二渠溝212中的第二閘極絕緣膜230a上留下P型功函數調節膜250a。
參看圖19，在第一渠溝112中的第一閘極絕緣膜130a上形成第一鈷膜160a，且在第二渠溝212中P型功函數調節膜250a上形成第二鈷膜260a。
可藉由CVD或ALD來形成第一鈷膜160a以及第二鈷膜260a，以按照適當厚度共形地形成第一鈷膜160a以及第二鈷膜260a。
參看圖20，在第一渠溝112中的第一鈷膜160a上形成N型功函數調節膜170a，以及在第二渠溝212中的第二鈷膜260a上形成N型功函數調節膜270a。
可分別在第一層間介電質膜110的頂表面與第一渠溝112的側壁以及底表面上以及在第二層間介電質膜210的頂表面與第二渠溝212的側壁以及底表面上共形地形成N型功函數調節膜170a及N型功函數調節膜270a。
參看圖21，可在第一渠溝112中的N型功函數調節膜 170a上形成第一黏著膜180a，且可在第二渠溝212中的N型功函數調節膜270a上形成第二黏著膜280a。
在第一渠溝112中的第一黏著膜180a上形成第一金屬閘極圖案190a以填滿第一渠溝112，以及在第二渠溝212中的第二黏著膜280a上形成第二金屬閘極圖案290a以填滿第二渠溝212。
返回參看圖7，執行平坦化製程，以暴露第一層間介電質膜110的頂表面以及第二層間介電質膜210的頂表面。經由平坦化製程，可在第一區域I中形成N型電晶體的第一替換金屬閘極，以及可在第二區域II中形成P型電晶體的第二替換金屬閘極。
亦即，第一替換金屬閘極可包含：N型功函數調節膜170；以及第一鈷膜160，安置於N型功函數調節膜170之下。或者，第一替換金屬閘極可不包含P型功函數調節膜。第二替換金屬閘極可包含：第二鈷膜260，安置於P型功函數調節膜250與N型功函數調節膜270之間。
上文揭露的標的應視為說明性的而非限制性的，且隨附申請專利範圍意欲涵蓋落入真實精神及範疇內的所有此等修改、增強及其他實施例。因此，在法律允許的最大程度上，所述範疇應由隨附申請專利範圍及其等效物的最廣泛容許解釋來判定，且不應受以上詳細描述約束或限制。
1‧‧‧半導體元件
100‧‧‧基板
110‧‧‧第一層間介電質膜
112‧‧‧第一渠溝
120‧‧‧間隔物
130‧‧‧第一閘極絕緣膜
140‧‧‧第一蝕刻終止膜
160‧‧‧第一鈷膜
170‧‧‧N型功函數調節膜
180‧‧‧第一黏著膜
190‧‧‧第一金屬閘極圖案

Claims (30)

  1. 一種半導體元件，包括：層間介電質膜，位於基板上，包含渠溝；閘極絕緣膜，位於所述渠溝中；第一功函數調節膜，位於所述渠溝中的所述閘極絕緣膜上；第二功函數調節膜，位於所述渠溝中的所述第一功函數調節膜上；以及鈷膜，位於所述第一功函數調節膜與所述第二功函數調節膜之間。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一功函數調節膜包括P型功函數調節膜，且所述第二功函數調節膜包括N型功函數調節膜。
  3. 如申請專利範圍第2項所述的半導體元件，其中所述第一功函數調節膜包括TiN膜，且所述第二功函數調節膜包括TiAl膜。
  4. 如申請專利範圍第1項所述的半導體元件，更包括：金屬閘極圖案，位於所述第二功函數調節膜上以填滿所述渠溝。
  5. 如申請專利範圍第4項所述的半導體元件，更包括：黏著膜，位於所述第二功函數調節膜與所述金屬閘極圖案之間。
  6. 如申請專利範圍第5項所述的半導體元件，其中沿著所述渠溝的側壁以及底表面，所述第一功函數調節膜及所述第二功函數調節膜、所述鈷膜以及所述黏著膜的厚度是恒定的。
  7. 如申請專利範圍第1項所述的半導體元件，其中所述鈷膜的厚度處於5埃至50埃的範圍中。
  8. 如申請專利範圍第1項所述的半導體元件，更包括：蝕刻終止膜，位於所述渠溝中的所述閘極絕緣膜與所述第一功函數調節膜之間。
  9. 如申請專利範圍第1項所述的半導體元件，其中所述半導體元件包括鰭型電晶體。
  10. 如申請專利範圍第9項所述的半導體元件，其中所述閘極絕緣膜包括高介電常數介電質膜，且沿著所述渠溝的側壁以及底表面，所述閘極絕緣膜的厚度是恒定的。
  11. 一種電晶體，具有第一導電類型，所述電晶體包括：層間介電質膜，位於基板上，包含渠溝；閘極絕緣膜，位於所述渠溝的側壁以及底表面上；所述第一導電類型的功函數調節膜，位於所述閘極絕緣膜上；金屬閘極圖案，位於所述功函數調節膜上，填滿所述渠溝；以及鈷膜，位於所述閘極絕緣膜與所述金屬閘極圖案之間。
  12. 如申請專利範圍第11項所述的電晶體，其中所述第一導電類型是P型。
  13. 如申請專利範圍第12項所述的電晶體，更包括：N型功函數調節膜，位於所述功函數調節膜與所述金屬閘極圖案之間，其中所述鈷膜位於所述功函數調節膜與所述N型功函數調節膜之 間。
  14. 如申請專利範圍第12項所述的電晶體，更包括：蝕刻終止膜，位於所述閘極絕緣膜與所述功函數調節膜之間，其中所述鈷膜位於所述蝕刻終止膜與所述功函數調節膜之間。
  15. 如申請專利範圍第12項所述的電晶體，更包括：蝕刻終止膜，包括依序堆疊於所述閘極絕緣膜與所述功函數調節膜之間的TiN膜以及TaN膜，其中所述鈷膜位於所述TiN膜與所述TaN膜之間。
  16. 如申請專利範圍第11項所述的電晶體，所述第一導電類型是N型。
  17. 如申請專利範圍第16項所述的電晶體，更包括：蝕刻終止膜，包括依序堆疊於所述閘極絕緣膜與所述功函數調節膜之間的TiN膜以及TaN膜，其中所述鈷膜位於所述TiN膜與所述TaN膜之間。
  18. 如申請專利範圍第11項所述的電晶體，其中所述鈷膜的厚度處於5埃至50埃的範圍中。
  19. 一種積體電路元件，包含第一導電類型的第一電晶體，所述第一電晶體包括：第一閘極絕緣層，位於基板上；所述第一導電類型的功函數調節層，位於所述第一閘極絕緣層上；第一金屬閘極層，位於所述功函數調節層上；以及 第一擴散阻障層，位於所述第一閘極絕緣層與所述第一金屬閘極層之間。
  20. 如申請專利範圍第19項所述的積體電路元件，其中所述第一擴散阻障層包括鈷膜。
  21. 如申請專利範圍第20項所述的積體電路元件，其中所述第一電晶體更包括：TiN膜，位於所述第一閘極絕緣層與所述第一擴散阻障層之間。
  22. 如申請專利範圍第21項所述的積體電路元件，其中所述第一電晶體更包括：TaN膜，位於所述TiN膜與所述第一擴散阻障層之間。
  23. 如申請專利範圍第22項所述的積體電路元件，其中所述第一金屬閘極層包括鋁膜，且所述第一電晶體更包括：TiAl膜，位於所述第一擴散阻障層與所述第一金屬閘極層之間。
  24. 如申請專利範圍第19項所述的積體電路元件，其中所述第一導電類型的所述功函數調節層包括第一功函數調節層，且所述第一電晶體更包括：第二導電類型的第二功函數調節層，位於所述第一功函數調節層上。
  25. 如申請專利範圍第24項所述的積體電路元件，其中所述第一擴散阻障層包括鈷膜。
  26. 如申請專利範圍第24項所述的積體電路元件，其中所述第一擴散阻障層位於所述第一功函數調節層與所述第二功函數調節層之間。
  27. 如申請專利範圍第19項所述的積體電路元件，其中所述第一導電類型的所述功函數調節層包括第一功函數調節層，且所述積體電路元件更包括第二導電類型的第二電晶體，所述第二電晶體包括：第二閘極絕緣層，位於所述基板上；所述第二導電類型的第二功函數調節層，位於所述第二閘極絕緣層上；第二金屬閘極層，位於所述第二功函數調節層上；以及第二擴散阻障層，位於所述第二閘極絕緣層與所述第二金屬閘極層之間，其中所述第二電晶體不含所述第一功函數調節層。
  28. 如申請專利範圍第27項所述的積體電路元件，其中所述第一擴散阻障層及所述第二擴散阻障層包括鈷膜。
  29. 如申請專利範圍第28項所述的積體電路元件，其中所述第一電晶體更包括位於所述第一功函數調節層上的所述第二功函數調節層，且所述第一擴散阻障層位於所述第一功函數調節層與所述第二功函數調節層之間。
  30. 如申請專利範圍第28項所述的積體電路元件，其中所述第一電晶體更包括位於所述第一閘極絕緣層與所述第一擴散阻障層之間的TiN膜，且其中所述金屬閘極圖案包括鋁膜。
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