CN101752409A - 半导体装置的栅极结构及字线结构与存储器的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000015654 memory Effects 0.000 title claims description 74
- 238000000034 method Methods 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 125000006850 spacer group Chemical group 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 229910045601 alloy Inorganic materials 0.000 claims description 10
- 239000000956 alloy Substances 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 230000010415 tropism Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- -1 amido diphenyl-methanes Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OMHOXRVODFQGCA-UHFFFAOYSA-N 4-[(4-amino-3,5-dimethylphenyl)methyl]-2,6-dimethylaniline Chemical compound CC1=C(N)C(C)=CC(CC=2C=C(C)C(N)=C(C)C=2)=C1 OMHOXRVODFQGCA-UHFFFAOYSA-N 0.000 description 1
- JPCBSFKIVRMEJX-UHFFFAOYSA-N [O].[N].[O].[N] Chemical compound [O].[N].[O].[N] JPCBSFKIVRMEJX-UHFFFAOYSA-N 0.000 description 1
- IXRUDIQZLSGCRS-UHFFFAOYSA-N [Si].[O].[N].[O].[Si] Chemical compound [Si].[O].[N].[O].[Si] IXRUDIQZLSGCRS-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 description 1
- 229960004583 pranlukast Drugs 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明公开了一种半导体装置的栅极结构及字线结构与存储器的形成方法。一种栅极结构，应用于一半导体装置。栅极结构包括一导电结构。导电结构绝缘地设置于一衬底上。导电结构包括一中央部及二间隔部。中央部具有一第一表面与二个第二表面。第一表面位于二个第二表面之间。二间隔部分别连接于中央部的二个第二表面。各二间隔部的宽度是由上至下逐渐增大。
Description
技术领域
本发明是有关于一种半导体装置的栅极结构及字线结构与存储器的形成方法，且特别是有关于一种可提升存储单元电流的半导体装置的栅极结构及字线结构与存储器的形成方法。
背景技术
为了符合小尺寸的半导体元件的需求，提升半导体元件的集成度成为缩减半导体元件尺寸的一种方式。然而，就存储器而言，以提升集成度来缩小存储器的尺寸往往易因存储器的阵列结构而有所限制。
举例来说，非易失闪存(NAND)阵列形式的存储器是以上下相邻的存储单元间注入掺杂物来作为漏极或源极。请参照图1，其绘示传统中的NAND阵列形式的存储器的示意图。NAND阵列形式的存储器40的字线400具有依序设置于衬底410上的介电层420、导电层430与屏蔽层440。由于注入掺杂物450的位置是在相邻的字线400间，因此，若为了提升存储器40的集成度而缩减相邻字线400的间距D，则掺杂物450可能因为设备上的限制而无法注入。
再者，一般来说，当存储器的集成度提升时，存储器往往易面临短通道效应(Short Channel Effect，SCE)与存储单元的电流不敷使用的情况。因此，如何提出一种可符合尺寸与集成度的需求，且同时可增加存储单元的电流的存储器，乃为相关业者努力的课题之一。
发明内容
本发明是有关于一种半导体装置的栅极结构及字线结构与存储器的形成方法，其中此处的半导体装置的栅极结构可用以意指存储器的字线结构。字线结构的导电结构的宽度是可增加的，以提高存储单元的电流，使得存储器的读写速度可提升。再者，对于应用本发明的字线结构的NAND阵列形式的存储器来说，相邻的字线结构是因导电结构的宽度增加而缩小间距，使得反转区形成于相邻的字线结构之间来作为导通字线结构的媒介。如此，相邻的字线结构间无需预留注入掺杂物的空间，使得存储器的集成度可提升。
根据本发明的第一方面，提出一种栅极结构，应用于一半导体装置。栅极结构包括一导电结构。导电结构绝缘地设置于一衬底上。导电结构包括一中央部及二间隔部。中央部具有一第一表面与二个第二表面。第一表面位于二个第二表面之间。二间隔部分别连接于中央部的二个第二表面。各二间隔部的宽度是由上至下逐渐增大。
根据本发明的第二方面，提出一种存储器的形成方法，包括以下的步骤。形成一第一介电层、一导电层以及一第一屏蔽层于一衬底上，其中第一屏蔽层具有二个第一开口，二个第一开口系露出一部分的导电层。接着，根据第一屏蔽层的图案对导电层进行刻蚀，以此于部分的导电层形成二个第一沟道，各二个第一沟道的底面及侧面系暴露出导电层，且各二个第一沟道的侧面的间距大于各二个第一开口的宽度。然后，覆盖一保形层于第一屏蔽层以及位于导电层的二个第一沟道上，其中填入各二个第一沟道内的保形层具有一孔洞。接着，对保形层进行非等向性刻蚀，并沿着二个第一沟道内的孔洞对导电层以及第一介电层进行刻蚀，直到暴露出衬底以及第一屏蔽层，以此形成一字线结构。
根据本发明的第三方面，提出一种字线结构的形成方法，包括以下的步骤。形成一导电层以及一第一屏蔽层于一衬底上，其中第一屏蔽层具有一开口，开口露出一部分的导电层。接着，根据第一屏蔽层的图案对导电层进行刻蚀，以此于部分的导电层形成一沟道，其中沟道的底面及侧面暴露出导电层，且沟道的侧面的间距大于开口的宽度。然后，覆盖一保形层于第一屏蔽层以及位于导电层的沟道上，其中填入沟道内的保形层具有一孔洞。接着，对保形层进行非等向性刻蚀，并沿着沟道内的孔洞对导电层进行刻蚀，直到暴露出衬底以及第一屏蔽层。
根据本发明的第四方面，提出一种半导体装置，包括一衬底、一介电层及多个栅极结构。介电层形成于衬底上。各栅极结构包括一导电结构。导电结构位于介电层上。导电结构包括一中央部以及二间隔部。中央部具有一第一表面与二个第二表面。第一表面位于二个第二表面之间。二间隔部分别连接于中央部的二个第二表面，且各二间隔部的宽度是由上至下逐渐增大。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1(现有技术)绘示传统中的NAND阵列形式的存储器的示意图。
图2A～图2D绘示依照本发明第一实施例的字线结构的形成方法的流程图。
图2E绘示图2D中的字线结构的另一种示意图。
图3绘示形成凹口于导电层的示意图。
图4绘示依照本发明第二实施例的NAND阵列形式的存储器的示意图。
图5A～图5C绘示依照本发明第二实施例的NAND阵列形式的存储器的形成方法的流程图。
图5D绘示图5C中的字线结构的另一种示意图。
图6绘示依照本发明第三实施例的虚拟接地阵列形式的存储器的示意图。
图7A～图7G绘示依照本发明第三实施例的虚拟接地阵列形式的存储器的形成方法的流程图。
图8绘示PACAND阵列形式的存储器的示意图的一例。
【主要元件符号说明】
10、20、30、40：存储器
31：存储单元
32、211：浅沟道隔离结构
100：字线结构
110、210、410：衬底
120、430：导电层
121、125a：沟道
121b、123b：底面
121s、123s：侧面
123：凹口
125、126：导电部
130、170、440：屏蔽层
131、171：开口
140：保形层
141：孔洞
150：导电结构
151：中央部
151s1：第一表面
151s2：第二表面
151s3、153s2：外表面
153：间隔部
153s1：内表面
160、190、420：介电层
161：隧穿层
162：电荷捕捉层
163：隔离层
180：掺杂区
400：字线
450：掺杂物
D、D1、D2：间距
R：反转区
W：宽度
具体实施方式
本发明主要提供一种半导体装置的栅极结构及字线结构与存储器的形成方法。栅极结构应用于半导体装置。栅极结构包括导电结构。导电结构绝缘地设置于衬底上。导电结构包括中央部与二个间隔部。中央部具有第一表面与二个第二表面。第一表面位于二个第二表面之间。二个间隔部系分别连接于中央部的二个第二表面。各间隔部的宽度是由上至下逐渐增大。
以下举出几组实施例，配合图示详细说明本发明。下述实施例中，半导体装置是以一存储器为例，且半导体装置的栅极结构是以存储器的一字线结构为例。然熟悉此技艺者当可明了，这些图标与文字仅为说明之用，并不会对本发明的欲保护范围造成限缩。
第一实施例
请参照图2A～图2D，其绘示依照本发明第一实施例的字线结构的形成方法的流程图。本实施例的字线结构可形成于存储器中。字线结构的形成方法包括以下的步骤。
首先，如图2A所示，依序形成导电层120以及屏蔽层130于衬底110上。屏蔽层130具有开口131，且开口131是露出一部分的导电层120。导电层120例如是由多晶硅(polysilicon)所组成，且屏蔽层130例如是由氧化物或是氮化硅所组成。
接着，根据屏蔽层130的图案对导电层120进行刻蚀，以此于部分的导电层120形成沟道121，如图2B所示。各沟道121的底面121b及侧面121s暴露出导电层120，且各沟道121的侧面121s的间距D1大于各开口131的宽度W。于本实施例中，图2B中的结构例如通过两个步骤形成。首先，以干法刻蚀或2，2′，6，6′-四甲基-4，4′-二胺基二苯甲烷(2，2′，6，6′-tetramethyl-4，4′-methylenedianiline，TMMA)溶液的湿法刻蚀来进行非等向性刻蚀，以此于部分的导电层120形成凹口123，如图3所示。各凹口123的底面123b及侧面123s暴露出导电层120，且各凹口123的侧面123s的间距D2实质上等于各开口131的宽度W。也就是说，此非等向性刻蚀的步骤仅向下刻蚀部分的导电层120，且并未完全地贯穿导电层120。因此，衬底110并未被暴露出来。接着，进行等向性刻蚀来刻蚀凹口123的侧面123s以及底面123b，以此形成如图2B所示的沟道121。当然，本技术领域具有通常知识者当可明了其它可形成图2B中的结构的工艺方法亦可应用于本实施例中。
然后，如图2C所示，以实质上等厚度的方式覆盖保形层140于屏蔽层130以及位于导电层120的沟道121上。填入各沟道121内的保形层140具有孔洞(void)141。也就是说，由于沟道121的侧面121s的间距D1大于开口131的宽度W，因此，保形层140经由开口131进行覆盖时，等厚的保形层140是在沟道121尚未被填满之前即先布满开口131。如此，孔洞141是形成于各沟道121内的保形层140中。保形层140较佳地由热化多晶硅的导电材料所组成，且保形层140的极性可由注入的方式来掺杂成与导电层120的极性相同。
接着，以反应离子刻蚀(Reactive Ion Etching，RIE)来对保形层140进行非等向性刻蚀，并沿着沟道121内的孔洞141对导电层120进行刻蚀，直到暴露出衬底110以及屏蔽层130，以此形成字线结构100，如图2D所示。
根据上述形成方法制成的字线结构(如图2D所示)的结构特征揭露如下。字线结构100包括屏蔽层130、残留的导电层120以及残留的保形层140。残留的保形层140形成于残留的导电层120的两侧，使得字线结构100的宽度是由上至下逐渐增大。字线结构100可如图2E般的视为包括导电结构150(也就是残留的导电层120与残留的保形层140)及屏蔽层130。导电结构150例如是以设置绝缘层(如图5B所示的160)的方式绝缘地设置于衬底110上。导电结构150包括中央部151与二个间隔部153。中央部151具有第一表面151s1及二个第二表面151s2。第一表面151s1位于二个第二表面151s2之间。二个间隔部153分别连接于中央部151的二个第二表面151s2。由于非等向性刻蚀在纵向方向上的刻蚀能力大于在横向方向上的刻蚀能力，因此，经过刻蚀步骤之后，间隔部153的宽度是由上至下逐渐增大。各间隔部153的内表面153s1接触中央部151的第二表面151s2，且相对内表面153s1的各间隔部153的外表面153s2为曲面。更具体而言，延伸自间隔部153的外表面153s2的中央部151的外表面151s3为曲面。也就是说，导电结构150的最大宽度为导电结构150的底面的宽度。屏蔽层130位于导电结构150的中央部151上，且屏蔽层130的两侧分别被导电结构150的二个间隔部153包围，使得屏蔽层130嵌入导电结构150中。
本实施例的字线结构100可应用于各种存储器，例如可应用于NAND阵列形式的存储器、PACAND阵列形式的存储器或是虚拟接地(virtualground)阵列形式的存储器中。在下述几组实施例中将逐一地说明应用本实施例的字线结构100的各种存储器及其形成方法。一般来说，传统中的字线结构的导电结构的形状往往如图1中所示的导电层430的形状。相较之下，本实施例的导电结构150的宽度为中央部151的宽度与两个间隔部153的宽度的总和，因此，具有本实施例的字线结构100的存储单元可具有较高的电流，以提升存储器的读写速度。
第二实施例
于本实施例中，第一实施例的字线结构100是形成于如图4所示的NAND阵列形式的存储器10中。其余相同的元件与步骤是沿用相同标号，于此不再赘述。NAND阵列形式的存储器10的形成方法包括以下的步骤。
首先，如图5A所示，提供衬底210。衬底210可采用块状(bulk)衬底、薄膜晶体管(Thin Film Transistor，TFT)衬底或是绝缘体上硅(Siliconon Insulator，SOI)衬底。衬底210具有浅沟道隔离(Shallow Trench Isolation，STI)结构211，用以提供绝缘之用。
接着，如图5B所示，依序形成介电层160的隧穿层(tunneling layer)161、电荷捕捉层(charge trapping layer)162及隔离层(blocking layer)163、导电层120以及屏蔽层130于衬底210上。屏蔽层130具有开口131。开口131是露出一部分的导电层120。隧穿层161、电荷捕捉层162及隔离层163分别是由氧化物(以O表示)、氮化物(以N表示)及氧化物所组成，以此形成ONO的迭设结构。隧穿层161用以让电荷隧穿通过，电荷捕捉层162用以储存电荷，且隔离层163用以阻碍电荷，使得电荷不易通过。当然，介电层160的迭设结构并不以此处的例子为限，介电层160亦可为能隙工程硅-氧-氮-氧-硅(Bandgap Engineered SONOS，BE-SONOS)、氧-氮-氧-氮(ONON)、氧-硅-氧-氮-氧(OSONO)或氧-氮-氧-硅-氧(ONOSO)的迭设结构，其中S用以表示硅化物。
然后，执行图2B～图2D的步骤后可完成如图5C与图5D所示的NAND阵列形式的存储器10的制作。相较于分别具有如图1所示的形状的导电层430的两个字线结构而言，如图5D所示的相邻字线结构100因以两个间隔部153及中间部151来作为导电结构，因此，相邻字线结构100的间距系可缩小至30纳米(nm)之内。当电压施予字线结构100时，导电结构150系通过边场(fringe field)效应来在两个字线结构100间感应(induce)出反转区(inversion area)R，以于衬底210内形成多个反转的源极/漏极区。换言之，NAND阵列形式的存储器10无需形成掺杂区于衬底内来当作源极/漏极，因此，NAND阵列形式的存储器10的尺寸可再进一步的缩小而无需预留注入掺杂物的空间，且亦可同时有效地避免短通道效应的情况。此外，由于NAND阵列形式的存储器10的导电结构150的宽度大于传统中的导电结构的宽度，也就是仅具有本实施例的部分的中间部的宽度，因此，NAND阵列形式的存储器10的读写速度系可对应地提升。
第三实施例
与第二实施例相较，本实施例是形成第一实施例的字线结构100于如图6所示的虚拟接地(virtual ground)阵列形式的存储器20中。其余相同的元件与步骤是沿用相同标号，于此不再赘述。虚拟接地阵列形式的存储器20的形成方法包括以下的步骤。
首先，如图7A所示，依序形成介电层160、导电部125以及屏蔽层170于衬底110上。屏蔽层170具有开口171。开口171是露出一部分的导电部125。屏蔽层170例如是由氧化物或是氮化硅所组成。
接着，进行刻蚀，以此于部分的导电部125形成沟道125a，且沟道125a的底面是暴露出衬底110，如图7B所示。
然后，于暴露的衬底110处注入掺杂物，以此形成掺杂区180，以作为漏极/源极区，如图7C所示。掺杂物例如是三价或五价的金属离子。
接着，以高密度等离子体(High Density Plasma，HDP)技术填充介电层190于各沟道125a内，如图7D所示。介电层190例如是由氧化物所组成。
然后，移除屏蔽层170以及部分的介电层190，以此暴露出另一部分的导电部125及残留的介电层190，且残留的介电层190高于导电部125，如图7E所示。
接着，如图7F所示，依序覆盖导电部126以及屏蔽层130。屏蔽层130的开口131的延伸方向实质上垂直于图7B所示的屏蔽层170的开口171的延伸方向。另外，导电部125与导电部126组成导电层120。
然后，执行图2B～图2D的步骤，以完成如图7G所示的虚拟接地阵列形式的存储器20的制作。于本实施例中，在执行形成沟道121(如图2B所示)的步骤中是刻蚀导电层120的导电部126至残留的介电层190的高度。如图7G所示，虚拟接地阵列形式的存储器20的导电结构(也就是残留的导电层120与残留的保形层140)的宽度大于传统中的导电结构的宽度，也就是仅具有本实施例的部分的中间部的宽度，因此，虚拟接地阵列形式的存储器20的读写速度可对应地提升。
请参照图8，其绘示PACAND阵列形式的存储器的示意图的一例。于另一实施例中，如图8所示，PACAND阵列形式的存储器30是以每两个左右相邻的存储单元31为一单位来设置于两个浅沟道隔离结构32之间。第一实施例中的字线结构100亦可应用于PACAND阵列形式的存储器30中，以此使得PACAND阵列形式的存储器30中的存储单元31的电流可提高。
本发明上述实施例所揭露的半导体装置的栅极结构及字线结构与存储器的形成方法，可应用于NAND阵列形式的存储器、PACAND阵列形式的存储器或是虚拟接地阵列形式的存储器。如此，存储器中的字线结构可通过两个间隔部来增加导电结构的宽度，使得存储单元的电流可增加，以提升存储器的读写速度。此外，就上述实施例的NAND阵列形式的存储器来说，相邻的字线结构是因具有间隔部而缩小间距，因此，反转区可形成在相邻的字线结构之间作为存储单元的源极/漏极区，而省去掺杂的步骤，且亦可同时有效地避免短通道效应的情况。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定的范围为准。
Claims (22)
1.一种栅极结构，应用于一半导体装置，其特征在于，该栅极结构包括：
一导电结构，绝缘地设置于一衬底上，该导电结构包括：
一中央部，具有一第一表面与二个第二表面，其中该第一表面位于该二个第二表面之间；及
二间隔部，分别连接于该中央部的该二个第二表面，其中各该二间隔部的宽度是由上至下逐渐增大。
2.根据权利要求1所述的栅极结构，其特征在于，更包括：
一屏蔽层，设置于该导电结构的该中央部上，且该屏蔽层的两侧分别被该导电结构的该二间隔部包围，使得该屏蔽层嵌入该导电结构中。
3.根据权利要求1所述的栅极结构，其特征在于，各该二间隔部的一内表面接触于该中央部，且相对该内表面的各该二间隔部的一外表面为一曲面。
4.根据权利要求1所述的栅极结构，其特征在于，该半导体装置包括一介电层，该介电层设置于该衬底上，该导电结构设置于该介电层上，且该介电层包括一电荷捕捉层，用以储存电荷。
5.一种存储器的形成方法，其特征在于，包括：
a)形成一第一介电层、一导电层以及一第一屏蔽层于一衬底上，其中该第一屏蔽层具有二个第一开口，该二个第一开口露出一部分的该导电层；
b)根据该第一屏蔽层的图案对该导电层进行刻蚀，以此于该部分的该导电层形成二个第一沟道，其中各该二个第一沟道的底面及侧面暴露出该导电层，且各该二个第一沟道的侧面的间距大于各该二个第一开口的宽度；
c)覆盖一保形层于该第一屏蔽层以及位于该导电层的该二个第一沟道上，其中填入各该二个第一沟道内的该保形层具有一孔洞；以及
d)对该保形层进行非等向性刻蚀，并沿着该二个第一沟道内的该多个孔洞对该导电层以及该第一介电层进行刻蚀，直到暴露出该衬底以及该第一屏蔽层，以此形成一字线结构。
6.根据权利要求5所述的方法，其特征在于，该字线结构包括该第一屏蔽层、残留的该导电层以及残留的该保形层，且残留的该保形层形成于残留的该导电层的两侧，使得该字线结构的宽度是由上至下逐渐增大。
7.根据权利要求5所述的方法，其特征在于，该步骤b)包括：
b1)进行非等向性刻蚀，以此于该部分的该导电层形成二个凹口，其中各该二个凹口的底面及侧面暴露出该导电层，且各该二个凹口的侧面的间距等于各该二个第一开口的宽度；以及
b2)进行等向性刻蚀来刻蚀各该二个凹口的侧面，以此形成该二个第一沟道。
8.根据权利要求7所述的方法，其特征在于，该导电层包括一第一导电部及一第二导电部，且该步骤a)包括：
a1)形成该第一介电层、该第一导电部以及一第二屏蔽层于该衬底上，其中该第二屏蔽层具有二个第二开口，该二个第二开口露出一部分的该第一导电部，且各该二个第二开口的延伸方向垂直于各该二个第一开口的延伸方向；
a2)进行刻蚀，以此于该部分的该第一导电部形成二个第二沟道，其中各该二个第二沟道的底面暴露出该衬底；
a3)于暴露的该衬底处注入一掺杂物，以此形成一掺杂区；
a4)填充一第二介电层于各该二个第二沟道内；
a5)移除该第二屏蔽层以及部分的该第二介电层，以此暴露出另一部分的该第一导电部及残留的该第二介电层，其中残留的该第二介电层高于该第一导电部；以及
a6)覆盖该第二导电部以及该第一屏蔽层；
其中，该步骤b1)是刻蚀该导电层的该第二导电部至残留的该第二介电层的高度。
9.根据权利要求5所述的方法，其特征在于，该导电层包括一第一导电部及一第二导电部，且该步骤a)包括：
a1)形成该第一介电层、该第一导电部以及一第二屏蔽层于该衬底上，其中该第二屏蔽层具有二个第二开口，该二个第二开口露出一部分的该第一导电部，且各该二个第二开口的延伸方向垂直于各该二个第一开口的延伸方向；
a2)进行刻蚀，以此于该部分的该第一导电部形成二个第二沟道，其中各该二个第二沟道的底面暴露出该衬底；
a3)于暴露的该衬底处注入一掺杂物，以此形成一掺杂区；
a4)填充一第二介电层于各该二个第二沟道内；
a5)移除该第二屏蔽层以及部分的该第二介电层，以此暴露出另一部分的该第一导电部及残留的该第二介电层，其中残留的该第二介电层高于该第一导电部；以及
a6)覆盖该第二导电部以及该第一屏蔽层。
10.根据权利要求5所述的方法，其特征在于，该保形层是由导电材料所组成。
11.根据权利要求5所述的方法，其特征在于，该第一介电层包括一电荷捕捉层，用以储存电荷。
12.一种字线结构的形成方法，其特征在于，包括：
a)形成一导电层以及一第一屏蔽层于一衬底上，其中该第一屏蔽层具有一开口，该开口露出一部分的该导电层；
b)根据该第一屏蔽层的图案对该导电层进行刻蚀，以此于该部分的该导电层形成一沟道，其中该沟道的底面及侧面暴露出该导电层，且该沟道的侧面的间距大于该开口的宽度；
c)覆盖一保形层于该第一屏蔽层以及位于该导电层的该沟道上，其中填入该沟道内的该保形层具有一孔洞；以及
d)对该保形层进行非等向性刻蚀，并沿着该沟道内的该孔洞对该导电层进行刻蚀，直到暴露出该衬底以及该第一屏蔽层。
13.根据权利要求12所述的方法，其特征在于，该字线结构包括该第一屏蔽层、残留的该导电层以及残留的该保形层，且残留的该保形层形成于残留的该导电层的两侧，使得该字线结构的宽度是由上至下逐渐增大。
14.根据权利要求12所述的方法，其特征在于，该步骤b)包括：
b1)进行非等向性刻蚀，以此于该部分的该导电层形成一凹口，其中该凹口的底面及侧面暴露出该导电层，且该凹口的侧面的间距等于该开口的宽度；以及
b2)进行等向性刻蚀来刻蚀该凹口的侧面，以此形成该沟道。
15.根据权利要求12所述的方法，其特征在于，该保形层是由导电材料所组成。
16.一种半导体装置，其特征在于，包括：
一衬底；
一介电层，形成于该衬底上；及
多个栅极结构，各该栅极结构包括：
一导电结构，设置于该介电层上，其中该导电结构包括一中央部以及二间隔部，该中央部具有一第一表面与二个第二表面，该第一表面位于该二个第二表面之间，该二间隔部分别连接于该中央部的该二个第二表面，且各该二间隔部的宽度是由上至下逐渐增大。
17.根据权利要求16所述的半导体装置，其特征在于，各该栅极结构更包括：
一屏蔽层，设置于该导电结构的该中央部上，且该屏蔽层的两侧分别被该导电结构的该二间隔部包围，使得该屏蔽层嵌入该导电结构中。
18.根据权利要求16所述的半导体装置，其特征在于，各该二间隔部的一内表面接触该中央部，且相对该内表面的各该二间隔部的一外表面为一曲面。
19.根据权利要求16所述的半导体装置，其特征在于，该介电层包括一电荷捕捉层，用以储存电荷。
20.根据权利要求19所述的半导体装置，其特征在于，该介电层更包括一隧穿层及一隔离层的至少其中之一，该隧穿层位于该衬底与该电荷捕捉层之间，且该隔离层位于该电荷捕捉层与该导电结构之间。
21.根据权利要求16所述的半导体装置，其特征在于，当施加一电压于该多个栅极结构时，一反转区形成于相邻的该二个栅极结构之间的该衬底内。
22.根据权利要求16所述的半导体装置，其特征在于，该半导体装置是一NAND阵列形式、一PACAND阵列形式或一虚拟接地阵列形式的存储器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/333,359 | 2008-12-12 | ||
| US12/333,359 US8288815B2 (en) | 2008-12-12 | 2008-12-12 | Gate structure of semiconductor device having a conductive structure with a middle portion and two spacer portions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101752409A true CN101752409A (zh) | 2010-06-23 |
| CN101752409B CN101752409B (zh) | 2013-01-02 |
Family
ID=42239474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101509056A Active CN101752409B (zh) | 2008-12-12 | 2009-06-25 | 半导体装置的栅极结构及字线结构与存储器的形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8288815B2 (zh) |
| CN (1) | CN101752409B (zh) |
| TW (1) | TWI402983B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116540048A (zh) * | 2023-03-13 | 2023-08-04 | 长鑫存储技术有限公司 | 半导体测试方法及测试结构 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5479368A (en) * | 1993-09-30 | 1995-12-26 | Cirrus Logic, Inc. | Spacer flash cell device with vertically oriented floating gate |
| KR100311049B1 (ko) * | 1999-12-13 | 2001-10-12 | 윤종용 | 불휘발성 반도체 메모리장치 및 그의 제조방법 |
| DE10205079B4 (de) * | 2002-02-07 | 2008-01-03 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle |
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| KR101133212B1 (ko) * | 2005-01-05 | 2012-04-05 | 삼성전자주식회사 | 채널 영역 양측에 배치된 소오스/드레인 영역을 갖는반도체 소자 및 그 형성 방법 |
| US7595248B2 (en) | 2005-12-01 | 2009-09-29 | Intel Corporation | Angled implantation for removal of thin film layers |
| US8125020B2 (en) * | 2007-10-15 | 2012-02-28 | ProMOS Technologies Pte. Ltd | Non-volatile memory devices with charge storage regions |
-
2008
- 2008-12-12 US US12/333,359 patent/US8288815B2/en active Active
-
2009
- 2009-02-06 TW TW098103940A patent/TWI402983B/zh active
- 2009-06-25 CN CN2009101509056A patent/CN101752409B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116540048A (zh) * | 2023-03-13 | 2023-08-04 | 长鑫存储技术有限公司 | 半导体测试方法及测试结构 |
| CN116540048B (zh) * | 2023-03-13 | 2023-12-01 | 长鑫存储技术有限公司 | 半导体测试方法及测试结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI402983B (zh) | 2013-07-21 |
| US20100148239A1 (en) | 2010-06-17 |
| US8288815B2 (en) | 2012-10-16 |
| TW201023358A (en) | 2010-06-16 |
| CN101752409B (zh) | 2013-01-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |