JPS6224675A - 不揮発性メモリの製法 - Google Patents

不揮発性メモリの製法

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JPS6224675A
JPS6224675A JP61100799A JP10079986A JPS6224675A JP S6224675 A JPS6224675 A JP S6224675A JP 61100799 A JP61100799 A JP 61100799A JP 10079986 A JP10079986 A JP 10079986A JP S6224675 A JPS6224675 A JP S6224675A
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造の分野に関する。更に特定すれ
ば、本発明は電気的にプログラム可能なリードオンリー
メモリ（ＥＰＲＯＭ）の製造の分野に関する。
従来の技術及び問題点 ＥＰＲＯＭは記憶されているデータを消去して、その代
りに新しいデータを書込むことが出来るす−ドオンリー
（読出し専用）メモリ装置である。
広く使われている形式のＥＰＲＯＭはフローティング・
ゲート電界効果トランジスタ形である。スゼの著書［フ
ィジックス・オブ・セミコンダクタ・デバイセズＪ　　
（１９８１年＞８．６１章参照。
フローティング・ゲート電界効果トランジスタを使った
ＥＰＲＯＭの部分的な回路図が第１図に示されいてる。
メモリ・セル２６−１−１乃至２６−２−４がフローテ
ィング・ゲート電界効果トランジスタである。読取／書
込み表示器２３から行アドレス入力線２１に加えられた
信号に応答して、行デコーダ２８が行線２４−１及び２
４−２に出力信号を発生する。列アドレス入力線２２上
及び読取／書込み指示器２３から加えられた信号に応答
して、列デコーダ２９が列線２５−１乃至２５−５に信
号を発生すると共に信号を受取る。
メモリの出力信号が出力線２７に得られる。
例えばメモリ・セル２６−１−１に記憶されたデータ・
ビットを読取る時は、行線２４−１に高電圧出力信号を
発生すると共に、他のすべての行線に低電圧出力信号を
発生する。この時、列デコーダ２９が列線２５−１及び
２５−２を介して、メモリ・ヒル２６−１−１のインピ
ーダンスを感知Ｊる。メモリ・セル２６−１−１のフロ
ーディング・ゲートが過剰電子を持っていれば、こうい
う過剰電子の負の電荷がメモリ・セル２６−１−１の閾
値電圧を高め、この為、行線２４−１に得られる電圧は
、メモリ・セル２６−１−１のチ１７ンネルを導電させ
るには不十分である。従って、列デコーダ２９が高イン
ピーダンスを検出し、出力線２７に適当な信号を発生す
る。メモリ・ヒル２６−１−１のフローディング・ゲー
トに過剰の電子が記憶されていなければ、行線２４−１
に供給された電圧は、メモリ・セル２６−１−１を導電
させるのに十分である。従って、列デコーダ２９が低イ
ンピーダンスを検出し、出力線２７に適当な信号を発生
する。
ＥＰＲＯＭ２０は、このように、選択的なメモリ・セル
の７０−ティング・ゲートを負に帯電することによって
プログラムされる。この為、メモリ・セルの基板から、
フローティング・ゲートの下にある絶縁層を介して熱い
電子（ホットエレクトロン）を注入する。
従来の方法（１９７９年４月２４日、マスクロイに付与
された例えば米国特許第４．１５１．０２１、発明の名
称：高濃度７０−ティング・ゲートＥＰＲＯＭの製造方
法）を用いてＥＰＲＯＭを製造する時の問題は、この米
国特許の第４ｂ図の厚いフィールド領域２９を形成する
時に起る。
従来、こういう領域は熱酸化によって形成されている。
熱酸化は、基板から垂直方向だけでなく横方向にもシリ
コンを消費する。この為、厚い酸化物領域に対する酸化
物マスクのパターンを定める時は、バッファ領域を設け
て、酸化物領域のこの横方向の移動に備えなければなら
ない。このバッファ領域が、従来の方法を用いてＥＰＲ
ＯＭを製造するのに必要な基板の表面積を増大させる。
Ｌ　　　　　”　　　２　　Ｅ 本発明の１実施例の方法を使うと、高集積度のＥＰＲＯ
ＭアレーとなるＥＰＲＯＭアレーを製造することが出来
る。
最初に、基板の表面の上に多結晶シリコンのフローティ
ング・ゲート及びゲート酸化物層を形成して、部分的に
パターンを定める。その後、アレー全体の上に熱成長に
よる薄い酸化物層を形成する。次に、この薄い二酸化シ
リコン層を介して基板の中にソース／ドレイン領域を打
込む。次に、アレーの表面の上に化学反応気相成長によ
り、厚い二酸化シリコン層をテボジットする。その接、
アレーの表面をフォトレジストでコートする。このフォ
トレジストは、その性質により、フォトレジストの上側
層に平面化された表面を作る。次に、フォトレジストと
二酸化シリコンのエツチング比が１対１になる様なエツ
チング方法を用いて、フォトレジスト及び二酸化シリコ
ン層をエツチングする。フォトレジストを完全にエツチ
ングによって除き、こうして平面化された二酸化シリコ
ンの面を残ず。その後二酸化シリコン層を更にエツチン
グして、フローディング・ゲートの上面が露出する様に
する。次に、アレーの表面の上に層間絶縁体層を形成し
、次いで層間絶縁体の表面の上に能動ゲートを形成する
。
本発明の別の実施例では、アレーのビット線に高融点金
属シリサイド領域を形成する工程を含める。この形式の
アレーでシリサイドのビット線を使うことは、従来の方
法を使うと、シリサイド化した領域の上に厚いフィール
ド酸化物領域を熱成長させなければならなかった為に、
従来は出来なかった。シリサイド化領域の上に二酸化シ
リコンを成長させることは、不可能ではなくても、非常
に困難である。この発明の更に別の実施例では、フロー
ティング・ゲートの上面の上に多結晶シリコンの「キャ
ップ」を設ける。こういう「キＡ７ツブ」が能動ゲート
とフローティング・ゲートの間の容量結合を強め、こう
してプログラミングの効率を高くする。
実施例 第２Ａ図乃至第２Ｅ図は、本発明の１実施例の処理工程
を示す簡略側面図である。第２Ａ図乃至第２Ｅ図は、本
発明の考えに従って構成されたアレーの１つの断面を表
わす。多結晶シリコン層３３及びゲート酸化物層３２が
、従来周知の方法を用いて、基板３１の表面の上に形成
され、第２Ａ図に示す構造となる。次に、第２Δ図の構
造を熱酸化にかけて、二酸化シリコン層３６を形成する
。
二酸化シリコン層３６は、フローティング・グー１〜の
電荷の保持をよくする１つの方法として用いられる。次
に、約１５０キロ電子ボルトのエネルギ及び約５Ｅ１５
（５ｘ１０　　）イオン／α２の密度を持つ砒素イオン
の様なドーパント・イオンの打込みを行なう。このイオ
ン打込みをドライブイン（）て、第２Ｂ図に示すソース
／ドレイン領域３４を形成する。次に、第２Ｂ図の構造
の表面の上に、化学反応気相成長により、厚い二酸化シ
リコン層を形成して、第２Ｃ図に示す二酸化シリコン層
３７を作る。二酸化シリコン層３７の表面の上に、フォ
トレジスト層を適用して、フォトレジスト層３８を設け
る。フォトレジスト層３８を作る為に使われるフォトレ
ジストは、適用する時に液体であるから、フォトレジス
ト層３８の表面は平面状に近い。次に第２Ｃ図の構造を
、フォトレジスト層３８及び二酸化シリコン層３７を１
対１のエツチング比でエッチする様な異方性エツチング
方法にかける。種々のエツチング装置のエツチング速度
は大幅に変化し、各々の装置はそのプロセスを制御して
、フォトレジストと二酸化シリコンのエツチング速度が
大体１対１になる様に調節しなければならない。然し、
Ｃ２Ｆ６＋ＣトＩＦ３＋０２のプラズマを用いたプラズ
マ・エツチング方法を用いて、この比を実現した。ポリ
シリコン層３３の表面が露出するまで、エツチングを続
ける。この結果得られる構造を第２Ｄ図に示す。
次に第２Ｅ図に示す様に、第２Ｄ図の構造の表面の上に
層（レベル）間誘電体層３９を形成する。
次に、居間絶縁体層３９の表面の上に、多結晶シリコン
層４０の様な能動ゲートの材料を形成する。
ポリシリコン層４ｏが本発明の本実施例を用いて製造さ
れるＥＰＲＯＭアレーのワード線を形成する。重要なこ
とは、ポリシリコン層４０の表面が平面状であって、こ
の層４０がＥＰＲＯＭアレーのメモリ・セルのフローテ
ィング・ゲートを形成する為に使われる多結晶シリコン
層３３の側面の上に形成されないことである。多結晶シ
リコン層４ｏが多結晶層３３の側面の上に形成されない
ので、有害なフィラメント（線状のエッチ残留部）を残
さずに、多結晶シリコン層４０を完全にエツチングによ
って除くことが出来る。
本発明の別の実施例では、二酸化シリコン層及び窒化シ
リコン層で構成されたマスク層４２を形成し、第３Ａ図
に示ず様に、多結晶シリコン層３３に沿ってパターンを
定める。次に、薄く酸化物層３６を熱酸化によって成長
さける。この結果得られた構造に、前に第２Ａ図乃至第
２Ｅ図について説明した様なイオンの打込みをかける。
これによって、第３Δ図に示す様に、ソース／ドレイン
領域３４が形成される。（第３Ａ図乃至第３Ｃ図で、第
２Ａ図乃至第２Ｅ図と同じ参照符号を付けた部分は、同
じ作用をする。）次に第３８図に示す様に、化学反応気
相成長により、第３Ａ図の構造の上に二酸化シリコン層
４５を形成し、その後異方性エッチバックして、第３Ｃ
図に示す様に側壁二酸化シリコン層４７を形成する。こ
の異方性エツヂング方法により、ソース／ドレイン領域
３４の上方にある二酸化シリコン層４５が完全に除かれ
るが、多結晶シリコンのゲート３３の上にあるマスク層
４２は除去されない。次に従来周知の方法を用いて、こ
の構造を接点シリサイド化工程にかけ、ソース／ドレイ
ン領域３４の表面の上に高融点金属シリサイド領域４３
を形成する。こういうシリサイド領域がソース／ドレイ
ン領域３４のシート抵抗を下げ、ソース／ドレイン領域
３４の抵抗率が一層高いことを埋合せる為に使われる金
属の列線（図面に示してない）からの接点の数を最小限
にして、ＥＰＲＯＭに対する列線としてソース／ドレイ
ン領域３４を使うことが出来るようにする。更に、シリ
サイド領域４３は、ソース／ドレイン領域３４に接触す
る金属の列線（図面に示してない）に対して一層よいオ
ーミック接触をする。こういう性質が、列線の全体的な
抵抗値を下げ、こうしてこの様な列線を含む回路に対し
、抵抗値と静電容量の積を小さくし、且つメモリ・アレ
ーの速度を高める。
本発明の更に別の実施例では、第２Ｄ図の構造の表面の
上に薄い多結晶層をデポジットしてパターンを定めるこ
とにより、第４Ａ図に示す様な多結晶シリコンの「キャ
ップ」４６を形成する。第４Δ図の構造は第２Ｅ図につ
いて説明した様に更に処理して、第４Ｂ図の構造を形成
する。第４Ｂ図の構造は、ワード線４０とフローティン
グ・ゲート３３の間の容量結合を強めることにより、プ
ログラミングの効率が更によくなる。この様に容量結合
が強くなることにより、第２Ｅ図の構造よりも、ゲート
酸化物層３２を横切る電界が（基板と能動ゲートの同じ
電圧に対し）一層強くなる。
この様に電界が一層強くなることにより、ゲート酸化物
層３２を介して注入される電子の数が増加し、こうして
プログラミング効率をよくする。
第５図は第２Ａ図乃至第２Ｅ図について説明した工程を
用いて製造されたＥＰＲＯＭの斜視図である。第５図は
従来技術の周知の方法を用いて形成されたＰ十形ドープ
領域であるビット線隔離領域５０を持っている。
本発明の方法は、ドーパントを急速に拡散させる熱酸化
ではなく、化学反応気相成長によってフィールド酸化物
領域が形成される為に、非常に浅いソース／ドレイン領
域を製造することが出来る様な、ＥＰＲＯＭを製造する
方法となる。これは、横方向の拡散を少なくし、一層多
くの厚い電子を形成するという利点がある。更に、フィ
ールド酸化物領域の横方向の拡散を生ずる熱酸化によっ
てフィールド酸化物領域が形成されるのではない為、一
層小さなＥＰＲＯＭアレーを製造することが出来る。更
に従来の方法では得られないシリサイド化したソース／
ドレインを形成することが出来る。
以上の説明に関連して、更に下記の項を開示する。
（１）　　不揮発性メモリを形成する方法に於て、半導
体基板を用意し、該基板の表面の上に、該基板から絶縁
して導電ストリップを形成し、該導電ス］−リップの間
で前記基板内にソース／ドレイン領域を形成し、前記の
導電スＩ〜リップ層の間に前記導電ストップの頂面とほ
ぼ同一の頂面を持つ絶縁材料層を形成し、前記導電スト
リップの上面と略同一面の上面を持つ絶縁材料の層を前
記導電ストリップの間に形成し、前記絶縁材料の表面の
上並びに前記導電ストリップから絶縁して、その表面の
上に導電材料の層を形成し、前記導電材料の層及び前記
導電ストリップをエツチングして、前記導電材料の層か
ら、前記導電ストリップに対して垂直に延びるワード線
を形成すると共に前記導電ストリップから前記ワード線
の下に配置されるフローティング・ゲートを形成する工
程を含む方法。
（２）　　第（１）項に記載した方法に於て、前記基板
が結晶シリコンで構成される方法。
（３）　　第（１）項に記載した方法に於て、前記導電
ス］・リップが多結晶シリコンで構成される方法。
（４）　　第（１）項に記載した方法に於て、前記絶縁
体層が二酸化シリコンで構成される方法。
（５）　　第（４）項に記載した方法に於て、前記絶縁
体層が化学反応気相成長によってデポジットされる方法
。
（６）　　第（１）項に記載した方法に於て、前記導電
材料の層が多結晶シリコンで構成される方法。
（７）　　半導体基板を用意し、該基板の表面の上に、
該基板から絶縁して導電ストリップを形成し、前記導電
ストリップの間で前記基板内にソース／ドレイン領域を
形成し、前記基板及び導電ストリップの表面の上に絶縁
材料の同形層をデポジットし、前記絶縁材料の層の上面
が前記導電ストリップの上面と略同一面になる点まで、
前記絶縁材料の層を平面化し、前記導電ストリップの表
面の上に薄い導電ストリップを形成し、該薄い導電スト
リップは前記導電ストリップよりも幅が一層広く、前記
同形層の表面の上並びに前記薄い導電ストリップから絶
縁して、その表面の上に、導電材料の層を形成し、前記
Ｓ型材料の層、前記薄い導電ストリップ及び前記導電ス
トリップをエツチングして、前記導電材料の層から、前
記導電ストリップに対して垂直に延びるワード線を形成
すると共に前記導電ストリップ及び前記薄い導電ストリ
ップから前記ワード線の下方に配置されたフローティン
グ・ゲートを形成する工程を含む不揮発性メモリを形成
する方法。
（８）基板の中に形成された複数個のソース／ドレイン
領域と、前記基板内で前記ソース／ドレイン領域の間に
配置された複数個のチャンネル領域と、該チャンネル領
域に隣接して形成されているが、それから絶縁された複
数個のフローティング・ゲートと、前記基板の表面の上
に形成されていて、前記フローティング・ゲートの間に
配置され、該フローティング・ゲートの上面と略同一面
の上面を持つ複数個のフィールド隔離領域と、該フィー
ルド酸化物領域の表面の上及び前記７０−ティング・ゲ
ートの上に形成されているが、該フローティング・ゲー
トから絶縁されている複数個の能動ゲートとを有する不
揮発性メモリ・アレー。
（９）　　第（８）項に記載した不揮発性メモリ・アレ
ーに於て、前記ソース／ドレイン領域内に導電度の高い
領域を形成した不揮発性メモリ・アレー　〇 （１０）第（９）項に記載した不揮発性メモリ・アレー
に於て、前記導電度の高い領域が高融点金属シリナイド
で構成される不揮発性メモリ・アレー〇 （１１）第（８）項に記載した不揮発性メモリ・アレー
に於て、前記能動ゲートが、窒化シリコン及び二酸化シ
リコンの層で構成された誘電体により、前記フローティ
ング・ゲートから絶縁される不揮発性メモリ・アレー。
（１２）第（８）項に記載した不揮発性メモリ・アレー
に於て、前記フィールド隔離領域が二酸化シリコンで構
成される不揮発性メモリ・アレー。
（１３）第（８）項に記載した不揮発性メモリ・アレー
に於て、前記フィールド隔離領域が化学反応気相成長に
よってデポジットされて、平面化される不揮発性メモリ
・アレー。
（１４）　　ｌ板肉に形成された複数個のソース／ドレ
イン領域と、該ソース／ドレイン領域の間で前記基板内
にある複数個のチャンネル領域と、該チャンネル領域に
隣接して形成されているが、それから絶縁された複数個
のフローティング・ゲートと、該フローティング・ゲル
トの間に配置されていて、前記基板の表面の上に形成さ
れ、前記フローティング・ゲートの上面と略同一面の上
面を持つ複数個の隔離領域と、前記フローティング・ゲ
ート及びフィールド隔離領域の表面の上に形成された複
数個の導電ヤヤツブと、前記フィールド酸化物領域の表
面及び前記導電キャップから絶縁されて、該導電４ニヤ
ツブの表面の上に形成された複数個の能動ゲートとを有
する電気的にプログラム可能なメモリ・アレー。
（１５）第１１）項に記載した方法に於て、更に、前記
ソース／ドレイン領域の表面の上に導電度の高い材料の
層を形成する工程を含む方法。
（１６）第（１５）頃に記載した方法に於て、前記導電
度の高い層が金属シリサイドで構成される方法。
（１７）第（７）項に記載した方法に於て、更に、前記
ソース／ドレイン領域の表面の上に導電度の高い材料の
層を形成する工程を含む方法。
（１８）第（１７）項に記載した方法に於て、前記導電
度の高い材料が金属シリサイドで形成される方法。
【図面の簡単な説明】
第１図はＥＰＲＯＭの回路図、第２Ａ図乃至第２Ｅ図は
本発明の１実施例の処理工程を示す簡略側面図、第３Ａ
図乃至第３Ｃ図はシリサイドのソース／トレイン領域を
含む本発明の別の実施例を示す簡略側面断面図、第４Ａ
図及び第４Ｂ図は、ＥＦＲＯＭセルの能動ゲートと７０
−ティング・ゲートの間の客足結合を強める為に、フロ
ーティング・ゲートと層間絶縁体の間に多結晶シリコン
層を含む本発明の更に別の実施例の簡略側面断面図、第
５図は第２Ａ図乃至第２Ｅ図について説明した工程を用
いて製造されたＥＰＲＯＭの斜視図である。 主な符号の説明 ３１：基板 ３２：ゲート酸化物層 ３３：多結晶シリコン層 ３４：ソース／トレイン領域 ３７：２Ｍ化シリコン層 ３９：層間絶縁体層 ４０：ポリシリコン層

Claims (1)

    【特許請求の範囲】
  1. （１）不揮発性メモリを形成する方法に於て、半導体基
    板を用意し、該基板の表面の上に、該基板から絶縁して
    導電ストリップを形成し、該導電ストリップの間で前記
    基板内にソース／ドレイン領域を形成し、前記導電スト
    リップの間に前記導電ストリップの頂面とほぼ同一の頂
    面を持つ絶縁材料層を形成し、前記絶縁材料層の表面の
    上、並びに前記導電ストリップから絶縁して、その表面
    の上に導電材料の層を形成し、前記導電材料の層及び前
    記導電ストリップをエッチングして、前記導電材料の層
    から、前記導電ストリップに対して垂直に延びるワード
    線を形成すると共に前記導電ストリップから前記ワード
    線の下に配置されるフローティング・ゲートを形成する
    工程を含む方法。（２）基板の中に形成された複数個の
    ソース／ドレイン領域と、前記基板内で前記ソース／ド
    レイン領域の間に配置された複数個のチャンネル領域と
    、該チャンネル領域に隣接して形成されているが、それ
    から絶縁された複数個のフローティング・ゲートと、前
    記基板の表面の上に形成されていて、前記フローティン
    グ・ゲートの間に配置され、該フローティング・ゲート
    の上面と略同一面の上面を持つ複数個のフィールド隔離
    領域と、該フィールド酸化物領域の表面の上及び前記フ
    ローティング・ゲートの上に形成されているが、該フロ
    ーティング・ゲートから絶縁されている複数個の能動ゲ
    ートとを有する不揮発性メモリ・アレー。
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