TWI440168B - 快閃記憶體結構 - Google Patents
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Description
本發明係有關於記憶體技術領域，特別是有關於一種具有高耦合率(coupling ratio)之堆疊式閘極快閃記憶體結構。
快閃記憶體具有不揮發以及可重複抹除讀寫的特性，加上傳輸快速、低耗電，所以應用層面非常廣泛，許多可攜式產品都採用快閃記憶體，在許多的資訊、通訊及消費性電子產品中都已將其當成必要元件。為了提供輕巧及高品質的電子元件產品，提升快閃記憶體的操作效率與操作品質仍是目前資訊產業發展的重點之一。
快閃記憶體的結構主要有兩種類型：一是堆疊式閘極(stacked-gate)，另一種為分離式閘極(split-gate)。堆疊式閘極快閃記憶體主要包含有一用來儲存電荷的浮置閘極(floating gate)以及一用來控制資料存取的控制閘極(control gate)堆疊於浮置閘極上，並藉由一ONO(oxide-nitride-oxide)介電層使控制閘極與浮置閘極電性上隔離。藉由將電荷寫入於浮置閘極中，俾使記憶體儲存數位訊號”1”或”0”。如果需要更換記憶體中的資料，只需再供給些許額外的能量，抹除儲存於浮置閘極中的電子，就可再重新進行資料寫入。
然而，先前技藝的缺點在於控制閘極與浮置閘極間的電容耦合率不足，使得寫入及抹除效率不佳。故業界仍需要一種改良的快閃記憶體(胞)結構，以解決先前技藝之不足與缺點。
本發明的目的之一即在於提供一種改良的快閃記憶體(胞)結構，具有高的控制閘極與浮置閘極耦合率，俾使寫入及抹除電壓均能降低，並改善寫入及抹除效率。
根據本發明之一實施例，本發明提供一種快閃記憶體結構，包含有：一半導體基底；一閘極介電層，設於該半導體基底上；一浮置閘極，設於該閘極介電層上；一電容介電層，共形地覆蓋住該浮置閘極，並構成一頂面以及四個側壁面；以及一孤立的導電帽蓋層，覆蓋住該電容介電層的該頂面及該四個側壁面。
無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
在下文的細節描述中，元件符號會被用來標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請同時參閱第1圖、第2A圖及第2B圖，其中第1圖例示本發明快閃記憶體的部分佈局示意圖，第2A圖為第1圖中沿著切線AA’所視之剖面結構圖，而第2B圖為第1圖中沿著切線BB’所視之剖面結構圖。如第1圖所示，記憶體佈局10包含有複數個以陣列排列之記憶體單元M(m,n)，其中m可以是包含0或不包含0的整數，代表記憶體陣列的列號(或行號)，n可以是包含0或不包含0的整數，代表記憶體陣列的行號(或列號)。在第1圖中，為簡化說明，僅例示5×8之記憶體陣列，亦即，該些記憶體單元係規則排列在5列乘上8行之矩陣中，其中各列分別以R0～R4表示，而各行則以C0～C7表示。例如，在第一列R0中的各記憶體單元則以M(0,0)~M(0,7)表示之，而第二列中的各記憶體單元則以M(1,0)~M(1,7)表示之，並以此類推。第一列R0的各個記憶體單元M(0,0)~M(0,7)係形成在一主動區域AA0之上，第二列R1的各個記憶體單元M(1,0)~M(1,7)係形成在一主動區域AA1之上，並以此類推。在主動區域AA0～AA4之間，則有淺溝絕緣區域210～220，用來電性隔離主動區域AA0～AA4。根據本發明之實施例，各列的各個記憶體單元係在電性上串接在一起，因而構成一NAND記憶體串，在該NAND記憶體串的兩端可以設有選擇電晶體(圖未示)，作為控制該NAND記憶體串之開關。
如第2A圖及第2B圖所示，各個記憶體單元均包含有一孤立的(isolated)浮置閘極304，且浮置閘極304包含有一頂面304a以及四個側壁面304b。根據本發明之實施例，浮置閘極304可以類似一立方體或柱狀體，其與同一列或同一行上的相鄰記憶體單元均不相連。根據本發明之實施例，浮置閘極304可以是由多晶矽所構成。另外，在浮置閘極304與半導體基底100之間設有一閘極介電層302，例如，矽氧層。一電容介電層306，例如，ONO介電層，毯覆地覆蓋在浮置閘極304的頂面304a以及四個側壁面304b上。根據本發明之實施例，電容介電層306在相鄰的浮置閘極304之間形成一凹處(recess)350。根據本發明之實施例，在凹處350內，電容介電層306可以疊在閘極介電層302之上。
如圖所示，由於電容介電層306係共形地覆蓋住浮置閘極304的頂面304a以及四個側壁面304b，故電容介電層306同樣會有一頂面306a及四個側壁面306b。一孤立的導電帽蓋層308，僅覆蓋住電容介電層306的頂面306a及四個側壁面306b。根據本發明之實施例，導電帽蓋層308可以是金屬、合金、多晶矽、金屬矽化物或其組合，其與同一列或同一行上的相鄰記憶體單元均不相連。換言之，導電帽蓋層308僅僅形成在各個記憶體單元之位址上，而為不連續之結構。根據本發明之實施例，導電帽蓋層308係作為各個記憶體單元之控制閘極。
在導電帽蓋層308以及半導體基底100上另形成有一介電層320，其可以填滿相鄰的浮置閘極304之間的凹處350。見第2A圖，在施以平坦化之後，可以於介電層320中形成一導電插塞310，以及字元線WL0～WL7，使字元線WL0～WL7透過導電插塞310分別與記憶體單元M(1,0)~M(1,7)的導電帽蓋層308電連接。請參閱第1圖，字元線WL0～WL7係沿著參考座標y軸延伸。故在同一列上(以R1為例)，各記憶體單元M(1,0)~M(1,7)係分別由字元線WL0～WL7控制其通道開啟或關閉。又如前所述，各列的各個記憶體單元係在電性上串接在一起，因而構成一NAND記憶體串，見第2A圖，記憶體單元M(1,0)~M(1,7)係藉由形成在半導體基底100中的汲極/源極摻雜區420構成串接組態。從第2B圖可看出，各個字元線(以WL3為例)，則是在同一行上電連接各行的記憶體單元M(0,3)、M(1,3)、M(2,3)、M(3,3)及M(4,3)的導電帽蓋層308。
本發明之主要特徵在於浮置閘極306具有頂面304a以及四個側壁面304b，其被一電容介電層306共形地覆蓋住，使電容介電層306同樣具有一頂面306a及四個側壁面306b。孤立的導電帽蓋層308，則覆蓋住電容介電層306的頂面306a及四個側壁面306b，再藉以導電插塞310與相對應的字元線WL0～WL7電連接。由於這樣的結構可以使導電帽蓋層308(控制電極)與浮置閘極304之間的電容面積增加，故提高了控制閘極與浮置閘極耦合率，俾使寫入及抹除電壓均能降低，並改善寫入及抹除效率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧記憶體佈局
100‧‧‧半導體基底
210~220‧‧‧淺溝絕緣區域
302‧‧‧閘極介電層
304‧‧‧浮置閘極
304a‧‧‧頂面
304b‧‧‧側壁面
306‧‧‧電容介電層
306a‧‧‧頂面
306b‧‧‧側壁面
308‧‧‧導電帽蓋層
310‧‧‧導電插塞
320‧‧‧介電層
350‧‧‧凹處
420‧‧‧汲極/源極摻雜區
C0~C7‧‧‧行
R0~R4‧‧‧列
AA0~AA4‧‧‧主動區域
WL0~WL7‧‧‧字元線
M(m,n)‧‧‧記憶體單元
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：
第1圖例示本發明快閃記憶體的部分佈局示意圖。
第2A圖為第1圖中沿著切線AA’所視之剖面結構圖。
第2B圖為第1圖中沿著切線BB’所視之剖面結構圖。
須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。
100．．．半導體基底
302．．．閘極介電層
304．．．浮置閘極
304a．．．頂面
304b．．．側壁面
306．．．電容介電層
306a．．．頂面
306b．．．側壁面
308．．．導電帽蓋層
310．．．導電插塞
320．．．介電層
350．．．凹處
420．．．汲極/源極摻雜區
WL0～WL7．．．字元線
M(1,0)～M(1,7)．．．記憶體單元
Claims (6)
- 一種快閃記憶體結構，包含有：一半導體基底；一閘極介電層，設於該半導體基底上；一浮置閘極，設於該閘極介電層上；一電容介電層，共形地覆蓋住該浮置閘極，並構成一頂面以及四個側壁面；以及一孤立不連續的導電帽蓋層，覆蓋住該電容介電層的該頂面及該四個側壁面。
- 如申請專利範圍第1項所述之快閃記憶體結構，其中該導電帽蓋層僅覆蓋住該電容介電層的該頂面及該四個側壁面。
- 如申請專利範圍第1項所述之快閃記憶體結構，其中該導電帽蓋層係作為一控制閘極。
- 如申請專利範圍第1項所述之快閃記憶體結構，其中另包含有：一介電層，覆蓋住該導電帽蓋層；一導電插塞，設於該介電層中，並電連接該導電帽蓋層；以及一字元線，電連接該導電插塞。
- 如申請專利範圍第1項所述之快閃記憶體結構，其中該導電帽蓋 層係由金屬、合金、多晶矽、金屬矽化物或其組合所構成者。
- 如申請專利範圍第1項所述之快閃記憶體結構，其中該浮置閘極包含多晶矽。
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