TWI643315B - 半導體結構及其製造方法 - Google Patents
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Abstract
一種半導體結構及其製造方法。半導體結構包括一半導體基板、一非揮發性記憶單元(non-volatile memory cell)以及一閘極堆疊。非揮發性記憶單元形成於半導體基板中，且非揮發性記憶單元的頂表面係與半導體基板的頂表面共平面、或低於半導體基板的頂表面。閘極堆疊形成於半導體基板上。
Description
本揭露內容是有關於一種半導體結構及其製造方法，且特別是有關於一種具有高壓和/或低壓邏輯元件以及非揮發性記憶單元之半導體結構及其製造方法。
單一記憶裝置中可同時配置高壓元件、低壓邏輯元件及非揮發性記憶體元件。然而，基於高壓元件、低壓邏輯元件及非揮發性記憶體元件的操作原理的不同，各自的結構及製作的製程也具有相當的差異。為了使此些不同種類的元件在單一裝置中都能夠發揮最佳的效能，並且達到製程的最佳化，業界均致力於開發改良同時配置高壓元件、低壓邏輯元件及非揮發性記憶體元件之記憶裝置的製程方法及效能。
本揭露內容係有關於一種半導體結構及其製造方法。實施例中，半導體結構包括一非揮發性記憶單元(non-volatile memory cell)以及一閘極堆疊，非揮發性記憶單元的頂表面齊平或
低於半導體基板的頂表面，因而非揮發性記憶單元的整體結構埋置在半導體基板中，如此一來，閘極堆疊的研磨製程不會傷害到非揮發性記憶單元，因此可以保有非揮發性記憶單元的完整結構及其良好的功能。
根據本揭露內容之一實施例，係提出一種半導體結構。半導體結構包括一半導體基板、一非揮發性記憶單元(non-volatile memory cell)以及一閘極堆疊。非揮發性記憶單元形成於半導體基板中，且非揮發性記憶單元的頂表面係與半導體基板的頂表面共平面、或低於半導體基板的頂表面。閘極堆疊形成於半導體基板上。
根據本揭露內容之另一實施例，係提出一種半導體結構之製造方法。半導體結構之製造方法包括以下步驟：提供一半導體基板；形成一非揮發性記憶單元於半導體基板中，且非揮發性記憶單元的頂表面係與半導體基板的頂表面共平面、或低於半導體基板的頂表面；以及形成一閘極堆疊於半導體基板上。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧半導體結構
100‧‧‧半導體基板
100a、200a、910a‧‧‧頂表面
100c‧‧‧記憶單元摻雜區
100r‧‧‧凹槽
100N‧‧‧深井區
110‧‧‧源極線
120‧‧‧位元線
130‧‧‧字元線閥值電壓摻雜區
140、291、960‧‧‧氧化物層
140’‧‧‧薄化氧化層
200‧‧‧非揮發性記憶單元
210‧‧‧浮接閘極介電層
220‧‧‧浮接閘極
2201、2202、2301、2302、240a‧‧‧側邊
230‧‧‧控制閘極
240‧‧‧字元線
250‧‧‧抹除閘極
280‧‧‧記憶結構
290‧‧‧矽化物層
300‧‧‧閘極堆疊
310‧‧‧閘極導電層
320、932、952‧‧‧氮化矽層
330、931、933、951、953‧‧‧氧化矽層
400‧‧‧層間介電層
400b‧‧‧底表面
500‧‧‧接觸插塞
600‧‧‧絕緣結構
700‧‧‧絕緣層
800‧‧‧硬遮罩層
900、910、940‧‧‧閘極材料
920‧‧‧穿隧氧化物層
930、950‧‧‧記憶材料層
933’‧‧‧薄化氧化矽層
951s‧‧‧側壁
D1、D2‧‧‧深度
H1‧‧‧高度
W1~W3‧‧‧剖面寬度
第1圖繪示本揭露內容之一實施例之半導體結構之示意圖。
第2A圖~第2R圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。
在此揭露內容之實施例中，係提出一種半導體結構及其製造方法。實施例中，半導體結構包括一非揮發性記憶單元以及一閘極堆疊，非揮發性記憶單元的頂表面齊平或低於半導體基板的頂表面，因而非揮發性記憶單元的整體結構埋置在半導體基板中，如此一來，閘極堆疊的研磨製程不會傷害到非揮發性記憶單元，因此可以保有非揮發性記憶單元的完整結構及其良好的功能。然而，實施例及對應圖式僅用以作為範例說明，並不會限縮本發明欲保護之範圍。並且，圖式及發明說明中具有相同標號的元件係為相同。此外，需注意的是，圖式上的尺寸比例並非一定按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份之元件，以清楚顯示本發明之技術特點。
第1圖繪示本揭露內容之一實施例之半導體結構10之示意圖。如第1圖所示，半導體結構10包括一半導體基板100、一非揮發性記憶單元(non-volatile memory cell)200以及一閘極堆疊300。非揮發性記憶單元200形成於半導體基板100中，且非揮發性記憶單元200的頂表面200a與半導體基板100的頂表面100a共平面、或低於半導體基板100的頂表面100a。閘極堆疊300形成於半導體基板100上。如第1圖所示的實施例中，非揮發性記憶單元200的頂表面200a例如是和半導體基板100的頂表面100a共平面。
如第1圖所示，非揮發性記憶單元200可包括一浮
接閘極介電層(floating gate dielectric)210、一浮接閘極(floating gate，FG)220、一控制閘極(control gate，CG)230、一字元線240以及一抹除閘極(erase gate，EG)250。浮接閘極220形成於浮接閘極介電層210上，控制閘極230形成於浮接閘極220之上。字元線240形成於浮接閘極220的第一側邊2201上和控制閘極230的第一側邊2301上，抹除閘極250形成於浮接閘極220的第二側邊2202上和控制閘極230的第二側邊2302上；如第1圖所示，第二側邊2202和2302係相對於第一側邊2201和2301。
實施例中，半導體基板100例如是矽基板，浮接閘極220、控制閘極230、字元線240和抹除閘極250的材質可以是多晶矽或者是導電金屬。
實施例中，如第1圖所示，非揮發性記憶單元200可包括一個抹除閘極250，兩個浮接閘極220、兩個控制閘極230和兩個字元線240，浮接閘極220、控制閘極230和字元線240相對於抹除閘極250對稱配置。詳細來說，兩個控制閘極230分別位於抹除閘極250的兩側，兩個浮接閘極220分別位於抹除閘極250的兩側及兩個控制閘極230之上。兩個字元線240分別位於抹除閘極250的更外側的兩側。一個浮接閘極220和一個控制閘極230位於抹除閘極250和一個字元線240之間。如第1圖所示的實施例中，非揮發性記憶單元200例如是SST型非揮發性記憶單元。
如第1圖所示，非揮發性記憶單元200可更包括一記憶結構280，記憶結構280形成於控制閘極230的複數個側壁上。實施例中，記憶結構280例如是氧化矽/氮化矽/氧化矽(ONO)
複合層。如第1圖所示的實施例中，記憶結構280環繞控制閘極230的三個側壁，並且記憶結構280位於控制閘極230與浮接閘極220、字元線240和抹除閘極250之間。
如第1圖所示，半導體結構10可更包括一源極線110和一位元線120。源極線110形成於抹除閘極250之下，位元線120形成於半導體基板100中、且位於字元線240之相對於浮接閘極220和控制閘極230的一側邊240a上。
實施例中，如第1圖所示，半導體結構10包括一源極線110和兩個位元線120，兩個位元線120分別位於非揮發性記憶單元200的兩側。
如第1圖所示，半導體結構10更可包括一矽化物層(silicide layer)290。矽化物層290形成於字元線240、控制閘極230和抹除閘極250的複數個頂表面上。實施例中，半導體結構10更可包括一氧化物層291，氧化物層291形成於半導體基板100上。如第1圖所示的實施例中，矽化物層290係為圖案化、且僅形成於字元線240、控制閘極230和抹除閘極250的頂表面上，且字元線240、控制閘極230和抹除閘極250的頂表面上的各個矽化物層290的圖案化部分彼此經由氧化物層291分隔開來。
如第1圖所示，半導體結構10更可包括一層間介電層(interlayer dielectric，ILD)400。層間介電層400形成於半導體基板100上，且非揮發性記憶單元200的頂表面200a低於層間介電層400的底表面400b。
如第1圖所示，半導體結構10更可包括一接觸插塞(contact plug)500。接觸插塞500形成於層間介電層400中，且接
觸插塞500係電性連接至非揮發性記憶單元200。舉例而言，如第1圖所示，半導體結構10更可包括一絕緣結構(isolation structure)600。絕緣結構600形成於半導體基板100中，且絕緣結構600位於非揮發性記憶單元200和閘極堆疊300之間。實施例中，絕緣結構600例如是淺溝槽隔離(STI)。
實施例中，如第1圖所示，非揮發性記憶單元200具有一第一深度D1，且第一深度D1係朝向半導體基板100的內部延伸，而閘極堆疊300具有一第一高度H1，第一深度D1例如是大於第一高度H1。舉例而言，第一深度D1例如是大於或等於1000埃(Å)，而第一高度H1例如是約500~550埃。
實施例中，如第1圖所示，字元線240的剖面寬度W1例如是大約1000埃，控制閘極230的剖面寬度W2例如是大約1000埃，抹除閘極250的剖面寬度W3例如是大約2000埃，而絕緣結構600的深度D2例如是大約2500埃。
實施例中，閘極堆疊300可包括一高壓閘極堆疊(high-voltage gate stack)、一邏輯閘極堆疊(logic gate stack)、或上述兩者之組合。
傳統的記憶裝置中，先將非揮發性記憶單元製作在半導體基板上，接著再將高壓/邏輯閘極元件也製作在半導體基板上，然而由於高壓/邏輯閘極元件中的閘極之高度(例如是500埃)比非揮發性記憶單元中的閘極結構之高度(例如是2200埃)低，因此在進行高壓/邏輯閘極元件中的閘極之研磨製程時，此研磨製程便無法避免地會損傷到非揮發性記憶單元中的閘極結構，因而會造成記憶單元的結構損害而使其無法作用。相對而言，根據本揭
露內容之實施例，非揮發性記憶單元200的頂表面200a齊平或低於半導體基板100的頂表面100a，換言之，非揮發性記憶單元200埋置於半導體基板100中，因此無論非揮發性記憶單元200的垂直高度(深度D1)多大，由於非揮發性記憶單元200的整體結構埋置在半導體基板100中，而閘極結構300的研磨製程必然會在高於半導體基板100之表面100a之一高度(高度H1)處進行，因此閘極結構300的研磨製程絕對不會傷害到非揮發性記憶單元200，因而可以保有非揮發性記憶單元200的完整結構及其良好的功能。
第2A圖~第2R圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第2A圖所示，提供一半導體基板100。
接著，形成一非揮發性記憶單元200於半導體基板中100。形成非揮發性記憶單元200的製程方法例如包括以下步驟。
如第2A圖所示，形成一凹槽100r於半導體基板100中。實施例中，形成絕緣結構600於半導體基板100中，接著形成具有第一摻雜類型的深井(deep well)區100N於半導體基板100中。深井區100N例如是N型深井，深井區100N橫向延伸並停止於絕緣結構600處。接著，在深井區100N中鄰接半導體基板100的表面處的兩個區域中進行第一摻雜類型(例如是N型摻雜)的重摻雜製程，此兩個重摻雜區形成位元線120。接著，形成絕
緣層700於半導體基板100上，以及形成硬遮罩層800於絕緣層700上，絕緣層700例如是氧化矽層，硬遮罩層800例如是氮化矽層。然後，以蝕刻製程在位元線120之兩個重摻雜區之間形成凹槽100r，此蝕刻製程移除了部分的半導體基板100、部分的絕緣層700和部分的硬遮罩層800。接著，在凹槽100r下方的半導體基板100中進行第一摻雜類型(例如是N型摻雜)的摻雜製程，以形成記憶單元摻雜(cell implantation)區100c。如第2A圖所示，位元線120的邊緣和記憶單元摻雜區100c的邊緣係局部重疊。
如第2B圖所示，形成一氧化物層140於凹槽100r中。實施例中，先在凹槽100r的表面形成襯氧化層(liner oxide)，接著再移除此襯氧化層(未繪示於第2B圖中)，然後在凹槽100r下方的半導體基板100中鄰接位元線120的兩側處進行摻雜製程，以形成兩個字元線閥值電壓摻雜(word line Vt implantation)區130。接著，在凹槽100r中形成氧化物層140。實施例中，氧化物層140例如是經由氧化凹槽100r的表面而形成。實施例中，氧化物層140例如是氧化矽層，可以作為字元線之閘極氧化層。
如第2C圖所示，以一閘極材料900填充凹槽100r。實施例中，閘極材料例如是多晶矽。實施例中，可以先將閘極材料沈積於凹槽100r中，接著根據硬遮罩層800以化學機械研磨(CMP)方式磨平閘極材料的頂表面，接著再進一步蝕刻閘極材料使閘極材料的頂表面低於硬遮罩層800的頂表面，可以使得研磨後的閘極材料900的頂表面較為均勻平坦。
接著，沈積硬遮罩材料於閘極材料900的頂表面，而形成如第2D圖所示的整面的硬遮罩層800，使得硬遮罩層800
可以保護閘極材料900的頂表面。
如第2E圖所示，蝕刻閘極材料900，以形成兩個字元線240於凹槽110r的兩個側壁上。實施例中，兩個字元線240中間的部分閘極材料900係完全被蝕刻，且凹槽100r底部的部分的氧化層140也被蝕刻而暴露出來並形成具有較小的厚度的薄化氧化層140’。並且，如第2E圖所示，部分的硬遮罩層800和絕緣層700也被此蝕刻製程一併移除。
如第2F圖所示，以一閘極材料910填充凹槽100r。實施例中，閘極材料例如是多晶矽。實施例中，先對字元線240的側壁以及凹槽110r底部的薄化氧化層140’進行清洗步驟，例如是以稀釋的氫氟酸(DHF)清洗掉表面的殘留氧化物，接著形成一層穿隧氧化物(tunnel oxide)層920於字元線240的側壁以及凹槽110r底部的薄化氧化層140’上。接著，將閘極材料910填充至凹槽100r中的穿隧氧化物層920上，實施例中，可以先將閘極材料910沈積於凹槽100r中的穿隧氧化物層920上，接著根據硬遮罩層800以化學機械研磨(CMP)方式磨平閘極材料910的頂表面。
接著，如第2G圖所示，蝕刻閘極材料910，使閘極材料910的頂表面910a低於硬遮罩層800的頂表面。
接著，如第2H圖所示，形成一記憶材料層930於硬遮罩層800和凹槽100r中的閘極材料910上。實施例中，記憶材料層930例如是複合材料層，例如可包括如第2H圖所示的氧化矽層931、氮化矽層932和氧化矽層933。
接著，如第2I圖所示，以一閘極材料940填充凹槽100r。實施例中，閘極材料例如是多晶矽。實施例中，可以先將
閘極材料940沈積於凹槽100r中的記憶材料層930上，接著以化學機械研磨(CMP)方式磨平閘極材料940的頂表面。此化學機械研磨的步驟中，硬遮罩層800上的記憶材料層930被研磨而移除，且硬遮罩層800亦被研磨薄化。
至此，形成兩個閘極材料層(閘極材料910和閘極材料940)及一記憶材料層930於凹槽100r中，記憶材料層930位於兩個閘極材料層(閘極材料910和閘極材料940)之間。
接著，沈積硬遮罩材料於閘極材料940的頂表面，而形成如第2J圖所示的整面的硬遮罩層800，使得硬遮罩層800可以保護閘極材料940的頂表面。
接著，蝕刻兩個閘極材料層(閘極材料910和閘極材料940)，以形成兩個浮接閘極和兩個控制閘極。蝕刻兩個閘極材料層(閘極材料910和閘極材料940)的製程方法例如包括如第2K~2M圖所示之步驟。
如第2K圖所示，蝕刻閘極材料940，以形成兩個控制閘極230於鄰靠兩個字元線240的兩側。實施例中，兩個控制閘極230中間的部分閘極材料940係完全被蝕刻，且閘極材料940下方的部分的記憶材料層930也被蝕刻，而僅留下部分暴露出來且具有較小的厚度的薄化氧化矽層933’位於閘極材料910上。並且，如第2K圖所示，部分的硬遮罩層800也被此蝕刻製程一併移除。
如第2L圖所示，形成一記憶材料層950於兩個控制閘極230的側壁(側邊2302)上。實施例中，記憶材料層950例如是複合材料層，例如可包括如第2L圖所示的氧化矽層951、氮
化矽層952和氧化矽層953。實施例中，可先形成整面的記憶材料層(例如是氧化矽層、氮化矽層和氧化矽層之複合層)於控制閘極230的側壁、薄化氧化矽層933’和硬遮罩層800上；接著，進行蝕刻步驟，以移除硬遮罩層800上方的部分記憶材料層、薄化氧化矽層933’上方的部分記憶材料層以及薄化氧化矽層933’，僅留下位於兩個控制閘極230的側壁上的記憶材料層950。
接著，如第2M圖所示，蝕刻閘極材料910，以形成兩個浮接閘極220於鄰靠兩個字元線240的兩側，且兩個控制閘極230分別位於兩個浮接閘極220上。實施例中，兩個浮接閘極220的兩個側邊2202例如是對齊兩個記憶材料層950的氧化矽層951之側壁951s。然後，如第2M圖所示，在凹槽100r下方且位於兩個浮接閘極220之間的半導體基板100中進行第一摻雜類型(例如是N型摻雜)的摻雜製程，以形成源極線110。
至此，如第2M圖所示，控制閘極230形成於浮接閘極220之上，字元線240形成於浮接閘極220的第一側邊2201上和控制閘極230的第一側邊2301上。
接著，如第2N圖所示，移除控制閘極230的側壁上的氧化矽層951以及凹槽100r底部位於源極線110之上的氧化物(此氧化層包括薄化氧化層140和底部的穿隧氧化物層920)，以暴露出氮化矽層952以及凹槽110r底部之半導體基板100的部分表面。
如第2O圖所示，在氮化矽層952、浮接閘極220的側邊2202以及凹槽110r底部之半導體基板100的部分表面上形成氧化物層960。舉例而言，一實施例中，可以對氮化矽層952、
浮接閘極220的側邊2202以及凹槽110r底部之半導體基板100的部分表面進行氧化製程，則浮接閘極220的側邊2202以及凹槽110r底部的部分氧化物層960為氧化矽、而氮化矽層952上的部分氧化物層960則為氮氧化矽。另一實施例中，則可以沈積一整面氧化矽作為氧化物層960在浮接閘極220的側邊2202、凹槽110r的底部和氮化矽層952上。實施例中，凹槽100r底部的氧化物層960、穿隧氧化物層920和薄化氧化層140’係形成如第1圖所示的浮接閘極介電層210，浮接閘極介電層210形成於凹槽100r中，浮接閘極220形成於浮接閘極介電層210(穿隧氧化物層920和薄化氧化層140’)上。
接著，如第2P圖所示，形成抹除閘極250於兩個浮接閘極220之間和兩個控制閘極230之間。實施例中，可以先將閘極材料沈積於凹槽100r中的氧化物層960上，接著根據硬遮罩層800以化學機械研磨(CMP)方式磨平閘極材料的頂表面，然後再蝕刻閘極材料使其頂表面低於硬遮罩層800的頂表面且原則上與控制閘極230的頂表面齊平，至此形成抹除閘極250。如第2P圖所示，源極線110位於抹除閘極250之下。
如第2Q圖所示，移除硬遮罩層800。實施例中，例如以化學機械研磨(CMP)方式移除硬遮罩層800和部分的氮化矽層952、氧化矽層953和氧化物層960(氧化矽)，並且平坦化字元線240、控制閘極230和抹除閘極250的頂表面。接著，可選擇性地沈積氧化物材料(例如是氧化矽)，而氧化物材料和絕緣層700之氧化矽可形成一整面的氧化矽層，此一整面的氧化矽層位於字元線240、控制閘極230、抹除閘極250、絕緣結構600和半導體
基板100的表面上。
至此，如第2Q圖所示，氮化矽層952、氧化矽層953、氧化物層960(氧化矽)和記憶材料層930係形成記憶結構280，記憶結構280位於控制閘極250的多個側壁上。並且，如第2Q圖所示，至此已形成非揮發性記憶單元200，本實施例中，非揮發性記憶單元200的頂表面200a係與半導體基板100的頂表面100a共平面。另一實施例中，亦可以經由蝕刻製程使非揮發性記憶單元200的頂表面200a低於半導體基板100的頂表面100a(未繪示於圖中)。
接著，如第2R圖所示，形成閘極堆疊300於半導體基板100上。實施例中，閘極堆疊300可以是高壓閘極堆疊、邏輯閘極堆疊或上述兩者之組合。換言之，閘極堆疊300例如可屬於高壓元件、低壓邏輯元件或上述兩者之組合元件。如第2R圖所示，閘極堆疊300包括閘極導電層310，閘極導電層310的高度H1例如是500~550埃。更進一步，可形成氮化矽層320於閘極導電層310上，可形成氧化矽層330於氮化矽層320上。如第2R圖所示，絕緣結構600於半導體基板100中且位於非揮發性記憶單元200和閘極堆疊300之間，換言之，絕緣結構600將非揮發性記憶單元200之區域和高壓和/或低壓邏輯元件之區域隔離開來。
然後，請參照第1圖，可進一步形成矽化物層290於字元線240、控制閘極230和抹除閘極250的多個頂表面上。並且，可進一步形成層間介電層400於半導體基板100上，且非揮發性記憶單元200的頂表面200a低層間介電層400的底表面
400b。再者，可進一步形成接觸插塞500於層間介電層400中，且接觸插塞500係電性連接至非揮發性記憶單元200。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (20)
- 一種半導體結構，包括：一半導體基板；一非揮發性記憶單元(non-volatile memory cell)，形成於該半導體基板中，其中該非揮發性記憶單元的一頂表面係與該半導體基板的一頂表面共平面、或低於該半導體基板的該頂表面；一閘極堆疊，形成於該半導體基板上；以及一位元線，形成於該半導體基板中，其中該位元線的一頂表面係與該非揮發性記憶單元的該頂表面共平面。
- 如申請專利範圍第1項所述之半導體結構，其中該非揮發性記憶單元包括：一浮接閘極介電層(floating gate dielectric)；一浮接閘極(floating gate，FG)，形成於該浮接閘極介電層上；一控制閘極(control gate，CG)，形成於該浮接閘極之上；一字元線，形成於該浮接閘極的一第一側邊和該控制閘極的一第一側邊上；以及一抹除閘極(erase gate，EG)，形成於該浮接閘極的一第二側邊和該控制閘極的一第二側邊上，該些第二側邊係相對於該些第一側邊。
- 如申請專利範圍第2項所述之半導體結構，更包括：一源極線，形成於該抹除閘極之下；其中，該位元線位於該字元線之相對於該浮接閘極和該控制 閘極的一側邊上。
- 如申請專利範圍第2項所述之半導體結構，其中該非揮發性記憶單元更包括：一記憶結構，形成於該控制閘極的複數個側壁上。
- 如申請專利範圍第2項所述之半導體結構，其中該非揮發性記憶單元更包括：一矽化物層(silicide layer)，形成於該字元線、該控制閘極和該抹除閘極的複數個頂表面上。
- 如申請專利範圍第1項所述之半導體結構，更包括：一層間介電層(interlayer dielectric，ILD)，形成於該半導體基板上，其中該非揮發性記憶單元的該頂表面係低於該層間介電層的一底表面。
- 如申請專利範圍第6項所述之半導體結構，更包括：一接觸插塞(contact plug)，形成於該層間介電層中，其中該接觸插塞係電性連接至該非揮發性記憶單元。
- 如申請專利範圍第1項所述之半導體結構，更包括：一絕緣結構(isolation structure)，形成於該半導體基板中，且位於該非揮發性記憶單元和該閘極堆疊之間。
- 如申請專利範圍第1項所述之半導體結構，其中該非揮發性記憶單元具有一第一深度，該第一深度係朝向該半導體基板的內部延伸，該閘極堆疊具有一第一高度，該第一深度大於該第一高度。
- 如申請專利範圍第1項所述之半導體結構，其中該閘極堆疊包括一高壓閘極堆疊(high-voltage gate stack)、一邏輯閘極堆疊(logic gate stack)或上述兩者之組合。
- 一種半導體結構之製造方法，包括：提供一半導體基板；形成一非揮發性記憶單元於該半導體基板中，其中該非揮發性記憶單元的一頂表面係與該半導體基板的一頂表面共平面、或低於該半導體基板的該頂表面；形成一閘極堆疊於該半導體基板上；以及形成一位元線於該半導體基板中，其中該位元線的一頂表面係與該非揮發性記憶單元的該頂表面共平面。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中形成該非揮發性記憶單元包括：形成一凹槽(recess)於該半導體基板中；形成一浮接閘極介電層於該凹槽中；形成一浮接閘極於該浮接閘極介電層上；形成一控制閘極於該浮接閘極之上； 形成一字元線於該浮接閘極和該控制閘極的一第一側邊上；以及形成一抹除閘極於該浮接閘極和該控制閘極的一第二側邊上，該第二側邊係相對於該第一側邊。
- 如申請專利範圍第12項所述之半導體結構之製造方法，更包括：形成一源極線於該抹除閘極之下；其中，該位元線位於該字元線之相對於該浮接閘極和該控制閘極的一側邊上。
- 如申請專利範圍第12項所述之半導體結構之製造方法，其中形成該非揮發性記憶單元更包括：形成一記憶結構於該控制閘極的複數個側壁上。
- 如申請專利範圍第12項所述之半導體結構之製造方法，其中形成該非揮發性記憶單元更包括：形成一矽化物層於該字元線、該控制閘極和該抹除閘極的複數個頂表面上。
- 如申請專利範圍第11項所述之半導體結構之製造方法，更包括：形成一層間介電層於該半導體基板上，其中該非揮發性記憶單元的該頂表面係低於該層間介電層的一底表面；以及 形成一絕緣結構於該半導體基板中且位於該非揮發性記憶單元和該閘極堆疊之間。
- 如申請專利範圍第16項所述之半導體結構之製造方法，更包括：形成一接觸插塞於該層間介電層中，其中該接觸插塞係電性連接至該非揮發性記憶單元。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中形成該閘極堆疊包括：形成一高壓閘極堆疊、一邏輯閘極堆疊或上述兩者之組合。
- 如申請專利範圍第11項所述之半導體結構之製造方法，其中形成該非揮發性記憶單元包括：形成一凹槽於該半導體基板中；形成一氧化物層於該凹槽中；以一閘極材料填充該凹槽；以及蝕刻該閘極材料以形成兩個字元線於該凹槽的兩個側壁上。
- 如申請專利範圍第19項所述之半導體結構之製造方法，其中形成該非揮發性記憶單元更包括：形成兩個閘極材料層及一記憶材料層於該凹槽中，該記憶材料層位於該兩個閘極材料層之間；蝕刻該兩個閘極材料層，以形成兩個浮接閘極和兩個控制閘 極，該兩個浮接閘極分別鄰靠該兩個字元線，該兩個控制閘極分別位於該兩個浮接閘極上；以及形成一抹除閘極於該兩個浮接閘極之間和該兩個控制閘極之間。
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