JPH0715953B2 - 書換え可能なメモリ装置とその製造方法 - Google Patents

書換え可能なメモリ装置とその製造方法

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JPH0715953B2 JP60176589A JP17658985A JPH0715953B2 JP H0715953 B2 JPH0715953 B2 JP H0715953B2 JP 60176589 A JP60176589 A JP 60176589A JP 17658985 A JP17658985 A JP 17658985A JP H0715953 B2 JPH0715953 B2 JP H0715953B2
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Description

【発明の詳細な説明】 （技術分野） 本発明はEPROMやEEPROMのような書換え可能なメモリ装
置を含むMOS型半導体集積回路装置と、その製造方法に
関するものである。
（従来技術） 従来のEPROMの要部を第３図（Ａ）及び同図（Ｂ）に示
す。同図（Ａ）は平面図、同図（Ｂ）はそのＡ−Ｂ線位
置での断面図である。
EPROMの構造は２層ポリシリコン構造が一般的である。
２はシリコン基板、４はゲート酸化膜、６は第１層目の
ポリシリコン膜によるフローティングゲート、８は層間
絶縁膜、10は第２層目のポリシリコン膜によるコントロ
ールゲート、12はLOCOS法によるフィールド酸化膜であ
る。また、Ｓはソース領域、Ｄはドレイン領域である。
EPROMにおいては、一般にコントロールゲート10とフロ
ーティングゲート６との間のキャパシタC2は、フローテ
ィングゲート６と基板２のチャネル領域との間のキャパ
シタC1の約３倍程度の大きさにする必要がある。そのた
め、フローティングゲート６がフィールド酸化膜上へ大
きく張り出している。いま、例えば第３図（Ａ）におい
て、チャネル領域の幅Ｗを２μｍ、長さＬを３μｍとす
ると、フローティングゲート６の左右のフィールド酸化
膜上へ張り出す領域がそれぞれ２μｍ×３μｍ必要とな
る。その結果、１個のメモリ領域Ｍは２μｍ×12μｍ程
度に大きくなってしまう。この事情はEEPROMでも同じで
ある。
このように、従来のメモリ装置ではフローティングゲー
ト６がフィールド酸化膜上へ張り出す部分が大きいた
め、メモリサイズを小さくすることが困難であった。
（目的） 本発明はEPROMやEEPROMのメモリサイズを小さくするこ
とを目的とするものである。
（構成） 本発明のメモリ装置は、側面と底面をもち素子分離機能
を有する少なくとも１つの溝が形成された主表面をもつ
半導体基板と、前記半導体基板の主表面、前記溝の側面
及び底面に形成され前記主表面の特定の平坦部分では所
定の膜厚を有する第１の絶縁膜と、前記第１の絶縁膜上
で所定の幅をもち前記特定の平坦部分を横切って前記溝
の側面に沿って前記溝内へ延びる第１の電極膜と、前記
第１の電極膜と同じ幅をもち前記第１の電極膜上に形成
され前記溝内で前記第１の絶縁膜と合体して前記第１の
電極膜を終端させる第２の絶縁膜と、前記第１の電極膜
を同じ幅をもち前記第２の絶縁膜上に形成された第２の
電極膜と、前記特定の平坦部分の下に形成されたチャネ
ル領域と、前記基板内で前記特定の平坦部分の両側で前
記チャネル領域によって前記溝の延びる方向に沿って互
いに離れて形成された一対の拡散領域と、を備えてい
る。
本発明の製造方法は、半導体基板に溝を掘る工程と、前
記溝の底面及び側面に絶縁膜を形成する工程と、溝で挾
まれた基板主表面を露出させる工程と、その露出した基
板主表面にゲート酸化膜を形成する工程と、第１の電極
膜を形成し前記溝の底部でこの第１の電極膜を分離する
工程と、前記第１の電極膜の表面に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜上から第２の電極膜を形
成する工程と、前記第２の電極膜、前記第２の絶縁膜及
び前記第１の電極膜を溝を横切る方向の帯状にパターン
化してゲート電極を形成する工程と、前記ゲート電極を
マスクとして基板に不純物を導入してソース拡散領域及
びドレイン拡散領域を形成する工程と、を含んでいる。
以下、実施例について具体的に説明する。
第１図（Ｅ）を参照して本発明のメモリ装置の一実施例
を説明する。
シリコン基板２の表面には素子分離用に溝16が形成され
ており、溝16の底面と側面には酸化膜が形成されてい
る。溝16で挾まれた基板主表面の平坦部分上から溝16の
側面を通って溝16の底面に至る第１のポリシリコン膜に
よるフローティングゲート26が形成されている。図には
表われていないが、フローティングゲート26の下側の基
板表面には膜厚が約500Åのゲート酸化膜が形成されて
いる。フローティングゲート26のポリシリコン膜はリン
が導入されて低抵抗化されている。フローティングゲー
ト26上には膜厚が約950Åの酸化膜28が形成されてい
る。酸化膜28上にはフローティングゲート26と同じ幅
で、溝16を横切る方向に帯状に延びた第２のポリシリコ
ン膜によるコントロールゲート30が形成されている。コ
ントロールゲート30のポリシリコン膜もリンが導入され
て低抵抗化されている。
フローティングゲート26、酸化膜28及びコントロールゲ
ート30からなるゲート電極32の下側の基板はチャネル領
域となり、チャネル領域を挾んで溝16が延びる方向に沿
って基板２主表面には砒素導入によるソース拡散領域と
ドレイン拡散領域が互いに対向して形成されている。34
はその拡散領域である。36は基板主表面でゲート電極の
外側に形成された酸化膜である。38は保護膜であり、例
えばリンシリコンガラス膜である。
次に、第１図（Ａ）〜（Ｅ）を参照して上記実施例のメ
モリ装置を製造する方法の一実施例を具体的に説明す
る。
（イ）同図（Ａ）に示されるように、シリコン基板２の
表面に素子分離用の溝を形成するためのレジストパター
ン14を形成し、このレジストパターン14をマスクにして
シリコン基板２をエッチングし、溝16を形成する。この
ときのシリコン基板２のエッチング条件は例えば次の如
きものである。
エッチング装置；平行平板型プラズマエッチャー（例え
ば東京応化製OAPM−400型） エッチングガス;C2ClF5:SF6＝2:1の混合ガス、、圧力0.
4Torr、総流量40〜50cc/分、 周波数13.56MHz、電力150W、 エッチレート；約１μm/分。
その後、ボロンイオン（B+）を約50KeVのエネルギーで
ドーズ量５×1013/cm2注入して溝16の底部にチャネルス
トッパとなるイオン注入層18を形成する。
（ロ）シリコン基板２を酸化して酸化膜を形成する。こ
のときの酸化膜条件は、例えばウエット酸化の雰囲気
で、950℃で2.5時間の酸化である。形成されるシリコン
酸化膜の膜厚は約5000Åである。
次に、フォトエッチング法により、同図（Ｂ）に示され
るように、溝16の側面及び底面にその酸化膜20を残し、
その他の部分の酸化膜を除去する。
（ハ）露出したシリコン基板主表面に同図（Ｃ）に示さ
れるようにゲート酸化膜22を形成する。このときのゲー
ト酸化膜形成条件は、乾燥酸素中1050度℃での加熱であ
り、約500Åのゲート酸化膜22が形成される。
その後、ボロンイオンを60KeVのエネルギーでドーズ量
約２×1011/cm2注入して、チャネルドープ用イオン注入
層24を形成する。
次に、全面に第１のポリシリコン膜26を成長させる。ポ
リシリコン膜26は後にフローティングゲートとなる。ポ
リシリコン膜26の成長には、例えば減圧CVD法によりシ
ラン（SiH4）を約635℃で分解される。その後、ポリシ
リコン膜26にリンを拡散させ、そのポリシリコン膜26の
シー抵抗を30〜50Ω／口とする。
（ニ）次に、同図（Ｄ）に示されるように、フォトエッ
チング法によりポリシリコン膜26を溝16内で切断して分
離させる。そして、950℃でのウエット酸化法によりポ
リシリコン膜26上に層間膜として約950Åの酸化膜28を
形成し、その上にコントロールゲートとなる第２のポリ
シリコン膜30を形成する。その後、ポリシリコン膜30に
リンを拡散させ、そのポリシリコン膜30のシート抵抗を
約20Ω／口とする。
（ホ）次に、レジストパターンを形成し、同図（Ｅ）に
示されるように、第２のポリシリコン膜30、層間膜28及
び第１のポリシリコン膜26をエッチングしてゲート電極
32を形成する。ゲート電極32が形成されている領域で
は、第２のポリシリコン膜30が図で左右方向につながっ
て溝を塞いでいる。次に、ソース領域、ドレイン領域と
なる領域のゲート酸化膜をエッチングにより除去する。
そして、砒素イオン（As+）をエネルギー60KeVでドーズ
量約５×1014/cm2注入し、ドライブとして窒素雰囲気中
約1000℃で５分間加熱してソース・ドレイン拡散領域34
を形成する。その後、ウエット酸化の雰囲気で約950℃
で約15分間酸化して約800Åの酸化膜36を形成する。
その後、通常の工程により、保護膜として減圧CVD法で
リンが８モル％のリンシリコンガラス（PSG）膜38を約1
2000Åの厚さに形成する。このリンシリコンガラス膜38
は、溝16の残りの部分を埋める。
その後、窒素雰囲気中で、約1050℃で１時間デンシファ
イし、コンタクトホールを形成し、金属層配線を形成
し、パッドを形成する。
なお、コントロールゲート30としては、ポリシリコン膜
の他に、MoSi2膜などの既知のゲート電極材料を用いる
ことができる。また、保護膜38としてもリンシリコンガ
ラス層の他、ボロン・リンシリコンガラス層など、既知
のものを用いることができる。
（効果） 本発明によれば、フローティングゲート26のうち、チャ
ネル領域（Ｌ×Ｗ）からはみ出す部分を基板に設けられ
た溝16内に形成したので、第２図に示されるようにその
はみ出し部分の平面上の面積が小さくなる。また、従来
のように素子分離をLOCOS法により行なう場合には、実
効的なチャネル長さを例えば２μｍしようとするとバー
ズビークによりマスク上では約３μｍにする必要があっ
たが、本発明では素子分離をLOCOS法によらず基板に溝
を設けて行なうようにしたので、マスク上でも２μｍで
よくなる。以上の結果、例えば実効的なチャネル（Ｗ×
Ｌ）を２μｍ×２μｍとすれば、メモリサイズは第３図
の従来のEPROMでは２μｍ×12μｍ程度であったのに対
し、本実施例のEPROMでは２μｍ×３μｍ程度になり、
約1/4程度に小型化する。
また、素子分離技術だけに限ってみても、基板に溝を掘
って素子分離を行なうこれまでの方法では、その溝をポ
リシリコン膜などにより完全に埋めた後にゲート電極用
のポリシリコン膜などを形成していたが、本発明によれ
ばゲート電極用のポリシリコン膜などにより溝を埋める
ことができるので、工程が簡単になる利点もある。
【図面の簡単な説明】
第１図は本発明の一実施例を工程順に示す図であり、同
図（Ａ）ないし同図（Ｄ）は断面図、同図（Ｅ）は斜視
断面図である。第２図は同実施例により形成されるEPRO
Mを概略的に示す平面図、第３図（Ａ）及び同図（Ｂ）
はそれぞれ従来のEPROMの要部を概略的に示す平面図及
びそのＡ−Ｂ線位置での断面図である。 ２……シリコン基板、 16……溝、 20……酸化膜、 22……ゲート酸化膜、 26……第１のポリシリコン膜、 28……層間膜 30……第２のポリシリコン膜、 34……ソース領域又はドレイン領域。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】側面と底面をもち素子分離機能を有する少
    なくとも１つの溝が形成された主表面もつ半導体基板
    と、前記半導体基板の主表面、前記溝の側面及び底面に
    形成され前記主表面の特定の平坦部分では所定の膜厚を
    有する第１の絶縁膜と、前記第１の絶縁膜上で所定の幅
    をもち前記特定の平坦部分を横切って前記溝の側面に沿
    って前記溝内へ延びる第１の電極膜と、前記第１の電極
    膜と同じ幅をもち前記第１の電極膜上に形成され前記溝
    内で前記第１の絶縁膜と合体して前記第１の電極膜を終
    端させる第２の絶縁膜と、前記第１の電極膜を同じ幅を
    もち前記第２の絶縁膜上に形成された第２の電極膜と、
    前記特定の平坦部分の下に形成されたチャネル領域と、
    前記基板内で前記特定の平坦部分の両側で前記チャネル
    領域によって前記溝の延びる方向に沿って互いに離れて
    形成れた一対の拡散領域と、を備えた書換え可能なメモ
    リ装置。
  2. 【請求項２】半導体基板に溝を掘る工程と、前記溝の底
    面及び側面に絶縁膜を形成する工程と、溝で挾まれた基
    板主表面を露出させる工程と、その露出した基板主表面
    にゲート酸化膜を形成する工程と、第１の電極膜を形成
    し、前記溝の底部でこの第１の電極膜を分離する工程
    と、前記第１の電極膜の表面に第２の絶縁膜を形成する
    工程と、前記第２の絶縁膜上から第２の電極膜を形成す
    る工程と、前記第２の電極膜、前記第２の絶縁膜及び前
    記第１の電極膜を溝を横切る方向の帯状にパターン化し
    てゲート電極を形成する工程と、前記ゲート電極をマス
    クとして基板に不純物を導入してソース拡散領域及びド
    レイン拡散領域を形成する工程と、を含む書換え可能な
    メモリ装置の製造方法。
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