JPH02126684A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02126684A JPH02126684A JP63280632A JP28063288A JPH02126684A JP H02126684 A JPH02126684 A JP H02126684A JP 63280632 A JP63280632 A JP 63280632A JP 28063288 A JP28063288 A JP 28063288A JP H02126684 A JPH02126684 A JP H02126684A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
本発明は二層以上のゲート電極を有する半導体装置の製
造方法に関するものである。
造方法に関するものである。
(従来の技術)
従来、二層以上のゲート電極を有する半導体装置、例え
ば、フローティング・ゲート型のEFROMは第2図(
a)〜(d)に示す如き工程を経て製造される。すなわ
ち、初めにシリコン等の半導体基板1上に島状に素子領
域を分離するフィールド酸化膜2を形成し、次に基板1
の素子領域表面にゲート酸化膜3を形成する。ついで、
全面に第1の多結晶シリコン膜4を堆積する(第2図(
a)図示)。
ば、フローティング・ゲート型のEFROMは第2図(
a)〜(d)に示す如き工程を経て製造される。すなわ
ち、初めにシリコン等の半導体基板1上に島状に素子領
域を分離するフィールド酸化膜2を形成し、次に基板1
の素子領域表面にゲート酸化膜3を形成する。ついで、
全面に第1の多結晶シリコン膜4を堆積する(第2図(
a)図示)。
次に、この多結晶シリコン膜4をバターニングして所望
形状の第1のゲート電極(フローティング・ゲート電極
)4′を形成し、次いで、全面にシリコン酸化膜(S
iO2膜)を形成する。これにより、第1のゲート電極
4′表面に酸化膜5が形成される(第2図(b)図示)
。
形状の第1のゲート電極(フローティング・ゲート電極
)4′を形成し、次いで、全面にシリコン酸化膜(S
iO2膜)を形成する。これにより、第1のゲート電極
4′表面に酸化膜5が形成される(第2図(b)図示)
。
次いで、全面に第2の多結晶シリコン膜6を堆積しく第
2図(C)図示)、次に図示しないレジスト・パターン
を用いてこの第2の多結晶シリコン膜6をエツチングし
、酸化膜5を介して第1のゲート電極4′上に第2のゲ
ート電極6′ (コントロール・ゲート電極)を形成す
る。このとき同時に第2のゲート電極6′の配線もバタ
ーニング形成する。次に、全面にソース・ドレイン領域
形成予定部が開口された図示しないレジスト・パターン
を形成し、これをマスクに不純物イオンをイオン注入す
る。次に、熱処理を行って注入イオンを活性化し、ソー
ス・ドレイン領域7,8を形成し、次いで、全面に層間
絶縁膜9を堆積する(第2図(d)図示)。ここで第3
図は第2図(d)におけるA−A断面図である。
2図(C)図示)、次に図示しないレジスト・パターン
を用いてこの第2の多結晶シリコン膜6をエツチングし
、酸化膜5を介して第1のゲート電極4′上に第2のゲ
ート電極6′ (コントロール・ゲート電極)を形成す
る。このとき同時に第2のゲート電極6′の配線もバタ
ーニング形成する。次に、全面にソース・ドレイン領域
形成予定部が開口された図示しないレジスト・パターン
を形成し、これをマスクに不純物イオンをイオン注入す
る。次に、熱処理を行って注入イオンを活性化し、ソー
ス・ドレイン領域7,8を形成し、次いで、全面に層間
絶縁膜9を堆積する(第2図(d)図示)。ここで第3
図は第2図(d)におけるA−A断面図である。
次に周知の技術により、層間絶縁膜9のソース争ドレイ
ン領域7,8位置にコンタクトウホールを開口し、次い
で全面にアルミニウム堆積して後、こレヲバターニング
し、コンタクト・ホールを介してソース・ドレイン領域
7,8に接続される配線を形成して半導体装置を完成さ
せる。
ン領域7,8位置にコンタクトウホールを開口し、次い
で全面にアルミニウム堆積して後、こレヲバターニング
し、コンタクト・ホールを介してソース・ドレイン領域
7,8に接続される配線を形成して半導体装置を完成さ
せる。
(発明が解決しようとする課題)
ところで、このような従来技術においては、上述したよ
うに第1のゲート電極4′を形成する場合、基板1の全
色に堆積した第1の多結晶シリコン膜4を選択的にエツ
チング除去してバターニングするので、第4図において
符号aで示すように第1のゲート電極4′の端面は垂直
となり、従って、角部は急峻となる。
うに第1のゲート電極4′を形成する場合、基板1の全
色に堆積した第1の多結晶シリコン膜4を選択的にエツ
チング除去してバターニングするので、第4図において
符号aで示すように第1のゲート電極4′の端面は垂直
となり、従って、角部は急峻となる。
この急峻な角部は第1のゲート電極4′の表面に酸化膜
5を形成した際、酸化膜成長の性質上、第5図に示す如
く、この角部の酸化膜成長が遅くなってこの部分の膜厚
が薄くなる。しかも、形成された酸化膜の形状からゲー
ト電極4′の該部分が鋭いエツジbとなるため、ここに
電界集中が生じ、絶縁耐圧が一層悪くなる。
5を形成した際、酸化膜成長の性質上、第5図に示す如
く、この角部の酸化膜成長が遅くなってこの部分の膜厚
が薄くなる。しかも、形成された酸化膜の形状からゲー
ト電極4′の該部分が鋭いエツジbとなるため、ここに
電界集中が生じ、絶縁耐圧が一層悪くなる。
また、第1のゲート電極4′の上記垂直面部分は、著し
い場合は第4図に一点鎖線Cで示した如く、第1のゲー
ト電極4′の上部側が下部に較べ、ひさしのようにせり
出したいわゆるオーバハング状態になる。
い場合は第4図に一点鎖線Cで示した如く、第1のゲー
ト電極4′の上部側が下部に較べ、ひさしのようにせり
出したいわゆるオーバハング状態になる。
そして、第1のゲート電極4′上に酸化膜5を成長させ
た後、全面に第2のゲート電極用の多結晶シリコン膜を
堆積し、これをバターニングした際、除去すべき部分に
おいて、この第1のゲート電極4′における上記オーバ
ハング部の下の多結晶シリコン膜6が除去しきれず、該
除去工程後においてこの部分に不要な多結晶シリコンが
残留する現象が生じた。そして、このような状態が生じ
ると第2のゲート電極6に不必要な部分が付加されたか
たちとなり、しかも、この残留多結晶シリコン膜がその
後の製造工程で剥離したりして、種々の不都合を生じ、
半導体装置の信頼性に悪影響を及ぼす。
た後、全面に第2のゲート電極用の多結晶シリコン膜を
堆積し、これをバターニングした際、除去すべき部分に
おいて、この第1のゲート電極4′における上記オーバ
ハング部の下の多結晶シリコン膜6が除去しきれず、該
除去工程後においてこの部分に不要な多結晶シリコンが
残留する現象が生じた。そして、このような状態が生じ
ると第2のゲート電極6に不必要な部分が付加されたか
たちとなり、しかも、この残留多結晶シリコン膜がその
後の製造工程で剥離したりして、種々の不都合を生じ、
半導体装置の信頼性に悪影響を及ぼす。
また、EPROMなどにおいては素子の動作速度を向上
させるため、第2のゲート電極6′及びその配線の上層
面に高融点金属または高融点金属のシリサイドを堆積し
、低抵抗化を図ることがあるが、従来構造では第1のゲ
ート電極4′側壁面部での垂直に近い段差が素子の大き
な信頼性低下に繋がる。
させるため、第2のゲート電極6′及びその配線の上層
面に高融点金属または高融点金属のシリサイドを堆積し
、低抵抗化を図ることがあるが、従来構造では第1のゲ
ート電極4′側壁面部での垂直に近い段差が素子の大き
な信頼性低下に繋がる。
すなわち、このような段差部では酸化膜5を形成した後
においても、その壁面は依然としてほぼ垂直状態にあり
、高融′点金属材料膜はこのような急峻な段差構造部に
おいては、デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。
においても、その壁面は依然としてほぼ垂直状態にあり
、高融′点金属材料膜はこのような急峻な段差構造部に
おいては、デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。
本発明は上記の事情に鑑みて成されたもので、第1のゲ
ート電極の絶縁膜の絶縁耐圧を向上させるとともに、電
気抵抗を低減するため第2のゲート電極及びその配線上
に高融点金属材料を堆積した場合においてて第1のゲー
ト電極側部での段差による該高融点金属材料のパターン
切れを防止できるようにした半導体装置の製造方法を提
供することを目的とする。
ート電極の絶縁膜の絶縁耐圧を向上させるとともに、電
気抵抗を低減するため第2のゲート電極及びその配線上
に高融点金属材料を堆積した場合においてて第1のゲー
ト電極側部での段差による該高融点金属材料のパターン
切れを防止できるようにした半導体装置の製造方法を提
供することを目的とする。
[発明の構成]
(課題を解決するための手段と作用)
本発明は、一導電型半導体基板の表面に島状に素子領域
を分離するフィールド絶縁膜を形成し、該素子領域の表
面に第1のゲート絶縁膜を形成する工程と、全面に第1
の多結晶シリコン膜を形成し、その上に第2のゲート絶
縁膜を形成し、その上に第2の多結晶シリコン膜を形成
する工程と、前記第1の多結晶シリコン膜、第2のゲー
ト絶縁膜、第2の多結晶シリコン膜の3層をパターニン
グして第1のゲート電極とこれから絶縁されてなる第2
のゲート電極の一部との積層ゲート電極層を自己整合的
に形成する工程と、全面に第3の絶縁膜を形成する工程
と、前記第3の絶縁膜の一部を除去して第2の電極表面
を露出させまた前記積層ゲート電極間に前記第3の絶縁
膜を残存させる工程と、全面に第3の電極層を形成し該
第3の電極層と第2の多結晶シリコン膜を連結しかつ前
記第3の電極層を選択的にパターニングする工程とを具
備したことを特徴とする半導体装置の製造方法である。
を分離するフィールド絶縁膜を形成し、該素子領域の表
面に第1のゲート絶縁膜を形成する工程と、全面に第1
の多結晶シリコン膜を形成し、その上に第2のゲート絶
縁膜を形成し、その上に第2の多結晶シリコン膜を形成
する工程と、前記第1の多結晶シリコン膜、第2のゲー
ト絶縁膜、第2の多結晶シリコン膜の3層をパターニン
グして第1のゲート電極とこれから絶縁されてなる第2
のゲート電極の一部との積層ゲート電極層を自己整合的
に形成する工程と、全面に第3の絶縁膜を形成する工程
と、前記第3の絶縁膜の一部を除去して第2の電極表面
を露出させまた前記積層ゲート電極間に前記第3の絶縁
膜を残存させる工程と、全面に第3の電極層を形成し該
第3の電極層と第2の多結晶シリコン膜を連結しかつ前
記第3の電極層を選択的にパターニングする工程とを具
備したことを特徴とする半導体装置の製造方法である。
かかる本発明は、同一セル内の第1のゲート電極と第2
のゲート絶縁膜と第2のゲート電極の一部(第1のゲー
ト電極と第2のゲート絶縁膜を界して対向している部分
)を自己整合的に形成し、その後に他のセルも含めた第
2ゲート電極同志を、残存したi3の絶縁膜上で第3の
電極層によって連結することにより、従来のように第1
のゲート電極のまわりをかぶせるように第2のゲート電
極でおおわない形として゛、第1ゲート電極の角部での
電界集中を防ぎ、十分な絶縁耐圧をうることができるよ
うにし、また、第2のゲート電極上に高融点金属材料を
堆積して低抵抗化を図る場合に、第1ゲート電極の段差
は第3の絶縁膜でうめてあり、段差がゆるやかになって
いるため、上記高融点金属材料のバタン切れが生じない
ようにする。
のゲート絶縁膜と第2のゲート電極の一部(第1のゲー
ト電極と第2のゲート絶縁膜を界して対向している部分
)を自己整合的に形成し、その後に他のセルも含めた第
2ゲート電極同志を、残存したi3の絶縁膜上で第3の
電極層によって連結することにより、従来のように第1
のゲート電極のまわりをかぶせるように第2のゲート電
極でおおわない形として゛、第1ゲート電極の角部での
電界集中を防ぎ、十分な絶縁耐圧をうることができるよ
うにし、また、第2のゲート電極上に高融点金属材料を
堆積して低抵抗化を図る場合に、第1ゲート電極の段差
は第3の絶縁膜でうめてあり、段差がゆるやかになって
いるため、上記高融点金属材料のバタン切れが生じない
ようにする。
(実施例)
以下、不揮発性メモリ(EPROM)を例にとり、本発
明の実施例について第1図(a)〜(g)に示す製造工
程図を参照しながら説明する。なおこの第1図は右半分
と左半分は、ICを互いに90°異なる方向から見た断
面図である。
明の実施例について第1図(a)〜(g)に示す製造工
程図を参照しながら説明する。なおこの第1図は右半分
と左半分は、ICを互いに90°異なる方向から見た断
面図である。
まず、p型シリコン基板101上に島状に素子領域を分
離するフィールド酸化膜102を形成し、次に基板10
1の露出面に第1のゲート酸化膜103を形成した。次
に基板101の全面に第1の多結晶シリコン膜104を
堆積した後、導電性を持たせるためにこの第1の多結晶
シリコン膜104に例えば不純物としてリンをドープし
た。
離するフィールド酸化膜102を形成し、次に基板10
1の露出面に第1のゲート酸化膜103を形成した。次
に基板101の全面に第1の多結晶シリコン膜104を
堆積した後、導電性を持たせるためにこの第1の多結晶
シリコン膜104に例えば不純物としてリンをドープし
た。
次いで、Si酸化膜/ S i窒化膜/Si酸化膜の3
層からなる第2ゲート絶縁膜105を形成する。
層からなる第2ゲート絶縁膜105を形成する。
次いで第2の多結晶シリコン膜106を積層形成する。
(第1図(a))
次に、全面にレジストを塗布し、写真蝕刻法により素子
領域の第1のゲート電極形成予定部にレジスト・パター
ン107を形成した(第1図(b)図示)。続いて、レ
ジストパターン107をマスクとして多結晶シリコン膜
106と第2ゲート絶縁膜105と多結晶シリコン膜1
04を選択的に順次エツチング除去し、第1のゲート電
極104’ (浮遊ゲート電極)と第2のゲート電極
(制御ゲート電極)106’を形成した(第1図(C)
)。
領域の第1のゲート電極形成予定部にレジスト・パター
ン107を形成した(第1図(b)図示)。続いて、レ
ジストパターン107をマスクとして多結晶シリコン膜
106と第2ゲート絶縁膜105と多結晶シリコン膜1
04を選択的に順次エツチング除去し、第1のゲート電
極104’ (浮遊ゲート電極)と第2のゲート電極
(制御ゲート電極)106’を形成した(第1図(C)
)。
つぎにレジストパタン107を除去した後、ヒ素イオン
を加速電圧40keV、5×1015cffi−2のド
ーズで打ち込む。ひきつづき活性化と酸化膜形成のため
熱酸化を例えば900℃、ドライ02の雰囲気でおこな
い、拡散ソース層108、ドレイン層109、拡散配線
層、酸化膜110を形成する。(第1図(d))この酸
化膜110は後に形成されるBPSG膜等から下方、側
方への不純物の拡散防止の役目も行なう。ここでは上記
拡散層形成と酸化膜形成を同時に行なったが、別々に行
なってもよい。つづいて、セルエリアの平坦化のためB
PSG膜111を全面に堆積し、900℃の熱処理でフ
ローを行なう。これにより、セルエリア内は平坦化され
る。(第1図(0))つぎに異方性エツチング(RI
E)法を用いてBPSG膜111をエッチバックし、セ
ルの第2ポリシリコン層106′が露出するようにする
。このとき第2ゲート絶縁膜105及び第1のポリシリ
コン層104′の表面が露出しないよう、エツチング時
間を制御する。(第1図(f))つづいて第3の配線電
極層を形成するため全面に第3の多結晶シリコン112
と例えばWSi膜1122を形成すす る。さらに周知のフォトレジスト法を用いて第3の配線
電極層112を形成しセル内の第2多結晶シリコン層1
06′を選択的に連結し、メモリアレイを形成する。(
第1図(g))その後は従来技術に従い、層間絶縁膜を
形成し、必要部分にコンタクトホールを形成し、アルミ
ニウム配線層を形成して半導体装置を完成させた。
を加速電圧40keV、5×1015cffi−2のド
ーズで打ち込む。ひきつづき活性化と酸化膜形成のため
熱酸化を例えば900℃、ドライ02の雰囲気でおこな
い、拡散ソース層108、ドレイン層109、拡散配線
層、酸化膜110を形成する。(第1図(d))この酸
化膜110は後に形成されるBPSG膜等から下方、側
方への不純物の拡散防止の役目も行なう。ここでは上記
拡散層形成と酸化膜形成を同時に行なったが、別々に行
なってもよい。つづいて、セルエリアの平坦化のためB
PSG膜111を全面に堆積し、900℃の熱処理でフ
ローを行なう。これにより、セルエリア内は平坦化され
る。(第1図(0))つぎに異方性エツチング(RI
E)法を用いてBPSG膜111をエッチバックし、セ
ルの第2ポリシリコン層106′が露出するようにする
。このとき第2ゲート絶縁膜105及び第1のポリシリ
コン層104′の表面が露出しないよう、エツチング時
間を制御する。(第1図(f))つづいて第3の配線電
極層を形成するため全面に第3の多結晶シリコン112
と例えばWSi膜1122を形成すす る。さらに周知のフォトレジスト法を用いて第3の配線
電極層112を形成しセル内の第2多結晶シリコン層1
06′を選択的に連結し、メモリアレイを形成する。(
第1図(g))その後は従来技術に従い、層間絶縁膜を
形成し、必要部分にコンタクトホールを形成し、アルミ
ニウム配線層を形成して半導体装置を完成させた。
このようにして製造された半導体装置は、第1のゲート
電極となるポリシリコン層104′は、直上に形成され
るポリシリコン層106′と自己整合的に形成されてお
り、絶縁膜111により遠く離されており、しかもポリ
シリコン層104′をポリシリコン106′で従来の如
く囲う構成でないから、どこにも電界集中をおこすよう
な角部、突起部がなく、従って耐圧特性、メモリ保持特
性が向上する。また第3の配線電極層112は第2の多
結晶シリコン層106′と連結している限り、任意の幅
、位置を走ることができ、デザインの自由度が増加する
。さらに、絶縁膜111で平坦化が行なわれているため
、セル部とセル−セル間の段差は軽減され、第3の配線
層112をシリサイドや、ポリサイド構造とした場合に
は段差による断線は完全に防止できる。
電極となるポリシリコン層104′は、直上に形成され
るポリシリコン層106′と自己整合的に形成されてお
り、絶縁膜111により遠く離されており、しかもポリ
シリコン層104′をポリシリコン106′で従来の如
く囲う構成でないから、どこにも電界集中をおこすよう
な角部、突起部がなく、従って耐圧特性、メモリ保持特
性が向上する。また第3の配線電極層112は第2の多
結晶シリコン層106′と連結している限り、任意の幅
、位置を走ることができ、デザインの自由度が増加する
。さらに、絶縁膜111で平坦化が行なわれているため
、セル部とセル−セル間の段差は軽減され、第3の配線
層112をシリサイドや、ポリサイド構造とした場合に
は段差による断線は完全に防止できる。
なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば本発明においては、前記第3の電極層
112は、多結晶シリコン膜あるいは多結晶シリコン膜
と高融点金属のシリサイド膜の積層膜等としてもよい。
能である。例えば本発明においては、前記第3の電極層
112は、多結晶シリコン膜あるいは多結晶シリコン膜
と高融点金属のシリサイド膜の積層膜等としてもよい。
また前記第2のゲート絶縁膜105は、Si配化膜、あ
るいはSi酸化膜とSi窒化膜との複合膜などとしても
よい。
るいはSi酸化膜とSi窒化膜との複合膜などとしても
よい。
また前記第3の絶縁膜111は、Si酸化膜、あるいは
Si酸化膜にリン、ヒ素、ボロンのうちの選択された不
純物が含まれる膜等としてもよい。
Si酸化膜にリン、ヒ素、ボロンのうちの選択された不
純物が含まれる膜等としてもよい。
また第3の絶縁膜111の平坦化の方法としては、フロ
ーに限ることなく、レジストを塗布したのちRIE等を
用いてエッチバックする方法としてもよい。また前記第
3の電極層112と第2の多結晶シリコン層106′と
連結させる以前または以後に、前記積層ゲー)[極層と
不純物の拡散ソース・ドレイン層と拡散配線層形成がな
されてもよい。
ーに限ることなく、レジストを塗布したのちRIE等を
用いてエッチバックする方法としてもよい。また前記第
3の電極層112と第2の多結晶シリコン層106′と
連結させる以前または以後に、前記積層ゲー)[極層と
不純物の拡散ソース・ドレイン層と拡散配線層形成がな
されてもよい。
[発明の効果コ
以上、詳述したように本発明によれば、第1のゲート電
極角部での電界集中を防止し、十分な絶縁耐圧をうろこ
とができる。また制御ゲートとなる第3の電極層にシリ
サイド、ポリサイドを用いる場合、セル側面部での段差
かほとんどないため、バタンの断線がなくなるなどIS
頼性の高い半導体装置の製造方法を提供することができ
る。
極角部での電界集中を防止し、十分な絶縁耐圧をうろこ
とができる。また制御ゲートとなる第3の電極層にシリ
サイド、ポリサイドを用いる場合、セル側面部での段差
かほとんどないため、バタンの断線がなくなるなどIS
頼性の高い半導体装置の製造方法を提供することができ
る。
第1図(a)〜(g)は本発明の実施例1を説明するた
めの製造工程図、第2図(a)〜(d)は従来方法を説
明するための製造工程図、第3図は第2図(d)のA−
A断面図、第4図は従来における第1の多結晶シリコン
膜エツチング時に生じるフィ−ルド酸化膜表面の第1の
ゲート電極付近での浸蝕の様子を説明するための図、第
5図は従来におする第1のゲート電極に形成した酸化膜
の状態を示す図である。 101・・・p型シリコン基板、102・・・フィール
ド酸化膜、103・・・第1のゲート酸化膜、104・
・・第1の多結晶シリコン膜、104′・・・第1のゲ
ート電極、105・・・第2ゲート絶縁膜、106′・
・・第2の多結晶シリコン膜(第2のゲート電極)、1
07・・・レジストバタン、108,109・・・ソー
ス・ドレイン層、110・・・酸化膜、111・・・B
PSG膜、112、・・・第3の多結晶シリコン膜、1
122・・・シリサイド膜、112・・・第3の電極層
。 出願人代理人 弁理士 鈴江武彦 第 図 第3図 シ(シ 図 第 図
めの製造工程図、第2図(a)〜(d)は従来方法を説
明するための製造工程図、第3図は第2図(d)のA−
A断面図、第4図は従来における第1の多結晶シリコン
膜エツチング時に生じるフィ−ルド酸化膜表面の第1の
ゲート電極付近での浸蝕の様子を説明するための図、第
5図は従来におする第1のゲート電極に形成した酸化膜
の状態を示す図である。 101・・・p型シリコン基板、102・・・フィール
ド酸化膜、103・・・第1のゲート酸化膜、104・
・・第1の多結晶シリコン膜、104′・・・第1のゲ
ート電極、105・・・第2ゲート絶縁膜、106′・
・・第2の多結晶シリコン膜(第2のゲート電極)、1
07・・・レジストバタン、108,109・・・ソー
ス・ドレイン層、110・・・酸化膜、111・・・B
PSG膜、112、・・・第3の多結晶シリコン膜、1
122・・・シリサイド膜、112・・・第3の電極層
。 出願人代理人 弁理士 鈴江武彦 第 図 第3図 シ(シ 図 第 図
Claims (5)
- (1)一導電型半導体基板の表面に島状に素子領域を分
離するフィールド絶縁膜を形成し、該素子領域の表面に
第1のゲート絶縁膜を形成する工程と、全面に第1の多
結晶シリコン膜を形成し、その上に第2のゲート絶縁膜
を形成し、その上に第2の多結晶シリコン膜を形成する
工程と、前記第1の多結晶シリコン膜、第2のゲート絶
縁膜、第2の多結晶シリコン膜の3層をパターニングし
て第1のゲート電極とこれから絶縁されてなる第2のゲ
ート電極の一部との積層ゲート電極層を自己整合的に形
成する工程と、全面に第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の一部を除去して第2の電極表面を露
出させまた前記積層ゲート電極間に前記第3の絶縁膜を
残存させる工程と、全面に第3の電極層を形成し該第3
の電極層と第2の多結晶シリコン膜を連結しかつ前記第
3の電極層を選択的にパターニングする工程とを具備し
たことを特徴とする半導体装置の製造方法。 - (2)前記第3の電極層は、多結晶シリコン膜あるいは
多結晶シリコン膜と高融点金属のシリサイド膜の積層膜
からなることを特徴とする請求項1に記載の半導体装置
の製造方法。 - (3)前記第2のゲート絶縁膜は、Si酸化膜、あるい
はSi酸化膜とSi窒化膜との複合膜であることを特徴
とする請求項1に記載の半導体装置の製造方法。 - (4)前記第3の絶縁膜は、Si酸化膜、あるいはSi
酸化膜にリン、ヒ素、ボロンのうちの選択された不純物
が含まれる膜からなることを特徴とする請求項1に記載
の半導体装置の製造方法。 - (5)前記第3の電極層と第2の多結晶シリコン膜を連
結させる以前に、前記積層ゲート電極層と自己整合的に
不純物の拡散ソース・ドレイン層と拡散配線層形成がな
されていることを特徴とする請求項1に記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63280632A JP2604021B2 (ja) | 1988-11-07 | 1988-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63280632A JP2604021B2 (ja) | 1988-11-07 | 1988-11-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02126684A true JPH02126684A (ja) | 1990-05-15 |
JP2604021B2 JP2604021B2 (ja) | 1997-04-23 |
Family
ID=17627757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63280632A Expired - Lifetime JP2604021B2 (ja) | 1988-11-07 | 1988-11-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2604021B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5100838A (en) * | 1990-10-04 | 1992-03-31 | Micron Technology, Inc. | Method for forming self-aligned conducting pillars in an (IC) fabrication process |
WO1999053535A1 (en) * | 1998-04-14 | 1999-10-21 | Advanced Micro Devices, Inc. | Method for selectively forming a silicide after a planarization step |
-
1988
- 1988-11-07 JP JP63280632A patent/JP2604021B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5100838A (en) * | 1990-10-04 | 1992-03-31 | Micron Technology, Inc. | Method for forming self-aligned conducting pillars in an (IC) fabrication process |
WO1999053535A1 (en) * | 1998-04-14 | 1999-10-21 | Advanced Micro Devices, Inc. | Method for selectively forming a silicide after a planarization step |
US6140216A (en) * | 1998-04-14 | 2000-10-31 | Advanced Micro Devices, Inc. | Post etch silicide formation using dielectric etchback after global planarization |
Also Published As
Publication number | Publication date |
---|---|
JP2604021B2 (ja) | 1997-04-23 |
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Legal Events
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