JPH02126684A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は二層以上のゲート電極を有する半導体装置の製
造方法に関するものである。

（従来の技術） 従来、二層以上のゲート電極を有する半導体装置、例え
ば、フローティング・ゲート型のＥＦＲＯＭは第２図（
ａ）〜（ｄ）に示す如き工程を経て製造される。すなわ
ち、初めにシリコン等の半導体基板１上に島状に素子領
域を分離するフィールド酸化膜２を形成し、次に基板１
の素子領域表面にゲート酸化膜３を形成する。ついで、
全面に第１の多結晶シリコン膜４を堆積する（第２図（
ａ）図示）。

次に、この多結晶シリコン膜４をバターニングして所望
形状の第１のゲート電極（フローティング・ゲート電極
）４′を形成し、次いで、全面にシリコン酸化膜（Ｓ　
ｉＯ２膜）を形成する。これにより、第１のゲート電極
４′表面に酸化膜５が形成される（第２図（ｂ）図示）
。

次いで、全面に第２の多結晶シリコン膜６を堆積しく第
２図（Ｃ）図示）、次に図示しないレジスト・パターン
を用いてこの第２の多結晶シリコン膜６をエツチングし
、酸化膜５を介して第１のゲート電極４′上に第２のゲ
ート電極６′　（コントロール・ゲート電極）を形成す
る。このとき同時に第２のゲート電極６′の配線もバタ
ーニング形成する。次に、全面にソース・ドレイン領域
形成予定部が開口された図示しないレジスト・パターン
を形成し、これをマスクに不純物イオンをイオン注入す
る。次に、熱処理を行って注入イオンを活性化し、ソー
ス・ドレイン領域７，８を形成し、次いで、全面に層間
絶縁膜９を堆積する（第２図（ｄ）図示）。ここで第３
図は第２図（ｄ）におけるＡ−Ａ断面図である。

次に周知の技術により、層間絶縁膜９のソース争ドレイ
ン領域７，８位置にコンタクトウホールを開口し、次い
で全面にアルミニウム堆積して後、こレヲバターニング
し、コンタクト・ホールを介してソース・ドレイン領域
７，８に接続される配線を形成して半導体装置を完成さ
せる。

（発明が解決しようとする課題） ところで、このような従来技術においては、上述したよ
うに第１のゲート電極４′を形成する場合、基板１の全
色に堆積した第１の多結晶シリコン膜４を選択的にエツ
チング除去してバターニングするので、第４図において
符号ａで示すように第１のゲート電極４′の端面は垂直
となり、従って、角部は急峻となる。

この急峻な角部は第１のゲート電極４′の表面に酸化膜
５を形成した際、酸化膜成長の性質上、第５図に示す如
く、この角部の酸化膜成長が遅くなってこの部分の膜厚
が薄くなる。しかも、形成された酸化膜の形状からゲー
ト電極４′の該部分が鋭いエツジｂとなるため、ここに
電界集中が生じ、絶縁耐圧が一層悪くなる。

また、第１のゲート電極４′の上記垂直面部分は、著し
い場合は第４図に一点鎖線Ｃで示した如く、第１のゲー
ト電極４′の上部側が下部に較べ、ひさしのようにせり
出したいわゆるオーバハング状態になる。

そして、第１のゲート電極４′上に酸化膜５を成長させ
た後、全面に第２のゲート電極用の多結晶シリコン膜を
堆積し、これをバターニングした際、除去すべき部分に
おいて、この第１のゲート電極４′における上記オーバ
ハング部の下の多結晶シリコン膜６が除去しきれず、該
除去工程後においてこの部分に不要な多結晶シリコンが
残留する現象が生じた。そして、このような状態が生じ
ると第２のゲート電極６に不必要な部分が付加されたか
たちとなり、しかも、この残留多結晶シリコン膜がその
後の製造工程で剥離したりして、種々の不都合を生じ、
半導体装置の信頼性に悪影響を及ぼす。

また、ＥＰＲＯＭなどにおいては素子の動作速度を向上
させるため、第２のゲート電極６′及びその配線の上層
面に高融点金属または高融点金属のシリサイドを堆積し
、低抵抗化を図ることがあるが、従来構造では第１のゲ
ート電極４′側壁面部での垂直に近い段差が素子の大き
な信頼性低下に繋がる。

すなわち、このような段差部では酸化膜５を形成した後
においても、その壁面は依然としてほぼ垂直状態にあり
、高融′点金属材料膜はこのような急峻な段差構造部に
おいては、デポジション工程時に局所的に膜厚の変動す
る箇所が生じて、機械的な強度を低下させる。更に、こ
れら高融点材料は一般的には熱的に安定と言われてはい
るが、現実にはその後の工程における熱処理時に段差部
において断線を生じ易かった。したがって、この場合、
電気抵抗の低減は計れず、信頼性も悪くなる。

本発明は上記の事情に鑑みて成されたもので、第１のゲ
ート電極の絶縁膜の絶縁耐圧を向上させるとともに、電
気抵抗を低減するため第２のゲート電極及びその配線上
に高融点金属材料を堆積した場合においてて第１のゲー
ト電極側部での段差による該高融点金属材料のパターン
切れを防止できるようにした半導体装置の製造方法を提
供することを目的とする。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、一導電型半導体基板の表面に島状に素子領域
を分離するフィールド絶縁膜を形成し、該素子領域の表
面に第１のゲート絶縁膜を形成する工程と、全面に第１
の多結晶シリコン膜を形成し、その上に第２のゲート絶
縁膜を形成し、その上に第２の多結晶シリコン膜を形成
する工程と、前記第１の多結晶シリコン膜、第２のゲー
ト絶縁膜、第２の多結晶シリコン膜の３層をパターニン
グして第１のゲート電極とこれから絶縁されてなる第２
のゲート電極の一部との積層ゲート電極層を自己整合的
に形成する工程と、全面に第３の絶縁膜を形成する工程
と、前記第３の絶縁膜の一部を除去して第２の電極表面
を露出させまた前記積層ゲート電極間に前記第３の絶縁
膜を残存させる工程と、全面に第３の電極層を形成し該
第３の電極層と第２の多結晶シリコン膜を連結しかつ前
記第３の電極層を選択的にパターニングする工程とを具
備したことを特徴とする半導体装置の製造方法である。

かかる本発明は、同一セル内の第１のゲート電極と第２
のゲート絶縁膜と第２のゲート電極の一部（第１のゲー
ト電極と第２のゲート絶縁膜を界して対向している部分
）を自己整合的に形成し、その後に他のセルも含めた第
２ゲート電極同志を、残存したｉ３の絶縁膜上で第３の
電極層によって連結することにより、従来のように第１
のゲート電極のまわりをかぶせるように第２のゲート電
極でおおわない形として゛、第１ゲート電極の角部での
電界集中を防ぎ、十分な絶縁耐圧をうることができるよ
うにし、また、第２のゲート電極上に高融点金属材料を
堆積して低抵抗化を図る場合に、第１ゲート電極の段差
は第３の絶縁膜でうめてあり、段差がゆるやかになって
いるため、上記高融点金属材料のバタン切れが生じない
ようにする。

（実施例） 以下、不揮発性メモリ（ＥＰＲＯＭ）を例にとり、本発
明の実施例について第１図（ａ）〜（ｇ）に示す製造工
程図を参照しながら説明する。なおこの第１図は右半分
と左半分は、ＩＣを互いに９０°異なる方向から見た断
面図である。

まず、ｐ型シリコン基板１０１上に島状に素子領域を分
離するフィールド酸化膜１０２を形成し、次に基板１０
１の露出面に第１のゲート酸化膜１０３を形成した。次
に基板１０１の全面に第１の多結晶シリコン膜１０４を
堆積した後、導電性を持たせるためにこの第１の多結晶
シリコン膜１０４に例えば不純物としてリンをドープし
た。

次いで、Ｓｉ酸化膜／　Ｓ　ｉ窒化膜／Ｓｉ酸化膜の３
層からなる第２ゲート絶縁膜１０５を形成する。

次いで第２の多結晶シリコン膜１０６を積層形成する。

（第１図（ａ）） 次に、全面にレジストを塗布し、写真蝕刻法により素子
領域の第１のゲート電極形成予定部にレジスト・パター
ン１０７を形成した（第１図（ｂ）図示）。続いて、レ
ジストパターン１０７をマスクとして多結晶シリコン膜
１０６と第２ゲート絶縁膜１０５と多結晶シリコン膜１
０４を選択的に順次エツチング除去し、第１のゲート電
極１０４’　　（浮遊ゲート電極）と第２のゲート電極
（制御ゲート電極）１０６’を形成した（第１図（Ｃ）
）。

つぎにレジストパタン１０７を除去した後、ヒ素イオン
を加速電圧４０ｋｅＶ、５×１０１５ｃｆｆｉ−２のド
ーズで打ち込む。ひきつづき活性化と酸化膜形成のため
熱酸化を例えば９００℃、ドライ０２の雰囲気でおこな
い、拡散ソース層１０８、ドレイン層１０９、拡散配線
層、酸化膜１１０を形成する。（第１図（ｄ））この酸
化膜１１０は後に形成されるＢＰＳＧ膜等から下方、側
方への不純物の拡散防止の役目も行なう。ここでは上記
拡散層形成と酸化膜形成を同時に行なったが、別々に行
なってもよい。つづいて、セルエリアの平坦化のためＢ
ＰＳＧ膜１１１を全面に堆積し、９００℃の熱処理でフ
ローを行なう。これにより、セルエリア内は平坦化され
る。（第１図（０））つぎに異方性エツチング（ＲＩ　
Ｅ）法を用いてＢＰＳＧ膜１１１をエッチバックし、セ
ルの第２ポリシリコン層１０６′が露出するようにする
。このとき第２ゲート絶縁膜１０５及び第１のポリシリ
コン層１０４′の表面が露出しないよう、エツチング時
間を制御する。（第１図（ｆ））つづいて第３の配線電
極層を形成するため全面に第３の多結晶シリコン１１２
　と例えばＷＳｉ膜１１２２を形成すす る。さらに周知のフォトレジスト法を用いて第３の配線
電極層１１２を形成しセル内の第２多結晶シリコン層１
０６′を選択的に連結し、メモリアレイを形成する。（
第１図（ｇ））その後は従来技術に従い、層間絶縁膜を
形成し、必要部分にコンタクトホールを形成し、アルミ
ニウム配線層を形成して半導体装置を完成させた。

このようにして製造された半導体装置は、第１のゲート
電極となるポリシリコン層１０４′は、直上に形成され
るポリシリコン層１０６′と自己整合的に形成されてお
り、絶縁膜１１１により遠く離されており、しかもポリ
シリコン層１０４′をポリシリコン１０６′で従来の如
く囲う構成でないから、どこにも電界集中をおこすよう
な角部、突起部がなく、従って耐圧特性、メモリ保持特
性が向上する。また第３の配線電極層１１２は第２の多
結晶シリコン層１０６′と連結している限り、任意の幅
、位置を走ることができ、デザインの自由度が増加する
。さらに、絶縁膜１１１で平坦化が行なわれているため
、セル部とセル−セル間の段差は軽減され、第３の配線
層１１２をシリサイドや、ポリサイド構造とした場合に
は段差による断線は完全に防止できる。

なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば本発明においては、前記第３の電極層
１１２は、多結晶シリコン膜あるいは多結晶シリコン膜
と高融点金属のシリサイド膜の積層膜等としてもよい。

また前記第２のゲート絶縁膜１０５は、Ｓｉ配化膜、あ
るいはＳｉ酸化膜とＳｉ窒化膜との複合膜などとしても
よい。

また前記第３の絶縁膜１１１は、Ｓｉ酸化膜、あるいは
Ｓｉ酸化膜にリン、ヒ素、ボロンのうちの選択された不
純物が含まれる膜等としてもよい。

また第３の絶縁膜１１１の平坦化の方法としては、フロ
ーに限ることなく、レジストを塗布したのちＲＩＥ等を
用いてエッチバックする方法としてもよい。また前記第
３の電極層１１２と第２の多結晶シリコン層１０６′と
連結させる以前または以後に、前記積層ゲー）［極層と
不純物の拡散ソース・ドレイン層と拡散配線層形成がな
されてもよい。

［発明の効果コ 以上、詳述したように本発明によれば、第１のゲート電
極角部での電界集中を防止し、十分な絶縁耐圧をうろこ
とができる。また制御ゲートとなる第３の電極層にシリ
サイド、ポリサイドを用いる場合、セル側面部での段差
かほとんどないため、バタンの断線がなくなるなどＩＳ
頼性の高い半導体装置の製造方法を提供することができ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の実施例１を説明するた
めの製造工程図、第２図（ａ）〜（ｄ）は従来方法を説
明するための製造工程図、第３図は第２図（ｄ）のＡ−
Ａ断面図、第４図は従来における第１の多結晶シリコン
膜エツチング時に生じるフィ−ルド酸化膜表面の第１の
ゲート電極付近での浸蝕の様子を説明するための図、第
５図は従来におする第１のゲート電極に形成した酸化膜
の状態を示す図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・第１のゲート酸化膜、１０４・
・・第１の多結晶シリコン膜、１０４′・・・第１のゲ
ート電極、１０５・・・第２ゲート絶縁膜、１０６′・
・・第２の多結晶シリコン膜（第２のゲート電極）、１
０７・・・レジストバタン、１０８，１０９・・・ソー
ス・ドレイン層、１１０・・・酸化膜、１１１・・・Ｂ
ＰＳＧ膜、１１２、・・・第３の多結晶シリコン膜、１
１２２・・・シリサイド膜、１１２・・・第３の電極層
。 出願人代理人　弁理士　鈴江武彦 第 図 第３図 シ（シ 図 第 図

Claims (5)

【特許請求の範囲】
1. （１）一導電型半導体基板の表面に島状に素子領域を分
   離するフィールド絶縁膜を形成し、該素子領域の表面に
   第１のゲート絶縁膜を形成する工程と、全面に第１の多
   結晶シリコン膜を形成し、その上に第２のゲート絶縁膜
   を形成し、その上に第２の多結晶シリコン膜を形成する
   工程と、前記第１の多結晶シリコン膜、第２のゲート絶
   縁膜、第２の多結晶シリコン膜の３層をパターニングし
   て第１のゲート電極とこれから絶縁されてなる第２のゲ
   ート電極の一部との積層ゲート電極層を自己整合的に形
   成する工程と、全面に第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜の一部を除去して第２の電極表面を露
   出させまた前記積層ゲート電極間に前記第３の絶縁膜を
   残存させる工程と、全面に第３の電極層を形成し該第３
   の電極層と第２の多結晶シリコン膜を連結しかつ前記第
   ３の電極層を選択的にパターニングする工程とを具備し
   たことを特徴とする半導体装置の製造方法。
2. （２）前記第３の電極層は、多結晶シリコン膜あるいは
   多結晶シリコン膜と高融点金属のシリサイド膜の積層膜
   からなることを特徴とする請求項１に記載の半導体装置
   の製造方法。
3. （３）前記第２のゲート絶縁膜は、Ｓｉ酸化膜、あるい
   はＳｉ酸化膜とＳｉ窒化膜との複合膜であることを特徴
   とする請求項１に記載の半導体装置の製造方法。
4. （４）前記第３の絶縁膜は、Ｓｉ酸化膜、あるいはＳｉ
   酸化膜にリン、ヒ素、ボロンのうちの選択された不純物
   が含まれる膜からなることを特徴とする請求項１に記載
   の半導体装置の製造方法。
5. （５）前記第３の電極層と第２の多結晶シリコン膜を連
   結させる以前に、前記積層ゲート電極層と自己整合的に
   不純物の拡散ソース・ドレイン層と拡散配線層形成がな
   されていることを特徴とする請求項１に記載の半導体装
   置の製造方法。