KR100830339B1 - 플래쉬 메모리 소자 - Google Patents
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Abstract
본 발명에서는 플래쉬 메모리 소자에 관해 개시된다.
본 발명에 따른 플래쉬 메모리 소자는 소자 영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판; 상기 반도체 기판의 소자 영역의 일부에 형성된 게이트 산화막; 상기 게이트 산화막의 상부에 형성된 폴리 게이트; 상기 폴리 게이트의 양측벽 및 상기 폴리 게이트 양측의 반도체 기판의 상부에 형성된 커플링 산화막; 상기 커플링 산화막의 상부에 형성된 평면 플로팅 게이트; 및 상기 평면 플로팅 게이트의 외부 하부의 반도체 기판 내에 형성된 소스/드레인 영역이 포함되어 구성되고, 상기 폴리 게이트의 측벽은 제1방향 및 상기 제1방향에 수직인 제2방향으로 형성되고, 상기 제1방향의 측벽과 제2방향의 측벽을 연결하는 제3방향의 측벽이 포함되어 구성되는 것을 특징으로 한다.
플래쉬, 메모리, CMOS, EEPROM
Description
도 1a 내지 도 1b는 플래쉬 소자의 구조를 나타낸 도면.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 평면 플로팅 게이트 EEPROM의 구조를 나타낸 단면도.
도 3과 도 4는 본 발명의 일실시예에 따른 평면 플로팅 게이트 EEPROM의 레이아웃을 나타낸 도면.
도 5와 도 6은 본 발명의 다른 실시예에 따른 평면 플로팅 게이트 EEPROM의 레이아웃을 나타낸 도면.
본 발명에서는 플래쉬 메모리 소자에 관해 개시된다.
일반적으로 플래쉬 메모리는 종래 이피롬(EPROM: Erasable Programmable Read Only Memory)과 이이피롬(EEPROM: Electrically Erasable PROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(RAM: Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이에 의해 채널 내에서 핫 일렉트론이 발생되면, 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽인 3.1 eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
따라서, 일반적인 모스 소자에서는 핫 일렉트론이 소자의 열화 원인이 되기 때문에 가능한 억제시키는 방향으로 소자 설계가 이루어지나, 플래쉬 메모리에서는 이러한 핫 일렉트론을 생성시키는 방향으로 소자 설계가 이루어진다.
이하에서는, 도 1a와 도 1b를 참조하여 종래 플래쉬 메모리를 개략적으로 설명한다.
도 1a는 종래 플래쉬 메모리의 구조가 도시된 상면도이고, 도 1b는 도 1A의 A-A'에 대한 단면도로, 플래쉬 메모리의 게이트는 2층의 다결정 실리콘으로 이루어져 있는데 실리콘 기판에 인접한 하부의 게이트는 플로팅 게이트(10)이고 상부의 게이트는 콘트롤 게이트(12)이다. 플로팅 게이트(10)와 콘트롤 게이트(12)의 사이에는 절연층(14)이 형성되어있다.
플로팅 게이트(10)는 외부와 연결되어 있지 않고 전자의 스토리지 노드 역할을 하며, 콘트롤 게이트(12)는 일반 모스 트랜지스터에서의 게이트 역할을 하는 것이다.
하지만, 종래의 플래쉬 메모리는 매우 작은 면적의 셀을 구현할 수 있어 고밀도 EEPROM 구현에 적합하나 콘트롤 게이트 아래에 플로팅 게이트를 형성시켜야 하기 때문에 공정이 매우 복잡하고 CMOS 소자 제조 공정과 호환되지 못하기 때문에 논리 소자에 추가시키기가 어렵다.
본 발명은 셀 면적이 작고 제조 공정이 매우 간단한 플래쉬 메모리 소자를 제공한다.
본 발명에 따른 플래쉬 메모리 소자는 소자 영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판; 상기 반도체 기판의 소자 영역의 일부에 형성된 게이트 산화막; 상기 게이트 산화막의 상부에 형성된 폴리 게이트; 상기 폴리 게이트의 양측벽 및 상기 폴리 게이트 양측의 반도체 기판의 상부에 형성된 커플링 산화막; 상기 커플링 산화막의 상부에 형성된 평면 플로팅 게이트; 및 상기 평면 플로팅 게이트의 외부 하부의 반도체 기판 내에 형성된 소스/드레인 영역이 포함되어 구성되고, 상기 폴리 게이트의 측벽은 제1방향 및 상기 제1방향에 수직인 제2방향으로 형성되고, 상기 제1방향의 측벽과 제2방향의 측벽을 연결하는 제3방향의 측벽이 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 플래쉬 메모리 소자는 소자 영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판; 상기 반도체 기판의 소자 영역의 일부에 형성된 게이트 산화막; 상기 게이트 산화막의 상부에 형성된 폴리 게이트; 상기 폴리 게이트의 양측벽 및 상기 폴리 게이트 양측의 반도체 기판의 상부에 형성된 커플링 산화막; 상기 커플링 산화막의 상부에 형성된 평면 플로팅 게이트; 및 상기 평면 플로팅 게이트의 외부 하부의 반도체 기판 내에 형성된 소스/드레인 영역이 포함되어 구성되고, 상기 폴리 게이트의 측벽은 제1방향 및 제2방향으로 형성되고, 상기 제1방향의 측벽과 제2방향의 측벽을 연결하는 제3방향의 측벽이 포함되어 구성되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 평면 플로팅 게이트 EEPROM의 구조를 나타낸 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, P1은 폴리 게이트로서 종래의 플로팅 게이트 EEPROM에서의 콘트롤 게이트(Control Gate)와 셀렉트 게이트(Select Gate)의 역할을 동시에 수행하게 된다.
다음으로, P2는 평면 플로팅 게이트(Planar Floating Gate)로서 종래의 플로팅 게이트 EEPROM에서의 플로팅 게이트와 유사하나 P2를 통해 소스/드레인 확장 영 역을 제어하게 된다.
한편, 도 2a에서와 달리 도 2b에서는 P웰의 차단을 강화하기 위해서 P웰을 깊은 N웰로 감싸는 트리플 웰 구조로 되어 있다.
도 3은 본 발명의 일실시예에 따른 평면 플로팅 게이트 EEPROM의 레이아웃을 나타낸 도면이다.
도 3에 도시된 바와 같이, 본 발명에 따른 평면 플로팅 게이트 EEPROM은 종래의 모스 트랜지스터와 유사한 구조로 되어 있다.
단지, MOS 트랜지스터의 폴리 게이트를 사이드월 스페이서(Sidewall Spacer)가 감싸는 대신에, 폴리 게이트(P1)의 측벽을 평면 플로팅 게이트(P2)가 감싸고 있다는 차이점이 있다.
또한, 평면 플로팅 게이트(P2) 아래에는 소스/드레인 확장 영역(LDD 영역)을 형성하기 위한 불순물 이온이 주입되어 있지 않다.
따라서, 본 발명에 따른 평면 플로팅 게이트 EEPROM의 제조 공정은 종래의 CMOS 소자 제조 공정을 그대로 사용하며, 단지, 사이드월 스페이서 형성 공정을 사이드월 평면 플로팅 게이트(P2) 형성 공정으로 변경하여 진행하면 된다.
자세하게는, 사이드월 스페이서 형성 공정 대신에 폴리실리콘을 증착하고 에치백(Etch Back) 공정을 통해 폴리 게이트(P1) 측벽을 평면 플로팅 게이트(P2)가 감싸도록 하면 된다.
따라서, 종래의 플로팅 게이트 EEPROM에 비해 매우 간단한 공정으로 구현할 수 있다.
또한, 일반적인 모스 트랜지스터의 구조로 되어 있어 단위 셀 면적이 종래의 플로팅 게이트 EEPROM 수준으로 매우 작다. 따라서, 본 발명에 따른 플로팅 게이트 EEPROM 구조를 사용할 경우 매우 저렴한 비용으로 고밀도의 EEPROM을 구현할 수 있다.
다음으로, 본 발명에 따른 평면 플로팅 게이트 EEPROM의 동작을 위한 바이어스 조건은 다음과 같다.
[프로그램 방법]
- F/N 터널링(Fowler/Nordheim Tunneling) 방식: Vg=+Vp1, Vd=Vs=GND, Vb=Floating or GND
- 핫 일렉트론 주입(Hot Electron Injection) 방식: Vg=+Vp2, Vd=+Vd1, Vs=Vb=GND
[삭제 방법]
- F/N 터널링 방식 1: Vg=-Ve1, Vd=Vs=GND, Vb=Floating or GND
- F/N 터널링 방식 2: Vg=GND, Vd=Vs=-Ve1, Vb=Floating or GND
[읽기 방법]
- Vg=+Vref, Vd=+Vd2, Vs=Vb=GND
상기와 같이 프로그램은 F/N 터널링 방식 또는 핫 일렉트론 주입 방식 중 하나를 사용하여 전자를 평면 플로팅 게이트(P2)에 주입하고, 삭제는 F/N 터널링 방식에 의해 평면 플로팅 게이트(P2)에 주입된 전자를 빼내게 된다. 프로그램/삭제 상태를 읽어내기 위해 폴리 게이트(P1)에 기준 전압에 해당하는 +Vref를 인가하고 드레인에 적정한 양 전압을 인가하게 된다.
만약, 평면 플로팅 게이트(P2)에 전자가 주입되어 있는 프로그램 상태라고 가정할 경우 평면 플로팅 게이트(P2) 아래의 소스/드레인 확장 영역에 해당하는 부분의 문턱 전압(Threshold Voltage)이 매우 커지게 된다.
따라서, 폴리 게이트(P1)에 기준 전압을 인가하더라도 평면 플로팅 게이트(P2)의 문턱 전압이 기준 전압보다 훨씬 높아 평면 플로팅 게이트(P2) 아래의 소스/드레인 확장 영역을 반전시키지 못하게 때문에 전류가 흐르지 않게 됨으로써, 프로그램 상태를 감지하게 된다.
반대로 평면 플로팅 게이트(P2)에서 전자를 빼낸 삭제 상태라고 가정할 경우 평면 플로팅 게이트(P2) 아래의 소스/드레인 확장 영역에 해당하는 부분의 문턱 전압이 낮아지게 된다.
따라서, 폴리 게이트(P1)에 기준 전압을 인가할 경우 평면 플로팅 게이트(P2)의 문턱 전압이 기준 전압보다 낮아 평면 플로팅 게이트(P2) 아래의 소스/드레인 확장 영역을 반전시키게 되고, 이로 인해, 드레인에서 소스로 전류가 흐르게 되어 삭제 상태를 감지하게 된다.
평면 플로팅 게이트(P2)에 커플링되는 전압은 폴리 게이트(P1)와 평면 플로팅 게이트(P2) 사이에 형성되는 커패시턴스와 평면 플로팅 게이트(P2)와 소스/드레인 영역 사이에 만들어지는 커패시턴스의 비, 즉, 커필링 비율(Coupling Ratio)에 의해 결정되게 되는데, 본 발명에 따른 평면 플로팅 게이트 EEPROM의 경우 소스/드레인 영역과 평면 플로팅 게이트(P2) 사이에 형성되는 커패시턴스가 일반적인 소자 의 소스/드레인 영역과 플로팅 게이트 사이에 형성되는 커패시턴스보다 훨씬 적어 커필링 비율을 0.8 이상으로 매우 크게 만들 수 있다.
한편, 상기와 같은 평면 플로팅 게이트 EEPROM은 도 4에 도시된 바와 같이 A 부분에서 커플링 산화막이 국부적으로 얇아지거나 전계가 집중되어 폴리 게이트(P1)과 평면 플로팅 게이트(P2) 사이의 브레이크 다운 특성이 열화될 수 있다.
따라서, 전하 저장 능력인 리텐션(Retention) 특성 또한 열화될 수 있다. 또한, 프로그램 특성/삭제(Erase) 특성의 변화(Variation)가 크게 발생되어 프로그램 상태와 삭제 상태의 분포를 넓게 만들게 되어 결과적으로 칩의 불량을 야기시킬 수 있다.
도 5와 도 6은 본 발명의 다른 실시예에 따른 평면 플로팅 게이트 EEPROM의 구조를 설명하는 도면이다.
도 5에 도시된 실시예에서는, 폴리 게이트(P1)가 꺽이는 부분(B)을 45도 각도가 되도록 형성한다.
즉, 상기 폴리 게이트(P1)의 측벽은 제1방향(20) 및 제2방향(30)으로 형성되며, 상기 제1방향(20)의 측벽과 제2방향(30)의 측벽을 연결하는 제3방향의 측벽이 형성된다.
여기서, 상기 제1방향(20)과 제2방향(30)은 서로 직각으로 형성될 수 있으며, 상기 제3방향은 45도 각도로 형성될 수 있다.
또한, 도 6에 도시된 실시예에서는, 폴리 게이트(P1)가 꺽이는 부분(C)이 곡률을 가지도록 둥글게 형성한다.
즉, 상기 폴리 게이트(P1)의 측벽은 제1방향(20) 및 제2방향(30)으로 형성되며, 상기 제1방향(20)의 측벽과 제2방향(30)의 측벽을 연결하는 제3방향의 측벽이 형성된다.
여기서, 상기 제1방향(20)과 제2방향(30)은 서로 직각으로 형성될 수 있으며, 상기 제3방향은 곡률을 가진 형태로 형성될 수 있다.
따라서, 커플링 산화막이 국부적으로 얇아지는 현상을 방지할 수 있고, 전계가 집중되는 것을 막아, 폴리 게이트(P1)와 평면 플로팅 게이트(P2)의 브레이크 다운 특성이 개선된다. 또한, 전하 저장 능력이 리텐션 특성, 프로그램 및 삭제 특성이 보다 향상될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 콘트롤 게이트의 측벽에 플로팅 게이트가 형성된 플래쉬 메모리 소자의 구조 및 동작 방법을 제공함으로써, 셀 면적이 작고 간단한 제조 공정을 제공하여 저렴한 비용으로 고밀도의 메모리 소자를 제작할 수 있고, CMOS 제조 공정을 그대로 사용하기 때문에 메모리 소자를 논리 소자에 추가시키기 용이하다.
Claims (6)
- 소자 영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판;상기 반도체 기판의 소자 영역의 일부에 형성된 게이트 산화막;상기 게이트 산화막의 상부에 형성된 폴리 게이트;상기 폴리 게이트의 양측벽 및 상기 폴리 게이트 양측의 반도체 기판의 상부에 형성된 커플링 산화막;상기 커플링 산화막의 상부에 형성된 평면 플로팅 게이트; 및상기 평면 플로팅 게이트의 외부 하부의 반도체 기판 내에 형성된 소스/드레인 영역이 포함되어 구성되고,상기 폴리 게이트의 측벽은 제1방향 및 상기 제1방향에 수직인 제2방향으로 형성되고, 상기 제1방향의 측벽과 제2방향의 측벽을 연결하는 제3방향의 측벽이 포함되어 구성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 반도체 기판은 하부에 깊은 N웰 및 상기 깊은 N웰의 상부에 형성된 P웰을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 제3방향의 측벽은 상기 제1방향의 측벽 및 상기 제2방향의 측벽에 대해 45도 각도로 형성된 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 제3방향의 측벽은 곡률을 가지는 것을 특징으로 하는 플래쉬 메모리 소자.
- 소자 영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판;상기 반도체 기판의 소자 영역의 일부에 형성된 게이트 산화막;상기 게이트 산화막의 상부에 형성된 폴리 게이트;상기 폴리 게이트의 양측벽 및 상기 폴리 게이트 양측의 반도체 기판의 상부에 형성된 커플링 산화막;상기 커플링 산화막의 상부에 형성된 평면 플로팅 게이트; 및상기 평면 플로팅 게이트의 외부 하부의 반도체 기판 내에 형성된 소스/드레인 영역이 포함되어 구성되고,상기 폴리 게이트의 측벽은 제1방향 및 제2방향으로 형성되고, 상기 제1방향의 측벽과 제2방향의 측벽을 연결하는 제3방향의 측벽이 포함되어 구성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 5항에 있어서,상기 제3방향의 측벽은 곡률로 형성된 것을 특징으로 하는 플래쉬 메모리 소자.
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|---|---|---|---|---|
| KR19980035926A (ko) * | 1996-11-15 | 1998-08-05 | 김영환 | 플래쉬 메모리 소자의 제조방법 |
| KR100390889B1 (ko) | 2000-05-25 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 |
| KR100675516B1 (ko) | 2005-02-14 | 2007-01-30 | 주식회사 엑셀반도체 | 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그제조 방법 |
-
2006
- 2006-12-27 KR KR1020060134522A patent/KR100830339B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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