JP3303789B2 - フラッシュメモリ、その書き込み・消去方法 - Google Patents

フラッシュメモリ、その書き込み・消去方法

Info

Publication number
JP3303789B2
JP3303789B2 JP24741698A JP24741698A JP3303789B2 JP 3303789 B2 JP3303789 B2 JP 3303789B2 JP 24741698 A JP24741698 A JP 24741698A JP 24741698 A JP24741698 A JP 24741698A JP 3303789 B2 JP3303789 B2 JP 3303789B2
Authority
JP
Japan
Prior art keywords
trench
floating gate
gate
corner
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24741698A
Other languages
English (en)
Other versions
JP2000077632A (ja
Inventor
宏治 金森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP24741698A priority Critical patent/JP3303789B2/ja
Priority to CNB991183975A priority patent/CN1213481C/zh
Priority to US09/387,722 priority patent/US6317360B1/en
Priority to KR10-1999-0036975A priority patent/KR100369876B1/ko
Publication of JP2000077632A publication Critical patent/JP2000077632A/ja
Priority to US09/953,267 priority patent/US20020012745A1/en
Application granted granted Critical
Publication of JP3303789B2 publication Critical patent/JP3303789B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置であるフラッシュメモリに関し、特にその新規な
構造、その製造方法、およびデータの書き込み・消去方
法に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、電気的に情報の書き込みおよび消去が可能なフラ
ッシュメモリが知られている。
【０００３】図４７は、従来のフラッシュメモリの構造
を示す断面図である。ｐ型シリコン基板１０１の表面
に、ｎ型不純物拡散層であるソース領域１０５とドレイ
ン領域１０６が形成され、その上にゲート酸化膜１０２
を介してフローティングゲート１０３、コントロールゲ
ート１０４が積層されている。
【０００４】このフラッシュメモリに対して、データの
書き込み／消去は、例えば次のように行うことができ
る。
【０００５】即ち、消去動作の際には、例えばドレイン
領域１０６をフローティング状態にし、コントロールゲ
ート１０３を接地状態にする。ソース領域１０５には例
えば１２Ｖ程度の高電圧を印加する。これにより、ソー
ス領域１０５とフローティングゲート１０３の端の重な
り部分で、ゲート酸化膜１０２を介して、Ｆ−Ｎ（Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流が流れる。
このＦ−Ｎトンネル電流によりフローティングゲート１
０３の電子を引き抜くことにより消去を行うことができ
る。
【０００６】次に、書き込み動作では、ソース領域１０
５を接地状態にし、ドレイン領域１０６に例えば７Ｖ、
コントロールゲートに例えば１２Ｖ程度の電圧をそれぞ
れ印加する。そうすると、フローティングゲートの端下
のドレイン領域１０６近傍でアバランシェ現象が起こ
り、発生したホットエレクトロンを、ドレイン側のゲー
ト酸化膜１０２を介して、シリコン基板１からフローテ
ィングゲート１０３に注入することにより、データの書
き込みが行なわれる。
【０００７】読み出し動作では、ソース領域１０５を接
地状態にし、ドレイン領域１０６に例えば１Ｖ、コント
ロールゲートに例えば３Ｖ程度の電圧を各々印加する。
この状態で、ドレイン領域１０６からソース領域１０５
へ、所定の値以上の電流が流れるか否かによって
“１”、“０”の状態を判断して、データの読み出しを
行う。即ち、フローティングゲートに電子注入されてい
る場合には、ドレイン−ソース間でが流れないので書き
込み状態、つまり“１”が読み出される。一方、フロー
ティングゲートに電子が引き抜かれている場合には、ド
レイン−ソース間で所定の値以上の電流が流れ、消去状
態、つまり“０”が読み出される。
【０００８】上記の例では、フローティングゲートから
電子が引き抜かれた状態を消去状態とし、電子が注入さ
れた状態を書き込み状態として説明したが、通常ビット
選択性のある動作を書き込み動作とし、ビット選択性の
ない動作を消去動作とするので、フラッシュメモリの構
造により、電子引き抜きを書き込み動作とする場合もあ
る。
【０００９】例えばＡＮＤ型のセルでは、図４７（但
し、平面構造は異なる。）で、書き込み動作の際には、
ソース領域１０５を接地またはフローティング状態にし
て、ドレイン領域１０６に５Ｖ、コントロールゲート１
０４に−９Ｖの電圧を印加する。Ｆ−Ｎトンネル電流に
よるフローティングゲートからの電子引き抜きが起こる
ので、これを書き込み動作とする。
【００１０】また、消去動作の際には、ソース領域１０
５およびドレイン領域１０６の両方を接地状態にして、
コントロールゲート１０４に１８Ｖの電圧を印加する。
そうすると、ソース−ドレイン間のチャネル領域１０８
とフローティングゲート１０３の間でゲート酸化膜１０
２を介してＦ−Ｎトンネル電流が流れ、フローティング
ゲートに電子が注入されるので、これをデータの消去動
作とする。
【００１１】
【発明が解決しようとする課題】このような従来のフラ
ッシュメモリでは、消去、書き込みに高電圧が必要であ
った。低電圧化を図るために、ゲート酸化膜を薄膜化す
ることが考えられる。しかし、ゲート酸化膜を薄くした
場合に書き込み消去を繰り返すと、ゲート酸化膜が劣化
しＳＩＬＣ（ｓｔｒｅｓｓ ｉｎｄｕｃｅｄ ｌｅａｋ
ａｇｅ ｃｕｒｒｅｎｔ）といわれる漏れ電流が流れる
ようになる。そのため、フローティングゲート中の電荷
の保持が難しくなり、読み出し動作時等においてゲート
酸化膜に低電界がかかっただけでも、データが消去され
たり書き込まれたりするディスターブ現象が生じ、信頼
性が保てなくなる問題がある。
【００１２】本発明は、このような問題点を解決するた
めになされたものであり、ゲート絶縁膜膜厚薄くしなく
とも、低電圧動作が可能で、信頼性の高いフラッシュメ
モリを提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のフラッシュメモ
リは、半導体基板上に、前記半導体基板表面に設けら
れ、コーナーを有するトレンチと、前記トレンチ内の表
面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介
してトレンチ内に埋め込まれたフローティングゲート
と、前記フローティングゲートと絶縁されて設けられた
コントロールゲートとを備え、前記トレンチの底のコー
ナーにおいて前記フローティングゲートの角と半導体基
板の隅とが前記ゲート絶縁膜を介して対面しており、前
記トレンチの上部縁の半導体基板表面に、トレンチ上部
縁の半導体基板の角からフローティングゲートへの電子
注入を妨げる厚さの絶縁膜が設けられていることを特徴
とする。
【００１４】
【００１５】
【００１６】また本発明の異なる態様のフラッシュメモ
リは、半導体基板上に、前記半導体基板表面に設けら
れ、コーナーを有するトレンチと、前記トレンチ内の表
面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介
してトレンチ内に埋め込まれ、前記半導体基板表面でト
レンチ幅より広い部分を有するＴ字形状であるフローテ
ィングゲートと、前記フローティングゲートと絶縁され
て設けられたコントロールゲートとを備え、前記トレン
チの底のコーナーにおいて前記フローティングゲートの
角と前記半導体基板の隅とが前記ゲート絶縁膜を介して
対面し、前記トレンチ上部縁において前記半導体基板の
角と前記フローティングゲートの隅が前記ゲート絶縁膜
を介して対面し、前記トレンチを挟んだ一方側の前記半
導体基板表面の、前記トレンチの上部縁の角を含み、か
つトレンチの底のコーナーまで達しない領域にソース領
域が設けられ、前記トレンチを挟んだ反対側の前記半導
体基板表面の、前記トレンチの上部縁の角と、トレンチ
の底のコーナーの隅を含む領域にドレイン領域が設けら
れていることを特徴とする。
【００１７】
【００１８】そして、本発明のフラッシュメモリのデー
タの書き込みまたは消去方法は、書き込み動作または消
去動作の少なくとも一方を、前記半導体基板を高電位に
設定し、前記コントロールゲートの電位を低電位に設定
してフローティングゲートから電子を引き抜くことによ
って行うことを特徴とする。
【００１９】また、上記のトレンチ上部の縁において半
導体基板の角とフローティングゲートの隅においても前
記ゲート絶縁膜を介して対面する構造になっている形態
のフラッシュメモリの書き込みまたは消去動作につい
て、書き込み動作または消去動作の一方を、前記半導体
基板を高電位に設定し、前記コントロールゲートの電位
を低電位に設定してフローティングゲートから電子を引
き抜くことによって行い、書き込み動作または消去動作
の残る一方を、前記半導体基板を低電位に設定し、前記
コントロールゲートを高電位に設定してフローティング
ゲートに電子を注入することで書き込みまたは消去する
ことができる。
【００２０】さらに、上記のセレクトゲートを設ける形
態においては、書き込み動作を、前記ドレイン領域を高
電位に設定し、前記コントロールゲートの電位を低電位
に設定してフローティングゲートから電子を引き抜くこ
とによって行い、消去動作を、前記ドレイン領域を低電
位に設定し、前記コントロールゲートを高電位に設定し
てフローティングゲートに電子を注入して行い、読み出
し動作を、前記セレクトゲートに所定の電位を与えて、
このセレクトゲート下部の半導体基板表面にチャネルを
形成させ、この状態で前記ソース領域とドレイン領域間
の電流値を検出することで行うことを特徴とする。
【００２１】
【発明の実施の形態】本発明では、図２、図９、図１
２、図１６に示すように、半導体基板１の表面にトレン
チが形成されており、このトレンチ内の表面にはゲート
絶縁膜が設けられている。そして、フローティングゲー
ト４が、トレンチ内に埋め込まれている。さらに、この
フローティングゲート４の上方に絶縁膜を隔ててコント
ロールゲート５が設けられている。
【００２２】本発明では、トレンチの底のコーナー（図
中（２）で示した破線の円内）においてフローティング
ゲートの角と半導体基板の隅とが前記ゲート絶縁膜を介
して対面しており、フローティングゲートを低電位、半
導体基板を高電位にしたときに、フローティングゲート
のコーナーの角からＦ−Ｎトンネル電流により電子の引
き抜きが行われる。
【００２３】トレンチ形状は、Ｆ−Ｎトンネル電流によ
る電子の引き抜きが可能なコーナーを有する断面形状で
あればよいが、コーナーの角度の調整や製造工程上の理
由により、方形状が最も好ましい。
【００２４】また、トレンチの深さは、イオン注入によ
り形成されるソース領域またはドレイン領域の深さを考
慮して形態ごとに適宜変えることができる。
【００２５】また、トレンチは以下の実施形態で説明す
るように、メモリセル複数個にわたるストライプ状であ
っても、また、個々のメモリセル内で独立していてもど
ちらでもよく、メモリの構造にあわせて製造工程上簡単
な方を採用すればよい。
【００２６】また、図中（３）で示した破線円内におい
て、半導体基板も角を有している。しかし、図２および
図９に示した形態では、トレンチの上部縁の半導体基板
の表面に厚い絶縁膜が形成されており、この部分の半導
体基板の角からフローティングゲートへの電子注入は行
われない。
【００２７】一方、図１２および図１６に示す形態で
は、フローティングゲートは、半導体基板表面でトレン
チ幅より広い部分を有するＴ字形状であって、図中
（３）で示した破線円内のトレンチ上部の縁において半
導体基板の角とフローティングゲートの隅がゲート絶縁
膜を介して対面している構造である。従って、フローテ
ィングゲートを高電位、半導体基板を低電位にしたとき
に、半導体基板からフローティングゲートへ電子の注入
が行われる。
【００２８】また、図１２および図１６の形態は、フロ
ーティングゲートからの電子の引き抜き位置、および電
子の注入位置を固定するために、基板内のソース領域、
ドレイン領域が（２）、（３）の位置に当たるように形
成された形態である。
【００２９】以下に、これらの形態のメモリセル構造を
詳細に説明する。また、製造方法、材料等については、
後の方で説明する形態については、特に断らない限り初
めに説明する実施形態に準じた製造方法、材料等を採用
することができる。
【００３０】［実施形態１−１］図１（（ａ）平面図、
（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’断面図）に示し
たフラッシュメモリのセル構造では、半導体基板１の表
面に、断面が方形状のトレンチ２が図１（ａ）の横方向
にストライプ状に形成されており、このトレンチの所定
個所にゲート絶縁膜３を隔ててフローティングゲート４
が設けられている。さらにその上に絶縁膜を介してワー
ド線であるコントロールゲート５が図１（ａ）の横方向
に、トレンチの上方に設けられている。また、図１
（ａ）の縦方向に、ビット線であるソース領域８ｓとド
レイン領域８ｄが設けられている。
【００３１】図２は、図１（ｂ）に対応する断面のフロ
ーティングゲート部分を拡大して示したものであり、図
３は、図２の破線の丸印部分をさらに拡大した図であ
る。また、図２では、図１では図示を省略したコントロ
ールゲートの側面に設けた側壁絶縁膜、およびコントロ
ールゲートの上面に設けた絶縁膜も合わせて示してい
る。図２、図３に示すように、トレンチは、破線の丸印
で示したように隅（凹状コーナー）１０を有しており、
これに対向するフローティングゲートは、角（凸状コー
ナー）９を有している。そして、トレンチの中において
は、半導体基板１とコントロールゲート４の間にゲート
絶縁膜３が均一な膜厚で形成されている。
【００３２】このフラッシュメモリの消去・書き込み動
作を説明しながら、さらに構造についても説明する。
【００３３】このフラッシュメモリでは、消去動作はフ
ローティングゲートから電子の引き抜きである。図４
（ａ）に示すように、例えばコントロールゲートに−６
Ｖを印加し、半導体基板を接地することによりフローテ
ィングゲートの電位を半導体基板の電位に対して下げる
ようにする。そうすると、図５に示すように、フローテ
ィングゲートと半導体基板との間の絶縁膜３の中に電気
力線１１で示す電界が生ずる。絶縁膜が平行であるとこ
ろに比べ、フローティングゲート４の角９には、図のよ
うに電界が集中するので、実効的な絶縁膜膜厚が減少し
角９を通してトンネル現象により、フローティングゲー
ト４から半導体基板１へ電子が移動する。図２、図４
（ａ）の（１）、（２）、（３）の各位置におけるエネ
ルギー準位を図４（ｂ）に示す。（１）のトレンチ底の
位置においては、絶縁膜中におけるエネルギー準位は、
フローティングゲート（ＦＧ）から半導体基板（ｓｕ
ｂ）にかけて、互いのエネルギー差に応じて直線的に変
化しているが、（２）のトレンチのコーナー部分では、
フローティングゲート側でエネルギー準位の低下が急激
であるために実効的なエネルギー障壁の厚さが薄くなっ
ている。
【００３４】従って、消去時の電子の引き抜きは、トレ
ンチの底のコーナー部分で起こり、ゲート絶縁膜が平行
である部分では電子の引き抜きが起こらない。
【００３５】つまり、本発明のようにフローティングゲ
ートに角を設け、ゲート絶縁膜を介して半導体基板と対
向させることにより低電圧で電子の引き抜きを行うこと
ができる。
【００３６】次に、書き込み動作のときには、図６
（ａ）に示すように、例えばコントロールゲートに１０
Ｖを印加し、半導体基板を接地し、ドレイン領域に５
Ｖ、ソース領域に０Ｖを印加することにより、ソース−
ドレイン間のチャネル領域からゲート絶縁膜を介してホ
ットエレクトロンをフローティングゲートに注入する。
【００３７】このときの図２（ａ）の（１）〜（３）の
各位置に対応するエネルギー準位は、図６（ｂ）に示す
ように、トレンチの底の位置である（１）では、半導体
基板からフローティングゲートにかけて直線的に下がっ
ているのに対し、トレンチ底のコーナー部分である
（２）では、半導体基板（Ｓｕｂ）側でエネルギー準位
の低下が緩やかで、実効的なエネルギー障壁の厚さが厚
くなっている。つまり、コーナー部分ではむしろ電界が
緩和されているので、書き込み動作のときにコーナー部
分で電子の注入が起こることがないことがわかる。
【００３８】また、読み出し動作のときは、図７（ａ）
に示すように、例えばコントロールゲーに３Ｖを印加
し、半導体基板を接地し、ソース−ドレイン間に１Ｖ程
度の電圧を印加したときのソース−ドレイン間の電流値
が所定の値以上を示すか否かによって、書き込み状態で
あるか消去状態であるかを判断する。
【００３９】また、図２の（３）の位置では、半導体装
置１の表面に角が存在するが、表面には絶縁膜９が厚く
設けられているので、対向するフローティングゲート側
は隅（凹状コーナー）になっていないので、図６で示す
ようにフローティングゲート側の電位を半導体装置基板
側より上げた場合であっても電界が集中することがない
ので、フローティングゲートに電子が注入されることが
ない。即ち、厚い絶縁膜は、この絶縁膜を通して電子の
移動が生じない程度に十分な厚さを持っている。
【００４０】このように、ＳＩＬＣが問題となるほどゲ
ート絶縁膜を薄くしなくとも、低電圧でフローティング
ゲートから電子を引き抜くことができるので、データ読
み出し時にデータがディスターブされることなく信頼性
を保ちながら、消去電圧を低下させることができる。
【００４１】ここで、ゲート絶縁膜３は、ＳＩＬＣが生
じない程度に厚い必要があるが、より低電圧化するため
には薄い方が好ましく、通常８０〜３００Å程度、好ま
しくは９０〜２００Å、最も好ましくは１００〜１５０
Åである。８０Å未満ではＳＩＬＣが観測される。
【００４２】また、図３では、フローティングゲート４
の角９を鋭い直角で示したが、多少丸くなっていても電
界集中が起こるのであれば特に問題はなく、通常はその
曲率半径がゲート絶縁膜の厚さ（平坦部）の３０％以下
程度であれば電界集中は十分に起こり、好ましくは２０
％以下、さらに好ましくは１０％以下である。例えばゲ
ート絶縁膜が１００Åであれば、フローティングゲート
の角の曲率が１０Å〜３０Å程度であっても、十分に電
界集中が起きる。
【００４３】トレンチの半導体基板側の隅１０は、角９
から均一な距離にあること、即ちゲート絶縁膜の膜厚
が、コーナー部においても平行部と等しく均一になって
いることが好ましい。最も好ましい形態は、隅１０が角
９を中心とする１／４円となっていることであるが、厚
さの変動が１／４円から±１０％以内、好ましくは±５
％以内であれば通常の使用条件下では本発明の目的を達
成しうる。
【００４４】コーナー部分でゲート絶縁膜の膜厚が薄く
なり過ぎるとディスターブ現象が起こりやすくなるので
好ましくないが、一方、厚くなりすぎるのもＦ−Ｎトン
ネル現象により電子を引き抜くことが困難になり低電圧
化することができなくなる場合があるからである。
【００４５】また、トレンチ２の断面形状は、この図２
のように一般的には方形状であって、角９での角度は９
０°であるが、角９が９０°以下の鋭角であればさらに
電界の集中が容易である。但し、製造の容易さから９０
°が好ましい。また、鈍角の場合は電界集中が緩和され
る方向であるので、方向としては好ましくはない。どち
らの場合も９０°から、例えば１０％以内（好ましくは
５％以内）であれば、製造上も容易であり、また鈍角に
ずれた場合も電界集中が極端に緩和されることもない。
【００４６】本発明において使用する半導体基板として
は、シリコン基板が好ましく、フローティングゲートを
構成する材料としてはポリシリコンが好ましい。また、
ゲート絶縁膜は、酸化シリコン膜または酸化窒化シリコ
ン膜が好ましい。現状の技術では、このような材料を用
いたときに最も良い特性が得られるからである。
【００４７】本発明において、半導体基板にトレンチを
形成するには異方性エッチング等の通常のエッチング技
術を用いることができる。ゲート絶縁膜は、ＣＶＤ法等
により均一に絶縁膜を成膜して形成することができる。
【００４８】半導体基板がシリコン基板であるときは、
トレンチが形成された基板を熱酸化して所定の厚さの熱
酸化膜を形成することで行うこともできる。また、ＣＶ
Ｄ法を用いるときは、酸化シリコン膜で最初から所望の
厚さにゲート絶縁膜を形成してもよいが、ＣＶＤ法によ
る酸化シリコン膜を所望の厚さより薄く形成しておき、
その後、追加酸化等により酸化膜を形成して所望の厚さ
にしてもよい。また、必要に応じて膜質を改善する処理
を行ってもよい。次の（イ）〜（ニ）に、ゲート絶縁膜
の代表的な形成方法を挙げる。
【００４９】（イ）ＣＶＤ法を用いて酸化シリコン膜を
最初から所定の厚さに形成する。使用できるＣＶＤ法
は、緻密な膜が形成できるものが好ましく、通常の減圧
ＣＶＤ（ＬＰＣＶＤ）を用いてもよいが、８００℃程度
で原料ガスとしてＳｉＨ4とＯ2の混合ガス等を用いるＨ
ＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ ＣＶＤ Ｏ
ｘｉｄａｔｉｏｎ；高温ＣＶＤ）が好ましい。
【００５０】（ロ）ＣＶＤ法（どのような方法でも良
い。）を用いて酸化シリコン膜を最初から所定の厚さに
形成した後、９５０℃±１００℃程度でアニールを行う
と膜が緻密化するので好ましい。アニールの方法は、電
気炉等で多数の基板を一括して処理する方法で行っても
良いし、また、このような通常のアニール法に代えてＲ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ；急速熱アニール）法を用いてもよい。
【００５１】（ハ）ＣＶＤ法（どのような方法でも良
い。）を用いて酸化シリコン膜を所定の７０％程度以上
１００％未満の厚さ（好ましくは８０〜９８％の厚さ）
に形成した後、酸化雰囲気中で９５０℃±１００℃程度
に加熱して所定の厚さまで熱酸化膜を形成する。この場
合、ドライ酸化でもウェット酸化でもどちらを用いても
よい。また、通常の熱酸化法に代えてＲＴＯ（Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ；急速熱酸
化）法を用いてもよい。
【００５２】（ニ）ＣＶＤ法（どのような方法でも良
い。）を用いて酸化シリコン膜を所定の７０％程度以上
１００％未満の厚さ（好ましくは８０〜９８％の厚さ）
に形成した後、ＮＨ3またはＮ2Ｏ等の窒素化合物ガスと
酸素を含む酸化雰囲気中で９５０℃±１００℃程度に加
熱して所定の厚さまで窒化酸化膜を形成する。また、Ｎ
Ｈ3またはＮ2Ｏ等の窒素化合物ガスと酸素を含む酸化雰
囲気中でのＲＴＯ法であるＲＴＮ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ；急速熱窒化）法を
用いてもよい。
【００５３】以上のゲート絶縁膜の成膜方法で、基板の
シリコンの反応を伴うような成膜方法の場合、シリコン
基板のトレンチの隅（凹部コーナー）が、鋭い直角であ
っても反応により図３の隅１０のように丸くなり易く、
対向するフローティングゲートの角９からの距離が均一
になりやすい。基板材料の反応を伴わない成膜方法の場
合は、トレンチを形成する際に隅１０が丸くなるように
形成すればよい。
【００５４】ゲート絶縁膜を成膜した後、例えばポリシ
リコンを堆積し、パターニングすることでフローティン
グゲートを形成することができる。
【００５５】この実施形態では、半導体基板からフロー
ティングゲートに対して電子を注入することはないの
で、適当な時期に半導体基板表面に厚い絶縁膜を形成す
る。
【００５６】この実施形態では、半導体基板表面のスタ
ック構造が厚くならない利点もある。
【００５７】［実施形態１−２］図８（（ａ）平面図、
（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ａ−Ａ’断面図）に、本
発明のフラッシュメモリの異なる形態を示す。このフラ
ッシュメモリでは、半導体基板１の表面に、断面が方形
状のトレンチ２が図８（ａ）の縦方向に形成されてお
り、このトレンチの所定個所にゲート絶縁膜３を隔てて
フローティングゲート４が設けられている。さらにその
上に絶縁膜を介してワード線であるコントロールゲート
５が図８（ａ）の横方向に設けられており、実施形態１
とは異なりトレンチとコントロールゲートが直交してい
る。また、図１（ａ）の横方向に、ソース領域８ｓが連
続して設けられ、ドレイン領域８ｄは独立して設けられ
ている。通常、ソース領域は接地線として使用され、ド
レイン領域はビット線に接続される。
【００５８】図９は、図８（ｃ）に対応する断面のフロ
ーティングゲート部分を拡大して示した図である。トレ
ンチ２、ゲート絶縁膜３およびフローティングゲート４
の形状および位置関係は実施形態１と全く同様であり、
トレンチの中においては半導体基板１とコントロールゲ
ート４の間にゲート絶縁膜３が均一な膜厚で形成されて
いる。
【００５９】このフラッシュメモリの消去、書き込みお
よび読み出し動作は実施形態１と同様である。図１０
に、図９の（１）〜（３）に各位置におけるエネルギー
準位を示す。即ち、消去動作では、図１０（ａ）に示す
ように例えばコントロールゲートに−６Ｖを印加し、一
方半導体基板を接地することにより、フローティングゲ
ートの角から電子を引き抜く。図１０（ｂ）に示す書き
込み動作時では同様な電圧を印加することで、ソース−
ドレイン間のチャネル領域からゲート絶縁膜を介してホ
ットエレクトロンをフローティングゲートに注入する。
さらに図１０（ｃ）に示す読み出し動作時に印加する電
圧も実施形態１の場合と同様に設定して、データを読み
出すことができる。
【００６０】［実施形態２］この形態のフラッシュメモ
リでは、フローティングゲートの形状がＴ字形状であ
り、フローティングゲートからの電子の引き抜きをトレ
ンチの隅（凹部コーナー）で行うと共に、フローティン
グゲートへの電子の注入をトレンチ上部（縁）の角（凸
部コーナー）で行うことが特徴である。
【００６１】図１１（（ａ）平面図、（ｂ）Ｂ−Ｂ’断
面図）にその一例を示す。この例では、半導体基板１の
表面が素子分離膜１２により平面が方形状の素子形成領
域７に分離されて、個々のメモリセルを構成している。
【００６２】図１１（ａ）、（ｂ）に示すように、断面
が方形状のトレンチが、素子形成領域７の中央付近に素
子形成領域を分断するように形成されている。この例で
はトレンチは、他のメモリセルのトレンチから独立して
いる。このトレンチないの表面にゲート絶縁膜３が形成
され、これを隔ててフローティングゲート４が設けられ
ている。さらにその上に絶縁膜を介してワード線である
コントロールゲート５が図１１（ａ）の縦方向に設けら
れている。
【００６３】ドレイン８ｄとソース８ｓは、分離された
素子領域表面のトレンチの両側に形成され、コンタクト
によりそれぞれメモリセルとは別個に設けられる選択Ｍ
ＯＳＦＥＴを通してビット線、ソース線に接続されてＡ
ＮＤ型フラッシュメモリを構成している。
【００６４】図１２は、図１１（ｂ）に対応する断面の
フローティングゲート部分を拡大したものである。
【００６５】即ち、この形態では、（２）の部分で実施
形態１と同様に均一なゲート絶縁膜を介してトレンチの
隅（凹状コーナー）とフローティングゲートの角が対向
していることに加え、（３）の部分においても、均一な
ゲート絶縁膜を介してトレンチ２の上部（縁）の角（凸
状コーナー）に対向するように、フローティングゲート
４に隅（凹状コーナー）が設けられている。
【００６６】図１３は（３）の部分の拡大図であり、半
導体基板１の角１４、フローティングゲート４の隅１
５、およびその間のゲート絶縁膜の形状、膜厚等は実施
形態１で説明したフローティングゲートの角、半導体基
板の隅およびその間のゲート絶縁膜の関係とまったく同
一である。
【００６７】この例では、ドレイン領域８ｄの拡散層を
深く形成しておくことで、ドレイン領域側に電子を引き
抜くようにし、フローティングゲートへの電子の注入は
ソース領域８ｓとドレイン領域８ｄの両方から行う構成
になっている。
【００６８】このフラッシュメモリの消去・書き込み動
作を図１４を用いて説明する。このフラッシュメモリで
は、フローティングゲートからの電子の引き抜きを書き
込み動作とする。図１４（ａ）に示すように、例えばコ
ントロールゲートに−３Ｖ、ドレイン領域に３Ｖを印加
し、ソース領域を接地するかフローティングにしておく
ことで、Ｆ−Ｎ電流により（２）の位置のトレンチの隅
でフローティングゲートからドレイン領域への電子の移
動が起こる。エネルギー準位図に示したように、（２）
の位置で実効的な絶縁膜膜厚が薄くなっている。
【００６９】消去動作では、図１４（ｂ）に示したよう
にソース領域、ドレイン領域の両方を接地状態にし、コ
ントロールゲートに６Ｖを印加すると、今度は（３）の
位置、即ちトレンチの上部（縁）の角においてＦ−Ｎト
ンネル電流によりソース領域およびドレイン領域からフ
ローティングゲートに電子が注入される。このとき、エ
ネルギー準位図で示したように、（３）の位置で実効的
な絶縁膜膜厚が薄くなっている。
【００７０】読み出し動作は、ソース領域とドレイン領
域に所定の電流が流れるかによって判断する。
【００７１】この形態では、書き込み動作および消去動
作の両方をＦ−Ｎトンネル電流を用いるので、消費電流
が小さく、また信頼性を損なうことなく低電圧化が可能
である。また、半導体基板表面のスタック構造が厚くな
らない利点もある。
【００７２】また、この形態の製造方法で、トレンチ上
部（縁）部分のゲート絶縁膜は、トレンチ内のゲート絶
縁膜を形成するときに同時に形成すると、トレンチ内の
ゲート絶縁膜と同一の均一な膜が得られやすいので好ま
しい。トレンチ上部（縁）部分のゲート絶縁膜およびト
レンチ内のゲート絶縁膜を形成した後に、フローティン
グゲート材料を堆積し、トレンチの縁に残るようにパタ
ーニングすることでＴ字形状のフローティングゲートが
得られる。
【００７３】［実施形態３］この形態は、図１５
（（ａ）平面図、（ｂ）Ｂ−Ｂ’断面図）および図１６
（図１５（ｂ）の拡大図）に示すように、実施形態２に
おいてソース領域８ｓがフローティングゲートから離し
て設けられており、さらにセレクトゲート１６がソース
領域８ｓとフローティングゲート４の間の半導体基板表
面に設けられている。即ち、セレクトゲート１６によ
り、このゲート下部のソース領域−フローティングゲー
ト間のチャネル領域のキャリアを制御するのである。
【００７４】図１７を用いてこのフラッシュメモリの消
去・書き込み動作を説明する。
【００７５】まず、図１７（ａ）に示すように、書き込
み動作では実施形態２と同様に、Ｆ−Ｎトンネル電流に
より（２）で示したトレンチの隅において、フローティ
ングゲートからドレイン領域８ｄへ電子を引き抜く。こ
のときセレクトゲートの電圧は例えば接地状態にしてお
く。
【００７６】消去動作では、（３）の位置、即ちトレン
チの上部（縁）の角においてＦ−Ｎトンネル電流により
ドレイン領域からフローティングゲートに電子を注入す
る。このときのソース電圧は、接地状態でもフローティ
ング状態でもどちらでも良い。また、セレクトゲートは
例えば０Ｖか６Ｖに印加する。
【００７７】読み出し動作では、コントロールゲートと
ドレイン電圧を接地状態にして、ソース電圧を１Ｖに設
定する。そして、セレクトゲートに例えば３Ｖの電圧を
印加することでセレクトゲート下部にチャネルを形成す
るようにする。この状態で、ソース領域とドレイン領域
に所定の電流が流れるかによって、書き込み状態にある
か消去状態にあるかを判断する。
【００７８】この形態では、読み出し時に、セレクトゲ
ートに正電圧を印加することで、コントロールゲートを
０Ｖにすることができる。そこでゲート絶縁膜に印加さ
れる電界は自己電界だけになり、読み出し時に誤消去
（電子注入）を確実に防止することが可能になり、さら
に信頼性が向上する利点がある。
【００７９】
【実施例】［実施例１］実施形態１−１のフラッシュメ
モリの製造方法についてさらに詳細に説明する。まず、
ｐ型シリコン基板２１の表面に、ＣＶＤ法により酸化シ
リコン膜２９を例えば５００〜２０００Åの厚さに成膜
した後、所定個所をドライエッチングにより断面形状が
方形状でシリコン基板表面からの深さ０．０５〜０．２
μｍのトレンチ２を形成する（図１８（ａ）平面図、
（ｂ）断面図）。
【００８０】次に、トレンチ内の底および壁に露出した
シリコン基板面に、ゲート絶縁膜として熱酸化によりゲ
ート酸化膜２３を厚さ１００Åに形成する。ＣＶＤ法に
より、全面にポリシリコン２４を１０００〜２５００Å
厚に堆積した後、図１９（ａ）の平面図に示すように、
トレンチ２に直交する方向（図面では縦方向）のストラ
イプ形状にパターニングする。図１９（ａ）平面図のＡ
−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断
面、Ｅ−Ｅ’断面を、それぞれ（ｂ）〜（ｅ）に示した
（以下の図面でも同じ。）。
【００８１】次に、ＣＶＤ法により酸化シリコン膜を堆
積した後エッチバックして図２０に示すように側壁酸化
膜２６を形成する。
【００８２】その後、図２１に示すように、表面を犠牲
酸化膜２７で覆った後、ヒ素をシリコン基板にイオン注
入して、ソース領域８ｓ、ドレイン領域８ｄを形成す
る。
【００８３】次に、ＣＶＤ法により酸化シリコン膜を堆
積し続いてエッチバックすることにより、図２２に示す
ようにポリシリコン２４のストライプとストライプの間
を酸化シリコン膜３０で埋め込み、ストライプ間の段差
を緩和する。
【００８４】次に、図２３に示すように、全面にＣＶＤ
法により酸化シリコン膜（３０〜６０Å厚）、窒化シリ
コン膜（８０〜１００Å厚）、酸化シリコン膜（３０〜
６０Å厚）を順次堆積し、フローティングゲート−コン
トロールゲート間絶縁膜となるＯＮＯ膜３１を１４０〜
２２０Å厚に形成し、さらに全面に後でコントロールゲ
ートになるポリシリコン２５を１５００〜２５００Å厚
に堆積し、さらに酸化シリコン膜３２を５００〜２００
０Å厚に堆積する。
【００８５】次に、酸化シリコン膜３２をエッチング
し、引き続きポリシリコン２５をエッチングして、図２
４に示すようにトレンチ２の上方に沿うストライプ形状
（図面では横方向）にパターニングしコントロールゲー
ト５の形状に形成する。この段階では、図２４（ａ）に
示すようにポリシリコン２４とコントロールゲート５
（ポリシリコン２５）が直交している。
【００８６】次に、図２５に示すように、ＣＶＤ法によ
り酸化シリコン膜を堆積した後、エッチバックしてコン
トロールゲート５の側壁に側壁酸化膜３３を形成する。
このときコントロールゲート５および側壁酸化膜３３で
覆われていない部分のＯＮＯ膜３１まで除去される。
【００８７】このコントロールゲート５と側壁酸化膜３
３をマスクにしてポリシリコン２４をエッチングするこ
とで、図２６に示すように互いに分離されたフローティ
ングゲート４を形成し、フラッシュメモリのメモリセル
構造を完成する。
【００８８】［実施例２］この例では、前述の実施形態
１−２で示した構造のフラッシュメモリについて説明す
る。
【００８９】まず図２７に示すように、実施例１と同様
にして、酸化シリコン膜２９を成膜した後、ドライエッ
チングにより断面形状が方形状のトレンチ２を形成する
（図２７（ａ）平面図、（ａ’）断面図）。
【００９０】実施例１と同様にトレンチ内に露出したシ
リコン基板表面に、ゲート酸化膜２３を形成し、全面に
ポリシリコン２４を堆積した後、実施例１とは異なり図
２８（ａ）の平面図に示すように、トレンチ２内をすべ
てポリシリコンで埋めたままトレンチと同方向（図面で
は縦方向）のストライプ形状にパターニングする。
【００９１】次に、図２９に示すように、実施例１と同
様の材料でＯＮＯ膜３１（フローティングゲート−コン
トロールゲート間絶縁膜）を成膜した後、さらにポリシ
リコン２５を堆積し、トレンチの方向と直交するストラ
イプ形状にパターニングしてコントロールゲート５を形
成する。
【００９２】次に、図３０に示すように、ＯＮＯ膜３１
をエッチングし、引き続きポリシリコン２４をエッチン
グして、互いに分離されたフローティングゲート４を形
成する。尚、図３０（ａ）では、コントロールゲート５
のハッチングは省略し、その下部のフローティングゲー
ト４にハッチングを施してある。
【００９３】次に、図３１に示すように、コントロール
ゲート５に沿って半分をレジスト３４で覆い、レジスト
で覆われていない基板表面の酸化シリコン膜２９および
ゲート酸化膜２３を除去し、基板面を露出させる。
【００９４】レジスト３４を除去した後、図３２に示す
ように犠牲酸化膜２７を表面に形成した後、コントロー
ルゲートをマスクとして用いてヒ素をシリコン基板にイ
オン注入し、ソース領域８ｓとドレイン領域８ｄを形成
し、フラッシュメモリのメモリセル構造を完成する。こ
の例では、図３２（ａ）の横方向で、ソース領域が複数
のメモリセルに共通になっており、埋め込み配線として
用いることができる。一方ドレイン領域は独立してお
り、コンタクトによりビット線に接続される。
【００９５】［実施例３］この例では、前述の実施形態
２の構造のフラッシュメモリについて説明する。図３３
に示すように、まずｎ型シリコン基板２１の所定領域に
素子分離膜としてＬＯＣＯＳ膜３５を形成し、メモリセ
ルを形成する領域である素子形成領域７を分離する。
【００９６】次に、図３４に示すように、素子形成領域
内にドライエッチングにより断面形状が方形状のトレン
チ２を形成する。このトレンチの深さは、後の工程で形
成されるソース領域およびドレイン領域の深さを考慮し
て、０．３〜０．６μｍに設定する。
【００９７】次に、シリコン基板２１の表面を熱酸化し
てゲート酸化膜２３を全面に形成し、さらにＣＶＤ法に
よりポリシリコン２４を全面に堆積した後、図３５
（ａ）の平面図に示すように、トレンチの縦方向の長さ
より少し長い幅の、横方向のストライプ形状にパターニ
ングする。つまりフローティングゲートの縦方向の長さ
がこれにより決まる。
【００９８】次に、全面にＯＮＯ膜３１を形成し、さら
にポリシリコン２５を堆積した後、例えばレジストを用
いてポリシリコン２５を図３６（ａ）の平面図では、ト
レンチの横方向の長さより少し長い幅の、縦方向のスト
ライプ形状にパターニングしてコントロールゲート５を
形成する。引き続いて露出しているＯＮＯ膜３１をエッ
チングした後、さらにポリシリコン２４をエッチングし
て横方向の幅を整え、図３６（ｂ）および（ｃ）のどち
らの断面図でもわかるように、互いに分離されたフロー
ティングゲート４を形成し、図３６までの工程を終了す
る。尚、図３６（ｃ）でコントロールゲート５は、図面
の上下方向に連続しているストライプである。
【００９９】次に、図３７に示すように、素子形成領域
に露出している酸化シリコン膜を除去し、コントロール
ゲート５の両側に、図３７（ｂ）に示すように基板表面
を露出させる。
【０１００】次に、図３８に示すように、表面に犠牲酸
化膜２７（イオン注入保護膜）を形成した後、コントロ
ールゲートをマスクにしてヒ素をイオン注入し、浅いイ
オン注入層１８を形成する。このときの注入条件は、加
速エネルギー１０〜４０ｋｅＶ、好ましくは２０〜３０
ｋｅＶとして、後で活性化熱処理しても拡散層がトレン
チ２の底のコーナーまで達しないようにする。またドー
ズ量１×１０15〜５×１０15ｃｍ-2程度である。
【０１０１】次に図３９に示すように、浅いイオン注入
層１８のソース領域８ｓの方を覆いドレイン領域側に開
口を有するレジスト３６を形成し、ヒ素をイオン注入し
て深いイオン拡散層１９を形成してドレイン領域８ｄと
する。このときの注入条件は、加速エネルギー４０〜１
００ｋｅＶ、好ましくは７０〜１００ｋｅＶとして、後
で活性化熱処理したときに拡散層がトレンチ２の底のコ
ーナーに達するように十分に深くイオン注入する。また
ドーズ量１×１０15〜５×１０15ｃｍ-2程度である。
【０１０２】次に、図４０に示すように、レジストを除
去した後、フラッシュメモリのメモリセル構造を完成す
る（尚、図１１は、同一形状を表したものであるので図
１１（ａ）も参照されたい。）。
【０１０３】［実施例４］この例では、前述の実施形態
３の構造のフラッシュメモリについて説明する。
【０１０４】この例では、図４１〜図４５までは実施例
３と同様の工程を繰り返す。即ち、まず、ｎ型シリコン
基板２１にＬＯＣＯＳ膜３５を形成し（図４１）、ドラ
イエッチングにより断面形状が方形状のトレンチ２を形
成する（図４２）。但し、図４２に示すように、トレン
チ２の形成位置をＬＯＣＯＳ膜３５の間の中央より右側
に寄せて、ソース領域形成側（左側）に後にセレクトゲ
ートを設けるスペースを確保する。
【０１０５】次に、横方向のストライプ状にポリシリコ
ン２４をパターニングして、フローティングゲートの縦
の幅を決める（図４３）。次に、ＯＮＯ膜３１を形成し
た後、ポリシリコン２５を堆積し、さらにパターニング
して縦方向のストライプ形状のコントロールゲート５を
形成し、さらにポリシリコン２４をエッチングして、縦
横に互いに分離されたフローティングゲート４を形成す
る（図４４）。次に、図４５に示すように、露出してい
る酸化シリコン膜を除去し、コントロールゲート５の両
側に、図４５（ｂ）に示すように基板表面を露出させ
る。
【０１０６】次にこの実施例では、表面に犠牲酸化膜２
７（これは、イオン注入保護膜であると共に、セレクト
ゲートを半導体基板およびコントロールゲートから絶縁
する絶縁膜を兼ねる）を形成した後、さらにポリシリコ
ンを１５００〜２５００Å厚に堆積した後パターニング
して、図４６に示すようにソース側基板表面の所定個所
を覆うセレクトゲート１６を形成する。この図のよう
に、セレクトゲートが、コントロールゲート５の一部に
も重なるようにした方がパターニングが容易である。次
に、この基板の深い位置にヒ素をイオン注入して、ソー
ス領域８ｓとドレイン領域８ｄを形成する。このときの
イオン注入条件は、実施例３で深いイオン注入層を形成
するときと同様の条件を採用することができる（尚、図
１５は、同一形状を表したものであるので図１５（ａ）
も参照されたい。）。
【０１０７】このようにしてフラッシュメモリのメモリ
セル構造を完成する。
【０１０８】
【発明の効果】本発明によれば、ゲート絶縁膜膜厚を薄
くしなくとも、低電圧動作が可能で、信頼性の高いフラ
ッシュメモリを提供することができる。
【図面の簡単な説明】
【図１】本発明のフラッシュメモリの１形態を示す図で
ある。
【図２】本発明のフラッシュメモリの１形態の拡大図で
ある。
【図３】本発明のフラッシュメモリにおいて、トレンチ
の底のコーナー部分を拡大した図である。
【図４】本発明のフラッシュメモリの１形態において、
消去時にフローティングゲートからの電子の引き抜きを
説明する図である。
【図５】本発明のフラッシュメモリにおいて、半導体基
板を高電位、フローティングゲート側を低電位にしたと
きに、トレンチの底のコーナー部分でＦ−Ｎトンネル電
流が流れることを説明する図である。
【図６】本発明のフラッシュメモリの１形態において、
書き込み動作を説明する図である。
【図７】本発明のフラッシュメモリの１形態において、
読み出し動作を説明する図である。
【図８】本発明のフラッシュメモリの１形態を示す図で
ある。
【図９】本発明のフラッシュメモリの１形態の拡大図で
ある。
【図１０】本発明のフラッシュメモリの１形態におい
て、（ａ）消去、（ｂ）書き込み、（ｃ）読み出しの各
動作を説明する図である。
【図１１】本発明のフラッシュメモリの１形態を示す図
である。
【図１２】本発明のフラッシュメモリの１形態の拡大図
である。
【図１３】本発明のフラッシュメモリの１形態のトレン
チ上部縁を拡大した図である。
【図１４】本発明のフラッシュメモリの１形態におい
て、（ａ）消去、（ｂ）書き込みの各動作を説明する図
である。
【図１５】本発明のフラッシュメモリの１形態を示す図
である。
【図１６】本発明のフラッシュメモリの１形態の拡大図
である。
【図１７】本発明のフラッシュメモリの１形態におい
て、（ａ）消去、（ｂ）書き込み、（ｃ）読み出しの各
動作を説明する図である。
【図１８】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ａ−Ａ’断面図
【図１９】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図、（ｄ）Ｄ−Ｄ’断面図、（ｅ）Ｅ−Ｅ’断面図
【図２０】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図、（ｄ）Ｄ−Ｄ’断面図、（ｅ）Ｅ−Ｅ’断面図
【図２１】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｂ２）Ｂ２−
Ｂ２’断面図、（ｃ）Ｃ−Ｃ’断面図、（ｄ）Ｄ−Ｄ’
断面図、（ｅ）Ｅ−Ｅ’断面図
【図２２】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図、（ｄ）Ｄ−Ｄ’断面図、（ｅ）Ｅ−Ｅ’断面図
【図２３】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図、（ｄ）Ｄ−Ｄ’断面図、（ｅ）Ｅ−Ｅ’断面図
【図２４】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図、（ｄ）Ｄ−Ｄ’断面図、（ｅ）Ｅ−Ｅ’断面図
【図２５】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図、（ｄ）Ｄ−Ｄ’断面図
【図２６】実施例１の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図、（ｄ）Ｄ−Ｄ’断面図、（ｅ）Ｅ−Ｅ’断面図
【図２７】実施例２の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図
【図２８】実施例２の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図
【図２９】実施例２の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図、（ｂ）Ｂ−
Ｂ’断面図
【図３０】実施例２の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図、（ｂ）Ｂ−
Ｂ’断面図
【図３１】実施例２の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図
【図３２】実施例２の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図
【図３３】実施例３の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図
【図３４】実施例３の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図、（ｃ）Ｃ−
Ｃ’断面図
【図３５】実施例３の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図３６】実施例３の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図
【図３７】実施例３の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図３８】実施例３の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図３９】実施例３の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図４０】実施例３の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図４１】実施例４の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図
【図４２】実施例４の製造方法を説明する図である。 （ａ）平面図、（ａ’）Ａ−Ａ’断面図、（ｃ）Ｃ−
Ｃ’断面図
【図４３】実施例４の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図４４】実施例４の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図、（ｃ）Ｃ−Ｃ’
断面図
【図４５】実施例４の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図４６】実施例４の製造方法を説明する図である。 （ａ）平面図、（ｂ）Ｂ−Ｂ’断面図
【図４７】従来のフラッシュメモリを説明するための図
である。
【符号の説明】
１ 半導体基板 ２ トレンチ ３ ゲート絶縁膜 ４ フローティングゲート ５ コントロールゲート ７ 素子形成領域 ８ｓ ソース領域 ８ｄ ドレイン領域 ９ 絶縁膜 １０ 角 １１ 隅 １２ 素子分離膜 １４ 角 １５ 隅 １６ セレクトゲート １８ 浅いイオン注入層 １９ 深いイオン注入層 ２１ ｐ型シリコン基板 ２２ トレンチ ２３ ゲート酸化膜 ２４ ポリシリコン ２５ ポリシリコン ２６ 側壁酸化膜 ２７ 犠牲酸化膜 ２９ 酸化シリコン膜 ３０ 酸化シリコン膜 ３１ ＯＮＯ膜 ３２ 酸化シリコン膜 ３３ 側壁酸化膜 ３４ レジスト ３５ ＬＯＣＯＳ酸化膜 ３６ レジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、 前記半導体基板表面に設けられ、コーナーを有するトレ
    ンチと、 前記トレンチ内の表面に設けられたゲート絶縁膜と、 前記ゲート絶縁膜を介してトレンチ内に埋め込まれたフ
    ローティングゲートと、 前記フローティングゲートと絶縁されて設けられたコン
    トロールゲートとを備え、 前記トレンチの底のコーナーにおいて前記フローティン
    グゲートの角と半導体基板の隅とが前記ゲート絶縁膜を
    介して対面しており、 前記トレンチの上部縁の半導体基板表面に、トレンチ上
    部縁の半導体基板の角からフローティングゲートへの電
    子注入を妨げる厚さの絶縁膜が設けられていることを特
    徴とするフラッシュメモリ。
  2. 【請求項２】 前記フローティングゲートは、前記半導
    体基板表面でトレンチ幅より広い部分を有するＴ字形状
    であることを特徴とする請求項１記載のフラッシュメモ
    リ。
  3. 【請求項３】 半導体基板上に、 前記半導体基板表面に設けられ、コーナーを有するトレ
    ンチと、 前記トレンチ内の表面に設けられたゲート絶縁膜と、 前記ゲート絶縁膜を介してトレンチ内に埋め込まれ、前
    記半導体基板表面でトレンチ幅より広い部分を有するＴ
    字形状であるフローティングゲートと、 前記フローティングゲートと絶縁されて設けられたコン
    トロールゲートとを備え、 前記トレンチの底のコーナーにおいて前記フローティン
    グゲートの角と前記半導体基板の隅とが前記ゲート絶縁
    膜を介して対面し、 前記トレンチ上部縁において前記半導体基板の角と前記
    フローティングゲートの隅が前記ゲート絶縁膜を介して
    対面し、 前記トレンチを挟んだ一方側の前記半導体基板表面の、
    前記トレンチの上部縁の角を含み、かつトレンチの底の
    コーナーまで達しない領域にソース領域が設けられ、 前記トレンチを挟んだ反対側の前記半導体基板表面の、
    前記トレンチの上部縁の角と、トレンチの底のコーナー
    の隅を含む領域にドレイン領域が設けられていることを
    特徴とするフラッシュメモリ。
  4. 【請求項４】 前記トレンチが、半導体基板表面の一方
    向にストライプ状に設けられ、 前記コントロールゲートが前記トレンチの上方に同一方
    向に設けられ、 ソース領域およびドレイン領域が、前記トレンチと直交
    する方向に半導体基板の表面に、複数のメモリセルに共
    通するように設けられ、 前記フローティングゲートが、前記コントロールゲート
    下部であって、前記ソース領域とドレイン領域の間に設
    けられていることを特徴とする請求項１記載のフラッシ
    ュメモリ。
  5. 【請求項５】 前記トレンチが、半導体基板表面の一方
    向にストライプ状に設けられ、 前記コントロールゲートが前記トレンチと直交する方向
    に設けられ、 前記フローティングゲートが、前記コントロールゲート
    下部であって、前記トレンチと交差する個所に設けら
    れ、 前記フローティングゲートを挟んで半導体基板にソース
    領域とドレイン領域が設けられ、このソース領域が複数
    のメモリセルに共通するように、前記コントロールゲー
    トに沿って延在していることを特徴とする請求項１記載
    のフラッシュメモリ。
  6. 【請求項６】 前記半導体基板の表面が素子分離膜によ
    ってメモリセルが形成されている素子形成領域に分離さ
    れており、 前記トレンチが、この素子形成領域内の中央付近に平面
    的に素子形成領域を分断するように設けられ、その両側
    に前記ソース領域と前記ドレイン領域が設けられ、 前記フローティングゲートがこのトレンチ内を埋め、さ
    らに平面形状ではトレンチ形状より大きい形状で設けら
    れ、 前記コントロールゲートが前記トレンチの上方に、前記
    ソース領域と前記ドレイン領域を分断する方向と同一方
    向に設けられていることを特徴とする請求項３記載のフ
    ラッシュメモリ。
  7. 【請求項７】 トレンチの断面形状が方形状であること
    を特徴とする請求項１〜６のいずれかに記載のフラッシ
    ュメモリ。
  8. 【請求項８】 データ書き込み・消去のために、請求項
    １または２のフラッシュメモリのフローティングゲート
    の電子引き抜き・注入方法であって、 フローティングゲートからの電子引き抜きが、コントロ
    ールゲートを低電位、半導体基板を高電位にしたとき
    に、前記フローティングゲートの角からの電子引き抜き
    によって行われ、 フローティングゲートへの電子注入が、ソース領域−ド
    レイン領域間のチャネル領域からフローティングゲート
    へのホットエレクトロン注入によって行われることを特
    徴とするフラッシュメモリのフローティングゲートの電
    子引き抜き・注入方法。
  9. 【請求項９】 データ書き込み・消去のために、請求項
    ３のフラッシュメモリのフローティングゲートの電子引
    き抜き・注入方法であって、 フローティングゲートからの電子引き抜きが、コントロ
    ールゲートを低電位、半導体基板を高電位にしたとき
    に、トレンチの底のコーナーにおいて前記フローティン
    グゲートの角からドレイン領域への電子引き抜きによっ
    て行われ、 フローティングゲートへの電子注入が、コントロールゲ
    ートを高電位にして、ソース領域およびドレイン領域の
    少なくとも一方を低電位にしたときに、フローティング
    ゲートへの電子注入によって行われることを特徴とする
    フラッシュメモリのフローティングゲートの電子引き抜
    き・注入方法。
  10. 【請求項１０】 請求項１、２、４または５記載のフラ
    ッシュメモリのデータ書き込み・消去方法であって、消
    去動作を、前記半導体基板を高電位に設定し、前記コン
    トロールゲートの電位を低電位に設定してフローティン
    グゲートから電子を引き抜くことによって行い、書き込
    み動作を、ソース領域−ドレイン領域間のチャネル領域
    からフローティングゲートへのホットエレクトロン注入
    によって行うことを特徴とするフラッシュメモリのデー
    タ書き込み・消去方法。
  11. 【請求項１１】 請求項３または６記載のフラッシュメ
    モリのデータ書き込み・消去方法であって、書き込み動
    作を、前記ドレイン領域を高電位に設定し、前記コント
    ロールゲートの電位を低電位に設定してフローティング
    ゲートから電子を引き抜くことによって行い、消去動作
    を、前記ドレイン領域およびソース領域の両方を低電位
    に設定し、前記コントロールゲートを高電位に設定して
    フローティングゲートに電子を注入して行うことを特徴
    とするフラッシュメモリのデータ書き込み・消去方法。
JP24741698A 1998-09-01 1998-09-01 フラッシュメモリ、その書き込み・消去方法 Expired - Fee Related JP3303789B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP24741698A JP3303789B2 (ja) 1998-09-01 1998-09-01 フラッシュメモリ、その書き込み・消去方法
CNB991183975A CN1213481C (zh) 1998-09-01 1999-09-01 闪烁存储器、其写入和删除方法及其制造方法
US09/387,722 US6317360B1 (en) 1998-09-01 1999-09-01 Flash memory and methods of writing and erasing the same as well as a method of forming the same
KR10-1999-0036975A KR100369876B1 (ko) 1998-09-01 1999-09-01 플래시 메모리의 입력/소거 방법 및 그 제조방법
US09/953,267 US20020012745A1 (en) 1998-09-01 2001-09-17 Flash memory and methods of writing and erasing the same as well as a method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24741698A JP3303789B2 (ja) 1998-09-01 1998-09-01 フラッシュメモリ、その書き込み・消去方法

Publications (2)

Publication Number Publication Date
JP2000077632A JP2000077632A (ja) 2000-03-14
JP3303789B2 true JP3303789B2 (ja) 2002-07-22

Family

ID=17163120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24741698A Expired - Fee Related JP3303789B2 (ja) 1998-09-01 1998-09-01 フラッシュメモリ、その書き込み・消去方法

Country Status (4)

Country Link
US (2) US6317360B1 (ja)
JP (1) JP3303789B2 (ja)
KR (1) KR100369876B1 (ja)
CN (1) CN1213481C (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005338B2 (en) 2002-09-19 2006-02-28 Promos Technologies Inc. Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate
CN100437829C (zh) * 2003-04-03 2008-11-26 旺宏电子股份有限公司 非易失性存储单元阵列的操作方法
US7183600B2 (en) * 2003-06-03 2007-02-27 Samsung Electronics Co., Ltd. Semiconductor device with trench gate type transistor and method of manufacturing the same
US6977412B2 (en) * 2003-09-05 2005-12-20 Micron Technology, Inc. Trench corner effect bidirectional flash memory cell
US7307309B2 (en) * 2004-03-04 2007-12-11 Texas Instruments Incorporated EEPROM with etched tunneling window
TWI246166B (en) * 2004-07-08 2005-12-21 Powerchip Semiconductor Corp Flash memory cell and fabricating method thereof
CN100339979C (zh) * 2004-11-02 2007-09-26 力晶半导体股份有限公司 快闪存储单元及其制造方法
CN100373625C (zh) * 2004-12-03 2008-03-05 马维尔世界贸易股份有限公司 可擦除与可编程的只读存储器元件和制造及操作方法
KR100675516B1 (ko) * 2005-02-14 2007-01-30 주식회사 엑셀반도체 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그제조 방법
JP2006253547A (ja) * 2005-03-14 2006-09-21 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US7342272B2 (en) * 2005-08-31 2008-03-11 Micron Technology, Inc. Flash memory with recessed floating gate
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100723767B1 (ko) * 2005-11-10 2007-05-30 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
KR100649974B1 (ko) * 2005-11-30 2006-11-27 주식회사 하이닉스반도체 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법
JP4592575B2 (ja) * 2005-12-08 2010-12-01 株式会社東芝 不揮発性半導体メモリとその製造方法
US7282406B2 (en) * 2006-03-06 2007-10-16 Semiconductor Companents Industries, L.L.C. Method of forming an MOS transistor and structure therefor
JP5087864B2 (ja) * 2006-06-21 2012-12-05 富士通株式会社 膜厚予測プログラム、記録媒体、膜厚予測装置および膜厚予測方法
KR100791342B1 (ko) 2006-08-09 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7662698B2 (en) * 2006-11-07 2010-02-16 Raytheon Company Transistor having field plate
US8803217B2 (en) * 2007-03-13 2014-08-12 Freescale Semiconductor, Inc. Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode
KR100877098B1 (ko) * 2007-03-23 2009-01-09 주식회사 하이닉스반도체 셀간 간섭을 억제하는 비휘발성 메모리 소자 및 제조 방법
JP5149539B2 (ja) 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
TWI419266B (zh) * 2007-07-03 2013-12-11 Nanya Technology Corp 半導體裝置之製造方法
JP2009032808A (ja) * 2007-07-25 2009-02-12 Toshiba Corp 半導体装置
KR100889923B1 (ko) * 2007-11-23 2009-03-24 주식회사 동부하이텍 플래쉬 메모리 소자 및 그 제조 방법
JP2009146497A (ja) * 2007-12-13 2009-07-02 Renesas Technology Corp 半導体装置
US8114468B2 (en) 2008-06-18 2012-02-14 Boise Technology, Inc. Methods of forming a non-volatile resistive oxide memory array
JP5376976B2 (ja) * 2009-02-06 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8750037B2 (en) * 2009-06-16 2014-06-10 Globalfoundries Singapore Pte. Ltd. Non-volatile memory utilizing impact ionization and tunnelling and method of manufacturing thereof
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
JP2011040782A (ja) * 2010-10-18 2011-02-24 Renesas Electronics Corp 半導体装置の製造方法
CN102456403B (zh) * 2010-10-22 2014-11-12 北京大学 利用分裂槽栅快闪存储器实现四位存储的方法
CN102593061B (zh) * 2011-01-07 2015-12-02 上海华虹宏力半导体制造有限公司 分立栅快闪存储器及其制造方法
US20120261739A1 (en) * 2011-04-15 2012-10-18 Macronix International Co., Ltd. Semiconductor device and fabrication method thereof
JP2014143377A (ja) * 2013-01-25 2014-08-07 Seiko Instruments Inc 半導体不揮発性メモリ
KR20140099728A (ko) * 2013-02-04 2014-08-13 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
CN104600032B (zh) * 2014-12-31 2017-10-03 北京兆易创新科技股份有限公司 一种或非门闪存存储器的制作方法
CN105990358B (zh) * 2015-02-04 2019-02-12 中芯国际集成电路制造(上海)有限公司 分离栅式闪存器件及制备方法
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN107919359B (zh) * 2016-10-09 2021-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60200573A (ja) 1984-03-26 1985-10-11 Toshiba Corp 半導体装置
US4975384A (en) * 1986-06-02 1990-12-04 Texas Instruments Incorporated Erasable electrically programmable read only memory cell using trench edge tunnelling
JPH01115164A (ja) 1987-10-28 1989-05-08 Oki Electric Ind Co Ltd 半導体装置
US5146426A (en) 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
JPH04221857A (ja) 1990-12-21 1992-08-12 Kawasaki Steel Corp 不揮発性メモリ
JPH0582798A (ja) 1991-09-20 1993-04-02 Fujitsu Ltd 半導体記憶装置及びその製造方法
US5315142A (en) 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
JPH05299663A (ja) 1992-04-16 1993-11-12 Kobe Steel Ltd 半導体記憶装置
JP3075192B2 (ja) 1996-09-30 2000-08-07 日本電気株式会社 半導体装置の製造方法
JPH10116925A (ja) 1996-10-09 1998-05-06 Ricoh Co Ltd 不揮発性半導体メモリ装置とその製造方法
US6002151A (en) * 1997-12-18 1999-12-14 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device

Also Published As

Publication number Publication date
US20020012745A1 (en) 2002-01-31
CN1246732A (zh) 2000-03-08
CN1213481C (zh) 2005-08-03
JP2000077632A (ja) 2000-03-14
KR20000022845A (ko) 2000-04-25
US6317360B1 (en) 2001-11-13
KR100369876B1 (ko) 2003-01-29

Similar Documents

Publication Publication Date Title
JP3303789B2 (ja) フラッシュメモリ、その書き込み・消去方法
TWI244200B (en) Flash memory with trench select gate and fabrication process
US5786612A (en) Semiconductor device comprising trench EEPROM
US6949788B2 (en) Nonvolatile semiconductor memory device and method for operating the same
JP3000116B2 (ja) 一体のセレクトトランジスタを有する三次元メモリセル
JP5503843B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP3966707B2 (ja) 半導体装置及びその製造方法
KR100385041B1 (ko) Ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법
US5859459A (en) Semiconductor memory device and method of manufacturing the same
JP3397903B2 (ja) 不揮発性半導体記憶装置の製造方法
JP5190985B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009188293A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009194106A (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JPH08181233A (ja) Ｅｅｐｒｏｍ及びその製造方法
TW564552B (en) A trench type stacked gate flash memory and the method to fabricate the same
JP5106022B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JPH0897309A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2001217329A (ja) フラッシュｅｅｐｒｏｍセルの製造方法
JP2008529298A (ja) 埋め込まれたフローティングゲート構造を持つフラッシュメモリセル及びその製造方法
JP2001230330A (ja) 不揮発性半導体記憶装置とその製造方法
JPH04307974A (ja) 電気的消去可能不揮発性半導体記憶装置
JP2003188290A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2001257328A (ja) 不揮発性半導体記憶装置を含む半導体装置
JP5190986B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JPH09186256A (ja) 半導体不揮発性メモリの製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees