JPS60200573A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60200573A JPS60200573A JP5634384A JP5634384A JPS60200573A JP S60200573 A JPS60200573 A JP S60200573A JP 5634384 A JP5634384 A JP 5634384A JP 5634384 A JP5634384 A JP 5634384A JP S60200573 A JPS60200573 A JP S60200573A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- input
- channel region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 239000000969 carrier Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 241000272814 Anser sp. Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、各種の論理回路やメモリ素子に用いて有用な
プログラム可能な半導体装置に関する。
プログラム可能な半導体装置に関する。
従来、浮遊ゲート電極を有するＭＯ８半導体素子の構造
は、ソース、ドレイン両領域間のチャネル領域上、全面
に第１ゲート絶縁膜を介して浮遊ゲート電極を設け、こ
の浮遊ゲート電極上に第２ゲート絶縁膜を介して、制御
ゲート電極が設けられ、この浮遊ゲート電極によりしき
い値電圧が制御されている。しかし、これでは制御ゲー
ト電極へ信号が入力される際の入力容量が浮遊ゲート電
極の影響を強く受ける。また、素子の高速動作にも制限
を与える。
は、ソース、ドレイン両領域間のチャネル領域上、全面
に第１ゲート絶縁膜を介して浮遊ゲート電極を設け、こ
の浮遊ゲート電極上に第２ゲート絶縁膜を介して、制御
ゲート電極が設けられ、この浮遊ゲート電極によりしき
い値電圧が制御されている。しかし、これでは制御ゲー
ト電極へ信号が入力される際の入力容量が浮遊ゲート電
極の影響を強く受ける。また、素子の高速動作にも制限
を与える。
本発明は上記の点に鑑みなされたもので、入力ゲート電
極を浮遊ゲート電極上からずらすことにより、また、入
力ゲート電極とプログラム用ゲート電極を分離すること
によシ素子特性を向上し、本発明の素子を用いて論理回
路等を構成したときに、その回路特性を向上させるもの
である。
極を浮遊ゲート電極上からずらすことにより、また、入
力ゲート電極とプログラム用ゲート電極を分離すること
によシ素子特性を向上し、本発明の素子を用いて論理回
路等を構成したときに、その回路特性を向上させるもの
である。
本発明に係る半導体装置は、半導体基板に互いに離間し
たソース、ドレイン領域を設け、両領域間のチャネル領
域上半分に第１ゲート絶縁膜を介して浮遊ゲート電極を
設け、この浮遊ゲート上に第２ゲート絶縁膜を介してプ
ログラム用ゲート電極を設け、また、浮遊ゲートの設け
られていないチャネル領域上に、入力ゲート電極金膜け
て構成され、前記チャネル領域で生成されたホットキャ
リアを前記浮遊ゲート電極に書込むことによシ。
たソース、ドレイン領域を設け、両領域間のチャネル領
域上半分に第１ゲート絶縁膜を介して浮遊ゲート電極を
設け、この浮遊ゲート上に第２ゲート絶縁膜を介してプ
ログラム用ゲート電極を設け、また、浮遊ゲートの設け
られていないチャネル領域上に、入力ゲート電極金膜け
て構成され、前記チャネル領域で生成されたホットキャ
リアを前記浮遊ゲート電極に書込むことによシ。
浮遊グーｌ−電極下のチャネル領域に反転層全形成する
ことによシ、本トランジスタが入力ゲート電極への入力
信号に対して機能全特化するようにしたことを特徴とし
ている。
ことによシ、本トランジスタが入力ゲート電極への入力
信号に対して機能全特化するようにしたことを特徴とし
ている。
本発明によれば、入力ゲートに対するトランジスタ動作
を、浮遊ゲート電極への書込みを行うことによってトラ
ンジスタの機能をさせないようにすることができる。ま
た、入力ゲート電極とプログラム用ゲート電極を分離す
ることによシ、入力ゲート容量の設計自由度が増し、さ
らに、素子の動作速度、消費電力などの特性の向上がで
きるっ〔発明の実施例〕 以下図面を参照して本発明の詳細な説明する。
を、浮遊ゲート電極への書込みを行うことによってトラ
ンジスタの機能をさせないようにすることができる。ま
た、入力ゲート電極とプログラム用ゲート電極を分離す
ることによシ、入力ゲート容量の設計自由度が増し、さ
らに、素子の動作速度、消費電力などの特性の向上がで
きるっ〔発明の実施例〕 以下図面を参照して本発明の詳細な説明する。
第１図（ａ） 、 ｆｂ）は、Ｐチャネル構造のプログ
ラマブル、ゲート素子を示す平面図とそのＡ−Ａ’断面
図である５ ｎ型Ｓｉ基板１１に、Ｐ＋型のソース１２
およびドレイン１３があシ、ｒＸｘゲート酸化膜１４を
介して多結晶シリコンからなる浮遊ゲート電極１５があ
シ、その上に第２ゲート酸化膜１６を介してプログラム
用ゲート電極がある。また、浮遊ゲート電極１５のない
チャネル領域上には、ゲート酸化膜を介して、入力ゲー
ト電極１８があるっ次に本発明に係る半導体素子を用い
て、電気的に所望の論理機ｈ＠を構成することができる
プログラマブル論理アレイ（以下ＰＬＡと称す）を構成
した応用例全説明する。第２図（ａ）においてソース領
域２２，３２，４２，５２．がアレイ状にあシ、またド
レイン領域２３，３３，４３．５３が対向してアレイ状
にある。そして、それぞれのソース、ドレイン間のチャ
ネル領域上に浮遊ゲート電極２５，３５，４５．５５が
それぞれあり、その上にプログラム用ゲート電極２７．
４７がある。また、浮遊ゲート電極のないチャネル領域
上には入力ゲート電極２８．４８がある。この構造によ
ＪＰＬＡのＡＮＤ回路部分が構成されたとする。もし、
浮遊ゲート電極２５がホットキャリアによシ書込みが行
われたとすると、入力ゲート電極２８がＡＮＤ）入力と
して機能することになる。また、浮遊ゲート電極４５は
書込みが行われないとすると、入力ゲート電極４８はＡ
ＮＤ入力として機能しない。
ラマブル、ゲート素子を示す平面図とそのＡ−Ａ’断面
図である５ ｎ型Ｓｉ基板１１に、Ｐ＋型のソース１２
およびドレイン１３があシ、ｒＸｘゲート酸化膜１４を
介して多結晶シリコンからなる浮遊ゲート電極１５があ
シ、その上に第２ゲート酸化膜１６を介してプログラム
用ゲート電極がある。また、浮遊ゲート電極１５のない
チャネル領域上には、ゲート酸化膜を介して、入力ゲー
ト電極１８があるっ次に本発明に係る半導体素子を用い
て、電気的に所望の論理機ｈ＠を構成することができる
プログラマブル論理アレイ（以下ＰＬＡと称す）を構成
した応用例全説明する。第２図（ａ）においてソース領
域２２，３２，４２，５２．がアレイ状にあシ、またド
レイン領域２３，３３，４３．５３が対向してアレイ状
にある。そして、それぞれのソース、ドレイン間のチャ
ネル領域上に浮遊ゲート電極２５，３５，４５．５５が
それぞれあり、その上にプログラム用ゲート電極２７．
４７がある。また、浮遊ゲート電極のないチャネル領域
上には入力ゲート電極２８．４８がある。この構造によ
ＪＰＬＡのＡＮＤ回路部分が構成されたとする。もし、
浮遊ゲート電極２５がホットキャリアによシ書込みが行
われたとすると、入力ゲート電極２８がＡＮＤ）入力と
して機能することになる。また、浮遊ゲート電極４５は
書込みが行われないとすると、入力ゲート電極４８はＡ
ＮＤ入力として機能しない。
浮遊ゲート電極３５ 、５５も同様である。
また、入力ゲート電極とプログラム用ゲート電極をソー
ス領域、ドレイン領域及び浮遊ゲート電極に対して平行
に配置する必要は必ずしもなく、第２１９ （ｂ）に示
すように入力ゲート電極とプログラム用ゲート電極全ソ
ース領域、ドレイン領域及び浮遊ゲー）ｆｆｌ極に対し
て、クロスオーバーに配置することも可能である。
ス領域、ドレイン領域及び浮遊ゲート電極に対して平行
に配置する必要は必ずしもなく、第２１９ （ｂ）に示
すように入力ゲート電極とプログラム用ゲート電極全ソ
ース領域、ドレイン領域及び浮遊ゲー）ｆｆｌ極に対し
て、クロスオーバーに配置することも可能である。
第１図ｆａ）、ｆｂＪは本発明の詳細な説明する平面図
及び１１７面図、第２図（ａ）、（ｂ）は論理アレイの
平面図である。 代理人 弁理士 則近憲佑（他１名） 第 １ 図 （ユλ
及び１１７面図、第２図（ａ）、（ｂ）は論理アレイの
平面図である。 代理人 弁理士 則近憲佑（他１名） 第 １ 図 （ユλ
Claims (1)
- 半導体基板に互いに離間したソース、ドレイン領域を設
け、両領域間のチャネル領域上半分に、第１ゲート絶縁
膜を介して浮遊ゲート電＄ｊＬを設け、この浮遊ゲート
上に）几２ゲート絶縁膜を介して、プログラム用ゲート
電極を設け、また、浮遊ゲートの設けられていないチャ
ネル領域上には入力ゲート電極を設けて４ｆ４成され、
前記チャネル領域１生成されたホットキャリアを前記浮
遊ゲート電極に書込むこと（（より、浮遊ゲート電極下
のチャネル領域に反転層を形りＶすることにより、本ト
ランジスタが入力ゲート’に４／＋？への入力信号に対
して、機能を特化するようにしたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5634384A JPS60200573A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5634384A JPS60200573A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200573A true JPS60200573A (ja) | 1985-10-11 |
Family
ID=13024581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5634384A Pending JPS60200573A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317360B1 (en) | 1998-09-01 | 2001-11-13 | Nec Corporation | Flash memory and methods of writing and erasing the same as well as a method of forming the same |
| EP1339107A1 (de) * | 2002-02-25 | 2003-08-27 | Infineon Technologies AG | Feldeffekttransistor |
-
1984
- 1984-03-26 JP JP5634384A patent/JPS60200573A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317360B1 (en) | 1998-09-01 | 2001-11-13 | Nec Corporation | Flash memory and methods of writing and erasing the same as well as a method of forming the same |
| EP1339107A1 (de) * | 2002-02-25 | 2003-08-27 | Infineon Technologies AG | Feldeffekttransistor |
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