JPS6255303B2 - - Google Patents
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- Publication number
- JPS6255303B2 JPS6255303B2 JP261977A JP261977A JPS6255303B2 JP S6255303 B2 JPS6255303 B2 JP S6255303B2 JP 261977 A JP261977 A JP 261977A JP 261977 A JP261977 A JP 261977A JP S6255303 B2 JPS6255303 B2 JP S6255303B2
- Authority
- JP
- Japan
- Prior art keywords
- channel stopper
- impurity concentration
- misfet
- semiconductor substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置に関し、特に金
属―絶縁物―半導体電界効果トランジスタ（以下
MISFETと略記する）を含む半導体集積回路装
置に関する。
属―絶縁物―半導体電界効果トランジスタ（以下
MISFETと略記する）を含む半導体集積回路装
置に関する。
従来、MISFETを含む半導体集積回路装置に
おいては各MISFETを囲むチヤンネルストツパ
ーが設けられている。
おいては各MISFETを囲むチヤンネルストツパ
ーが設けられている。
第１図は従来のMISFETを含む半導体集積回
路装置の１例の平面図、第２図は第１図のＡ―
A′断面図である。
路装置の１例の平面図、第２図は第１図のＡ―
A′断面図である。
図において一導電型の半導体基板に設けられた
２つのMISFETを示し、１，２は一つの
MISFETの逆導電型のソースとドレイン、３，
４は別のMISFETのソースとドレイン、５はゲ
ートであり、この二つのFETのソースとドレイ
ンをそれぞれ基板より高濃度の一導電型のチヤン
ネルストツパーで囲んでいる。この二つの
MISFETのゲートは集積度向上と写真食刻技術
の制約とからチヤンネルストツパーの上で連なつ
ている。チヤンネルストツパーの不純物濃度が高
いときは領域１と４との間、領域１と３との間、
領域２と４との間あるいは領域２と３との間にも
れ電流が流れることはなく、ソース、ドレイン領
域を最小間隔で並べることができる。しかしこの
場合不純物濃度の高いソース、ドレイン領域とチ
ヤンネルストツパーとが近接する場合があるため
接合リークが多くなるという欠点がある。
２つのMISFETを示し、１，２は一つの
MISFETの逆導電型のソースとドレイン、３，
４は別のMISFETのソースとドレイン、５はゲ
ートであり、この二つのFETのソースとドレイ
ンをそれぞれ基板より高濃度の一導電型のチヤン
ネルストツパーで囲んでいる。この二つの
MISFETのゲートは集積度向上と写真食刻技術
の制約とからチヤンネルストツパーの上で連なつ
ている。チヤンネルストツパーの不純物濃度が高
いときは領域１と４との間、領域１と３との間、
領域２と４との間あるいは領域２と３との間にも
れ電流が流れることはなく、ソース、ドレイン領
域を最小間隔で並べることができる。しかしこの
場合不純物濃度の高いソース、ドレイン領域とチ
ヤンネルストツパーとが近接する場合があるため
接合リークが多くなるという欠点がある。
チヤンネルストツパーの不純物濃度を低くすれ
ば接合リークは改善される。しかし低不純物濃度
の場合チヤンネルストツパーの表面に逆転層が出
現し、寄生MISFETが形成され、領域１と４と
の間、領域１と３との間、領域２と４との間ある
いは領域２と３との間にもれ電流が流れる欠点を
生ずる。この欠点は、二つのMISFETに連続し
て設けられていたゲートを各MISFETにそれぞ
れ別個に設けかつ二つのMISFETの間隔を離し
てチヤンネルストツパー上に寄生MISFETがで
きないようにすることにより除くことができる。
しかしこの構造にすると面積が多く必要となり集
積度が低下する欠点を生ずる。
ば接合リークは改善される。しかし低不純物濃度
の場合チヤンネルストツパーの表面に逆転層が出
現し、寄生MISFETが形成され、領域１と４と
の間、領域１と３との間、領域２と４との間ある
いは領域２と３との間にもれ電流が流れる欠点を
生ずる。この欠点は、二つのMISFETに連続し
て設けられていたゲートを各MISFETにそれぞ
れ別個に設けかつ二つのMISFETの間隔を離し
てチヤンネルストツパー上に寄生MISFETがで
きないようにすることにより除くことができる。
しかしこの構造にすると面積が多く必要となり集
積度が低下する欠点を生ずる。
本発明は上記欠点を除き、接合リーク及び接合
容量が小さいMISFETを高密度に集積できる半
導体集積回路装置を提供するものである。
容量が小さいMISFETを高密度に集積できる半
導体集積回路装置を提供するものである。
本発明は、半導体基板に第１および第２の
MISFETが所定の間隔をあけてたがいに連立し
て設けられ、該第１および第２のMISFETは共
通のゲート電極を有し、該第１および第２の
MISFET間であつてかつ該共通のゲート電極下
およびその近傍の該半導体基板の部分のみに高不
純物濃度の第１のチヤンネルストツパーが設けら
れ、該半導体基板の部分以外で該両MISFETを
囲む半導体基板の個所に該第１のチヤンネルスト
ツパーよりも低い不純物濃度の第２のチヤンネル
ストツパーが設けられ、該第１および第２のチヤ
ンネルストツパーにより該MISFETのそれぞれ
を取り囲んでいることを特徴とする半導体集積回
路装置である。
MISFETが所定の間隔をあけてたがいに連立し
て設けられ、該第１および第２のMISFETは共
通のゲート電極を有し、該第１および第２の
MISFET間であつてかつ該共通のゲート電極下
およびその近傍の該半導体基板の部分のみに高不
純物濃度の第１のチヤンネルストツパーが設けら
れ、該半導体基板の部分以外で該両MISFETを
囲む半導体基板の個所に該第１のチヤンネルスト
ツパーよりも低い不純物濃度の第２のチヤンネル
ストツパーが設けられ、該第１および第２のチヤ
ンネルストツパーにより該MISFETのそれぞれ
を取り囲んでいることを特徴とする半導体集積回
路装置である。
このように本発明によれば、半導体基板と同じ
導電型で基板より高不純物濃度のチヤンネルスト
ツパーを設けるに際して、たがいに不純物濃度の
第１および第２のチヤンネルストツパーを併用し
ているから上記欠点は除去できる。すなわち、本
発明ではゲート領域の下とその近傍のみのチヤン
ネルストツパーの不純物濃度がチヤンネルストツ
パーの他の部分よりも不純物濃度が高いので接合
容量を増加させず、またリーク電流の少ない
MISFETを高密度に集積できる効果がある。
導電型で基板より高不純物濃度のチヤンネルスト
ツパーを設けるに際して、たがいに不純物濃度の
第１および第２のチヤンネルストツパーを併用し
ているから上記欠点は除去できる。すなわち、本
発明ではゲート領域の下とその近傍のみのチヤン
ネルストツパーの不純物濃度がチヤンネルストツ
パーの他の部分よりも不純物濃度が高いので接合
容量を増加させず、またリーク電流の少ない
MISFETを高密度に集積できる効果がある。
本発明を実施例により説明する。
第３図は本発明の１実施例の半導体集積回路装
置の平面図、第４図は第３図のＢ―B′断面図であ
る。
置の平面図、第４図は第３図のＢ―B′断面図であ
る。
図において１１，１２は一つのMISFETのソ
ース及びドレイン、１３，１４は他のMISFET
のソース及びドレイン、１５はゲート、１６，１
７はチヤンネルストツパーであつてゲート１５の
下の部分及びその近傍の領域１６の不純物濃度が
それ以外の領域１７の不純物濃度よりも高くなつ
ている。またゲート領域下には薄い絶縁物膜１
８、ゲート領域以外には厚い絶縁物膜１９が設け
られている。
ース及びドレイン、１３，１４は他のMISFET
のソース及びドレイン、１５はゲート、１６，１
７はチヤンネルストツパーであつてゲート１５の
下の部分及びその近傍の領域１６の不純物濃度が
それ以外の領域１７の不純物濃度よりも高くなつ
ている。またゲート領域下には薄い絶縁物膜１
８、ゲート領域以外には厚い絶縁物膜１９が設け
られている。
上記構造にすれば、チヤンネルストツパーを介
して出現する寄生MISFETのしきい値電圧ＶTは
充分高く、もれ電流を生ずることがなく、回路動
作に支障を来さない。また高濃度のチヤンネルス
トツパー領域１６をゲート領域の下とその近傍に
のみ形成しているので接合容量が増加しない。従
つて本発明によれば、接合容量及び接合リークが
小さいMISFETを高密度に集積した半導体集積
回路装置を得ることができる。
して出現する寄生MISFETのしきい値電圧ＶTは
充分高く、もれ電流を生ずることがなく、回路動
作に支障を来さない。また高濃度のチヤンネルス
トツパー領域１６をゲート領域の下とその近傍に
のみ形成しているので接合容量が増加しない。従
つて本発明によれば、接合容量及び接合リークが
小さいMISFETを高密度に集積した半導体集積
回路装置を得ることができる。
第１図は従来のMISFETを含む半導体集積回
路装置の１例の平面図、第２図は第１図のＡ―
A′断面図、第３図は本発明の１実施例の半導体
集積回路装置の平面図、第４図は第３図のＢ―
B′断面図である。 １，２，３，４，１１，１２，１３，１４……
ソース及びドレイン領域、５，１５……チヤンネ
ルストツパー、６……チヤンネルストツパー、
８，１８……薄い絶縁物膜、９，１９……厚い絶
縁物膜、１６……チヤンネルストツパーの高不純
物濃度領域、１７……チヤンネルストツパーの低
不純物濃度領域。
路装置の１例の平面図、第２図は第１図のＡ―
A′断面図、第３図は本発明の１実施例の半導体
集積回路装置の平面図、第４図は第３図のＢ―
B′断面図である。 １，２，３，４，１１，１２，１３，１４……
ソース及びドレイン領域、５，１５……チヤンネ
ルストツパー、６……チヤンネルストツパー、
８，１８……薄い絶縁物膜、９，１９……厚い絶
縁物膜、１６……チヤンネルストツパーの高不純
物濃度領域、１７……チヤンネルストツパーの低
不純物濃度領域。
Claims (1)
- １ 半導体基板に第１および第２の電界効果トラ
ンジスタが所定の間隔をあけてたがいに連立して
設けられ、該第１および第２のトランジスタは共
通のゲート電極を有し、該第１および第２のトラ
ンジスタ間であつてかつ該共通のゲート電極下お
よびその近傍の該半導体基板の部分のみに高不純
物濃度の第１のチヤンネルストツパーが設けら
れ、該半導体基板の部分以外で該両トランジスタ
を囲む半導体基板の個所に該第１のチヤンネルス
トツパーよりも低い不純物濃度の第２のチヤンネ
ルストツパーが設けられ、該第１および第２のチ
ヤンネルストツパーにより該トランジスタのそれ
ぞれを取り囲んでいることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP261977A JPS5387679A (en) | 1977-01-12 | 1977-01-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP261977A JPS5387679A (en) | 1977-01-12 | 1977-01-12 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5387679A JPS5387679A (en) | 1978-08-02 |
| JPS6255303B2 true JPS6255303B2 (ja) | 1987-11-19 |
Family
ID=11534413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP261977A Granted JPS5387679A (en) | 1977-01-12 | 1977-01-12 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5387679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62201903U (ja) * | 1986-06-13 | 1987-12-23 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587838A (ja) * | 1981-07-06 | 1983-01-17 | Nec Corp | ダイナミツクメモリ−装置 |
| JP3189327B2 (ja) * | 1991-10-08 | 2001-07-16 | ソニー株式会社 | 電荷検出装置 |
-
1977
- 1977-01-12 JP JP261977A patent/JPS5387679A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62201903U (ja) * | 1986-06-13 | 1987-12-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5387679A (en) | 1978-08-02 |
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