JPS587838A - ダイナミツクメモリ−装置 - Google Patents
ダイナミツクメモリ−装置Info
- Publication number
- JPS587838A JPS587838A JP56105381A JP10538181A JPS587838A JP S587838 A JPS587838 A JP S587838A JP 56105381 A JP56105381 A JP 56105381A JP 10538181 A JP10538181 A JP 10538181A JP S587838 A JPS587838 A JP S587838A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bit line
- region
- memory cell
- density
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 16
- 230000002093 peripheral effect Effects 0.000 abstract description 7
- 230000005669 field effect Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 241001417534 Lutjanidae Species 0.000 description 2
- 241000272201 Columbiformes Species 0.000 description 1
- 206010011878 Deafness Diseases 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明拭ダイナミックメモリー装置、特にｌトランジス
タ型メモリーセルを有するＭＯ８ダイナナミックメモリ
ー装置に関する。
タ型メモリーセルを有するＭＯ８ダイナナミックメモリ
ー装置に関する。
１トランジスタ型メモリーは、第１図に示す様に１選択
用の電界効果トランジスタＱとコンデンサー〇とからな
り、ワードラインＷＬ６高レベルにして、トランジスタ
Ｑｔオンにし、ビットラインＢＬの電位でコンデンサー
〇ｆ：光電し、ＢＬの電位の高低に応じて、そｎ（ｌｔ
ｒｂ情報“１１ 、“０１の書き込みを行う。またワー
ドラインＷＬの電位を高レベルにして、トランジスタＱ
をオンにし、コンデンサーＣの電荷をビットラインＢＬ
に与えて、記憶情報の読み出しを行なう。つまり、コン
デンサーＣの電荷がビットラインＢＬに再分布し。
用の電界効果トランジスタＱとコンデンサー〇とからな
り、ワードラインＷＬ６高レベルにして、トランジスタ
Ｑｔオンにし、ビットラインＢＬの電位でコンデンサー
〇ｆ：光電し、ＢＬの電位の高低に応じて、そｎ（ｌｔ
ｒｂ情報“１１ 、“０１の書き込みを行う。またワー
ドラインＷＬの電位を高レベルにして、トランジスタＱ
をオンにし、コンデンサーＣの電荷をビットラインＢＬ
に与えて、記憶情報の読み出しを行なう。つまり、コン
デンサーＣの電荷がビットラインＢＬに再分布し。
コンデンサーＣとビットラインの谷ｔの比に応じた電位
の変化をビットラインＢＬ上に与えるわけである。この
時、コンデンサー〇に対して、ビットラインＢＬＯ答量
は可能なかぎり小さいほうがより大きな電位変化をビッ
トラインＭＬ上に与える拳が出来、より安定した記憶情
報の読み出しが可能となるわけである。
の変化をビットラインＢＬ上に与えるわけである。この
時、コンデンサー〇に対して、ビットラインＢＬＯ答量
は可能なかぎり小さいほうがより大きな電位変化をビッ
トラインＭＬ上に与える拳が出来、より安定した記憶情
報の読み出しが可能となるわけである。
この様なｌトランジスタ証メモリーは具体的には１例え
は第２＠の様に構成さする。第２１夕は碑り合う２組の
１トランジスタ型メモリーを含む断面−である、半導体
基板ＩＫＦ１基板ｌと逆の導電盤の不純物拡散層２が設
けらｎ、こｎはビットラインに和尚する。１層目の多結
晶シリコン層５゜２層目の多結晶シリコン層６が絶縁膜
７上に設けられる。こｎは通常は酸化硅素層である。１
層目の多結晶シリコン鳩５の下の半導体基板表面上に形
成された反転層で６Ｌ この反転層と多結晶シリコン層
５との間で第１図のコンデンサーを形成する。１層目の
多結晶シリコン層５ｔ１グランド電位に保２ｒｔ、反転
層３は基板と逆４電製の不純物をイオン注入する事によ
り形成さｎている。２層目の多結晶シリコン層６と不純
物拡散層２と反転層３とで謳１０選択用電界効果トラン
ジスタＱを形成している。８はリンドープさｎたシリコ
ンガラス層８．上に上部電極であるアルミニウム配線９
がＴｏす、２層目の多結晶シリコン層６にスルーホール
を通して接続さ：ｒＬ＠１図のワードラインＷＬｔ−構
成する。
は第２＠の様に構成さする。第２１夕は碑り合う２組の
１トランジスタ型メモリーを含む断面−である、半導体
基板ＩＫＦ１基板ｌと逆の導電盤の不純物拡散層２が設
けらｎ、こｎはビットラインに和尚する。１層目の多結
晶シリコン層５゜２層目の多結晶シリコン層６が絶縁膜
７上に設けられる。こｎは通常は酸化硅素層である。１
層目の多結晶シリコン鳩５の下の半導体基板表面上に形
成された反転層で６Ｌ この反転層と多結晶シリコン層
５との間で第１図のコンデンサーを形成する。１層目の
多結晶シリコン層５ｔ１グランド電位に保２ｒｔ、反転
層３は基板と逆４電製の不純物をイオン注入する事によ
り形成さｎている。２層目の多結晶シリコン層６と不純
物拡散層２と反転層３とで謳１０選択用電界効果トラン
ジスタＱを形成している。８はリンドープさｎたシリコ
ンガラス層８．上に上部電極であるアルミニウム配線９
がＴｏす、２層目の多結晶シリコン層６にスルーホール
を通して接続さ：ｒＬ＠１図のワードラインＷＬｔ−構
成する。
チャンネルストッパー４は、基板と同導電減の不純物を
高濃度に有し１通常この領域上に社、厚い酸化膜が形成
さｔ′Ｌ、この領域の基板表面の反転をふせいて、各菓
子間の電気的分離を図って“いる。
高濃度に有し１通常この領域上に社、厚い酸化膜が形成
さｔ′Ｌ、この領域の基板表面の反転をふせいて、各菓
子間の電気的分離を図って“いる。
第２図中に示したＩｔｌはチャンネルスト、パー領域で
、そｎぞれ、−億の電界効果トランジスタ構造になって
いて１通常オンしないようにチャンネルストッパーｍ度
を設定している。
、そｎぞれ、−億の電界効果トランジスタ構造になって
いて１通常オンしないようにチャンネルストッパーｍ度
を設定している。
また第３図は第２図と同じ半導体基板上に形成さｎてい
る。ｌトランジスタ聾メモリー値域以外の領域（以下１
周辺回路領域と呼ぶ。）の代表的な構造を示し次もので
ある。第３図中の記号は第２図と同じで、２〜２”は２
と同様基板と逆導電型の不純物拡散層でるるか、必ずし
もビットラインではなく、２−は電界効果トランジスタ
のソースドレイン、２１ はそｎより離れて隣り合う不
純物拡散層を示している。＊域Ｉは基板と逆導電型の不
純物拡散層２〜２１とその間にはさまｎた基板上に一部
は厚い酸化硅素層をがして１層、目の多結晶シリコン層
５と、また一部は、厚い酸化硅素層とリンドープシリコ
ンガラス層８′ｆ：介して存在する上部アルミニウム電
極９−とで電界効果トランジスタ構造を成している。同
様に領域■は、２Ｆ２＠ とそれ等にはさまｎた領域上
の厚い硅素酸化膜１￥を界して２層目の多結晶シリコン
鳩６とで構成さｎる電界効果トランジスタ構造を成して
いる。
る。ｌトランジスタ聾メモリー値域以外の領域（以下１
周辺回路領域と呼ぶ。）の代表的な構造を示し次もので
ある。第３図中の記号は第２図と同じで、２〜２”は２
と同様基板と逆導電型の不純物拡散層でるるか、必ずし
もビットラインではなく、２−は電界効果トランジスタ
のソースドレイン、２１ はそｎより離れて隣り合う不
純物拡散層を示している。＊域Ｉは基板と逆導電型の不
純物拡散層２〜２１とその間にはさまｎた基板上に一部
は厚い酸化硅素層をがして１層、目の多結晶シリコン層
５と、また一部は、厚い酸化硅素層とリンドープシリコ
ンガラス層８′ｆ：介して存在する上部アルミニウム電
極９−とで電界効果トランジスタ構造を成している。同
様に領域■は、２Ｆ２＠ とそれ等にはさまｎた領域上
の厚い硅素酸化膜１￥を界して２層目の多結晶シリコン
鳩６とで構成さｎる電界効果トランジスタ構造を成して
いる。
領域１．ＩＶｏ電界効呆ト２ンジスタはともに通常使用
状態ではオンしないように十分な濃度の基板と同導電屋
の不純物をチャンネルストッパー４１としてドープして
お０．４と４−は従来技術では同じものでろる。
状態ではオンしないように十分な濃度の基板と同導電屋
の不純物をチャンネルストッパー４１としてドープして
お０．４と４−は従来技術では同じものでろる。
ところで、第２図において、ビットライン２はチャンネ
ルストッパー４と接触して−る。このチャンネルストッ
パー４の不純物一度が高けｎば高い程、ビットラインの
容量は増し、その結果、前述し九通り、メモリーのコン
デンサーのビットラインの容量に対する比が小さくなり
、ビットライン上に絖み出される信号電圧が小遣くなり
、安定した記憶情報の院み出しが期待出来なくなる。
ルストッパー４と接触して−る。このチャンネルストッ
パー４の不純物一度が高けｎば高い程、ビットラインの
容量は増し、その結果、前述し九通り、メモリーのコン
デンサーのビットラインの容量に対する比が小さくなり
、ビットライン上に絖み出される信号電圧が小遣くなり
、安定した記憶情報の院み出しが期待出来なくなる。
そのためチャンネルストッパーの不純−ｍ寂を可能なか
ぎり下げたいわけであろ、その時、ＩνＭ、１．ＩＶの
チャンネルスナツパ−領域を４つの電界効果トランジス
タとして考えた場合、チャネルスナツパ−の１１１度は
領域■が反転しない様な濃度に設定せざるを得ない。そ
の理由は、領域■はチャネル領域上の絶縁膜の膜厚が最
も薄く、シかも２層目の多結晶シリコン層６は基底電位
から。
ぎり下げたいわけであろ、その時、ＩνＭ、１．ＩＶの
チャンネルスナツパ−領域を４つの電界効果トランジス
タとして考えた場合、チャネルスナツパ−の１１１度は
領域■が反転しない様な濃度に設定せざるを得ない。そ
の理由は、領域■はチャネル領域上の絶縁膜の膜厚が最
も薄く、シかも２層目の多結晶シリコン層６は基底電位
から。
ＩＩｃ源電位、または外圧回路を用いている場合には。
電源電圧以上まで上る場合があるからである。領域■は
領域■とほぼ同じｗ１厚であるが、１層目の多結晶シリ
コン層５は基底電位に保九れているから、この領域は領
域■にくらべより反転しにくい。
領域■とほぼ同じｗ１厚であるが、１層目の多結晶シリ
コン層５は基底電位に保九れているから、この領域は領
域■にくらべより反転しにくい。
領域Ｉに関しては、上部電極のアルミニウム配線９＃は
電源以上にまで上る場合があるが、その下の絶縁膜厚が
厚いので、同様に領域■より反転しに（Ｉｎ、領域１Ｉ
ｒｉ、領域鼠と領域Ｉを組み合わせた構造になって−る
ので、当然領域■より反転しにくいと言える。従って１
以上述べた理由により、ＭＯＢダイナミックメモリーの
設計におい・て、チャネルドープは周辺回路領域の■の
領域が反転しないような濃度に設定さ牡ているわけであ
る。
電源以上にまで上る場合があるが、その下の絶縁膜厚が
厚いので、同様に領域■より反転しに（Ｉｎ、領域１Ｉ
ｒｉ、領域鼠と領域Ｉを組み合わせた構造になって−る
ので、当然領域■より反転しにくいと言える。従って１
以上述べた理由により、ＭＯＢダイナミックメモリーの
設計におい・て、チャネルドープは周辺回路領域の■の
領域が反転しないような濃度に設定さ牡ているわけであ
る。
従来は、チャネルドープｉｆ、１トランジスタ盤トモリ
ー領域と周辺回路領域を同時に行なっているため、３ｇ
２図の４は第３図の４＃と同じｌＩＩ度である。従って
、ｌトランジスタ屋メモリー領域でチャネルストッパー
４の一度を下げたくとも１周辺回路領域で制限を受けて
いたわけである。
ー領域と周辺回路領域を同時に行なっているため、３ｇ
２図の４は第３図の４＃と同じｌＩＩ度である。従って
、ｌトランジスタ屋メモリー領域でチャネルストッパー
４の一度を下げたくとも１周辺回路領域で制限を受けて
いたわけである。
本発明は１以上の不都合をなくシ、より高集積度のＭ（
Ｊ８ダイナミックメモリー装置を実現することを目的と
したものである。
Ｊ８ダイナミックメモリー装置を実現することを目的と
したものである。
本発明では、ｌ）ランジスタ型メモリー領域のチャネル
ストッパー績［４を周辺回路領域のチャ。
ストッパー績［４を周辺回路領域のチャ。
ネルストッパー濃［４’ よ１０％以上低くして。
領域Ｉ並びに領域■のうちより反転し易い領域が反転し
ない程健のｌｌｌ＆に選ぶものである。
ない程健のｌｌｌ＆に選ぶものである。
こｎを実現する手段の１例としては、チャネルスト、パ
ーの不純物のイオン注入に対するマスクとして餉ぐ絶縁
ａｔたは金属またはホトレジスト等ｔメモリー領域の上
のみに残す公知の技術によりｇＴ能である。
ーの不純物のイオン注入に対するマスクとして餉ぐ絶縁
ａｔたは金属またはホトレジスト等ｔメモリー領域の上
のみに残す公知の技術によりｇＴ能である。
こ詐により、ビットラインの容量はより小さくなり、よ
り大きな電位変化をビットラインに与える事が出来、よ
り安定した記憶情報の読み出しが可能となり、さらには
、より高集積度のＭＯ８ダイナミ、クメモリー装置が可
能となる。
り大きな電位変化をビットラインに与える事が出来、よ
り安定した記憶情報の読み出しが可能となり、さらには
、より高集積度のＭＯ８ダイナミ、クメモリー装置が可
能となる。
第１図に１トランジスタ型メモリーの回路図である。第
２図は１トランジスタ型メモリー領域の断面図である。 第３図は周辺回路領域の断面図である。 ｌ・・・・・・半纏体基板、２嘗２〜２１ ＋＋＋ ＋
＋＋基板と逆導電型の不純物拡散層、３・・・・・・反
転層領域で基板と逆導電型の不純物をイオン注入してい
る。４．４’・−・・・・チャネルストッパーで基板と
同導電屋の不純物ドープ層、５・・・−１＃目の多結晶
シリコン層。 ６・・・・・・２層目の多結晶シリコン層、７−・・・
・酸化硅素膜、８・−・・リンドープしたシリコンガラ
ス層。 ９．９＋・・・−上部電極、９−・・・・２層目の多結
晶シリコンとスルーホールを通して接続さ牡ており、ワ
ード２インを構成している。 ＄１図
２図は１トランジスタ型メモリー領域の断面図である。 第３図は周辺回路領域の断面図である。 ｌ・・・・・・半纏体基板、２嘗２〜２１ ＋＋＋ ＋
＋＋基板と逆導電型の不純物拡散層、３・・・・・・反
転層領域で基板と逆導電型の不純物をイオン注入してい
る。４．４’・−・・・・チャネルストッパーで基板と
同導電屋の不純物ドープ層、５・・・−１＃目の多結晶
シリコン層。 ６・・・・・・２層目の多結晶シリコン層、７−・・・
・酸化硅素膜、８・−・・リンドープしたシリコンガラ
ス層。 ９．９＋・・・−上部電極、９−・・・・２層目の多結
晶シリコンとスルーホールを通して接続さ牡ており、ワ
ード２インを構成している。 ＄１図
Claims (1)
- 半導体基板上にもうけらｒＬｆ：、基板と逆導電臘の不
純物拡散層を有するビット線と該ビット線と離れて存在
するコンデンサーとビット線とコンデンサーを接続する
選択用トランジスターとで構成さｎるｌトランジスタ屋
メモリを有するダイナミックメモリー装置において、チ
ャネルスト、バーとして導入さｎている基板と同導電微
の不純物濃度が、記憶セル領域で低ｍ［、それ以外の領
域で高濃度にしたことｔ−特徴とするダイナミックメモ
リー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105381A JPS587838A (ja) | 1981-07-06 | 1981-07-06 | ダイナミツクメモリ−装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105381A JPS587838A (ja) | 1981-07-06 | 1981-07-06 | ダイナミツクメモリ−装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587838A true JPS587838A (ja) | 1983-01-17 |
Family
ID=14406094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105381A Pending JPS587838A (ja) | 1981-07-06 | 1981-07-06 | ダイナミツクメモリ−装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587838A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387679A (en) * | 1977-01-12 | 1978-08-02 | Nec Corp | Semiconductor integrated circuit device |
-
1981
- 1981-07-06 JP JP56105381A patent/JPS587838A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387679A (en) * | 1977-01-12 | 1978-08-02 | Nec Corp | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7151690B2 (en) | 6F2 3-Transistor DRAM gain cell | |
| US4669062A (en) | Two-tiered dynamic random access memory (DRAM) cell | |
| US6445026B1 (en) | Semiconductor device having a memory cell with a plurality of active elements and at least one passive element | |
| JPS5723261A (en) | Semiconductor memory | |
| JP2621181B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPS60189964A (ja) | 半導体メモリ | |
| US4156289A (en) | Semiconductor memory | |
| US4542481A (en) | One-device random access memory cell having enhanced capacitance | |
| JPS59191374A (ja) | 半導体集積回路装置 | |
| JPS587838A (ja) | ダイナミツクメモリ−装置 | |
| JPS60109265A (ja) | 半導体集積回路装置 | |
| GB2095901A (en) | An MOS transistor | |
| JPH0499375A (ja) | 半導体記憶装置 | |
| JP2702702B2 (ja) | 半導体記憶装置 | |
| KR910008868A (ko) | 반도체장치 및 그 제조방법 | |
| JPS61140171A (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPS6034272B2 (ja) | 半導体装置 | |
| JPH01145850A (ja) | 半導体記憶装置 | |
| JPS583270A (ja) | 半導体記憶装置 | |
| JPS6182459A (ja) | 半導体記憶装置 | |
| JPH04340765A (ja) | 強誘電体メモリ | |
| JPS63200561A (ja) | 半導体ダイナミツクランダムアクセスメモリ | |
| JPS6233450A (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPS62133755A (ja) | 半導体装置 |