JPS63200561A - 半導体ダイナミツクランダムアクセスメモリ - Google Patents
半導体ダイナミツクランダムアクセスメモリInfo
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- JPS63200561A JPS63200561A JP62033858A JP3385887A JPS63200561A JP S63200561 A JPS63200561 A JP S63200561A JP 62033858 A JP62033858 A JP 62033858A JP 3385887 A JP3385887 A JP 3385887A JP S63200561 A JPS63200561 A JP S63200561A
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- JP
- Japan
- Prior art keywords
- well
- memory
- memory capacity
- leakage current
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000015654 memory Effects 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims description 22
- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000012212 insulator Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体ダイナミックランダムアクセスメモリに
関するものである。
関するものである。
従来の技術
最近、半導体メモリ装置の高密度化が進み、特にダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）の高集積化
、高密度化は目覚ましいものがある。
ミックランダムアクセスメモリ（ＤＲＡＭ）の高集積化
、高密度化は目覚ましいものがある。
このようなりＲＡＭの発展はそのチップサイズの半分以
上の面積を占めるメモリセルの高密度化技術の発展に負
う所が大きい。
上の面積を占めるメモリセルの高密度化技術の発展に負
う所が大きい。
以下に従来のＤＲＡＭにおけるメモリセルについて説明
する。第２図は従来のメモリセルの断面図である。第２
図において、１はＰ形基板、２はＰ形つェル、３は読み
出し書き込みのためのスイッチング用ＭＯＳトランジス
タのドレインであるＮ形波散層、４は同トランジスタの
ソースでかつメモリ容量の第一電極を構成するＮ形波散
層、５はメモリセル分離絶縁体、６はメモリ容量の第二
電極を構成するプレート電極、７はとなりのメモリ容量
の第一電極を構成するＮ形波散層、８はワード線と一体
構成のゲート電極、９はビット線、１０は他のワード線
、１１．１２は絶縁膜、１５．１６はメモリ容量である
。
する。第２図は従来のメモリセルの断面図である。第２
図において、１はＰ形基板、２はＰ形つェル、３は読み
出し書き込みのためのスイッチング用ＭＯＳトランジス
タのドレインであるＮ形波散層、４は同トランジスタの
ソースでかつメモリ容量の第一電極を構成するＮ形波散
層、５はメモリセル分離絶縁体、６はメモリ容量の第二
電極を構成するプレート電極、７はとなりのメモリ容量
の第一電極を構成するＮ形波散層、８はワード線と一体
構成のゲート電極、９はビット線、１０は他のワード線
、１１．１２は絶縁膜、１５．１６はメモリ容量である
。
以上のように構成されたＤＲＡＭのメモリセルは、ワー
ド線８を論理電圧ハイレベル−Ｈ”にすることにより、
ビット線９の情報をＭＯＳトランジスタのドレイン３か
らソース４を通してメモリ容量１５に書き込んだり、あ
るいは、メモリ容量１５に書き込まれた情報をビット線
９に読み出したりする。
ド線８を論理電圧ハイレベル−Ｈ”にすることにより、
ビット線９の情報をＭＯＳトランジスタのドレイン３か
らソース４を通してメモリ容量１５に書き込んだり、あ
るいは、メモリ容量１５に書き込まれた情報をビット線
９に読み出したりする。
メモリセル１５のＮ形拡散領域４にハイレベル”Ｈ”の
電圧である電源電圧、メモリセル１６のＮ形拡散領域７
にロウレベル”Ｌ”の電圧であるＯｖが書き込まれてい
るとする。Ｐ形基板１は通常ＯＶかあるいは負の基板電
圧が印加されている。Ｐ形つェル２もこの基板電圧にな
っている。
電圧である電源電圧、メモリセル１６のＮ形拡散領域７
にロウレベル”Ｌ”の電圧であるＯｖが書き込まれてい
るとする。Ｐ形基板１は通常ＯＶかあるいは負の基板電
圧が印加されている。Ｐ形つェル２もこの基板電圧にな
っている。
このとき、ハイレベル“Ｈ”が書き込まれたＮ形波散層
４と基板電圧の加わっているＰ形つェル２のＰＮ接合は
逆バイアスであり、不純物濃度の低いＰ形つェル２に主
に空乏層が延びている。この空乏層が隣接メモリ容量１
６のＮ形波散層７まで到達して、メモリ容量１５と１６
の間のＰ形つェル領域の電圧が上昇して、メモリ容量１
６のＮ影領域７との間で順バイアスの状態（いわゆるパ
ンチスルー状態）になると、メモリ容量１５からメモリ
容量１６にリーク電流が流れ、メモリ容量１５と同１６
に蓄積されているそれぞれの情報は破壊されて、ＤＲＡ
Ｍの誤動作をもたらす。
４と基板電圧の加わっているＰ形つェル２のＰＮ接合は
逆バイアスであり、不純物濃度の低いＰ形つェル２に主
に空乏層が延びている。この空乏層が隣接メモリ容量１
６のＮ形波散層７まで到達して、メモリ容量１５と１６
の間のＰ形つェル領域の電圧が上昇して、メモリ容量１
６のＮ影領域７との間で順バイアスの状態（いわゆるパ
ンチスルー状態）になると、メモリ容量１５からメモリ
容量１６にリーク電流が流れ、メモリ容量１５と同１６
に蓄積されているそれぞれの情報は破壊されて、ＤＲＡ
Ｍの誤動作をもたらす。
このメモリセル間リーク電流が生じないように、従来例
ではＰ形基板１よりも濃度の高いＰ形つェル２の中にメ
モリ容量を作ることにより、空乏層の延びを押えて来た
。
ではＰ形基板１よりも濃度の高いＰ形つェル２の中にメ
モリ容量を作ることにより、空乏層の延びを押えて来た
。
発明が解決しようとする問題点
高密度ＤＲＡＭを実現するためにメモリセルを小さくす
ると隣接メモリセル間のリーク電流が起りやすくなる。
ると隣接メモリセル間のリーク電流が起りやすくなる。
このセル間のリーク電流をいかに実用上問題にならない
程度に小さく押えるかが高密度ＤＲＡＭを実現するため
の課題である。
程度に小さく押えるかが高密度ＤＲＡＭを実現するため
の課題である。
しかし、なから上記の従来の構成では、Ｐ形つェルの濃
度は基板表面で不純物濃度が高く、ウェルの底に行くに
従って濃度が薄（なり、メモリ容量の底面のところで空
乏層が延びてセル間のリーク電流が流れるという欠点を
有していた。この問題は特にメモリセルを小さくしてよ
り高密度のＤＲＡＭを実現するときに問題になった。メ
モリセル底部でパンチスルーを起さないようにＰ形つェ
ルの濃度を高くすると、基板表面の濃度は非常に高くな
りＮ形拡散領域３．４．７とＰ形つェル間のアバランシ
ェ破壊が生じたり、書き込み読み出しトランジスタのし
きい値電圧制御が困難になったりする。
度は基板表面で不純物濃度が高く、ウェルの底に行くに
従って濃度が薄（なり、メモリ容量の底面のところで空
乏層が延びてセル間のリーク電流が流れるという欠点を
有していた。この問題は特にメモリセルを小さくしてよ
り高密度のＤＲＡＭを実現するときに問題になった。メ
モリセル底部でパンチスルーを起さないようにＰ形つェ
ルの濃度を高くすると、基板表面の濃度は非常に高くな
りＮ形拡散領域３．４．７とＰ形つェル間のアバランシ
ェ破壊が生じたり、書き込み読み出しトランジスタのし
きい値電圧制御が困難になったりする。
本発明は上記従来の問題点を解決するもので、高密度の
ＤＲＡＭにおいても隣接間のリーク電流を防止して書き
込まれた情報が破壊されないメモリセルを提供するもの
である。
ＤＲＡＭにおいても隣接間のリーク電流を防止して書き
込まれた情報が破壊されないメモリセルを提供するもの
である。
問題点を解決するための手段
この目的を達成するために本発明の半導体ダイナミック
ランダムアクセスメモリは、半導体基板または同基板と
同一導電型のウェル中のトレンチ内壁に前記基板または
前記ウェルと同導電型でこれより高い濃度の拡散領域、
前記拡散領域とは反対導電型で、メモリセル容量の第一
電極をなす拡散領域、および前記第一電極拡散領域と絶
縁体でる。
ランダムアクセスメモリは、半導体基板または同基板と
同一導電型のウェル中のトレンチ内壁に前記基板または
前記ウェルと同導電型でこれより高い濃度の拡散領域、
前記拡散領域とは反対導電型で、メモリセル容量の第一
電極をなす拡散領域、および前記第一電極拡散領域と絶
縁体でる。
作用
＝ ５−
この構成によりメモリセルの底部でウェル濃度が低下し
ても、メモリセルの第一電極をなす拡散層をとり囲むよ
うに半導体基板と同一導電型の拡散層が、隣接するメモ
リ容量間に空乏層が広がるのを押え、メモリセル間のリ
ーク電流を防止し、半導体ダイナミックランダムアクセ
スメモリの誤動作を防ぐことができる。
ても、メモリセルの第一電極をなす拡散層をとり囲むよ
うに半導体基板と同一導電型の拡散層が、隣接するメモ
リ容量間に空乏層が広がるのを押え、メモリセル間のリ
ーク電流を防止し、半導体ダイナミックランダムアクセ
スメモリの誤動作を防ぐことができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図において、１はＰ形基板、２はＰ形つェル、３は
読み出し書き込みトランジスタのドレインとなるＮ形波
散層、４は読み出し書き込みトランジスタのソースでか
つメモリ容量の第一電極を構成するＮ形波散層、５はメ
モリセル分離絶縁体、６はメモリ容量の第二電極を構成
するプレート電極、７はとなりのメモリ容量の第一電極
を構成するＮ形波散層、８はワード線を構成するゲート
電極、１０は他のワード線、９はビット線、１１゜１２
は絶縁膜、１５．１６はメモリ容量、１３゜１４はそれ
ぞれＮ影領域４，７をとり囲むように形成されたＰ膨拡
散層である。
読み出し書き込みトランジスタのドレインとなるＮ形波
散層、４は読み出し書き込みトランジスタのソースでか
つメモリ容量の第一電極を構成するＮ形波散層、５はメ
モリセル分離絶縁体、６はメモリ容量の第二電極を構成
するプレート電極、７はとなりのメモリ容量の第一電極
を構成するＮ形波散層、８はワード線を構成するゲート
電極、１０は他のワード線、９はビット線、１１゜１２
は絶縁膜、１５．１６はメモリ容量、１３゜１４はそれ
ぞれＮ影領域４，７をとり囲むように形成されたＰ膨拡
散層である。
以上のように構成されたＤＲＡＭのメモリセルの読み出
し書き込み動作は原理的には、先の従来例と同じである
。この実施例では、隣接するメモリ容量間のリーク電流
を防止するために、Ｐ膨拡散層１３と同１４が設けであ
る。このＰ膨拡散層はメモリ容量のトレンチからイオン
注入などの手段により拡散されるので、Ｐ形つェル２の
ようにメモリ容量の底部で不純物濃度が薄くならず、メ
モリ容量全面にわたり均一な拡散層が形成される。従っ
てメモリ容量底部でも空乏層の広がりを押えることがで
き、パンチスルーは起らない。
し書き込み動作は原理的には、先の従来例と同じである
。この実施例では、隣接するメモリ容量間のリーク電流
を防止するために、Ｐ膨拡散層１３と同１４が設けであ
る。このＰ膨拡散層はメモリ容量のトレンチからイオン
注入などの手段により拡散されるので、Ｐ形つェル２の
ようにメモリ容量の底部で不純物濃度が薄くならず、メ
モリ容量全面にわたり均一な拡散層が形成される。従っ
てメモリ容量底部でも空乏層の広がりを押えることがで
き、パンチスルーは起らない。
以上のように本実施例によれば、メモリセル容量のＮ形
拡散領域をとり囲むようにＰ形拡散領域を設けることに
より高密度ＤＲＡＭ用の小さいメモリセルにおいても、
隣接セル間のリーク電流を防止して誤動作の起らない半
導体ダイナミックランダムアクセスメモリを提供するこ
とができる。
拡散領域をとり囲むようにＰ形拡散領域を設けることに
より高密度ＤＲＡＭ用の小さいメモリセルにおいても、
隣接セル間のリーク電流を防止して誤動作の起らない半
導体ダイナミックランダムアクセスメモリを提供するこ
とができる。
発明の効果
以上のように本発明はウェル中に形成されたトレンチ容
量で、ウェル側拡散電極をとり囲むように形成されたウ
ェルと同一導電型の拡散層を設けることにより、高密度
ＤＲＡＭにおいても隣接メモリセル間のリーク電流が生
じず、誤動作の起らない信頼性の高い半導体ダイナミッ
クランダムアクセスメモリを実現できる。
量で、ウェル側拡散電極をとり囲むように形成されたウ
ェルと同一導電型の拡散層を設けることにより、高密度
ＤＲＡＭにおいても隣接メモリセル間のリーク電流が生
じず、誤動作の起らない信頼性の高い半導体ダイナミッ
クランダムアクセスメモリを実現できる。
第１図は本発明の半導体ダイナミックランダムアクセス
メモリのメモリセル要部断面図、第２図は従来の半導体
ダイナミックランダムアクセスメモリのメモリセル要部
断面図である。 １・・・・・・半導体基板、２・・・・・・ウェル、３
・・・・・・読み出し書き込みトランジスタのドレイン
となる拡散層、４，７・・・・・・読み出し書き込みト
ランジスタのソースでかつメモリ容量の第一電極となる
拡散層、５・・・・・・メモリセル分離絶縁体、６・・
・・・・メモリセル第二電極、８・・・・・・ゲート電
極、９・・・・・・ビット線、１０・・・・・・ワード
線、１１．１２・・・・・・絶縁膜、１３．１４・・・
・・・基板と同一導電型拡散層、１５゜１６・・・・・
・メモリセル。 代理人の氏名 弁理士 中尾敏男 ほか１名７−−−−
Ｆ−導体基孜 の４き一１乞工区の１７耶Ｑ婬 ざ−一一ケート墾１低 デーーー亡ットが良
メモリのメモリセル要部断面図、第２図は従来の半導体
ダイナミックランダムアクセスメモリのメモリセル要部
断面図である。 １・・・・・・半導体基板、２・・・・・・ウェル、３
・・・・・・読み出し書き込みトランジスタのドレイン
となる拡散層、４，７・・・・・・読み出し書き込みト
ランジスタのソースでかつメモリ容量の第一電極となる
拡散層、５・・・・・・メモリセル分離絶縁体、６・・
・・・・メモリセル第二電極、８・・・・・・ゲート電
極、９・・・・・・ビット線、１０・・・・・・ワード
線、１１．１２・・・・・・絶縁膜、１３．１４・・・
・・・基板と同一導電型拡散層、１５゜１６・・・・・
・メモリセル。 代理人の氏名 弁理士 中尾敏男 ほか１名７−−−−
Ｆ−導体基孜 の４き一１乞工区の１７耶Ｑ婬 ざ−一一ケート墾１低 デーーー亡ットが良
Claims (1)
- 半導体基板、または同基板と同じ導電型のウェル中の
トレンチの内壁に前記基板または前記ウェルと同導電型
でこれより高い濃度の拡散領域、前記拡散領域とは反対
導電型でメモリセル容量の第一電極をなす拡散領域、お
よび前記第一電極拡散領域と絶縁体で隔てられ、前記ト
レンチ内に形成された前記メモリセル容量の第二電極を
そなえた半導体ダイナミックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033858A JPS63200561A (ja) | 1987-02-17 | 1987-02-17 | 半導体ダイナミツクランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033858A JPS63200561A (ja) | 1987-02-17 | 1987-02-17 | 半導体ダイナミツクランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200561A true JPS63200561A (ja) | 1988-08-18 |
Family
ID=12398203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033858A Pending JPS63200561A (ja) | 1987-02-17 | 1987-02-17 | 半導体ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200561A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128658A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 半導体記憶装置 |
| JPS6156444A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-02-17 JP JP62033858A patent/JPS63200561A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128658A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 半導体記憶装置 |
| JPS6156444A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
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