JPH088356B2 - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ソース電極およびゲート電極が基板表面
に、ドレイン電極が基板裏面に形成されたいわゆる縦型
電界効果トランジスタに関する。
に、ドレイン電極が基板裏面に形成されたいわゆる縦型
電界効果トランジスタに関する。
本発明は、縦型電界効果トランジスタにおいて、 素子部以外の基板表面の少なくとも一部分に溝を設
け、その上にゲート絶縁膜を介してゲート電極を設け
て、ゲート電極面積を拡げることにより、 ゲート・ドレイン間容量を大きくし、静電破壊耐圧を
向上させたものである。
け、その上にゲート絶縁膜を介してゲート電極を設け
て、ゲート電極面積を拡げることにより、 ゲート・ドレイン間容量を大きくし、静電破壊耐圧を
向上させたものである。
第2図は従来の縦型電界効果トランジスタの一例を示
す断面図である。一導電型の半導体基板1上に、逆導電
型の不純物領域2、2a、5、一導電型の不純物領域から
なるソース領域6、ゲート絶縁膜3、ポリシリコン膜か
らなるゲート内部電極4、ソース電極9、ゲート外部電
極10およびドレイン電極11がそれぞれ設けられてできて
いる。
す断面図である。一導電型の半導体基板1上に、逆導電
型の不純物領域2、2a、5、一導電型の不純物領域から
なるソース領域6、ゲート絶縁膜3、ポリシリコン膜か
らなるゲート内部電極4、ソース電極9、ゲート外部電
極10およびドレイン電極11がそれぞれ設けられてできて
いる。
ところで、第2図に示すような従来の縦型電界効果ト
ランジスタを製造する場合、一導電型の半導体基板1に
逆導電型の不純物領域2、2aを形成し、その後ゲート絶
縁膜3およびポリシリコン膜からなるゲート内部電極4
を成長させ、リソグラフィ技術を用いて、パターン化
し、ドライエッチングによりゲート内部電極4を形成
し、その後ゲート内部電極4をマスクにして逆導電型の
不純物領域5と、一導電型のソース領域6を形成してい
る。
ランジスタを製造する場合、一導電型の半導体基板1に
逆導電型の不純物領域2、2aを形成し、その後ゲート絶
縁膜3およびポリシリコン膜からなるゲート内部電極4
を成長させ、リソグラフィ技術を用いて、パターン化
し、ドライエッチングによりゲート内部電極4を形成
し、その後ゲート内部電極4をマスクにして逆導電型の
不純物領域5と、一導電型のソース領域6を形成してい
る。
この場合、ゲートボンディングパッド部Bの直下の絶
縁膜はゲート絶縁膜3で形成されておらず、厚さの厚い
フィールド絶縁膜7で形成されており、ゲート・ドレイ
ン間容量が小さくなっていた。このため、ペレット面積
が小さい場合、素子部Aのゲート絶縁膜3の部分のみで
ゲート・ドレイン間容量が決定され、小さな容量値とな
り、ゲートの静電破壊耐圧が低下する。
縁膜はゲート絶縁膜3で形成されておらず、厚さの厚い
フィールド絶縁膜7で形成されており、ゲート・ドレイ
ン間容量が小さくなっていた。このため、ペレット面積
が小さい場合、素子部Aのゲート絶縁膜3の部分のみで
ゲート・ドレイン間容量が決定され、小さな容量値とな
り、ゲートの静電破壊耐圧が低下する。
すなわち、従来の縦型電界効果トランジスタは、素子
部のみにゲート絶縁膜を形成しているので、ペレット面
積の小さいものではそれに比例してゲート・ドレイン間
容量が小さくなり、ゲートの静電破壊耐圧が低下する欠
点があった。
部のみにゲート絶縁膜を形成しているので、ペレット面
積の小さいものではそれに比例してゲート・ドレイン間
容量が小さくなり、ゲートの静電破壊耐圧が低下する欠
点があった。
本発明の目的は、上記の欠点を除去することにより、
静電破壊耐圧の向上を図った縦型電界効果トランジスタ
を提供することにある。
静電破壊耐圧の向上を図った縦型電界効果トランジスタ
を提供することにある。
本発明の縦型電界効果トランジスタは、基板表面に形
成されたソース電極およびゲート電極と、基板裏面に形
成されたドレイン電極とを有する縦型電界効果トランジ
スタにおいて、チャンネルが形成される素子部以外の上
記基板表面の少なくとも一部分に、溝を設け、その上に
ゲート絶縁膜とほぼ等しい厚さの絶縁膜が形成され、こ
の絶縁膜を介して上記ゲート電極が形成されたことを特
徴とする。
成されたソース電極およびゲート電極と、基板裏面に形
成されたドレイン電極とを有する縦型電界効果トランジ
スタにおいて、チャンネルが形成される素子部以外の上
記基板表面の少なくとも一部分に、溝を設け、その上に
ゲート絶縁膜とほぼ等しい厚さの絶縁膜が形成され、こ
の絶縁膜を介して上記ゲート電極が形成されたことを特
徴とする。
また、本発明の縦型電界効果トランジスタは、基板表
面の少なくとも一部分がゲートボンディングパッド部で
あることが好ましい。
面の少なくとも一部分がゲートボンディングパッド部で
あることが好ましい。
本発明は、素子部以外の例えばゲートボンディングパ
ッド部の基板表面上の少なくとも一部分に溝をほってそ
の表面積が拡げられ、かつ薄いゲート絶縁膜を介して設
けたゲート電極により、従来の厚いフィールド絶縁膜の
場合に比べて実質的にゲート電極面積が広くなり、ゲー
ト・ドレイン間容量が大となる。したがって本発明によ
り、ゲートの静電破壊耐圧の向上を図ることができる。
ッド部の基板表面上の少なくとも一部分に溝をほってそ
の表面積が拡げられ、かつ薄いゲート絶縁膜を介して設
けたゲート電極により、従来の厚いフィールド絶縁膜の
場合に比べて実質的にゲート電極面積が広くなり、ゲー
ト・ドレイン間容量が大となる。したがって本発明によ
り、ゲートの静電破壊耐圧の向上を図ることができる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第1図(a)および(b)はそれぞれ本発明の第一お
よび第二実施例を示す断面図である。第1図(a)にお
いて、1は一導電型の半導体基板で、2、2a、5は逆導
電型の不純物領域、6は一導電型のソース領域、3はゲ
ート絶縁膜、4はポリシリコン膜からなるゲート内部電
極、7はフィールド絶縁膜、8は溝、9はソース電極、
10はゲート外部電極である。ここでゲート内部電極4と
ゲート外部電極10は全体としてゲート電極を構成する。
よび第二実施例を示す断面図である。第1図(a)にお
いて、1は一導電型の半導体基板で、2、2a、5は逆導
電型の不純物領域、6は一導電型のソース領域、3はゲ
ート絶縁膜、4はポリシリコン膜からなるゲート内部電
極、7はフィールド絶縁膜、8は溝、9はソース電極、
10はゲート外部電極である。ここでゲート内部電極4と
ゲート外部電極10は全体としてゲート電極を構成する。
本実施例の特徴は、第1図(a)、(b)において、
ゲートボンディングパッド部Bのゲート内部電極4がゲ
ート絶縁膜3を介して形成され、さらに不純物領域2aの
表面に溝8を形成したところにある。これにより、容量
を形成する半導体表面1の表面積がその分広くなり、ゲ
ート・ドレイン間容量が大となる。
ゲートボンディングパッド部Bのゲート内部電極4がゲ
ート絶縁膜3を介して形成され、さらに不純物領域2aの
表面に溝8を形成したところにある。これにより、容量
を形成する半導体表面1の表面積がその分広くなり、ゲ
ート・ドレイン間容量が大となる。
本実施例においては、ゲートボンディングパッド部B
の部分のゲート内部電極4は、素子部Aのゲート絶縁膜
3をそのまま延在したゲート絶縁膜3上に形成される。
さらに、本実施例では、不純物領域2bと2cとの間の表面
に、溝8を形成しており、ゲート・ドレイン間容量を大
きくしている。このため、これを第2図の従来例と比べ
た場合、実質的にゲート電極面積が広くなり、明らかに
ゲート・ドレイン間容量が大となり、その静電破壊耐圧
が向上することが分かる。
の部分のゲート内部電極4は、素子部Aのゲート絶縁膜
3をそのまま延在したゲート絶縁膜3上に形成される。
さらに、本実施例では、不純物領域2bと2cとの間の表面
に、溝8を形成しており、ゲート・ドレイン間容量を大
きくしている。このため、これを第2図の従来例と比べ
た場合、実質的にゲート電極面積が広くなり、明らかに
ゲート・ドレイン間容量が大となり、その静電破壊耐圧
が向上することが分かる。
なお、上記実施例においては、素子部以外にゲート絶
縁膜を介してゲート電極を形成する部分を、ゲートボン
ディングパッド部としたが、本発明はこれに限らず、適
当な位置に設けることができる。
縁膜を介してゲート電極を形成する部分を、ゲートボン
ディングパッド部としたが、本発明はこれに限らず、適
当な位置に設けることができる。
またこの場合のゲート絶縁膜は必ずしも素子部に形成
したゲート絶縁膜と同じである必要はなく、それと同程
度の厚さを有する絶縁膜であればよい。
したゲート絶縁膜と同じである必要はなく、それと同程
度の厚さを有する絶縁膜であればよい。
以上説明したように、本発明は、例えばゲートボンデ
ィングパッド部のような素子部以外の半導体基板の表面
の少なくとも一部分に溝を設け、ゲート絶縁膜を介して
設けられたゲート電極を有しているので、ゲート表面積
が実質的に広くなり、ゲート・ドレイン間容量が大とな
り、ゲート静電破壊耐圧が向上する効果がある。
ィングパッド部のような素子部以外の半導体基板の表面
の少なくとも一部分に溝を設け、ゲート絶縁膜を介して
設けられたゲート電極を有しているので、ゲート表面積
が実質的に広くなり、ゲート・ドレイン間容量が大とな
り、ゲート静電破壊耐圧が向上する効果がある。
第1図(a)、(b)は本発明の第一、第二実施例を示
す断面図。 第2図は従来例を示す断面図。 1……半導体基板、2、2a、2b、2c、5……不純物領
域、3……ゲート絶縁膜、4……ゲート内部電極、6…
…ソース領域、7……フィールド絶縁膜、8……溝、9
……ソース電極、10……ゲート外部電極、11……ドレイ
ン電極、A……素子部、B……ゲートボンディングパッ
ド部。
す断面図。 第2図は従来例を示す断面図。 1……半導体基板、2、2a、2b、2c、5……不純物領
域、3……ゲート絶縁膜、4……ゲート内部電極、6…
…ソース領域、7……フィールド絶縁膜、8……溝、9
……ソース電極、10……ゲート外部電極、11……ドレイ
ン電極、A……素子部、B……ゲートボンディングパッ
ド部。
Claims (2)
- 【請求項1】基板表面に形成されたソース電極およびゲ
ート電極と、基板裏面に形成されたドレイン電極とを有
する縦型電界効果トランジスタにおいて、 チャンネルが形成される素子部以外の上記基板表面の少
なくとも一部分に、溝を設け、その上にゲート絶縁膜と
ほぼ等しい厚さの絶縁膜が形成され、この絶縁膜を介し
て上記ゲート電極が形成された ことを特徴とする縦型電界効果トランジスタ。 - 【請求項2】基板表面の少なくとも一部分がゲートボン
ディングパッド部である特許請求の範囲第(1)項に記
載の縦型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60257106A JPH088356B2 (ja) | 1985-11-15 | 1985-11-15 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60257106A JPH088356B2 (ja) | 1985-11-15 | 1985-11-15 | 縦型電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62115875A JPS62115875A (ja) | 1987-05-27 |
JPH088356B2 true JPH088356B2 (ja) | 1996-01-29 |
Family
ID=17301813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60257106A Expired - Lifetime JPH088356B2 (ja) | 1985-11-15 | 1985-11-15 | 縦型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH088356B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03238868A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 縦型電界効果トランジスタ |
JP2017076803A (ja) * | 2016-11-11 | 2017-04-20 | 株式会社東芝 | 半導体素子 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
JPH0758781B2 (ja) * | 1985-10-24 | 1995-06-21 | 三菱電機株式会社 | 電界効果型半導体装置 |
-
1985
- 1985-11-15 JP JP60257106A patent/JPH088356B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62115875A (ja) | 1987-05-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |