CN1246732A - 闪烁存储器、其写入和删除方法及其制造方法 - Google Patents

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Abstract

本发明的目的是提供即使栅绝缘膜不薄也可以低电压工作并且可靠性高的闪烁存储器。该闪烁存储器包括设置在该半导体基片1表面上的带有拐角的沟槽2,在该沟槽内的表面上设置的栅绝缘膜3,通过该栅绝缘膜埋入沟槽内的浮栅4,和与该浮栅绝缘设置的控制栅5,其特征在于,在所述沟槽的底部的拐角中,通过所述栅绝缘膜使所述浮栅的角与半导体基片的隅相对,在控制栅为低电位,而半导体基片为高电位时,从浮栅拐角的角中的拉出电子。

Description

闪烁存储器、其写入和删除方法及其制造方法
本发明涉及作为非易失性半导体存储器件的闪烁存储器，特别涉及其新型结构、制造方法和数据的写入和删除方法。
以往，作为一种非易失性半导体存储器件，已知的有可进行信息电写入和删除的闪烁存储器。
图47是表示以往的闪烁存储器结构的剖面图。在p型硅基片101的表面上，形成有n型杂质扩散层的源区105和漏区106，在其上面通过栅氧化膜102层叠浮栅103、控制栅104。
相对于这种闪烁存储器而言，数据的写入/删除例如可以如下进行。
就是说，在删除动作时，例如，使漏区106处于浮置状态，而控制栅103处于接地状态。在源区105上例如施加12V左右的高电压。由此，在源区105和浮栅103边缘的重叠部分中，通过栅氧化膜102，流动F-N(Fowler-Nordheim)隧道电流。利用该F-N隧道电流，通过拉出浮栅103的电子，可以进行删除。
其次，在写入动作中，使源区105处于接地状态，在漏区106上施加例如7V左右的电压，在控制栅上施加例如12V左右的电压。于是，在浮栅边缘下的漏区106附近产生雪崩现象，通过漏侧的栅氧化膜102，把产生的热电子从硅基片1注入给浮栅103，进行数据的写入。
在读出动作中，使源区105处于接地状态，分别在漏区106上施加例如1V左右的电压，在控制栅上施加例如3V左右的电压。在该状态下，根据是否从漏区106向源区105流动预定值以上的电流来判断“1”、“0”的状态，进行数据的读出。就是说，在对浮栅进行电子注入的情况下，由于在漏-源之间没有电流流动，所以为写入状态，即读出“1”。另一方面，在浮栅中拉出电子的情况下，在漏-源之间有电流流动，因而为删除状态，即读出“0”。
在以上例中，说明了从浮栅拉出电子的状态为删除状态，而注入电子的状态为写入状态，但由于把通常位选择性的某些动作作为写入动作，把非位选择性动作作为删除动作，所以也有利用闪烁存储器的结构，把拉出电子作为写入动作的情况。
例如在AND型的单元中，在图47(但是，与平面结构不同)中，在写入动作时，使源区105接地或处于浮置状态，而在漏区106上施加5V电压，在控制栅104上施加9V电压。由于利用F-N隧道电流从浮栅中拉出电子，所以把这种情况作为写入动作。
此外，在删除动作时，使源区105和漏区106双方都处于接地状态，而在控制栅104上施加18V的电压。于是，由于通过源-漏间的沟道区108和浮栅103间的栅氧化膜102流动F-N隧道电流，向浮栅注入电子，所以把这种情况作为数据删除动作。
在这种以往的闪烁存储器中，在删除、写入中必须有高电压。为了实现低电压化，可考虑使栅氧化膜薄膜化。但是，在使栅氧化膜变薄的情况下，如果反复进行写入和删除，那么栅氧化膜劣化，会产生所谓的SILC(stress induced leakage current，应力感应漏电流)漏电流。因此，难以进行浮栅中电荷的保存，在读出动作等进行时栅氧化膜上即使仅供给低电场，也会发生数据一边被删除一边又被写入的干扰现象，存在不能确保可靠性的问题。
鉴于上述问题，本发明的目的在于提供即使栅绝缘膜膜厚不薄也可以低电压工作，并且可靠性高的闪烁存储器。
本发明的闪烁存储器在半导体基片上包括设置在该半导体基片表面上的有拐角的沟槽，设置在该沟槽内表面上的栅绝缘膜，通过该栅绝缘膜埋入沟槽内的浮栅，和设有与该浮栅绝缘的控制栅，其特征在于，在所述沟槽的底部拐角上，通过所述栅绝缘膜使所述浮栅的角与半导体基片的隅相对，在浮栅为低电位，而半导体基片为高电位时，从浮栅的拐角的角部进行电子的拉出。
此外，在本发明的闪烁存储器的一种形式中，在所述沟槽的上部边缘的半导体基片表面上，设有阻碍从沟槽上部边缘的半导体基片的角部向浮栅注入电子的厚绝缘膜，以便可以不进行从沟槽上部边缘的半导体基片的角部向浮栅的电子注入。
在本发明的闪烁存储器另外的形式中，所述浮栅在半导体基片表面上为有比沟槽幅度宽部分的T字形状，在沟槽上部边缘上通过所述栅绝缘膜构成使半导体基片的角部与浮栅的隅相对的结构，在浮栅为高电位，而半导体基片为低电位时，可以进行从半导体基片向浮栅的电子注入。
此时，利用插入所述半导体基片的沟槽，在一侧的基片表面上设有由浅杂质扩散层构成的源区，而在相反侧的基片表面上设有直至沟槽底部拐角由深杂质扩散层构成的漏区，在浮栅为低电位，而所述漏区为高电位时，可进行从浮栅向漏区的电子拉出，在浮栅为高电位，而所述源区和所述漏区的至少其中一个为低电位时，可进行向浮栅的电子注入。
或者，利用插入所述半导体基片的沟槽，在一侧的基片表面上设置直至沟槽底部拐角由深杂质扩散层构成的漏区，而在相反侧的基片表面的离开所述浮栅的位置上设置源区，以便在该源区和所述浮栅之间也可以设置选择栅。
而且，本发明的闪烁存储器的数据写入或删除方法的特征在于，通过把所述半导体基片设定为高电位，把所述控制栅的电位设定为低电位，从浮栅中拉出电子，进行写入动作或删除动作的其中一个动作。
此外，相对于无论在所述沟槽上部边缘上，还是在半导体基片的角和浮栅的隅上，都通过所述栅绝缘膜构成相对结构形式的闪烁存储器的写入或删除动作来说，通过把所述半导体基片设定为高电位，把所述控制栅的电位设定为低电位，从浮栅中拉出电子，可以进行写入动作或删除动作的其中一个动作，而通过把所述半导体基片设定为低电位，把所述控制栅设定为高电位，向浮栅注入电子，可以进行写入动作或删除动作中的另一个动作。
而且，在设有所述选择栅的形态中，其特征在于，通过把所述漏区设定为高电位，把所述控制栅的电位设定为低电位，从浮栅中拉出电子，进行写入动作，而通过把所述漏区设定为低电位，把所述控制栅设定为高电位，向浮栅注入电子，进行删除动作，通过对所述选择栅供给预定的电位，使该选择栅下部的半导体基片表面上形成沟道，在该状态下进行所述源区和漏区之间的电流值检测，从而进行读出动作。
图1是表示本发明的闪烁存储器的一实施例的图。
图2是本发明的闪烁存储器的一实施例的放大图。
图3是在本发明的闪烁存储器中放大沟槽底部的拐角部分的图。
图4是说明本发明的闪烁存储器的一实施例中在删除时从浮栅中拉出电子的图。
图5是说明在本发明的闪烁存储器中，当半导体基片为高电位，而浮栅侧为低电位时，在沟槽底部的拐角部分中流动F-N隧道电流的图。
图6是说明在本发明的闪烁存储器的一实施例中进行写入动作的图。
图7是说明在本发明的闪烁存储器的一实施例中进行读出动作的图。
图8是表示本发明的闪烁存储器的一实施例的图。
图9是本发明的闪烁存储器的一实施例的放大图。
图10是说明在本发明的闪烁存储器的一实施例中进行各种动作的图，图(a)说明删除动作，图(b)说明写入动作，而图(c)说明读出动作。
图11是表示本发明的闪烁存储器的一实施例的图。
图12是本发明的闪烁存储器的一实施例的放大图。
图13是放大本发明的闪烁存储器的一实施例的沟槽上部边缘的图。
图14是说明在本发明的闪烁存储器的一实施例中进行各种动作的图，图(a)说明删除动作，图(b)说明写入动作。
图15是表示本发明的闪烁存储器的一实施例的图。
图16是本发明的闪烁存储器的一实施例的放大图。
图17是说明在本发明的闪烁存储器的一实施例中进行各种动作的图，图(a)说明删除动作，图(b)说明写入动作，而图(c)说明读出动作。
图18是说明实施例1的制造方法的图，图(a)是平面图，而图(b)是A-A’剖面图。
图19是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，图(d)是D-D’剖面图，而图(e)是E-E’剖面图。
图20是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，图(d)是D-D’剖面图，而图(e)是E-E ′剖面图。
图21是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，图(d)是D-D’剖面图，而图(e)是E-E’剖面图。
图22是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，图(d)是D-D’剖面图，而图(e)是E-E′剖面图。
图23是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，图(d)是D-D’剖面图，而图(e)是E-E’剖面图。
图24是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，图(d)是D-D’剖面图，而图(e)是E-E’剖面图。
图25是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，而图(d)是D-D’剖面图。
图26是说明实施例1的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，图(c)是C-C’剖面图，图(d)是D-D’剖面图，而图(e)是E-E’剖面图。
图27是说明实施例2的制造方法的图，图(a)是平面图，图(a’)是A-A’剖面图。
图28是说明实施例2的制造方法的图，图(a)是平面图，图(a’)是A-A’剖面图。
图29是说明实施例2的制造方法的图，图(a)是平面图，图(a’)是A-A’剖面图，而图(b)是B-B’剖面图。
图30是说明实施例2的制造方法的图，图(a)是平面图，图(a’)是A-A’剖面图，而图(b)是B-B’剖面图。
图31是说明实施例2的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，而图(c)是C-C’剖面图。
图32是说明实施例2的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，而图(c)是C-C’剖面图。
图33是说明实施例3的制造方法的图，图(a)是平面图，图(a’)是A-A’剖面图。
图34是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，而图(c)是C-C’剖面图。
图35是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图。
图36是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，而图(c)是C-C’剖面图。
图37是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图。
图38是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图。
图39是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图。
图40是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图。
图41是说明实施例3的制造方法的图，图(a)是平面图，图(a’)是A-A’剖面图。
图42是说明实施例3的制造方法的图，图(a)是平面图，图(a’)是A-A’剖面图，图(c)是C-C’剖面图。
图43是说明实施例3的制造方法的图，图(a)是平面图，图(b)是B-B ′剖面图。
图44是说明实施例4的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图，而图(c)是C-C’剖面图。
图45是说明实施例4的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图。
图46是说明实施例4的制造方法的图，图(a)是平面图，图(b)是B-B’剖面图。
图47是说明现有技术的闪烁存储器的图。
在本发明中，如图2、图9、图12、图16所示，在半导体基片1的表面上形成沟槽，在该沟槽内的表面上设置栅绝缘膜。而且，把浮栅4埋入在沟槽内。再有，在该浮栅4的上方隔离绝缘膜，设有控制栅5。
在本发明中，在沟槽底部的拐角(图中用(2)所示的虚线圆内)中通过所述栅绝缘膜使浮栅的角与半导体基片的隅相对，在浮栅为低电位，而半导体基片为高电位时，利用来自浮栅拐角的角的F-N隧道电流拉出电子。
沟槽形状可以具有因F-N隧道电流产生电子拉出的拐角剖面形状，但依据拐角的角度调整和制造工艺上的理由，最好为方形形状。
此外，沟槽的深度在考虑由离子注入形成的源区或漏区的深度后，可以在形态上适当改变。
此外，如以下实施例的说明，沟槽也有经过多个存储器单元的条纹形状，此外，在各个存储器单元内，无论独立的还是其它结构，最好采用适合存储器结构制造工艺上简单的方法。
此外，在图中(3)所示的虚线圆内，半导体基片也有角。但是，在图2和图9所示的实施例中，在沟槽上部边缘的半导体基片的表面上形成厚绝缘膜，不进行从该部分的半导体基片的角向浮栅的电子注入。
另一方面，在图12和图16所示的实施例中，浮栅在半导体基片表面中呈现有比沟槽宽度宽的部分的T字形状，在图中(3)所示的虚线圆内的沟槽上部的边缘上，有半导体基片的角与浮栅的隅通过栅绝缘膜相对的结构。因此，在浮栅为高电位，而半导体基片为低电位时，进行从半导体基片向浮栅的电子注入。
此外，为了固定从浮栅中的电子拉出位置和电子注入位置，图12和图16的实施例是把基片内的源区、漏区形成在适合(2)、(3)位置的实施例。
以下，详细说明这些实施例的存储器单元结构。此外，对于制造方法、材料等来说，在后面说明的实施例中，可以采用并不限于以开头说明的实施例为基准的制造方法、材料等。[实施例1-1]
在图1((a)是剖面图，(b)是B-B’剖面图，(c)是A-A’剖面图)所示的闪烁存储器的单元结构中，在半导体基片1的表面上，把剖面为方形形状的沟槽2形成图1(a)横方向上的条纹状，在该沟槽的预定地方上隔离栅绝缘膜3，设置浮栅4。而且，通过在其上的绝缘膜，在图1(a)的横方向上把作为字线的控制栅5设置在沟槽的上方。此外，在图1(a)的纵方向上，设置作为位线的源区8s和漏区8d。
图2是表示对应于图1(b)剖面的浮栅部分的放大图，图3是把图2虚线的圆部分进一步放大的图。此外，在图2中，还同时表示在图1中省略的设置在控制栅侧面上的侧壁绝缘膜和设置在控制栅上面的绝缘膜。如图2、图3所示，沟槽有用虚线的圆迹表示的隅(凹状拐角)10，与其对置的浮栅有角(凸状拐角)9。而且，在沟槽中，在半导体基片1和控制栅4之间形成均匀膜厚的栅绝缘膜3。
下面，一边说明该闪烁存储器的删除和写入动作，一边说明其结构。
在该闪烁存储器中，删除动作是从浮栅中拉出电子。如图4(a)所示，通过例如在控制栅上施加6V电压，使半导体基片接地，可以使浮栅的电位相对于半导体基片的电位下降。这样，如图5所示，在浮栅和半导体基片之间的绝缘膜3中就不产生用电力线11表示的电场。与绝缘膜平行的情况相比，在浮栅4的角9上，由于如图所示的电场集中，所以实际的绝缘膜膜厚减少，通过角9因隧道现象从浮栅4向半导体基片1移动电子。
图4(b)表示图2、图4(a)的(1)、(2)、(3)各位置上的能级。在(1)的沟槽底部的位置上，绝缘膜中的能级从浮栅(FG)转向半导体基片(sub)，按照相互间的能量差线性地变化，而在(2)的沟槽的拐角部分中，在浮栅侧由于能级的急剧下降，所以实际的能量阻挡层的厚度变薄。
因此，删除时的电子拉出在沟槽底部的拐角部分产生，而在栅绝缘膜平行的部分不产生电子拉出。
就是说，在本发明这样的浮栅中设有角，通过栅绝缘膜与半导体基片相对，可以用低电压进行电子的拉出。
接着，在写入动作时，如图6(a)所示，通过例如在控制栅上施加10V电压，把半导体基片接地，在漏区上施加5V电压，在源区上施加0V电压，利用栅绝缘膜从源-漏之间的沟道区把热电子注入给浮栅。
对应于此时的图2(a)的(1)～(3)各位置的能级如图6(b)所示，在处于沟槽底部位置的(1)时，对应于从半导体基片转向浮栅的线性下降情况，而在位于沟槽的拐角部分(2)时，在半导体基片(sub)侧能级的下降缓慢，实际的能量阻挡层的厚度变厚。就是说，由于在拐角部分电场被缓和，所以显然在写入动作时在拐角部分不会产生电子的注入。
此外，在读出动作时，如图7(a)所示，例如在控制栅上施加3V电压，把半导体基片接地，根据源-漏之间施加1V左右的电压时的源-漏间的电流值是否在预定值以上，可判断出处于写入状态还是处于删除状态。
此外，在图2的(3)的位置上，在半导体器件1的表面上存在角，但由于在表面上把绝缘膜9设置得厚，对置的浮栅侧没有隅(凸状拐角)，所以如图6所示，即使在与半导体器件基片侧相比浮栅侧的电位升高的情况下，由于电场不集中，所以在浮栅上不注入电子。就是说，厚的绝缘膜通过该绝缘膜达到具有不产生电子移动的充分厚度。
这样，即使作为SILC问题的栅绝缘膜不薄，由于在低电压下可以从浮栅中拉出电子，所以在数据读出时可以保证数据不被干扰的可靠性，同时可以使删除电压下降。
其中，栅绝缘膜3必须达到不产生SILC程度的厚度，而为了更低电压化，薄的栅绝缘膜就可以，通常为80～300左右，90～200更好，最好为100～150。在不足80时可观察到SILC。
此外，在图3中，用尖锐的直角表示浮栅4的角9，但即使多少变圆一些，只要产生电场集中就没有特别的问题，通常，如果其曲率半径在栅绝缘膜厚度(平坦部分)的30％以下，那么电场集中过于充分，因而可以在20％以下，最好在10％以下。例如，如果栅绝缘膜为100，那么浮栅的角的曲率即使为10～30左右，也可以充分地产生电场集中。
沟槽的半导体基片侧的隅10有距角9的均匀距离，就是说，栅绝缘膜的膜厚在拐角部分最好也与平行部分相等均匀。优选实施例中，隅10由以角9为中心的1/4圆构成，而厚度的变动如果在1/4圆±10％以内，最好在±5％以内，那么在通常的使用条件下就能实现本发明的目的。
在拐角部分如果栅绝缘膜的膜厚变得过薄，那么由于变得容易产生干扰现象，所以并不好，而另一方面，如果过厚，那么难以通过F-N隧道现象拉出电子，成为不能进行低电压化情况的原因。
此外，沟槽2的剖面形状如图2所示一般为方形形状，角9中的角度为90°，但如果角9为90°以下的锐角，那么电场的集中更容易。但是，从制造的容易性上说，90°就可以。此外，在锐角的情况下，由于存在使电场集中缓和的方向，所以在方向不是最好的。无论哪种情况下，如果在90°以上，例如在10％以内(最好在5％以内)，那么制造上也容易，此外，在偏离锐角的情况下，电场集中也不会极端缓慢。
作为本发明使用的半导体基片，最好是硅基片，而作为构成浮栅的材料，最好是多晶硅。此外，栅绝缘膜可以是氧化硅膜或氧化氮膜。在现有技术中，在采用这种材料时可获得最好的特性。
在本发明中，在半导体基片上形成沟槽时，可以采用各向异性腐蚀等通常的腐蚀技术。通过CVD法等均匀地成膜绝缘膜，可以形成栅绝缘膜。
在半导体基片为硅基片时，通过热氧化形成沟槽的基片，可以形成预定厚度的热氧化膜。此外，在采用CVD法时，在氧化硅膜中可以形成从最初厚度至期望厚度的栅绝缘膜，也可以按照CVD法按比期望厚度薄的厚度形成氧化硅膜，然后，通过最佳氧化等形成氧化膜，达到期望的厚度。此外，根据需要，也可以进行改善膜质的处理。在以下的(1)～(4)中，列举了栅绝缘膜的有代表性的形成方法。
(1)采用CVD法把氧化硅膜从最初形成至预定的厚度。可以使用的CVD法最好是可以形成细密膜的方法，也可以采用通常的减压CVD(LPCVD)，在800℃左右使用作为原料气体的SiH4和O2的混合气体等的HTO(高温CVD氧化)就可以。
(2)在采用CVD法(任何方法都可以)把氧化硅膜从最初形成预定厚度后，如果在950℃±100℃左右进行退火，从而使膜细密化。退火的方法也可以采用在电炉等中把多个基片一并处理的方法。此外，还可以用RTA(快速热退火)法代替这种通常的退火法。
(3)在采用CVD法(任何方法都可以)按预定厚度的70％以上但不到100％厚度(最好为80～98％的厚度)形成氧化硅膜后，在氧化环境中加热至950℃±100℃左右，形成直至预定厚度的热氧化膜。这种情况下，可以采用干式氧化，也可以采用湿式氧化。此外，还可以用RTO(快速热氧化)法代替通常的热氧化法。
(4)在采用CVD法(任何方法都可以)按预定厚度的70％以上但不到100％厚度(最好为80～98％的厚度)形成氧化硅膜后，在包含NH3或N2O等氮化物气体和氧的氧化环境中加热至950℃±100℃左右，形成直至预定厚度的氮氧化膜。此外，在包含NH3或N2O等氮化物气体和氧的氧化环境中，也可以采用作为RTO法的RTN(快速热氮化)法。
按以上的栅绝缘膜的成膜方法，在伴随基片的硅反应的成膜方法的情况下，即使硅基片的沟槽隅(凹部拐角)为尖锐的直角，也可以经反应容易地变为图3的隅10那样的圆，距对置的浮栅的角的距离也容易变得均匀。在不伴随基片材料反应的成膜方法的情况下，在形成沟槽时，最好按圆形成隅10。
在栅绝缘膜成膜后，通过例如淀积多晶硅，进行构图，可以形成浮栅。
在本实施例中，由于从半导体基片相对于浮栅未进行电子注入，所以在适当的时期在半导体基片表面上形成厚的绝缘膜。
在本实施例中，还具有半导体基片表面的堆栈结构不厚的优点。[实施例1-2]
图8((a)是剖面图，(b)是B-B’剖面图，(c)是A-A’剖面图)表示本发明的闪烁存储器的各种实施例。在该闪烁存储器中，在半导体基片1的表面上，断面呈方形的沟槽2在图8(a)中纵向形成，在该沟槽的预定区域中设置了隔离栅绝缘膜3的浮栅4。再有，通过在其上的绝缘膜，在图8(a)的横方向上设置作为字线的控制栅5，与实施例1不同之处在于，沟槽与控制栅垂直。此外，在图8(a)的横向上，将源区8s设置为连续的，而将漏区域8d独立地设置。通常情况下，源区域用作接地线，漏区域用作与位线连接。
图9是图8(c)对应的剖面的浮栅部分的放大示意图。沟槽2、栅绝缘膜3及浮栅4的形状及位置关系与实施例1完全一样，在沟槽中半导体基片1和控制栅4之间，形成膜厚均匀的栅绝缘膜3。
该闪烁存储器的删除、写入和读出动作与实施例1相同。图10表示图9(1)～(3)中各位置上的能级。就是说，在删除动作时，如图10(a)所示，通过例如在控制栅上施加6V电压，使一个半导体基片接地，从浮栅的角中拉出电子。在图10(b)所示的写入动作时，通过施加同样的电压，从源漏之间的沟道区通过栅绝缘膜把热电子注入给浮栅。再有，在图10(c)所示的读出动作时，也把施加的电压设定得与实施例1的情况相同，就可以读出数据。[实施例2]
在本实施例的闪烁存储器中，其特征在于，浮栅的形状为T字形状，在沟槽的隅(凹部拐角)中进行从浮栅中的电子拉出，同时在沟槽上部(边缘)的角(凸部拐角)中进行向浮栅的电子注入。
图11((a)是平面图，(b)是B-B’剖面图)表示其一例。在本例中，半导体基片1的表面由元件分离膜12分离成平面为方形形状的元件形成区7，构成各个存储器单元。
如图11(a)、图11(b)所示，形成剖面为方形形状的沟槽，以便在元件形成区7的中央附近可分断元件形成区。在本例中，沟槽与其它存储器单元的沟槽独立。在非该沟槽的表面上形成栅绝缘膜3，设置与其隔离的浮栅4。而且，通过在其上的绝缘膜，在图11(a)的纵方向上设置作为字线的控制栅5。
把漏8d和源8s形成在分离的元件区表面的沟槽的两侧，利用触点，存储器单元分别通过单独设置的选择MOSFET与位线、源线连接，构成AND型闪烁存储器。
图12是对应于图11(b)剖面的浮栅部分的放大图。
就是说，在本实施例中，除在(2)部分与实施例1同样通过均匀的栅绝缘膜使沟槽的隅(凹状拐角)与浮栅的角相对之外，在(3)的部分上浮栅4中也设有隅(凹状拐角)，以便通过均匀的栅绝缘膜与沟槽2的上部(边缘)的角(凸状拐角)相对。
图13是(3)部分的放大图，半导体基片1的角14、浮栅4的隅15、其之间的栅绝缘膜的形状、膜厚等与实施例1说明的浮栅的角、半导体基片的隅和其之间的栅绝缘膜的关系完全相同。
在本例中，通过更深地形成漏区8d的扩散层，构成在漏区侧可拉出电子、从源区8s和漏区8d两者向浮栅注入电子的结构。
下面，用图14说明该闪烁存储器的删除和写入动作。在本闪烁存储器中，把从浮栅中的电子拉出作为写入动作。如图14(a)所示，例如在控制栅施加-3V电压，在漏区上施加3V电压，通过使源区接地或进行浮置，利用F-N隧道电流，在(2)位置的沟槽的隅中产生从浮栅向漏区的电子移动。如能级图所示，在(2)的位置中，实际的绝缘膜膜厚变薄。
删除动作时，如图14(b)所示，使源区、漏区两方都处于接地状态，如果在控制栅上施加6V，那么此次在(3)的位置即沟槽的上部(边缘)的角上，利用F-N隧道电流，从源区和漏区向浮栅注入电子。此时，如能级图所示，在(3)的位置时实际的绝缘膜膜厚变薄。
根据源区和漏区中流动的预定电流判断读出动作。
在本实施例中，由于写入动作和删除动作两者都使用F-N隧道电流，所以消耗电流小，此外，不损害可靠性，可以低电压化。再有，还具有半导体基片表面的存储栈结构不厚的优点。
此外，按本实施例的制造方法，如果在形成沟槽内的栅绝缘膜时同时形成沟槽上部(边缘)的栅绝缘膜，那么就容易获得与沟槽内的栅绝缘膜相同的均匀膜。在形成沟槽上部(边缘)部分的栅绝缘膜和沟槽内的栅绝缘膜后，通过淀积浮栅材料，进行构图，以便可保留在沟槽的边缘上，可获得T字形状的浮栅。[实施例3]
如图15((a)是平面图，(b)是B-B’剖面图)和图16(图15(b)的放大图)所示，在实施例2中利用浮栅分开设置源区8s，并把选择栅16设置在源区8s和浮栅4之间的半导体基片表面上。就是说，利用选择栅16，控制该栅极下部的源区-浮栅之间的沟道区的载流子。
下面，使用图17说明该闪烁存储器的删除和写入动作。
首先，如图17(a)所示，在写入动作时与实施例2同样，利用F-N隧道电流，在(2)所示的沟槽的隅中，从浮栅中向漏区8d拉出电子。此时，选择栅的电压例如处于接地状态。
在删除动作时，在(3)的位置即沟槽上部(边缘)的角中，利用F-N隧道电流，从漏区向浮栅注入电子。此时的源电压可以处于接地状态，也可以处于浮置状态。此外，在选择栅上施加例如0V或6V。
在读出动作时，使控制栅和漏电压为接地状态，把源电压设定为1V。而且，在选择栅上通过施加例如3V的电压，在选择栅下部可形成沟道。在该状态下，利用在源区和漏区流动预定的电流，判断是处于写入状态还是处于删除状态。
在本实施例中，在读出时，通过在选择栅上施加正电压，可以使控制栅达到0V。因此，对栅绝缘膜施加的电场仅为自激电场，可以确实防止读出时误删除(电子注入)，并具有可靠性提高的优点。[实施例1]
下面，详细说明实施例1-1的闪烁存储器的制造方法。首先，在p型硅基片21的表面上，按照CVD法把氧化硅膜29例如成膜至500～2000厚度后，把预定地方通过腐蚀形成剖面形状为方形形状、距硅基片表面深度0.05～0.2μm的沟槽2(图18(a)为平面图，图18(b)为剖面图)。
接着，在沟槽内的底部和露出侧壁的硅基片表面上，作为栅绝缘膜，通过热氧化形成厚度100的栅氧化膜23。按照CVD法，在整个表面上把多晶硅24淀积至1000～2500厚度后，如图19(a)的平面图所示，构图成与沟槽2垂直方向(图中为纵方向)的条纹形状。分别用(b)～(e)表示图19(a)平面图的A-A’剖面、B-B’剖面、C-C’剖面、D-D’剖面、E-E’剖面(以下的附图也相同)。
接着，按照CVD法淀积氧化硅膜后，进行腐蚀，如图20所示，形成侧壁氧化膜26。
然后，如图21所示，在用牺牲氧化膜27覆盖表面后，在硅基片上进行砷离子注入，形成源区8s、漏区8d。
接着，通过按照CVD法淀积氧化硅膜，随后进行腐蚀，如图22所示，把多晶硅24的条纹和条纹之间用氧化硅膜30埋没，缓和条纹间的阶梯差。
接着，如图23所示，在整个表面上按照CVD法顺序淀积氧化硅膜(30～60厚)、氮化硅膜(80～100厚)、氧化硅膜(30～60厚)，按140～220厚度形成作为浮栅-控制栅间绝缘膜的ONO膜31，并在整个表面上按1500～2500厚度淀积作为控制栅的多晶硅25，按500～2000厚度淀积氧化硅膜32。
接着，腐蚀氧化硅膜32，随后腐蚀多晶硅25，如图24所示，沿沟槽2的上方构图成条纹形状(图中为横方向)，形成控制栅5的形状。在该阶段，如图24(a)所示，多晶硅24与控制栅5(多晶硅25)垂直。
接着，如图25所示，在按照CVD法淀积氧化硅膜后，通过腐蚀在控制栅5的侧壁上形成侧壁氧化膜33。此时，除去控制栅5和侧壁氧化膜33未覆盖部分的ONO膜31。
以该控制栅5和侧壁氧化膜33作为掩模，通过腐蚀多晶硅24，如图26所示，形成相互分离的浮栅4，完成闪烁存储器的存储器单元结构。[实施例2]
在本例中，说明上述实施例1-2所示结构的闪烁存储器。
首先，如图27所示，与实施例1同样，在把氧化硅膜29成膜后，通过干腐蚀形成剖面形状为方形形状的沟槽2(图27(a)是平面图，图27(a’)是剖面图)。
与实施例1同样，在沟槽内露出的硅基片表面上，形成栅绝缘膜23，在整个表面上淀积多晶硅24后，与实施例1不同，如图28(a)的平面图所示，把多晶硅仍然都埋入沟槽2内，构图成与沟槽相同的方向(在图中为纵方向)的条纹形状。
接着，如图29所示，在用与实施例1相同的材料把ONO膜31(浮栅-控制栅之间的绝缘膜)成膜后，淀积多晶硅25，构图成垂直于沟槽方向的条纹形状，形成控制栅5。
接着，如图30所示，腐蚀ONO膜31，随后腐蚀多晶硅24，形成相互分离的浮栅4。再有，在图30(a)中，省略了控制栅5的阴影线，在其下部的浮栅4中画上阴影线。
接着，如图31所示，沿控制栅5用抗蚀剂34覆盖半个部分，除去抗蚀剂未覆盖的基片表面的氧化硅膜29和栅绝缘膜23，使基片表面露出。
在除去抗蚀剂34后，如图32所示，在表面上形成牺牲氧化膜27后，以控制栅作为掩模，在硅基片上进行砷离子注入，形成源区8s和漏区8d，完成闪烁存储器的存储器单元结构。在本例中，在图32(a)的横方向上，使源区与多个存储器单元连通，可以作为埋入布线来使用。另一方面，使漏区独立，通过触点与位线连接。[实施例3]
在本例中，说明上述实施例2结构的闪烁存储器。
如图33所示，首先，在n型硅基片21的预定区域上形成作为元件分离膜的LOCOS膜35，分离作为形成存储器单元区的元件形成区7。
接着，如图34所示，在元件形成区内通过干腐蚀形成剖面形状为方形形状的沟槽2。考虑到在后续工艺中形成的源区和漏区的深度，把该沟槽的深度设定为0.3～0.6μm。
接着，把硅基片21的表面热氧化，在整个表面上形成栅氧化膜23，并按照CVD法在整个表面上淀积多晶硅24后，如图35(a)的平面图所示，构图成宽度比沟槽纵方向长度短的横向条纹形状。就是说，由此决定浮栅的纵向长度。
接着，在整个表面上形成ONO31膜，而且在淀积多晶硅25后，例如使用抗蚀剂，在图36(a)的平面图中，把多晶硅25构图成宽度比沟槽横方向长度窄的纵向条纹形状，形成控制栅5。随后，在腐蚀露出的ONO膜31后，再腐蚀多晶硅24，调整横方向的宽度，由图36(a)和图36(c)其中任何一个剖面图可知，形成相互分离的浮栅4，结束图36的工艺。再有，在图36(c)中，控制栅5是在图面上下方向为连续的条纹。
接着，如图37所示，除去在元件形成区露出的氧化硅膜，在控制栅5的两侧，如图37(b)所示，使基片表面露出。
接着，如图38所示，在表面上形成牺牲氧化膜27(离子注入保护膜)后，以控制栅作为掩模进行砷离子注入，形成浅离子注入层18。此时的注入条件为加速能量10～40keV，最好为20～30keV，随后也进行活化热处理，以便扩散层不达到沟槽2底部的拐角。此外，剂量为1×1015～5×1015cm-2左右。
接着，如图39所示，在覆盖浅离子注入层18的源区8s一方的漏区侧上形成带有开口的抗蚀剂36，进行砷离子注入，形成深离子扩散层19，制成漏区8d。此时的注入条件为加速能量40～100keV，最好为70～100keV，随后在活化热处理时，扩散层进行充分深的离子注入，以便达到沟槽2底部的拐角。此外，剂量为1×1015～5×1015cm-2左右。
接着，如图40所示，在除去抗蚀剂后，完成闪烁存储器的存储器单元结构(再有，由于图11是表示同一形状的图，所以也可以参照图11(a))。[实施例4]
在本实施例中，说明上述实施例3结构的闪烁存储器。
在本例中，反复实施图41～图45中与实施例3相同的工艺。就是说，首先，在n型硅基片21上形成LOCOS膜35(图41)，通过干腐蚀形成剖面形状为方形形状的沟槽2(图42)。但是，如图42所示，使沟槽2的形成位置比LOCOS膜35之间的中央靠右侧，在源区形成侧(左侧)确保随后设置选择栅的空间。
接着，把多晶硅24构图成横方向的条纹，决定浮栅的纵向宽度(图43)。随后，在形成ONO膜31后，淀积多晶硅25，并对其进行构图，形成纵方向条纹形状的控制栅5，然后腐蚀多晶硅24，形成在纵横上相互分离的浮栅4(图44)。接着，如图45所示，除去露出的氧化硅膜，在控制栅5的两侧，如图45(b)所示，使基片表面露出。
接着，在本实施例中，在表面上形成牺牲氧化膜27(该牺牲氧化膜兼作离子保护膜，同时用作利用半导体基片和控制栅与选择栅绝缘的绝缘膜)后，并把多晶硅淀积至1500～2500厚后进行构图，如图46所示，形成覆盖源侧基片表面预定地方的选择栅16。如图所示，把选择栅重叠在控制栅5的一部分上的方法使构图容易。接着，在该基片的深位置上进行砷离子注入，形成源区8s和漏区8d。此时的离子注入条件可以采用与实施例3中形成深离子注入层时相同的条件(再有，由于图15是表示同一形状的图，所以也可参照图15(a))。
这样就完成了闪烁存储器的存储器单元结构。
按照本发明，可以提供即使栅绝缘膜膜厚不薄，也可以低电压工作，并且可靠性高的闪烁存储器。

Claims (18)

1.一种闪烁存储器，在半导体基片上配有：
设置在该半导体基片表面上的有拐角的沟槽；
设置在该沟槽内表面上的栅绝缘膜；
通过该栅绝缘膜埋入沟槽内的浮栅；和
与该浮栅绝缘地设置的控制栅；
其特征在于，在所述沟槽的底部拐角上，通过所述栅绝缘膜使所述浮栅的角部与半导体基片的隅相对，在控制栅为低电位，而半导体基片为高电位时，从浮栅拐角的角部拉出电子。
2.如权利要求1所述的闪烁存储器，其特征在于，在所述沟槽上部边缘的半导体基片表面上，设有阻碍从沟槽上部边缘的半导体基片的角向浮栅进行电子注入的厚绝缘膜。
3.如权利要求1所述的闪烁存储器，其特征在于，所述浮栅在半导体基片表面上为具有宽于沟槽幅度部分的T字形状，在沟槽上部边缘上通过所述栅绝缘膜使半导体基片的角部与浮栅的隅相对，
在控制栅为高电位，而半导体基片为低电位时，可从半导体基片向浮栅进行电子注入。
4.如权利要求3所述的闪烁存储器，其特征在于，利用插入所述半导体基片的沟槽，在一侧的基片表面上设有由浅杂质扩散层构成的源区，而在相反侧的基片表面上设有直至沟槽底部拐角由深杂质扩散层构成的漏区；
在控制栅为低电位，而所述漏区为高电位时，可将电子从浮栅拉向漏区；
在控制栅为高电位，而所述源区和所述漏区的至少其中一个为低电位时，可向浮栅进行电子注入。
5.如权利要求3所述的闪烁存储器，其特征在于，利用插入所述半导体基片的沟槽，在一侧的基片表面上设置直至沟槽底部拐角的由深杂质扩散层构成的漏区；
在相反侧的基片表面的离开所述浮栅的位置上设置源区；
在该源区和所述浮栅之间也可设置选择栅。
6.如权利要求2所述的闪烁存储器，其特征在于，在半导体基片表面的一个方向上按条纹形状设置所述沟槽；
在所述沟槽的上方按同一方向设置所述控制栅；
在与所述沟槽垂直的方向上的半导体基片表面上设置源区和漏区，以便使多个存储器单元连通；
所述浮栅位于所述控制栅下部，设置在所述源区和漏区之间。
7.如权利要求2所述的闪烁存储器，其特征在于，所述沟槽在半导体基片表面的一个方向上按条纹形状设置；
所述控制栅设置在与所述沟槽垂直的方向上；
所述浮栅位于所述控制栅下部，被设置在与所述沟槽交叉的地方；
利用插入所述浮栅，在半导体基片上设置了源区和漏区，沿所述控制栅延长，以便该源区与多个存储器单元连通。
8.如权利要求4所述的闪烁存储器，其特征在于，利用元件分离膜把所述半导体基片的表面与形成存储器单元的元件形成区进行分离；
设有所述沟槽，以便在该元件形成区内的中央附近的平面上可分断元件形成区，并在其两侧设置所述源区和所述漏区；
把所述浮栅埋入在该沟槽内，而且在平面形状中设置比沟槽形状大的形状；
在所述沟槽的上方，与分断所述源区和所述漏区方向相同的方向上设置所述控制栅。
9.如权利要求5所述的闪烁存储器，其特征在于，利用元件分离膜把所述半导体基片的表面与形成存储器单元的元件形成区进行分离；
设有所述沟槽，以便在该元件形成区内的中央附近可分断元件形成区，并在其两侧设置所述源区和所述漏区；
把所述浮栅埋入在该沟槽内，而且在平面形状中设置比沟槽形状大的形状；
在所述沟槽的上方，与分断所述源区和所述漏区方向相同的方向上设置所述控制栅；
在与所述控制栅相同的方向上设置所述选择栅，以便可覆盖所述浮栅与所述源区之间的半导体基片表面。
10.权利要求1所述的闪烁存储器的数据写入或删除方法，其特征在于，
通过把所述半导体基片设定为高电位，而把所述控制栅的电位设定为低电位，从浮栅中拉出电子，进行写入动作或删除动作中的至少一种动作。
11.权利要求3所述的闪烁存储器的数据写入或删除方法，其特征在于，
通过把所述半导体基片设定为高电位，而把所述控制栅的电位设定为低电位，从浮栅中拉出电子，进行写入动作或删除动作中的至少一种动作；
通过把所述半导体基片设定为低电位，而把所述控制栅设定为高电位，向浮栅注入电子，执行写入动作或删除动作中的另一种动作。
12.权利要求2、6或7所述的闪烁存储器的数据写入或删除方法，其特征在于，
通过把所述半导体基片设定为高电位，而把所述控制栅的电位设定为低电位，从浮栅中拉出电子，进行删除动作，
通过从源区-漏区之间的沟道区向浮栅的热电子注入，进行写入动作。
13.权利要求4或8所述的闪烁存储器的数据写入和删除方法，其特征在于，
通过把所述漏区设定为高电位，而把所述控制栅的电位设定为低电位，从浮栅中拉出电子，进行写入动作；
通过把所述漏区和源区双方设定为低电位，而把所述控制栅设定为高电位，向浮栅注入电子，进行删除动作。
14.权利要求5或9所述的闪烁存储器的数据写入、删除和读出方法，其特征在于，
通过把所述漏区设定为高电位，而把所述控制栅的电位设定为低电位，从浮栅中拉出电子，进行写入动作；
通过把所述漏区设定为低电位，而把所述控制栅设定为高电位，向浮栅注入电子，进行删除动作；
通过对所述选择栅供给预定的电位，在该选择栅下部的半导体基片表面上形成沟道，在该状态下检测所述源区和漏区之间的电流值，进行读出动作。
15.一种闪烁存储器的制造方法，该方法包括：
在半导体基片表面上形成厚绝缘膜的工艺；
腐蚀形成厚绝缘膜的半导体基片表面的预定位置形成沟槽的工艺，该沟槽的平面形状有一个方向的条纹形状，其剖面形状在底部有拐角，其上部边缘上有厚绝缘膜；
在该沟槽内露出的半导体基片表面上形成栅绝缘膜的工艺；
接着，在半导体基片的整个面上淀积浮栅材料后，进行构图，在平面形状中按与所述沟槽垂直的条纹形状进行构图的工艺；
用绝缘膜埋入该浮栅材料的条纹之间，以缓和条纹之间的阶梯差的工艺；
在该浮栅材料的表面上形成浮栅-控制栅之间绝缘膜的工艺；
在该浮栅-控制栅之间绝缘膜上淀积控制栅材料，沿所述沟槽的上方形成同一方向的控制栅的工艺；
在该控制栅上形成侧壁绝缘膜的工艺；和
以设有该侧壁绝缘膜的控制栅作为掩模，构图所述条纹形状的浮栅材料，形成相互分离的浮栅的工艺。
16.一种闪烁存储器的制造方法，该方法包括：
在半导体基片表面上形成厚绝缘膜的工艺；
腐蚀形成厚绝缘膜的半导体基片表面的预定位置形成沟槽的工艺，该沟槽的平面形状有一个方向的条纹形状，其剖面形状在底部有拐角，其上部边缘上形成有厚绝缘膜；
在该沟槽内露出的半导体基片表面上形成栅绝缘膜的工艺；
接着，在半导体基片的整个面上淀积浮栅材料后，进行构图，原样埋入所述沟槽，在与所述沟槽相同方向的条纹形状上进行构图的工艺；
至少在该浮栅材料的表面上形成浮栅-控制栅之间绝缘膜的工艺；
在该浮栅-控制栅之间的绝缘膜上淀积控制栅材料，按与所述沟槽方向垂直的条纹形状进行构图，以形成控制栅的工艺；
随后，在平面观察时，把与该控制栅的条纹不重叠的部分的浮栅材料进行构图，以形成相互分离的浮栅的工艺；
沿所述控制栅，用抗蚀剂覆盖存储器单元结构的一半，除去未覆盖表面的所述厚绝缘膜和栅绝缘膜的工艺；和
在剥离所述抗蚀剂后，在表面上形成离子注入保护膜后，在整个面上注入离子，在所述抗蚀剂未覆盖部分的半导体基片表面上，形成连通多个存储器单元的源区，在所述抗蚀剂覆盖部分的沟槽内形成漏区的工艺。
17.一种闪烁存储器的制造方法，该方法包括：
在半导体基片表面的预定位置形成元件分离膜，并分离形成存储器单元的元件形成区的工艺；
腐蚀该元件形成区的预定区域形成沟槽的工艺，该沟槽在平面上把元件形成区分断为两个，其剖面形状在底部形成有拐角；
在该沟槽内露出的半导体基片表面上形成栅绝缘膜的工艺；
接着，在半导体基片整个面上淀积浮栅材料后，进行构图，原样埋入该沟槽内，按覆盖元件形成区的条纹形状进行构图的工艺；
在该浮栅材料的表面上形成浮栅-控制栅之间绝缘膜的工艺；
在该浮栅-控制栅之间的绝缘膜上淀积控制栅材料，按与分断所述元件形成区方向相同的方向的条纹形状构图，形成控制栅的工艺；
接着，在平面观察时，把与该控制栅的条纹未重叠部分的浮栅材料构图，形成相互分离的浮栅的工艺；
随后，露出该控制栅的条纹未覆盖的区域的基片表面的工艺；和
在露出的半导体基片表面上，在形成离子注入保护膜后，沿所述控制栅，在存储器单元结构的一侧，通过向半导体基片的浅区域注入离子，直至所述沟槽的底部，形成杂质扩散层未达到的源区，而在相反侧，通过向半导体基片的深区域注入离子，直至所述沟槽的底部形成杂质扩散层达到的漏区的工艺。
18.一种闪烁存储器的制造方法，该方法包括：
在半导体基片表面的预定位置形成元件分离膜，并分离形成存储器单元的元件形成区的工艺；
腐蚀该元件形成区的预定区域形成沟槽的工艺，该沟槽在平面上把元件形成区分断为两个，其剖面形状中在底部形成有拐角；
在该沟槽内露出的半导体基片表面上形成栅绝缘膜的工艺；
接着，在半导体基片整个面上淀积浮栅材料后，进行构图，原样埋入在该沟槽内，按覆盖元件形成区的条纹形状进行构图的工艺；
在该浮栅材料的表面上形成浮栅-控制栅之间绝缘膜的工艺；
在该浮栅-控制栅之间的绝缘膜上淀积控制栅材料，按与分断所述元件形成区方向相同方向的条纹形状构图，以形成控制栅的工艺；
接着，在平面观察时，把与该控制栅的条纹未重叠部分的浮栅材料构图，以形成相互分离的浮栅的工艺；
随后，露出该控制栅的条纹未覆盖的区域的基片表面的工艺；
在露出的半导体基片表面上，形成与利用半导体基片和控制栅绝缘选择栅的绝缘膜共用的离子注入保护膜的工艺；
在整个面上淀积选择栅材料后，在所述控制栅的一侧，在控制栅之间进行使基片表面不露出的粘接，形成控制栅和同方向的条纹形状的选择栅的工艺；和
以该选择栅和所述控制栅作为掩模，通过向半导体基片的深区域注入离子，形成直至所述沟槽底部达到杂质扩散层的漏区和在离开所述浮栅的位置上的源区。
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