KR20000022845A - 플래시 메모리의 입력/소거 방법 및 그 제조방법 - Google Patents

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Abstract

본 발명은 게이트 절연막의 막두께를 얇게하지 않고도 저전압 동작이 가능하고, 실뢰성이 높은 플래쉬 메모리를 제공하는 것을 목적으로 한다.
반도체 기판 (1) 상에, 이 반도체 기판 표면에 형성된 코너를 갖는 트랜치(2), 이 트랜치내의 표면에 형성된 게이트 절연막(3), 이 게이트 절연막을 사이에 두고 트랜치 내부에 매립된 플로우팅 게이트(4), 이 플로우팅 게이트와 절연되어 형성된 콘트롤 게이트(5)를 구비하고, 상기 트랜치 바닥 코너에 있어서, 상기플로우팅 게이트의 각과 반도체 기판의 모서리가 상기 게이트 절연막을 사이에 두고 대면하고 있고((2) 부분), 콘트롤 게이트를 저전위로 설정하고, 반도체 기판을 고전위로 설정할 경우, 플로우팅 게이트 코너의 각으로부터 전자가 인출되는 것을 특징으로 하는 플래쉬 메모리.

Description

플래시 메모리의 입력/소거 방법 및 그 제조방법{FLASH MEMORY AND METHOD OF WRITING AND ERASING OPERATION THEREOF, AND METHOD OF FORMING THE SAME}
본 발명은 비휘발성 반도체 기억장치인 플래시 메모리에 관한 것으로서, 특히 그 새로운 구조, 그 제조방법 및 데이터의 입력/소거 방법에 관한 것이다.
종래의 비휘발성 반도체 기억장치의 하나로서, 전기적으로 정보를 입력 및 소거하는 것이 가능한 플래시 메모리가 공지되어 있다.
도 47 은, 종래의 플래시 메모리의 구조를 나타낸 단면도이다. p 형 실리콘기판 (101) 의 표면에, n 형 불순물 확산층인 소오스 영역 (105) 과 드레인 영역 (106) 이 형성되고, 그 위에 게이트 산화막 (102) 을 사이에 두고 플로우팅 게이트 (103) 및 콘트롤 게이트 (104) 가 적층되어 있다.
이 플래시 메모리에 대하여, 데이터의 입력/소거는 예를 들면, 다음과 같이 실시할 수 있다.
즉, 소거동작시에는, 예를 들면 드레인 영역 (106) 을 플로우팅 상태로 하여, 콘트롤 게이트 (103) 를 접지상태로 한다. 소오스 영역 (105) 에는 예를 들면, 12 V 정도의 고전압을 인가한다. 이로써, 소오스 영역 (105) 과 플로우팅 게이트 (103) 의 단부가 중첩되는 부분에서, 게이트 산화막 (102) 을 통하여, F-N (Fowler-Nordheim) 터널전류가 흐른다. 이 F-N 터널전류에 의해 플로우팅 게이트 (103) 의 전자를 인출함으로써 소거를 실시할 수 있다.
다음, 입력 동작에서는, 소오스 영역 (105) 을 접지상태로 하고 드레인 영역 (106) 에 예를 들면 7 V, 콘트롤 게이트에 예를 들면 12 V 정도의 전압을 각각 인가한다. 그렇게 하면, 플로우팅 게이트의 단부 아래의 드레인 영역 (106) 근방에서 애벌런치현상이 일어나고, 드레인측의 게이트 산화막 (102) 을 통하여 실리콘기판 (1) 으로부터 플로우팅 게이트 (103) 로 발생한 열전자를 주입함으로써 데이터의 입력이 실시된다.
판독동작에서는, 소오스 영역 (105) 을 접지상태로 하고, 드레인 영역 (106) 에 예를 들면 1 V, 콘트롤 게이트에 예를 들면 3 V 정도의 전압을 각각 인가한다. 이 상태에서, 드레인 영역 (106) 으로부터 소오스 영역 (105) 으로, 소정치 이상의 전류가 흐르는지의 여부에 따라, "1", "0" 의 상태를 판단하여 데이터의 판독을 실시한다. 즉, 플로우팅 게이트에 전자주입되어 있는 경우에는, 드레인-소오스간에서 전류가 흐르지 않기 때문에 입력상태, 즉 "1" 이 판독된다. 한편, 플로우팅 게이트에서 전자가 인출되고 있는 경우에는, 드레인-소오스간에서 소정치 이상의 전류가 흘러, 소거상태, 즉 "0" 이 판독된다.
상기의 예에서는, 플로우팅 게이트로부터 전자가 인출된 상태를 소거상태로 하고 전자가 주입된 상태를 입력상태로 설명하였지만, 통상 비트선택성이 있는 동작을 입력동작으로 하고, 비트선택성이 없는 동작을 소거동작으로 하기 때문에, 플래시 메모리의 구조에 의해, 전자인출을 입력동작으로 하는 경우도 있다.
도 47 (단, 평면구조는 다름) 에서, 예를 들면, AND 형의 셀에서는, 입력동작시에는 소오스 영역 (105) 을 접지 또는 플로우팅상태로 하고, 드레인 영역 (106) 에 5 V, 콘트롤 게이트 (104) 에 -9 V 의 전압을 인가한다. F-N 터널전류에 의한 플로우팅 게이트로부터의 전자인출이 일어나기 때문에, 이것을 입력동작으로 한다.
또한, 소거동작시에는 소오스 영역 (105) 및 드레인 영역 (106) 의 양방을 접지상태로 하고, 콘트롤 게이트 (104) 에 18 V 의 전압을 인가한다. 그렇게 하면, 소오스-드레인간의 채널 영역 (108) 과 플로우팅 게이트 (103) 의 사이에서 게이트 산화막 (102) 을 통하여 F-N 터널전류가 흘러 플로우팅 게이트에 전자가 주입되기 때문에, 이것을 데이터의 소거동작으로 한다.
이와 같은 종래의 플래시 메모리에서는, 소거, 입력에 고전압이 필요하였다. 저전압화를 도모하기 위해, 게이트 산화막을 박막화하는 것을 고려할 수 있다. 그러나, 게이트 산화막을 얇게 한 경우에 입력소거를 반복하면, 게이트 산화막이 열화되어 SILC (stress induced leakage current) 라 불리는 누설전류가 흐르게 된다. 이 때문에, 플로우팅 게이트 중의 전하의 유지가 어려워져, 판독동작시 등에 있어서 게이트 산화막에 저전계가 걸린 것만으로도, 데이터가 소거되기도 입력되기도 하는 디스터브 현상이 발생하여, 신뢰성을 유지할 수 없게되는 문제가 있다.
본 발명은, 이와 같은 문제점을 해결하기 위해 이루어진 것으로, 게이트 절연막 막두께를 얇게 하지않아도 저전압동작이 가능하고, 신뢰성이 높은 플래시 메모리를 제공하는 것을 목적으로 한다.
도 1 은 본 발명의 플래시 메모리의 일 실시형태를 나타낸 도면.
도 2 는 본 발명의 플래시 메모리의 일 실시형태를 나타낸 확대도.
도 3 은 본 발명의 플래시 메모리에 있어서, 트렌치 바닥의 코너부분을 확대한 도면.
도 4 는 본 발명의 플래시 메모리의 일 실시형태로서, 소거시에 플로우팅 게이트로부터의 전자의 인출을 설명한 도면.
도 5 는 본 발명의 플래시 메모리에 있어서, 반도체 기판을 고전위로 설정하고, 플로우팅 게이트측을 저전위로 설정할 경우, 트렌치 바닥의 코너부분에서 F-N 터널전류가 흐르는 것을 설명한 도면.
도 6 은 본 발명의 플래시 메모리의 일 실시형태에 있어서, 입력동작을 설명한 도면.
도 7 은 본 발명의 플래시 메모리의 일 실시형태에 있어서, 판독동작을 설명한 도면.
도 8 은 본 발명의 플래시 메모리의 일 실시형태를 나타낸 도면.
도 9 는 본 발명의 플래시 메모리의 일 실시형태의 확대도.
도 10 은 본 발명의 플래시 메모리의 일 실시형태에 있어서, (a) 소거, (b) 입력, (c) 판독의 각 동작을 설명한 도면.
도 11 은 본 발명의 플래시 메모리의 일 실시형태를 나타낸 도면.
도 12 는 본 발명의 플래시 메모리의 일 실시형태의 확대도.
도 13 은 본 발명의 플래시 메모리의 일 실시형태의 트렌치 상부 가장자리를 확대한 도면.
도 14 는 본 발명의 플래시 메모리의 일 실시형태에 있어서, (a) 소거, (B) 입력의 각 동작을 설명한 도면.
도 15 는 본 발명의 플래시 메모리의 일 실시형태를 나타낸 도면.
도 16 은 본 발명의 플래시 메모리의 일 실시형태의 확대도.
도 17 은 본 발명의 플래시 메모리의 일 실시형태에 있어서, (a) 소거, (b) 입력, (c) 판독의 각 동작을 설명한 도면이다,
도 18 은 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) A-A' 단면도.
도 19 는 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도, (d) D-D' 단면도, 및 (e) E-E' 단면도.
도 20 은 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도, (d) D-D' 단면도, 및 (e) E-E' 단면도.
도 21 은 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (b2) B2-B2' 단면도, (c) C-C' 단면도, (d) D-D' 단면도, 및 (e) E-E' 단면도.
도 22 는 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도, (d) D-D' 단면도, 및 (e) E-E' 단면도.
도 23 은 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도, (d) D-D' 단면도, 및 (e) E-E' 단면도.
도 24 는 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도, (d) D-D' 단면도, 및 (e) E-E' 단면도.
도 25 는 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도, 및 (d) D-D' 단면도.
도 26 은 실시예 1 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도, (d) D-D' 단면도, 및 (e) E-E' 단면도.
도 27 은 실시예 2 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (a') A-A' 단면도.
도 28 은 실시예 2 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (a') A-A' 단면도.
도 29 는 실시예 2 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (a') A-A' 단면도, (b) B-B' 단면도.
도 30 은 실시예 2 의 제조방법을 설명한 도면으로서, (a) 평면도, (a') A-A' 단면도 및 (b) B-B' 단면도.
도 31 은 실시예 2 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, 및 (c) C-C' 단면도.
도 32 는 실시예 2 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, 및 (c) C-C' 단면도.
도 33 은 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (a') A-A' 단면도.
도 34 는 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도, (a') A-A' 단면도, 및 (c) C-C' 단면도.
도 35 는 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 36 은 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, 및 (c) C-C' 단면도.
도 37 은 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 38 은 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 39 는 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 40 은 실시예 3 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 41 은 실시예 4 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (a') A-A' 단면도.
도 42 는 실시예 4 의 제조방법을 설명한 도면으로서, (a) 평면도, (a') A-A' 단면도, 및 (c) C-C' 단면도.
도 43 은 실시예 4 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 44 는 실시예 4 의 제조방법을 설명한 도면으로서, (a) 평면도, (b) B-B' 단면도, 및 (c) C-C' 단면도.
도 45 는 실시예 4 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 46 은 실시예 4 의 제조방법을 설명한 도면으로서, (a) 평면도 및 (b) B-B' 단면도.
도 47 은 종래의 플래시 메모리를 설명하기 위한 도면.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판
2 : 트렌치
3 : 게이트 절연막
4 : 플로우팅 게이트
5 : 콘트롤 게이트
7 : 소자형성 영역
8s : 소오스 영역
8d : 드레인 영역
9 : 절연막
10 : 각
11 : 모서리
12 : 소자 분리막
14 : 각
15 : 모서리
16 : 셀렉트 게이트
18 : 얕은 이온주입층
19 : 깊은 이온주입층
21 : p 형 실리콘기판
22 : 트렌치
23 : 게이트 산화막
24 : 폴리실리콘
25 : 폴리실리콘
26 : 측벽 산화막
27 : 희생 산화막
29 : 산화실리콘막
30 : 산화실리콘막
31 : ONO막
32 : 산화실리콘막
33 : 측벽 산화막
34 : 레지스트
35 : LOCOS 산화막
36 : 레지스트
본 발명의 플래시 메모리는, 반도체 기판 상에, 이 반도체 기판 표면에 형성되고 코너를 갖는 트렌치, 이 트렌치 내의 표면에 형성된 게이트 절연막, 이 게이트 절연막을 사이에 두고 트렌치내에 매립된 플로우팅 게이트, 및 이 플로우팅 게이트와 절연되어 형성된 콘트롤 게이트를 구비하고, 상기 트렌치 바닥의 코너에서 상기 플로우팅 게이트의 각과 반도체 기판의 모서리가 게이트 절연막을 사이에 두고 대면하고 있고, 플로우팅 게이트를 저전위로, 반도체 기판을 고전위로 설정할 경우, 플로우팅 게이트의 코너의 각으로부터 전자의 인출이 실시되는 것을 특징으로 한다.
또한, 본 발명의 플래시 메모리의 일 실시형태에 있어서, 상기 트렌치 상부 가장자리의 반도체 기판 표면에 트렌치 상부가장자리의 반도체 기판의 각으로부터 플로우팅 게이트로의 전자주입을 방해하는 두꺼운 절연막을 형성하여 트렌치 상부 가장자리에서는 반도체 기판의 각으로부터 플로우팅 게이트로 전자가 주입되지 않도록 할 수 있다.
본 발명의 플래시 메모리의 다른 실시형태에 있어서, 상기 플로우팅 게이트가, 반도체 기판 표면에서 트렌치폭보다 넓은 부분을 갖는 T 자형상으로, 트렌치상부 가장자리에서 반도체 기판의 각과 플로우팅 게이트의 모서리가 상기 게이트 절연막을 사이에 두고 대면하는 구조를 가지게 함으로써, 플로우팅 게이트를 고전위로, 반도체 기판을 저전위로 설정할 경우, 반도체 기판으로부터 플로우팅 게이트로 전자가 주입되도록 할 수 있다.
이 때, 상기 반도체 기판의 트렌치를 사이에 두고, 일측의 기판 표면에 얕은 불순물 확산층으로 소오스 영역이 형성되고, 타측의 기판 표면에 트렌치 바닥의 코너까지 이르는 깊은 불순물 확산층으로 드레인 영역이 형성되어 있으며, 플로우팅 게이트를 저전위로, 상기 드레인 영역을 고전위로 설정할 경우, 플로우팅 게이트로부터 드레인 영역으로 전자가 인출되고, 플로우팅 게이트를 고전위로 설정하고, 상기 소오스 영역 및 상기 드레인 영역의 적어도 일측을 저전위로 설정할 경우, 플로우팅 게이트로 전자가 주입되도록 할 수 있다.
또는, 상기 반도체 기판의 트렌치를 사이에 두고, 일측의 기판 표면에 트렌치 바닥의 코너까지 이르는 깊은 불순물 확산층으로 드레인 영역이 형성되고, 타측의 기판 표면의 상기 플로우팅 게이트로부터 떨어진 위치에 소오스 영역이 형성되고, 이 소오스 영역과 상기 플로우팅 게이트의 사이에 셀렉트 게이트가 형성되도록 할 수도 있다.
그리고, 본 발명의 플래시 메모리의 데이터의 입력 또는 소거방법은, 상기 반도체 기판을 고전위로 설정하고, 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써, 입력동작 또는 소거동작의 적어도 일방을 실시하는 것을 특징으로 한다.
또한, 상기의 트렌치 상부 가장자리에서 반도체 기판의 각과 플로우팅 게이트의 모서리에 있어서도 상기 게이트 절연막을 사이에 두고 대면하는 구조로 되어 있는 형태의 플래시 메모리의 입력 또는 소거동작에 대하여, 상기 반도체 기판을 고전위로 설정하고 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써, 입력동작 또는 소거동작의 일방을 수행하고, 상기 반도체 기판을 저전위로 설정하고, 상기 콘트롤 게이트를 고전위로 설정하여 플로우팅 게이트에 전자를 주입함으로써, 입력동작 또는 소거동작이 남는 일방을 실행할 수 있다.
또한, 상기의 셀렉트 게이트를 형성하는 형태에 있어서는, 상기 드레인 영역을 고전위로 설정하고 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써 입력동작을 실시하며, 상기 드레인 영역을 저전위로 설정하고 상기 콘트롤 게이트를 고전위로 설정하여 플로우팅 게이트에 전자를 주입하여 소거동작을 실시하며, 상기 셀렉트 게이트에 소정의 전위를 부여하고 이 셀렉트 게이트 하부의 반도체 기판 표면에 채널을 형성시켜, 이 상태로 상기 소오스 영역과 드레인 영역간의 전류값을 검출함으로써 판독동작을 실시하는 것을 특징으로 한다.
(발명의 실시형태)
본 발명에서는, 도 2, 도 9, 도 12, 및 도 16 에 나타낸 바와 같이, 반도체 기판 (1) 의 표면에 트랜치가 형성되어 있고, 이 트렌치내의 표면에는 게이트 절연막이 형성되어 있다. 또한, 플로우팅 게이트 (4) 가 트렌치내에 매립되어 있다. 또한, 이 플로우팅 게이트 (4) 의 상방에 절연막을 사이에 두고 콘트롤 게이트 (5) 가 형성되어 있다.
본 발명에서는, 트렌치 바닥의 코너 (도면중 (2) 에 도시된 파선의 원형내) 에 있어서, 플로우팅 게이트의 각과 반도체 기판의 모서리가 상기 게이트 절연막을 사이에 두고 대면하고 있고, 플로우팅 게이트를 저전위, 반도체 기판을 고전위로 설정할 경우, 플로우팅 게이트 코너의 각으로부터 F-N 터널전류에 의해 전자가 인출된다.
트렌치 형상은, F-N 터널전류에 의한 전자의 인출이 가능한 코너를 갖는 단면형상이면 되지만, 코너 각도의 조정이나 제조공정상의 이유로 사각형상이 가장 바람직하다.
또한, 트렌치의 깊이는 이온주입에 의해 형성되는 소오스 영역 또는 드레인 영역의 깊이를 고려하여 형태마다 적절히 변경할 수 있다.
또한, 트렌치는 이하의 실시형태로 설명한 바와 같이, 메모리셀 복수개에 걸친 스트라이프형상이어도 되고, 또한, 개개의 메모리셀내에서 독립되어 있어도 되며, 메모리의 구조에 맞추어 제조공정상 간단한 것을 채용하면 된다.
또한, 도면중 (3) 에서 나타낸 파선원형내에서, 반도체 기판도 각을 갖고 있다. 그러나, 도 2 및 도 9 에 나타낸 형태에서는, 트렌치의 상부 가장자리의 반도체 기판의 표면에 두꺼운 절연막이 형성되어 있고, 이 부분의 반도체 기판의 각으로부터 플로우팅 게이트로 전자가 주입되지 않는다.
한편, 도 12 및 도 16 에 나타낸 형태에서는, 플로우팅 게이트는 반도체 기판 표면에서 트렌치폭보다 넓은 부분을 갖는 T 자형상이고, 도면중 (3) 에서 나타낸 파선원내의 트렌치상부의 가장자리에서 반도체 기판의 각과 플로우팅 게이트의 모서리가 게이트 절연막을 사이에 두고 대면하고 있는 구조이다. 따라서, 플로우팅 게이트를 고전위로, 반도체 기판을 저전위로 설정할 경우, 반도체 기판으로부터 플로우팅 게이트로 전자가 주입된다.
한편, 도 12 및 도 16 의 형태는 플로우팅 게이트로부터의 전자 인출위치, 및 전자 주입위치를 고정하기 위해, 기판내의 소오스 영역, 드레인 영역이 (2), (3) 의 위치에 맞닿도록 형성된 형태이다.
이들 형태의 메모리셀 구조를 이하 상세하게 설명한다.
또한, 제조방법, 재료 등에 대해서는, 이하 설명하는 형태에 있어서, 특별한 부가설명이 없는한 처음에 설명하는 실시형태에 준한 제조방법, 제료 등을 채용할 수 있다.
[실시형태 1-1]
도 1((a) 평면도, (b) B-B' 단면도, (c) C-C' 단면도) 에 나타낸 플래시 메모리의 셀구조에서는, 반도체 기판 (1) 의 표면에, 단면이 사각형상의 트렌치 (2) 가 도 1(a) 의 가로방향으로 스트라이프형상으로 형성되어 있고, 이 트렌치의 소정위치에 게이트 절연막 (3) 을 사이에 두고 플로우팅 게이트 (4) 가 설치되어 있다. 또한 그 위에 절연막을 사이에 두고 워드선인 콘트롤 게이트 (5) 가 도 1(a) 의 가로방향으로, 트렌치의 상방에 형성되어 있다. 또한, 도 1(a) 의 세로방향으로, 비트선인 소오스 영역 (8s) 과 드레인 영역 (8d) 이 형성되어 있다.
도 2 는 도 1(b) 에 대응하는 단면의 플로우팅 게이트부분을 확대하여 나타낸 것으로, 도 3 은 도 2 의 파선의 원형 표시부분을 더욱 확대한 도면이다. 또한, 도 2 에서는, 도 1 에서는 도시를 생략한 콘트롤 게이트의 측면에 형성한 측벽절연막 및 콘트롤 게이트의 상면에 형성한 절연막도 함께 도시되어 있다. 도 2 및 도 3 에 나타낸 바와 같이, 트렌치는 파선의 원형 표시로 나타낸 바와 같이 모서리 (오목형상 코너 ; 10) 를 갖고 있고, 이것에 대향하는 플로우팅 게이트는 각 (볼록형상 코너 ; 9) 을 갖고 있다. 그리고, 트렌치의 가운데는, 반도체 기판 (1) 과 콘트롤 게이트 (4) 의 사이에 게이트 절연막 (3) 이 균일한 막두게로 형성되어 있다.
이 플래시 메모리의 소거·입력동작을 설명하면서, 추가로 구조에 대해서도 설명한다.
이 플래시 메모리에서는, 소거동작은 플로우팅 게이트로부터 전자를 인출하는 것이다. 도 4(a) 에 나타낸 바와 같이, 예를 들면, 콘트롤 게이트에 -6 V 를 인가하고 반도체 기판을 접지함으로써, 플로우팅 게이트의 전위를 반도체 기판의 전위에 대하여 낮아지도록 한다. 그렇게 하면, 도 5 에 나타낸 바와 같이, 플로우팅 게이트와 반도체 기판과의 사이의 절연막 (3) 중에 전기력선 (11) 으로 나타낸 전계가 발생한다. 절연막이 평행인 것에 비하여, 플로우팅 게이트 (4) 의 각 (9) 에는 도면과 같이 전계가 집중되므로, 실질적으로 절연막 막두께가 감소되어 각 (9) 를 통한 터널현상에 의해, 플로우팅 게이트 (4) 로부터 반도체 기판 (1) 으로 전자가 이동한다.
도 2 및 도 4(a) 의 (1), (2), (3) 의 각 위치에서의 에너지 준위를 도 4(b) 에 나타낸다. (1) 의 트렌치 바닥의 위치에서는, 절연막 중에서의 에너지 준위가, 플로우팅 게이트 (FG) 로부터 반도체 기판 (sub) 에 걸쳐 서로의 에너지차이에 따라 직선적으로 변화하고 있지만, (2) 의 트렌치의 코너부분에서는, 플로우팅 게이트측에서 에너지 준위의 저하가 급격하기 때문에 실질적인 에너지장벽의 두께가 얇아지고 있다.
따라서, 소거시의 전자의 인출은 트렌치의 바닥의 코너부분에서 일어나고, 게이트 절연막이 평행인 부분에서는 전자의 인출이 일어나지 않는다.
즉, 본 발명과 같이 플로우팅 게이트에 각을 형성하고, 게이트 절연막을 사이에 두고 반도체 기판과 대향시킴으로써 저전압으로 전자를 인출할 수 있다.
이어서, 기록동작시에는 도 6a 에 나타낸 바와 같이, 예를 들어 콘트롤 게이트에 10 V 를 인가하고, 반도체 기판을 접지하여 드레인 영역에 5 V, 소오스 영역에 0 V 를 인가함으로써 소오스-드레인 사이의 채널 영역에서 게이트 절연막을 통해 포트일렉트론을 플로우팅 게이트에 주입한다.
이 때 도 2a 의 (1) ∼ (3) 의 각 위치에 대응하는 에너지 준위는 도 6b 에 나타낸 바와 같이 트렌치의 바닥 위치인 (1) 에서는 반도체 기판으로부터 플로우팅 게이트에 걸쳐 직선적으로 내려가 있는데 비해, 트렌치 바닥의 코너부분인 (2) 에서는 반도체 기판 (Sub) 측에서 에너지 준위의 저하가 완만하며 실질적으로 에너지 장벽의 두께가 두꺼워져 있다. 즉, 코너부분에서는 오히려 전계가 완화되어 있기 때문에 기록동작시에 코너부분에서 전자가 주입되지 않음을 알 수 있다.
또한, 판독동작시에는, 도 7a 에 나타낸 바와 같이, 예를 들어 콘트롤 게이트에 3 V 를 인가하고 반도체 기판을 접지하여 소오스-드레인간에 1 V 정도의 전압을 인가하였을 때의 소오스-드레인간의 전류값이 소정치 이상을 나타내는지의 여부에 따라 기록상태인지 소거상태인지를 판단한다.
또한, 도 2 의 (3) 의 위치에서는 반도체 장치 (1) 표면에 각이 존재하지만 표면에는 절연막 (9) 이 두껍게 형성되어 있기 때문에, 대향하는 플로우팅 게이트측은 모서리 (오목형 코너) 로 되어 있지 않아서 도 6 에서 나타낸 바와 같이 플로우팅 게이트측의 전위를 반도체 장치 기판측보다 높인 경우에도 전계가 집중하는 일이 없기 때문에 플로우팅 게이트에 전자가 주입되는 일이 없다. 즉, 두꺼운 절연막은 이 절연막을 통해 전자 이동이 일어나지 않을 정도로 충분한 두께를 갖고 있다.
이와 같이 SILC 가 문제가 될 정도로 게이트 절연막을 얇게 하지 않아도 저전압으로 플로우팅 게이트에서 전자를 인출할 수 있기 때문에, 데이터 판독시에 데이터가 디스터브되지 않고 신뢰성을 유지하면서 소거전압을 저하시킬 수 있다.
여기에서, 게이트 절연막 (3) 의 두께는, SILC 가 일어나지 않을 정도로 두꺼울 필요가 있지만, 보다 저전압화시키기 위해서는 얇은 것이 바람직하고, 통상 80 ∼ 300 Å 정도, 바람직하게는 90 ∼ 200 Å, 가장 바람직하게는 100 ∼ 150 Å 이다. 80 Å 미만에서는 SILC 가 관측된다.
또한, 도 3 에서는 플로우팅 게이트 (4) 의 각 (9) 을 예리한 직각으로 나타냈으나, 다소 둥글더라도 전계집중이 일어나는 것이라면 특별히 문제는 없으며, 통상적으로는 그 곡률반경이 게이트 절연막의 두께 (평탄부) 의 30 % 이하 정도이면 전계집중은 충분히 일어나고, 바람직하게는 20 % 이하, 더 바람직하게는 10 % 이하이다. 예를 들어, 게이트 절연막이 100 Å 이면 플로우팅 게이트 모서리의 곡률이 10 Å ∼ 30 Å 정도라도 충분히 전계집중이 일어난다.
트렌치의 반도체 기판측의 모서리 (10) 는 각 (9) 으로부터 균일한 거리에 있는 것, 즉 게이트 절연막의 막두께가 코너부에서도 평행부와 동등하게 균일하게 되어 있는 것이 바람직하다. 가장 바람직한 형태는 모서리 (10) 가 각 (9) 을 중심으로 하는 1/4 원으로 되어 있는 것이며, 두께의 변동이 1/4 원에서 ±10 % 이내, 바람직하게는 ±5 % 이내이면 통상의 사용조건하에서는 본 발명의 목적을 달성할 수 있다.
코너부분에서 게이트 절연막의 막두께가 지나치게 얇아지면 디스터브현상이 일어나기 쉽기 때문에 바람직하지 않지만, 한편, 지나치게 두꺼워지는 것도 F-N 터널현상에 의해 전자를 인출하기 어렵게 되어 저전압화할 수 없게 되는 경우가 있기 때문이다.
또한, 트렌치 (2) 의 단면형상은 이 도 2 와 같이 일반적으로는 사각형상으로 각 (9) 에서의 각도는 90°이지만, 각 (9) 이 90°이하의 예각이면 더욱 전계의 집중이 용이하다. 단, 제조하기 쉬운 점에서 90°가 바람직하다. 또한, 둔각의 경우에는 전계집중이 완화되는 방향이기 때문에, 방향으로서는 바람직하지 않다. 어느쪽의 경우에도 90°에서 예를 들어 10 % 이내 (바람직하게는 5 % 이내) 이면 제조하기도 용이하고, 또한 둔각으로 벗어난 경우에도 전계집중이 극단적으로 완화되는 경우도 없다.
본 발명에서 사용하는 반도체 기판으로는 실리콘기판이 바람직하고, 플로우팅 게이트를 구성하는 재료로는 폴리실리콘이 바람직하다. 또한, 게이트 절연막은 산화실리콘막 또는 산화질화실리콘막이 바람직하다. 현기술로는 이와 같은 재료를 사용하였을 때에 가장 양호한 특성이 얻어지기 때문이다.
본 발명에서, 반도체 기판에 트렌치를 형성하기 위해서는 이방성에칭 등과 같은 통상의 에칭기술을 사용할 수 있다. 게이트 절연막은 CVD 법 등에 의해 균일하게 절연막을 막형성하여 형성할 수 있다.
반도체 기판이 실리콘기판일 때에는 트렌치가 형성된 기판을 열산화하여 소정 두께의 열산화막을 형성함으로써 수행할 수도 있다. 또한, CVD 법을 사용할 때에는, 산화실리콘막으로 처음부터 원하는 두께로 게이트 절연막을 형성해도 되지만, CVD 법에 의해 산화실리콘막을 원하는 두께 보다 얇게 형성하고, 그후, 추가산화 등에 의해 산화막을 형성하여 원하는 두께로 해도 된다. 또한, 필요에 따라 막질을 개선하는 처리를 해도 된다. 다음의 (가) 내지 (라) 에 게이트 절연막의 대표적인 형성방법을 든다.
(가) CVD 법을 사용하여 산화실리콘막을 처음부터 소정의 두께로 형성한다. 사용할 수 있는 CVD 법은 치밀한 막을 형성할 수 있는 것이 바람직하고, 통상의 감압 CVD (LPCVD) 를 사용해도 되지만, 800 ℃ 정도에서 원료가스로서 SiH4와 O2의 혼합가스 등을 사용하는 HTO (High Temperature CVD Oxidation ; 고온 CVD) 가 바람직하다.
(나) CVD 법 (어떤 방법이라도 좋다.) 을 이용하여 산화실리콘막을 처음부터 소정의 두께로 형성한 후, 950 ℃ ±100 ℃ 정도에서 어닐링을 실시하면 막이 치밀화되므로 바람직하다. 어닐링의 방법은 전기로 등에서 다수의 기판을 일괄적으로 처리하는 방법으로 실시해도 되고, 또한 이와 같은 통상의 어닐링법 대신에 RTA (Rapid Thermal Annealing ; 급속열어닐링) 법을 이용해도 된다.
(다) CVD 법 (어떤 방법이라도 좋다.) 을 이용하여 산화실리콘막을 소정의 70 % 정도 이상 100 % 미만의 두께 (바람직하게는 80 내지 98 % 의 두께) 로 형성한 후, 산화분위기중에서 950 ℃ ±100 ℃ 정도로 가열하여 소정의 두께까지 열산화막을 형성한다. 이 경우, 건식산화 또는 습식산화 중 어느쪽을 이용해도 된다. 또한, 통상의 열산화법 대신에 RTO (Rapid Thermal Oxidation ; 급속열산화) 법을 사용해도 된다.
(라) CVD 법 (어떤 방법이라도 좋다.) 을 이용하여 산화실리콘막을 소정의 70 % 정도 이상 100 % 미만의 두께 (바람직하게는 80 내지 98 % 의 두께) 로 형성한 후, NH3또는 N2O 등의 질소화합물가스와 산소를 함유하는 산화분위기 중에서 950 ℃ ±100 ℃ 정도로 가열하여 소정의 두께까지 질화산화막을 형성한다. 또한 NH3또는 N2O 등의 질소화합물가스와 산소를 함유하는 산화분위기 중에서의 RTO 법인 RTN (Rapid Thermal Nitridation ; 급속열질화) 법을 사용해도 된다.
이상의 게이트 절연막의 막형성방법에서, 기판의 실리콘의 반응을 수반하는 막형성방법의 경우, 실리콘기판의 트렌치의 모서리 (오목부 코너) 가 예리한 직각이더라도 반응에 의해 도 3 의 모서리 (10) 와 같이 둥글게 되기 쉬우며, 대향하는 플로우팅 게이트의 각 (9) 으로부터의 거리가 균일해지기 쉽다. 기판재료의 반응을 수반하지 않는 막형성방법의 경우에는 트렌치를 형성할 때에 모서리 (10) 가 둥글게 되도록 형성하면 된다.
게이트 절연막을 형성한 후, 예를 들어, 폴리실리콘을 증착하고, 패터닝함으로써 플로우팅 게이트를 형성할 수 있다.
이 실시형태에서는, 반도체 기판으로부터 플로우팅 게이트에 대해 전자를 주입하는 것은 아니기 때문에, 적당한 시기에 반도체 기판 표면에 두꺼운 절연막을 형성한다.
이 실시형태에서는, 반도체 기판 표면의 스택구조가 두꺼워지지 않는 이점도 있다.
[실시형태 1 - 2]
도 8 ((a) 평면도, (b) B-B' 단면도, (c) A-A' 단면도) 에 본 발명의 플래시 메모리의 다른 형태를 나타낸다. 이 플래시 메모리에서는 반도체 기판 (1) 표면에 단면이 사각형상인 트렌치 (2) 가 도 8(a) 의 세로방향으로 형성되어 있고, 이 트렌치의 소정 위치에 게이트 절연막 (3) 을 사이에 두고 플로우팅 게이트 (4) 가 형성되어 있다. 또한 그 위에 절연막을 사이에 두고 워드선인 콘트롤 게이트 (5) 가 도 8(a) 의 가로방향으로 형성되어 있고, 실시형태 1 과는 다르게 트렌치와 콘트롤 게이트가 직교하고 있다. 또한, 도 1(a) 의 가로방향으로 소오스 영역 (8s) 이 연속적으로 형성되어 있고, 드레인 영역 (8d) 은 독립적으로 형성되어 있다. 통상, 소오스 영역은 접지선으로 사용되고, 드레인 영역은 비트선에 접속된다.
도 9 는 도 8(c) 에 대응하는 단면의 플로우팅 게이트 부분을 확대하여 나타낸 도면이다. 트렌치 (2), 게이트 절연막 (3) 및 플로우팅 게이트 (4) 의 형상 및 위치관계는 실시형태 1 과 완전히 동일하고, 트렌치 내부에서는 반도체 기판 (1) 과 콘트롤 게이트 (4) 사이에 게이트 절연막 (3) 이 균일한 막두께로 형성되어 있다.
이 플래시 메모리의 소거, 기록 및 판독동작은 실시형태 1 과 동일하다. 도 10 에 도 9 의 (1) 내지 (3) 에 각 위치에서의 에너지 준위를 나타낸다. 즉, 소거동작에서는 도 10(a) 에 나타낸 바와 같이, 예를 들어, 콘트롤 게이트에 －6 V 를 인가하고, 한편 반도체 기판을 접지함으로써 플로우팅 게이트의 각으로부터 전자를 인출한다. 도 10(b) 에 나타낸 기록동작시에서는 동일한 전압을 인가함으로써, 소오스-드레인간의 채널 영역으로부터 게이트 절연막을 통해 열전자를 플로우팅 게이트로 주입한다. 또한, 도 10(c) 에 나타낸 판독동작시에 인가하는 전압도 실시형태 1 의 경우와 동일하게 설정하여 데이터를 판독할 수 있다.
[실시형태 2]
이 형태의 플래시 메모리에서는 플로우팅 게이트의 형상이 T 자 형상이며, 플로우팅 게이트로부터 전자를 인출하는 것을 트렌치의 모서리 (오목부 코너) 에서 실시함과 동시에, 플로우팅 게이트로의 전자의 주입을 트렌치 상부 (가장자리) 의 각 (볼록부 코너) 에서 실시하는 것이 특징이다.
도 11 ((a) 평면도, (b) B-B' 단면도) 에 그 일례를 나타낸다. 이 예에서는 반도체 기판 (1) 의 표면이 소자 분리막 (12) 에 의해 평면이 사각형상의 소자형성 영역 (7) 으로 분리되어 각각의 메모리셀을 구성하고 있다.
도 11(a), 11(b) 에 나타낸 바와 같이, 단면이 사각형상인 트렌치가 소자형성 영역 (7) 의 중앙부근에서 소자형성 영역을 분단하도록 형성되어 있다. 이 예에서, 트렌치는 다른 메모리셀의 트렌치로부터 독립되어 있다. 이 트렌치내의 표면에 게이트 절연막 (3) 이 형성되고, 이것을 사이에 두고 플로우팅 게이트 (4) 가 형성되어 있다. 또한 그 위에 절연막을 사이에 두고 워드선인 콘트롤 게이트 (5) 가 도 11(a) 의 세로방향으로 형성되어 있다.
드레인 (8d) 과 소오스 (8s) 는 분리된 소자 영역표면의 트렌치의 양측에 형성되고, 콘택트에 의해 각각 메모리셀과는 별개로 형성되는 선택 MOSFET 를 통해 비트선 및 소오스선에 접속되어 AND 형 플래시 메모리를 구성하고 있다.
도 12 는 도 11(b) 에 대응하는 단면의 플로우팅 게이트 부분을 확대한 것이다.
즉, 이 형태에서는 (2) 의 부분에서 실시형태 1 과 마찬가지로 균일한 게이트 절연막을 사이에 두고 트렌치의 모서리 (오목형 코너) 과 플로우팅 게이트의 각이 대향하고 있는 것에 추가하여 (3) 의 부분에도 균일한 게이트 절연막을 통해 트렌치 (2) 상부 (가장자리) 의 각 (볼록형 코너) 에 대향하도록 플로우팅 게이트 (4) 에 모서리 (오목형 코너) 가 형성되어 있다.
도 13 은 (3) 부분의 확대도로서, 반도체 기판 (1) 의 각 (14), 플로우팅 게이트 (4) 의 모서리 (15), 및 그 사이의 게이트 절연막의 형상, 막두께 등은 실시형태 1 에서 설명한 플로우팅 게이트의 각, 반도체 기판의 모서리 및 그 사이의 게이트 절연막의 관계와 완전동일하다.
이 예에서는 드레인 영역 (8d) 의 확산층을 깊게 형성해 놓음으로써, 드레인 영역측으로 전자를 인출하도록 하고, 플로우팅 게이트로의 전자의 주입은 소오스 영역 (8s) 과 드레인 영역 (8d) 의 양방에서 실시하는 구성으로 되어 있다.
이 플래시 메모리의 소거·기록동작을 도 14 를 이용하여 설명한다. 이 플래시 메모리에서는 플로우팅 게이트에서 전자를 인출하는 것을 기록동작으로 한다. 도 14(a) 에 나타낸 바와 같이,예를 들어, 콘트롤 게이트에 －3 V, 드레인 영역에 3 V 를 인가하고, 소오스 영역을 접지하거나 플로우팅으로 해둠으로써 F-N 전류에 의해 (2) 위치의 트렌치의 모서리에서 플로우팅 게이트로부터 드레인 영역으로의 전자의 이동이 일어난다. 에너지 준위도에 나타낸 바와 같이, (2) 위치에서 실질적인 절연막 두께가 얇아져 있다.
소거동작에서는, 도 14 (b) 에 나타낸 바와 같이, 소오스 영역, 드레인 영역의 양방을 접지상태로 하고, 콘트롤 게이트에 6 V 를 인가하면, 이번에는 (3) 의 위치, 즉 트렌치의 상부 (가장자리) 의 각에 있어서 F-N 터널전류에 의하여 소오스 영역 및 드레인 영역에서 플로우팅 게이트에 전자가 주입된다. 이때, 에너지 준위도에 나타낸 바와 같이, (3) 의 위치에서 실질적으로 절연막 막두께가 얇아지고 있다.
판독동작은, 소오스 영역과 드레인 영역에 소정의 전류가 흐르는가에 따라서 판단한다.
이 형태에서는, 기록동작 및 소거동작의 양방을 F-N 터널전류를 이용하기 때문에, 소비전류가 작고, 또 신뢰성을 손상시키지 않고 저전압화가 가능하다. 또한, 반도체 기판 표면의 스택 구조가 두꺼워지지 않는 이점도 있다.
또한, 이 형태의 제조방법에서, 트렌치 상부 (가장자리) 부분의 게이트 절연막은, 트렌치내의 게이트 절연막을 형성할 때 동시에 형성하면, 트렌치내의 게이트 절연막과 동일한 균일한 막을 얻기 쉬워 바람직하다. 트렌치 상부 (가장자리) 부분의 게이트 절연막 및 트렌치내의 게이트 절연막을 형성한 후에, 플로우팅 게이트 재료를 증착하고, 트렌치의 가장자리에 남도록 패터닝하는 것으로 T 자 형상의 플로우팅 게이트를 얻을 수 있다.
[실시형태 3]
이 형태는, 도 15 ((a) 평면도, (b)B-B' 단면도) 및 도 16 (도 15 (b) 의 확대도) 에 나타낸 바와 같이, 실시형태 2 에 있어서 소오스 영역 (8s) 이 플로우팅 게이트에서 떨어져 형성되어 있고, 또한 셀렉트 게이트 (16) 가 소오스 영역 (8s) 과 플로우팅 게이트 (4) 사이의 반도체 기판 표면에 형성되어 있다. 즉, 셀렉트 게이트 (16) 에 의하여, 이 게이트 하부의 소오스 영역과 플로우팅 게이트 사이의 채널 영역의 캐리어를 제어하는 것이다.
도 17 을 이용하여 이 플래시 메모리의 소거·기록동작을 설명한다.
먼저, 도 17 (a) 에 나타낸 바와 같이, 기록동작에서는 실시형태 2 와 동일하게, F-N 터널 전류에 의하여 (2) 에서 나타낸 트렌치의 모서리에 있어서, 플로우팅 게이트로부터 드레인 영역 (8d) 으로 전자를 인출한다. 이때, 셀렉트 게이트의 전압은, 예를 들어 접지상태로 해둔다.
소거동작에서는, (3) 의 위치, 즉 트렌치의 상부 (가장자리) 의 각에 있어서 F-N 터널 전류에 의하여 드레인 영역에서 플로우팅 게이트에 전자를 주입한다. 이때의 소오스 전압은, 접지상태 또는 플로팅상태의 어느쪽도 좋다. 또 셀렉트 게이트는, 예를 들어 0 V 내지 6 V 로 인가한다.
판독동작에서는, 콘트롤 게이트와 드레인전압을 접지상태로 하고, 소오스 전압을 1 V 로 설정한다. 그리고, 셀렉트 게이트에 예를 들어 3 V 의 전압을 인가함으로써 셀렉트 게이트 하부에 채널을 형성하도록 한다. 이 상태에서, 소오스 영역과 드레인 영역에 소정의 전류가 흐르는가에 따라서, 기록상태에 있는지 소거상태에 있는지를 판단한다.
이 형태에서는, 판독시에, 셀렉트 게이트에 정전압을 인가하는 것으로, 콘트롤 게이트를 0 V 로 할 수 있다. 그리하여, 게이트 절연막에 인가되는 전계는 자기전계뿐이 되어, 판독시에 오소거 (전자주입) 를 확실히 방지할 수 있게 되며, 또한 신뢰성이 향상되는 이점이 있다.
실시예
실시예 1
실시형태 1-1 의 플래시 메모리의 제조방법에 대하여 더욱 상세히 설명한다. 우선, p 형 실리콘기판 (21) 의 표면에, CVD 법에 의하여 산화실리콘막 (29) 을 예를 들어, 500∼2000 Å 의 두께로 형성한 후, 소정 위치를 습식 에칭에 의하여 단면형상이 사각형상이며 실리콘 기판 표면으로부터의 깊이가 0.05∼0.2 ㎛ 인 트렌치 (2) 를 형성한다 (도 18 (a) 평면도, (b) 단면도).
이어서 트렌치내의 바닥 및 벽에 노출된 실리콘 기판면에, 게이트 절연막으로서 열산화에 의하여 게이트 산화막 (23) 을 두께 100 Å 로 형성한다. CVD 법에 의하여, 전면에 폴리실리콘 (24) 을 1000∼2500 Å 두께로 증착한 후, 도 19 (a) 의 평면도에 나타낸 바와 같이, 트렌치 (2) 에 직교하는 방향 (도면에서는 세로방향) 의 스트라이프 형상으로 패터닝한다. 도 19 (a) 평면도의 A-A' 단면, B-B' 단면, C-C' 단면, D-D' 단면, 및 E-E' 단면을, 각각 (b)∼(e) 에 나타낸다 (이하의 도면에서도 동일함).
이어서, CVD 법에 의하여 산화실리콘막을 증착한 후 에치백하여, 도 20 에 나타낸 바와 같이, 측벽 산화막 (26) 을 형성한다.
그 후, 도 21 에 나타낸 바와 같이, 표면을 희생 산화막 (27) 으로 도포한 후, 비소를 실리콘 기판에 이온주입하여, 소오스 영역 (8s) 및 드레인 영역 (8d) 을 형성한다.
이어서, CVD 법에 의하여 산화실리콘막을 증착한 후 에치백함으로써, 도 22 에 나타낸 바와 같이 폴리실리콘 (24) 의 스트라이프와 스트라이프의 사이를 산화실리콘막 (30) 으로 메우고, 스트라이프간의 단차를 완화한다.
다음은, 도 23 에 나타낸 바와 같이, 전면에 CVD 법에 의하여 산화실리콘막 (30∼60 Å 두께), 질화실리콘막 (80∼100 Å 두께), 산화실리콘막 (30∼60 Å 두께) 를 순차적로 증착하고, 플로우팅 게이트 - 콘트롤 게이트간 절연막이 되는 ONO 막 (31) 을 140∼220 Å 두께로 형성하고, 또한 전면에 나중에 콘트롤 게이트가 되는 폴리실리콘 (25) 을 1500∼2500 Å 두께로 증착하고, 또한 산화실리콘막 (32) 을 500∼2000 Å 두께로 증착한다.
이어서, 산화실리콘막 (32) 을 에칭하고, 계속해서 폴리실리콘 (25) 을 에칭하고, 도 24 에 나타낸 바와 같이, 트렌치 (2) 의 상방을 따르는 스트라이프형상 (도면에서는 가로방향) 으로 패터닝하여 콘트롤 게이트 (5) 의 형상으로 형성한다. 이 단계에서는, 도 24 (a) 에 나타낸 바와 같이, 폴리실리콘 (24) 과 콘트롤 게이트 (5) (폴리실리콘 25) 가 직교하고 있다.
다음은, 도 25 에 나타낸 바와 같이, CVD 법에 의하여 산화실리콘막을 증착한 후, 에치백하여 콘트롤 게이트 (5) 의 측벽에 측벽 산화막 (33) 을 형성한다. 이때, 콘트롤 게이트 (5) 및 측벽 산화막 (33) 으로 덮이지 않은 부분의 ONO 막 (31) 까지 제거된다.
이 콘트롤 게이트 (5) 와 측벽 산화막 (33) 을 마스크로 하여 폴리실리콘 (24) 을 에칭함으로써, 도 26 에 나타낸 바와 같이, 서로 분리된 플로우팅 게이트 (4) 를 형성하고, 플래시 메모리의 메모리셀 구조를 완성한다.
실시예 2
이 예에서는, 상술한 실시형태 1-2 에서 나타낸 구조의 플래시 메모리에 대하여 설명한다.
우선, 도 27 에 나타낸 바와 같이, 실시예 1 과 동일한 방법으로, 산화실리콘막 (29) 을 형성한 후, 습식 에칭에 의하여 단면형상이 사각형상의 트렌치 (2) 를 형성한다 (도 27 (a) 평면도, (a') 단면도).
실시예 1 과 동일하게, 트렌치내에 노출된 실리콘 기판 표면에 게이트 산화막 (23) 을 형성하고, 전면에 폴리실리콘 (24) 을 증착한 후, 실시예 1 과는 달리, 도 28 (a) 의 평면도에 나타낸 바와 같이, 트렌치 (2) 내를 모두 폴리실리콘으로 메운채 트렌치와 동방향 (도면에서는 세로방향) 의 스트라이프 형상으로 패터닝한다.
다음, 도 29 에 나타낸 바와 같이, 실시예 1 과 동일한 재료로 ONO 막 (31) (플로우팅 게이트-콘트롤 게이트간 절연막) 을 형성한 후, 폴리실리콘 (25) 을 증착하고, 트렌치의 방향과 직교하는 스트라이프형상으로 패터닝하여 콘트롤 게이트 (5) 를 형성한다.
다음은, 도 30 에 나타낸 바와 같이, ONO 막 (31) 을 에칭하고, 계속해서 폴리실리콘 (24) 을 에칭하여, 서로 분리된 플로우팅 게이트 (4) 를 형성한다. 그리고 도 30 (a) 에서는, 콘트롤 게이트 (5) 의 에칭은 생략하고, 그 하부의 플로우팅 게이트 (4) 에 에칭을 실시하고 있다.
다음은 도 31 에 나타낸 바와 같이, 콘트롤 게이트 (5) 를 따라서 반을 레지스트 (34) 로 덮고, 레지스트로 덮이지 않은 기판 표면의 산화실리콘막 (29) 및 게이트 산화막 (23) 을 제거하여 기판면을 노출시킨다.
레지스트 (34) 를 제거한 후, 도 32 에 나타낸 바와 같이, 희생 산화막 (27) 을 표면에 형성한 후, 콘트롤 게이트를 마스크로서 이용하여 비소를 실리콘 기판에 이온 주입함으로써 소오스 영역 (8s) 과 드레인 영역 (8d) 을 형성하여, 플래시 메모리의 메모리셀구조를 완성한다. 이 예에서는, 도 32 (a) 의 가로방향으로, 소오스 영역이 복수의 메모리셀에 공통이 되고 있어 매립 배선으로서 이용할 수 있다. 한편 드레인 영역은 독립되어 있고, 컨택트에 의하여 비트선에 접속된다.
실시예 3
이 예에서는, 상술한 실시형태 2 의 구조의 플래시 메모리에 대하여 설명한다.
도 33 에 나타낸 바와 같이, 우선 n 형 실리콘기판 (21) 의 소정 영역에 소자 분리막으로서 LOCOS 막 (35) 을 형성하여 메모리셀을 형성하는 영역인 소자형성 영역 (7) 을 분리한다.
이어서, 도 34 에 나타낸 바와 같이, 소자형성 영역내에 건식 에칭에 의하여 단면형상이 사각형상인 트렌치 (2) 를 형성한다. 이 트렌치의 깊이는, 나중의 공정에서 형성되는 소오스 영역 및 드레인 영역의 깊이를 고려하여, 0.3∼0.6 ㎛ 로 설정한다.
다음은, 실리콘 기판 (21) 의 표면을 열산화하여 게이트 산화막 (23) 을 전면에 형성하고, CVD 법에 의하여 폴리실리콘 (24) 을 전면에 증착한 후, 도 35 (a) 의 평면도에 나타낸 바와 같이, 트렌치의 세로방향의 길이보다 조금 긴 폭의, 가로방향의 스트라이프형상으로 패터닝한다. 즉, 플로우팅 게이트의 세로방향의 길이가 이것에 의하여 정해진다.
다음, 전면에 ONO 막 (31) 을 형성하고, 폴리실리콘 (25) 을 증착한 후, 예를 들어 레지스트를 이용하여 폴리실리콘 (25) 을 도 36 (a) 의 평면도에서는, 트렌치의 가로방향의 길이보다 조금 긴 폭의, 세로방향의 스트라이프 형상으로 패터닝하여 콘트롤 게이트 (5) 를 형성한다. 계속해서 노출되어 있는 ONO 막 (31) 을 에칭한 후, 폴리실리콘 (24) 을 에칭하여 가로방향의 폭을 정렬하고, 도 36 (b) 및 (c) 의 어느 단면도에서도 알 수 있듯이, 서로 분리된 플로우팅 게이트 (4) 를 형성하여 도 36 까지의 공정을 종료한다. 그리고, 도 36 (c) 에서 콘트롤 게이트 (5) 는 도면의 상하방향으로 연속되어 있는 스트라이프이다.
다음, 도 37 에 나타낸 바와 같이, 소자형성 영역에 노출되어 있는 산화실리콘막을 제거하고, 도 37 (b) 에 나타낸 바와 같이, 콘트롤 게이트 (5) 의 양측의 기판 표면을 노출시킨다.
다음, 도 38 에 나타나듯이, 표면에 희생 산화막 (27)(이온주입 보호막) 을 형성한 후, 콘트롤 게이트를 마스크로 하여 비소를 이온주입하여 얕은 이온주입층 (18) 을 형성한다. 이때의 주입조건은, 가속에너지 10∼40 ke V, 바람직하게는 20∼30 keV 로서, 나중에 활성화 열처리해도 확산층이 트렌치 (2) 의 바닥의 코너까지 도달하지 않도록한다. 또한, 주입량은 1 ×1015∼ 5 ×1015㎝-2도우즈 정도이다.
다음은 도 39 에 나타나듯이, 얕은 이온주입층 (18) 의 소오스 영역 (8s) 쪽을 도포하고 드레인 영역측에 개구를 갖는 레지스트 (36) 를 형성하고, 비소를 이온주입하여 깊은 이온확산층 (19) 을 형성하여 드레인 영역 (8d) 으로 한다. 이때의 주입조건은, 가속에너지 40∼100 ke V, 바람직하게는 70∼100 ke V 로서, 나중에 활성화 열처리했을 때에 확산층이 트렌치 (2) 의 바닥의 코너에 도달하도록 충분히 깊게 이온주입한다. 또한, 주입량은 1 ×1015∼ 5 ×1015㎝-2도우즈 정도이다.
다음, 도 40 에 나타낸 바와 같이, 레지스트를 제거한 후, 플래시 메모리의 메모리셀 구조를 완성한다 (그리고 도 11 은, 동일 형상을 나타낸 것이므로 도 11 (a) 도 참조하기 바란다.).
실시예 4
이 예에서는, 상술한 실시형태 3 의 구조를 갖는 플래시 메모리에 대하여 설명한다.
이 예에서는, 도 41∼도 45 까지는 실시예 3 과 동일한 공정을 반복한다. 즉, 우선, n 형 실리콘기판 (21) 에 LOCOS 막 (35) 을 형성하고 (도 41), 습식 에칭에 의하여 단면형상이 사각형상인 트렌치 (2) 를 형성한다 (도 42). 단, 도 42 에 나타낸 바와 같이, 트렌치 (2) 의 형성위치를 LOCOS 막 (35) 의 사이의 중앙에서 우측 으로 가깝게 하여, 소오스 영역 형성측 (좌측) 에 후에 셀렉트 게이트를 설할 공간을 확보한다.
다음, 가로방향의 스트라이프형상으로 폴리실리콘 (24) 을 패터닝하여, 플로우팅 게이트의 세로폭을 정한다 (도 43). 이어서 ONO 막 (31) 을 형성한 후, 폴리실리콘 (25) 을 증착하고, 패터닝하여 세로방향의 스트라이프 형상의 콘트롤 게이트 (5) 를 형성하고, 또한, 폴리실리콘 (24) 을 에칭하여, 종횡으로 서로 분리된 플로우팅 게이트 (4) 를 형성한다 (도 44). 다음은 도 45 에 나타낸 바와 같이, 노출되어 있는 산화실리콘막을 제거하고, 콘트롤 게이트 (5) 의 양측에, 도 45 (b) 에 나타낸 바와 같이 기판 표면을 노출시킨다.
다음으로 이 실시예에서는, 표면에 희생 산화막 (27) (이것은 이온주입 보호막임과 동시에, 셀렉트 게이트를 반도체 기판 및 콘트롤 게이트로 부터 절연하는 절연막을 겸비한다) 을 형성한 후, 다시 폴리실리콘을 1500 ∼ 2500 Å 두께로 증착한 후 패터닝하여, 도 46 에 나타낸 바와 같이 소오스측 기판 표면의 소정위치를 덮는 셀렉트 게이트 (16) 를 형성한다. 이 도면과 같이, 셀렉트 게이트가, 콘트롤 게이트 (5) 의 일부에도 겹치도록 하는 것이 패터닝이 용이하다. 다음으로, 이 기판의 깊은 위치에 비소를 이온주입하여, 소오스 영역 (8s) 및 드레인 영역 (8d) 을 형성한다. 이 때의 이온주입조건은, 실시예 3 에서 깊은 이온주입층을 형성할 때와 동일한 조건을 체용할 수 있다 (또한, 도 15 는 동일형상을 나타낸 것이므로 도 15(a) 도 참조바람).
이와 같이 하여 플래시 메모리의 메모리셀 구조를 완성한다.
본 발명에 의하면 게이트 절연막 막두께를 얇게하지 않아도, 저전압동작이 가능하고, 신뢰성이 높은 플래시 메모리를 제공할 수 있다.

Claims (18)

  1. 반도체 기판 상에,
    상기 반도체 기판 표면에 형성되고 코너를 갖는 트렌치,
    상기 트렌치 내의 표면에 형성된 게이트 절연막,
    상기 게이트 절연막을 사이에 두고 트렌치내에 매립된 플로우팅 게이트,
    상기 플로우팅 게이트와 절연되게 형성된 콘트롤 게이트를 구비하되,
    상기 트렌치 바닥의 코너에서 상기 플로우팅 게이트의 각과 반도체 기판의 모서리가 상기 게이트 절연막을 사이에 두고 대면하고 있고, 플로우팅 게이트를 저전위로 설정하고 반도체 기판을 고전위로 설정할 경우, 플로우팅 게이트의 코너의 각으로부터 전자가 인출되는 것을 특징으로 하는 플래시 메모리.
  2. 제 1 항에 있어서,
    상기 트렌치의 상부 가장자리의 반도체 기판 표면에, 트렌치 상부 가장자리의 반도체 기판의 각으로부터 플로우팅 게이트로의 전자주입을 방해하는 두꺼운 절연막이 형성되어 있는 것을 특징으로 하는 플래시 메모리.
  3. 제 1 항에 있어서,
    상기 플로우팅 게이트는, 반도체 기판 표면에서 트렌치폭보다 넓은 부분을 갖는 T 자형상이고, 트렌치 상부 가장자리에서 반도체 기판의 각과 플로우팅 게이트의 모서리가 상기 게이트 절연막을 사이에 두고 대면하고 있으며,
    콘트롤 게이트를 고전위로 설정하고 반도체 기판을 저전위로 설정할 경우, 반도체 기판으로부터 플로우팅 게이트로 전자가 주입되는 것을 특징으로 하는 플래시 메모리.
  4. 제 3 항에 있어서,
    반도체 기판의 트렌치를 사이에 두고, 일측의 기판 표면에 얕은 불순물 확산층으로 소오스 영역이 형성되고, 타측의 기판 표면에 트렌치 바닥의 코너까지 이르는 깊은 불순물 확산층으로 드레인 영역이 형성되어 있으며,
    콘트롤 게이트를 저전위로 설정하고 상기 드레인 영역을 고전위로 설정할 경우, 플로우팅 게이트로부터 드레인 영역으로 전자가 인출되고,
    콘트롤 게이트를 고전위로 설정하고 상기 소오스 영역 및 상기 드레인 영역의 적어도 일방을 저전위로 설정할 경우, 플로우팅 게이트로 전자가 주입되는 것을 특징으로 하는 플래시 메모리.
  5. 제 2 항에 있어서,
    상기 반도체 기판의 트렌치를 사이에 두고, 일측의 기판 표면에 트렌치 바닥의 코너까지 이르는 깊은 불순물 확산층으로 드레인 영역이 형성되고,
    타측의 기판 표면의, 상기 플로우팅 게이트로부터 떨어진 위치에 소오스 영역이 형성되며,
    상기 소오스 영역과 상기 플로우팅 게이트의 사이에 셀렉트 게이트가 형성되어 있는 것을 특징으로 하는 플래시 메모리.
  6. 제 2 항에 있어서,
    상기 트렌치가 반도체 기판 표면의 한방향으로 스트라이프형상으로 형성되고,
    상기 콘트롤 게이트가 상기 트렌치의 상방에 동일한 방향으로 형성되며,
    소오스 영역 및 드레인 영역이, 상기 트렌치와 직교하는 방향으로 반도체 기판의 표면에 복수의 메모리셀에 공통되도록 형성되고,
    상기 플로우팅 게이트가, 상기 콘트롤 게이트 하부의, 상기 소오스 영역과 드레인 영역의 사이에 형성되어 있는 것을 특징으로 하는 플래시 메모리.
  7. 제 2 항에 있어서,
    상기 트렌치가 반도체 기판 표면의 한방향으로 스트라이프형상으로 형성되고,
    상기 콘트롤 게이트가 상기 트렌치와 직교하는 방향으로 형성되며,
    상기 플로우팅 게이트가, 상기 콘트롤 게이트 하부의, 상기 트렌치와 교차하는 위치에 형성되고,
    상기 플로우팅 게이트를 사이에 두고 반도체 기판에 소오스 영역과 드레인 영역이 형성되고, 이 소오스 영역이 복수의 메모리셀에 공통되도록 상기 콘트롤 게이트를 따라 연이어 형성되는 것을 특징으로 하는 플래시 메모리.
  8. 제 4 항 있어서,
    상기 반도체 기판의 표면은 소자 분리막에 의해 메모리셀이 형성된 소자형성 영역으로 분리되어 있고,
    상기 트렌치가 상기 소자형성 영역내의 중앙 부근에 평면적으로 소자형성 영역을 분단하도록 형성되고, 그 양측에 상기 소오스 영역과 상기 드레인 영역이 형성되며,
    상기 플로우팅 게이트가 상기 트렌치내를 매립하고, 또한 평면형상에서는 트렌치형상보다 큰 형상으로 형성되고,
    상기 콘트롤 게이트가 상기 소오스 영역과 상기 드레인 영역을 분단하는 방향과 동일한 방향으로 상기 트렌치의 상방에 형성되어 있는 것을 특징으로 하는 플래시 메모리.
  9. 제 5 항 있어서,
    상기 반도체 기판의 표면은 소자 분리막에 의해 메모리셀이 형성되어 있는 소자형성 영역으로 분리되어 있고,
    상기 트렌치가 이 소자형성 영역내의 중앙 부근에 소자형성 영역을 분단하도록 형성되고, 그 양측에 상기 소오스 영역과 상기 드레인 영역이 형성되며,
    상기 플로우팅 게이트가 상기 트렌치내를 매립하고, 또한 평면적으로 보았을 때에 트렌치형상보다 큰 형상으로 형성되고,
    상기 콘트롤 게이트가, 상기 소오스 영역과 상기 드레인 영역을 분단하는 방향과 동일한 방향으로 상기 트렌치의 상방에 형성되어 있으며,
    상기 셀렉트 게이트가 상기 플로우팅 게이트와 상기 소오스 영역의 사이의 반도체 기판 표면을 도포하도록, 상기 콘트롤 게이트와 동일한 방향으로 형성되어 있는 것을 특징으로 하는 플래시 메모리.
  10. 제 1 항에 기재된 플래시 메모리의 데이터의 입력 또는 소거방법으로서,
    상기 반도체 기판을 고전위로 설정하고 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써, 입력동작 또는 소거동작의 적어도 일방을 수행하는 것을 특징으로 하는 플래시 메모리의 데이터의 입력 또는 소거방법.
  11. 제 3 항에 기재된 플래시 메모리의 데이터의 입력 또는 소거방법으로서,
    상기 반도체 기판을 고전위로 설정하고 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써, 입력동작 또는 소거동작의 적어도 일방을 수행하고,
    상기 반도체 기판을 저전위로 설정하고 상기 콘트롤 게이트를 고전위로 설정하여 플로우팅 게이트에 전자를 주입함으로써, 입력동작 또는 소거동작의 다른 일방을 수행하는 것을 특징으로 하는 플래시 메모리의 데이터의 입력/소거 방법.
  12. 제 2 항, 6 항 또는 7 항에 기재된 플래시 메모리의 데이터의 입력 또는 소거방법으로서,
    상기 반도체 기판을 고전위로 설정하고, 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써, 소거동작을 수행하고,
    소오스 영역 - 드레인 영역간의 채널 영역으로부터 플로우팅 게이트로 열전자를 주입함으로써, 입력동작을 수행하는 것을 특징으로 하는 플래시 메모리의 데이터의 입력/소거 방법.
  13. 제 4 항 또는 8 항에 기재된 플래시 메모리의 데이터의 입력 또는 소거방법으로,
    상기 드레인 영역을 고전위로 설정하고 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써, 입력동작을 수행하고,
    상기 드레인 영역 및 소오스 영역의 양방을 저전위로 설정하고, 상기 콘트롤 게이트를 고전위로 설정하여 플로우팅 게이트에 전자를 주입함으로써, 소거동작을 수행하는 것을 특징으로 하는 플래시 메모리의 입력/소거 방법.
  14. 제 5 항 또는 9 항에 기재된 플래시 메모리의 데이터의 입력/소거/판독 방법으로서,
    상기 드레인 영역을 고전위로 설정하고 상기 콘트롤 게이트의 전위를 저전위로 설정하여 플로우팅 게이트로부터 전자를 인출함으로써, 입력동작을 수행하고,
    상기 드레인 영역을 저전위로 설정하고, 상기 콘트롤 게이트를 고전위로 설정하여 플로우팅 게이트에 전자를 주입함으로써, 소거동작을 수행하고,
    상기 셀렉트 게이트에 소정의 전위를 부여하여, 이 셀렉트 게이트 하부의 반도체 기판 표면에 채널을 형성시키고, 이 상태에서 상기 소오스 영역과 드레인 영역간의 전류치를 검출함으로써, 판독동작을 수행하는 것을 특징으로 하는 플래시 메모리의 입력/소거/판독 방법.
  15. 반도체 기판 표면에 두꺼운 절연막을 형성하는 공정,
    상기 두꺼운 절연막이 형성된 반도체 기판 표면의 소정 위치를 에칭하여 평면형상은 한방향으로 스트라이프형상이고, 단면형상은 바닥에 코너를 갖고 상부 가장자리에 두꺼운 절연막을 갖는 트렌치를 형성하는 공정,
    상기 트렌치내의 노출된 반도체 기판 표면에 게이트 절연막을 형성하는 공정,
    반도체 기판 전체면에 플로우팅 게이트 재료를 증착한 후, 평면형상이 상기 트렌치에 직교하는 스트라이프형상으로 패터닝하는 공정,
    상기 플로우팅 게이트 재료의 스트라이프 사이를 절연막으로 매립하고, 스트라이프 사이의 단차를 완화하는 공정,
    상기 플로우팅 게이트 재료의 표면에 플로우팅 게이트 - 콘트롤 게이트간 절연막을 형성하는 공정,
    상기 플로우팅 게이트 - 콘트롤 게이트간 절연막 상에 콘트롤 게이트 재료를 증착하고, 상기 트렌치의 상방을 따라 동일한 방향의 콘트롤 게이트를 형성하는 공정,
    상기 콘트롤 게이트에 측벽 절연막을 형성하는 공정, 및
    상기 측벽 절연막이 형성된 콘트롤 게이트를 마스크로 이용하여, 상기 스트라이프형상의 플로우팅 게이트 재료를 패터닝함으로써, 서로 분리된 플로우팅 게이트를 형성하는 공정을 구비하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  16. 반도체 기판 표면에 두꺼운 절연막을 형성하는 공정,
    두꺼운 절연막이 형성된 반도체 기판 표면의 소정 위치를 에칭하여 평면형상은 한방향으로 스트라이프형상이고, 단면형상은 바닥에 코너를 갖고 상부 가장자리에 두꺼운 절연막을 갖는 트렌치를 형성하는 공정,
    상기 트렌치의 노출된 반도체 기판 표면에 게이트 절연막을 형성하는 공정,
    반도체 기판 전체면에 플로우팅 게이트 재료를 증착한 후, 상기 트렌치를 매립한채 상기 트렌치와 동일한 방향의 스트라이프형상으로 패터닝하는 공정,
    적어도 상기 플로우팅 게이트 재료의 표면에 플로우팅 게이트 - 콘트롤 게이트간 절연막을 형성하는 공정,
    상기 플로우팅 게이트 -콘트롤 게이트간 절연막 상에 콘트롤 게이트 재료를 증착하고, 상기 트렌치의 방향과는 직교하는 스트라이프 형상으로 패터닝하여 콘트롤 게이트를 형성하는 공정,
    평면적으로 보았을 때, 상기 콘트롤 게이트의 스트라이프와 겹치지 않는 부분의 플로우팅 게이트 재료를 패터닝하여, 서로 분리된 플로우팅 게이트를 형성하는 공정,
    상기 콘트롤 게이트를 따라, 메모리셀 구조의 절반을 래지스트로 도포하고, 도포되어있지 않은 표면의 상기의 두꺼운 절연막과 게이트 절연막을 제거하는 공정, 및
    상기 레지스트를 박리하고 표면에 이온주입 보호막을 형성한 후, 전면에 이온주입을 수행하여 상기 레지스트로 도로되어있지 않은 부분의 반도체 기판 표면에 복수의 메모리셀에 공통의 소오스 영역을 형성하고, 상기 레지스트로 덮은 부분의 트렌치내에 드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  17. 반도체 기판 표면의 소정 위치에 소자 분리막을 형성하여 메모리셀을 형성하는 소자형성 영역을 분리하는 공정,
    상기 소자형성 영역의 소정위치를 에칭하여, 평면적으로는 소자형성 영역을 2 개로 분단하고, 단면형상으로는 바닥에 코너를 갖는 트렌치를 형성하는 공정,
    상기 트렌치의 노출된 반도체 기판 표면에 게이트 절연막을 형성하는 공정,
    반도체 기판 전체면에 플로우팅 게이트 재료를 증착한 후, 상기 트렌치내를 매립한 상태로, 소자형성 영역을 도포하는 스트라이프형상으로 패터닝하는 공정,
    상기 플로우팅 게이트 재료의 표면에 플로우팅 게이트 - 콘트롤 게이트간 절연막을 형성하는 공정,
    상기 플로우팅 게이트 -콘트롤 게이트간 절연막 상에 콘트롤 게이트 재료를 증착하고, 상기 소자형성 영역을 분단하는 방향과 동일한 방향의 스트라이프형상으로 패터닝하여 콘트롤 게이트를 형성하는 공정,
    평면적으로 보았을 때에 상기 콘트롤 게이트의 스트라이프와 겹치지 않는 부분의 플로우팅 게이트 재료를 패터닝하여, 서로 분리된 플로우팅 게이트를 형성하는 공정,
    상기 콘트롤 게이트의 스트라이프로 도포되어있지 않은 영역의 기판 표면을 노출시키는 공정, 및
    노출된 반도체 기판 표면에, 이온주입 보호막을 형성한 후, 상기 콘트롤 게이트를 따라 메모리셀구조의 일측의, 반도체 기판의 얕은 영역에 이온주입함으로써, 상기 트렌치의 바닥부까지는 불순물 확산층이 도달하지 않는 소오스 영역을 형성하고, 타측의, 반도체 기판의 깊은 영역에 이온주입함으로써, 상기 트렌치의 저부까지 불순물 확산층이 도달하는 드레인 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  18. 반도체 기판 표면의 소정 위치에 소자 분리막을 형성하여 메모리셀을 형성하는 소자형성 영역을 분리하는 공정,
    상기 소자형성 영역의 소정위치를 에칭하여, 평면적으로는 소자형성 영역을 2 개로 분단하고, 단면형상으로는 바닥에 코너를 갖는 트렌치를 형성하는 공정,
    상기 트렌치의 노출된 반도체 기판 표면에 게이트 절연막을 형성하는 공정,
    반도체 기판 전체면에 플로우팅 게이트 재료를 증착한 후, 상기 트렌치내를 매립한 상태로, 소자형성 영역을 도포하는 스트라이프형상으로 패터닝하는 공정,
    상기 플로우팅 게이트 재료의 표면에 플로우팅 게이트 - 콘트롤 게이트간 절연막을 형성하는 공정,
    상기 플로우팅 게이트 -콘트롤 게이트간 절연막 상에 콘트롤 게이트 재료를 증착하고, 상기 소자형성 영역을 분단하는 방향과 동일한 방향의 스트라이프형상으로 패터닝하여 콘트롤 게이트를 형성하는 공정,
    평면적으로 보았을 때에 상기 콘트롤 게이트의 스트라이프와 겹치지 않는 부분의 플로우팅 게이트 재료를 패터닝하여, 서로 분리된 플로우팅 게이트를 형성하는 공정,
    상기 콘트롤 게이트의 스트라이프로 도포되어있지 않은 영역의 기판 표면을 노출시키는 공정,
    노출된 반도체 기판 표면에, 셀렉트 게이트를 반도체 기판 및 콘트롤 게이트로부터 절연하는 절연막을 겸비하는 이온주입 보호막을 형성하는 공정,
    전면에 셀렉트 게이트 재료를 증착한 후, 상기 콘트롤 게이트 일측에 콘트롤 게이트와의 사이에 기판면이 노출되지 않도록 밀착하여, 콘트롤 게이트와 동일한 방향의 스트라이프형상의 셀렉트 게이트를 형성하는 공정, 및
    상기 셀렉트 게이트 및 상기 콘트롤 게이트를 마스크로서 이용하여, 반도체 기판의 깊은 영역에 이온주입함으로써, 상기 트렌치의 바닥부까지 불순물 확산층이 도달하는 드레인 영역과 상기 플로우팅 게이트로부터 떨어진 위치에 소오스 영역을 형성하는 공정을 구비하는 것을 특징으로 하는 플래시 메모리의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100877098B1 (ko) * 2007-03-23 2009-01-09 주식회사 하이닉스반도체 셀간 간섭을 억제하는 비휘발성 메모리 소자 및 제조 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005338B2 (en) 2002-09-19 2006-02-28 Promos Technologies Inc. Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate
CN100437829C (zh) * 2003-04-03 2008-11-26 旺宏电子股份有限公司 非易失性存储单元阵列的操作方法
US7183600B2 (en) * 2003-06-03 2007-02-27 Samsung Electronics Co., Ltd. Semiconductor device with trench gate type transistor and method of manufacturing the same
US6977412B2 (en) * 2003-09-05 2005-12-20 Micron Technology, Inc. Trench corner effect bidirectional flash memory cell
US7307309B2 (en) * 2004-03-04 2007-12-11 Texas Instruments Incorporated EEPROM with etched tunneling window
TWI246166B (en) * 2004-07-08 2005-12-21 Powerchip Semiconductor Corp Flash memory cell and fabricating method thereof
CN100339979C (zh) * 2004-11-02 2007-09-26 力晶半导体股份有限公司 快闪存储单元及其制造方法
CN100373625C (zh) * 2004-12-03 2008-03-05 马维尔世界贸易股份有限公司 可擦除与可编程的只读存储器元件和制造及操作方法
KR100675516B1 (ko) * 2005-02-14 2007-01-30 주식회사 엑셀반도체 매립된 플로팅 게이트 구조를 갖는 플래쉬 메모리 셀 및 그제조 방법
JP2006253547A (ja) * 2005-03-14 2006-09-21 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US7342272B2 (en) * 2005-08-31 2008-03-11 Micron Technology, Inc. Flash memory with recessed floating gate
JP4773182B2 (ja) 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100723767B1 (ko) * 2005-11-10 2007-05-30 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
KR100649974B1 (ko) * 2005-11-30 2006-11-27 주식회사 하이닉스반도체 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법
JP4592575B2 (ja) * 2005-12-08 2010-12-01 株式会社東芝 不揮発性半導体メモリとその製造方法
US7282406B2 (en) * 2006-03-06 2007-10-16 Semiconductor Companents Industries, L.L.C. Method of forming an MOS transistor and structure therefor
JP5087864B2 (ja) * 2006-06-21 2012-12-05 富士通株式会社 膜厚予測プログラム、記録媒体、膜厚予測装置および膜厚予測方法
KR100791342B1 (ko) 2006-08-09 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7662698B2 (en) * 2006-11-07 2010-02-16 Raytheon Company Transistor having field plate
US8803217B2 (en) * 2007-03-13 2014-08-12 Freescale Semiconductor, Inc. Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode
JP5149539B2 (ja) 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
TWI419266B (zh) * 2007-07-03 2013-12-11 Nanya Technology Corp 半導體裝置之製造方法
JP2009032808A (ja) * 2007-07-25 2009-02-12 Toshiba Corp 半導体装置
KR100889923B1 (ko) * 2007-11-23 2009-03-24 주식회사 동부하이텍 플래쉬 메모리 소자 및 그 제조 방법
JP2009146497A (ja) * 2007-12-13 2009-07-02 Renesas Technology Corp 半導体装置
US8114468B2 (en) * 2008-06-18 2012-02-14 Boise Technology, Inc. Methods of forming a non-volatile resistive oxide memory array
JP5376976B2 (ja) * 2009-02-06 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8750037B2 (en) * 2009-06-16 2014-06-10 Globalfoundries Singapore Pte. Ltd. Non-volatile memory utilizing impact ionization and tunnelling and method of manufacturing thereof
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
JP2011040782A (ja) * 2010-10-18 2011-02-24 Renesas Electronics Corp 半導体装置の製造方法
CN102456403B (zh) * 2010-10-22 2014-11-12 北京大学 利用分裂槽栅快闪存储器实现四位存储的方法
CN102593061B (zh) * 2011-01-07 2015-12-02 上海华虹宏力半导体制造有限公司 分立栅快闪存储器及其制造方法
US20120261739A1 (en) * 2011-04-15 2012-10-18 Macronix International Co., Ltd. Semiconductor device and fabrication method thereof
JP2014143377A (ja) * 2013-01-25 2014-08-07 Seiko Instruments Inc 半導体不揮発性メモリ
KR20140099728A (ko) * 2013-02-04 2014-08-13 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
CN104600032B (zh) * 2014-12-31 2017-10-03 北京兆易创新科技股份有限公司 一种或非门闪存存储器的制作方法
CN105990358B (zh) * 2015-02-04 2019-02-12 中芯国际集成电路制造(上海)有限公司 分离栅式闪存器件及制备方法
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN107919359B (zh) * 2016-10-09 2021-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60200573A (ja) 1984-03-26 1985-10-11 Toshiba Corp 半導体装置
US4975384A (en) * 1986-06-02 1990-12-04 Texas Instruments Incorporated Erasable electrically programmable read only memory cell using trench edge tunnelling
JPH01115164A (ja) 1987-10-28 1989-05-08 Oki Electric Ind Co Ltd 半導体装置
US5146426A (en) 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
JPH04221857A (ja) 1990-12-21 1992-08-12 Kawasaki Steel Corp 不揮発性メモリ
JPH0582798A (ja) 1991-09-20 1993-04-02 Fujitsu Ltd 半導体記憶装置及びその製造方法
US5315142A (en) 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
JPH05299663A (ja) 1992-04-16 1993-11-12 Kobe Steel Ltd 半導体記憶装置
JP3075192B2 (ja) 1996-09-30 2000-08-07 日本電気株式会社 半導体装置の製造方法
JPH10116925A (ja) 1996-10-09 1998-05-06 Ricoh Co Ltd 不揮発性半導体メモリ装置とその製造方法
US6002151A (en) * 1997-12-18 1999-12-14 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100877098B1 (ko) * 2007-03-23 2009-01-09 주식회사 하이닉스반도체 셀간 간섭을 억제하는 비휘발성 메모리 소자 및 제조 방법

Also Published As

Publication number Publication date
JP2000077632A (ja) 2000-03-14
KR100369876B1 (ko) 2003-01-29
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JP3303789B2 (ja) 2002-07-22
CN1246732A (zh) 2000-03-08
US6317360B1 (en) 2001-11-13
US20020012745A1 (en) 2002-01-31

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