CN101964358A - 空气隧道浮栅存储单元及其制造方法 - Google Patents

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Abstract

一种空气隧道浮栅存储单元，包括将空气隧道限定在衬底上，将第一多晶硅层(浮栅)限定在空气隧道上，将氧化物层沉积在第一多晶硅层上，使得氧化物层覆盖第一多晶硅层，并且限定空气隧道的侧壁，将第二多晶硅层作为字线限定在氧化物层上。本发明也公开了一种制造空气隧道浮栅存储单元的方法，将牺牲层形成在衬底上，将第一多晶硅层形成在牺牲层上，将氧化物层沉积在第一多晶硅层上，使得氧化物层覆盖第一多晶硅层，并且限定牺牲层的侧壁，使用热磷酸(H3PO4)浸泡以蚀刻牺牲层，形成空气隧道。

Description

空气隧道浮栅存储单元及其制造方法
本申请为分案申请，其原申请是于2006年5月12日向中国专利局提交的专利申请，申请号为200610082697.7，发明名称为“空气隧道浮栅存储单元及其制造方法”。
技术领域
本发明一般涉及一种浮栅存储单元，尤其涉及一种空气隧道(air tunning)浮栅存储单元及制造这种存储单元的方法。
背景技术
如图1所示，常规浮栅存储单元100包括衬底110，衬底110具有掺杂的源极120和漏极130。隧道氧化物层140位于浮栅150和衬底110之间，氧化物-氮化物-氧化物(ONO)叠层160位于浮栅150之上，并且控制栅极170位于ONO叠层160之上。
常规浮栅存储单元100将隧道氧化物层140作为绝缘层，以保存存储在浮栅150上的电荷，而隧道氧化物层140的厚度一般大于7nm。此隧道氧化物层140也可以在常规浮栅存储单元100的编程/擦除操作中，作为电荷传输介质。然而，在多次的编程/擦除操作之后，大量通过隧道氧化物层140的注入电荷将会引起严重的应力引发漏电流(stress-induced leakage current，SILC)，导致隧道氧化物层140的退化，而隧道氧化物层140的退化将会使编程/擦除速度变慢，并且降低常规浮栅存储单元100中的浮栅150的电荷保持能力。
为了加强常规浮栅存储单元100的编程/擦除速度，可以在常规浮栅存储单元100上施加较大的电场。然而，较大的电场将会造成更严重的隧道氧化物层140退化，因此，隧道氧化物层140具有编程/擦除速度上限，限制常规浮栅存储单元100的性能。
有鉴于此，目前需要一种改进的浮栅存储单元，可加强常规浮栅存储单元的性能且避免上述问题。
发明内容
大致来说，本发明满足提供一种空气隧道浮栅存储单元的需要，也提供一种制造这种空气隧道浮栅存储单元的方法。
根据本发明的一个方案，提供一种空气隧道浮栅存储单元。空气隧道浮栅存储单元包含设置在衬底上的空气隧道。将第一多晶硅层限定在空气隧道上，作为浮栅。将氧化物层设置在第一多晶硅层上，使得氧化物层覆盖第一多晶硅层且限定空气隧道的侧壁。将第二多晶硅层限定在氧化物层上，并且图案化第二多晶硅层，以形成字线。在一个实施例中，空气隧道具有大约3nm至大约10nm的厚度范围。在另一个实施例中，空气隧道为真空隧道。
根据本发明的另一个方案，提供一种制造这种空气隧道浮栅存储单元的方法。在衬底上形成牺牲层。将第一多晶硅层形成在牺牲层上，作为浮栅。之后，将氧化物层形成在第一多晶硅层上，使得氧化物层覆盖第一多晶硅层且限定牺牲层的侧壁。将第二多晶硅层形成在氧化物层上，且图案化第二多晶硅层，以形成字线。之后，使用热磷酸浸泡以侧向蚀刻牺牲层，以形成空气隧道。在一个实施例中，牺牲层为氮化物层。在另一个实施例中，牺牲层的厚度在大约3nm到大约10nm的范围内。
可以理解的是上述一般说明及以下详细说明仅为示例性和解释性的，并非限制本发明。
附图简述
包含在本发明中并作为本发明的组成部分的附图用于说明本发明的实施例，并且与本发明的说明一起用来解释本发明的主旨。
图1示出常规浮栅存储单元的剖面图；
图2(a)是NOR/NAND型空气隧道浮栅存储阵列的顶视图，而图2(b)-(c)是在根据本发明的实施例形成NOR/NAND型空气隧道浮栅存储阵列的存储单元的空气隧道之前和之后，沿A-A′线截取的NOR/NAND型浮栅存储阵列的剖面图；
图3(a)是AND型空气隧道浮栅存储阵列的顶视图，而第图3(b)-(c)是在根据本发明的实施例形成AND型空气隧道浮栅存储阵列的存储单元的空气隧道之前和之后，沿A-A′线截取的AND型空气隧道浮栅存储阵列的剖面图；
图4是针对常规浮栅存储单元和根据本发明实施例的空气隧道浮栅存储单元，示出模拟的富雷—诺特海姆式(FN)隧穿电流密度作为电场的函数的曲线图；
图5(a)-(b)是示出根据本发明实施例的空气隧道浮栅存储单元的FN隧穿编程特性和FN隧穿擦除特性的曲线图。
实施方式
详细的组件符号用于使本发明具体化，虽然结合实施例来描述本发明，但是本发明并非旨在限定在这些实施例中，相反地，本发明旨在涵盖包含在由所附权利要求所定义的本发明的精神和范围内的替换、变体及等同物。而且，在下述本发明的具体实施例中，为了全面理解本发明，揭示了各种特定实施例，但也可能在这些实施例之外实施本发明。对于其它实例、公知的方法、过程、组成及电路将不会详细描述，以避免模糊本发明的方向。
图2(a)是或非门(NOR)/与非门(NAND)型空气隧道浮栅存储阵列200的顶视图，而图2(b)-(c)是在根据本发明的实施例形成NOR/NAND型空气隧道浮栅存储阵列200的存储单元的空气隧道之前和之后，沿A-A′线截取的NOR/NAND型空气隧道浮栅存储阵列200的剖面图。
如图2(a)所示，NOR/NAND型浮置存储阵列200包含9个存储单元(单元_1、单元_2、……、以及单元_9)，其中3个存储单元共享字线(WL)202。使用四个浅沟道隔离(STI)区域201，以将9个存储单元分成3行。图2(b)-(c)示出在单元_1、单元_2和单元_3的空气隧道形成的前后，沿A-A′线截取的单元_1、单元_2和单元_3的剖面图。在一个实施例中，浅沟道隔离区域为氧化物区域。
如图2(b)所示，在衬底210上形成四个STI区域201之后，在衬底210上和两个STI区域201之间形成牺牲层220。在一个实施例中，牺牲层220为氮化物层，在另一实施例中，此牺牲层220的厚度在大约3nm到大约10nm的范围内。第一多晶硅层230，用作浮栅，并且位于牺牲层220之上，而对第一多晶硅层230和牺牲层220一起进行图案化。之后，在第一多晶硅层230上沉积共形氧化物层240，使得共形氧化物层240覆盖第一多晶硅层230，并且限定牺牲层220的侧壁。将第二多晶硅层202形成在共形氧化物层240之上，之后图案化第二多晶硅层202，以形成字线202。该共形氧化物层240也可称为多晶硅间(inter-poly)氧化物层。
之后，使用热磷酸(H3PO4)浸泡以侧向蚀刻NOR/NAND型浮栅存储阵列200的每一个存储单元的牺牲层220，蚀刻方向如图2(a)的箭头所示。热磷酸(H3PO4)浸泡会蚀刻牺牲层220的前壁和后壁，由于热磷酸(H3PO4)浸泡至少30次，选择性移除氮化物多于氧化物和硅，在将牺牲层220移除之后，NOR/NAND型空气隧道浮栅存储阵列200的存储单元的轮廓仍能大致不变。因此，如图2(c)所示，在NOR/NAND型浮栅存储阵列200的每一个存储单元的衬底210和第一多晶硅层(浮栅)230之间，形成空气隧道250。在一个实施例中，空气隧道250的厚度在大约3nm到大约10nm的范围内。在其它实施例中，在空气隧道250的前壁和后壁都被氧化之后，空气隧道250为真空隧道。
图3(a)是与门(AND)型空气隧道浮栅存储阵列300的顶视图，而图3(b)-(c)是在根据本发明的实施例形成AND型空气隧道浮栅存储阵列300的存储单元的空气隧道之前和之后，沿A-A′线截取的AND型空气隧道浮栅存储阵列300的剖面图。
如图3(a)所示，AND型空气隧道浮栅存储阵列300包含9个存储单元(单元_1、单元_2……及单元_9)，其中3个存储单元共享字线(WL)302。图3(b)和(c)示出在单元_1、单元_2和单元_3的空气隧道形成的前后，沿A-A′线截取的单元_1、单元_2和单元_3的剖面图。
如图3(b)所示，在衬底310上形成四个掩埋扩散(BD)区域301之后，在衬底310上以及在两个BD区域301之间形成牺牲层320。在一个实施例中，牺牲层320为氮化物层，在另一实施例中，该牺牲层320的厚度在大约3nm到大约10nm的范围内。第一多晶硅层330，用作浮栅，并且位于牺牲层320之上，在对第一多晶硅层330和牺牲层320一起进行图案化之后，第一多晶硅层330和牺牲层320的侧壁被氧化，使每一个存储单元具有两个氧化物间隙壁340。在每一个BD区域上形成高密度等离子体(HDP)氧化物区域360，以隔离每一个存储单元。之后，在两个HDP氧化物区域360之间以及在第一多晶硅层330与氧化物间隙壁340上沉积氧化物层350，即多晶硅间氧化物层。在HDP氧化物区域360和氧化物层350之上形成第二多晶硅层302。之后，图案化第二多晶硅层302以形成字线302。
之后，使用热磷酸(H3PO4)浸泡，以侧向蚀刻牺牲层320，如图3(a)的箭头所示。热磷酸(H3PO4)浸泡将使AND型空气隧道浮栅存储阵列300的每一个存储单元从牺牲层320的前壁和后壁开始进行蚀刻。由于热磷酸(H3PO4)浸泡至少30次，选择性移除氮化物多于氧化物和硅，在将牺牲层320移除之后，AND型空气隧道浮栅存储阵列300的存储单元的轮廓仍能大致不变。因此，如图3(c)所示，在AND型空气隧道浮栅存储阵列300的每一个存储单元的衬底310和第一多晶硅层(浮栅)330之间，形成空气隧道370。
图4是针对常规浮栅存储单元和根据本发明实施例的空气隧道浮栅存储单元，示出模拟的富雷—诺特海姆式(FN)隧穿电流密度作为电场的函数的曲线图。穿过常规浮栅存储单元的隧道氧化物层的FN隧穿的电子势垒(electron barrier height)为3.2电子伏特(eV)，而穿过空气隧道浮栅存储单元的空气隧道的FN隧穿的电子势垒为4.05电子伏特(eV)，相当于硅的电子亲和势。
如图4所示，常规浮栅存储单元的FN隧穿电流密度曲线落后(lag behind)空气隧道浮栅存储单元的FN隧穿电流密度曲线(以虚线表示)大约3百万伏特/厘米(MV/cm)。对于一般浮栅存储单元的隧道氧化层，其适当的FN隧穿操作电场约为9至12百万伏特/厘米(MV/cm)。为了给空气隧道浮栅存储单元提供相同的FN隧穿电流密度，空气隧道浮栅存储单元的FN隧穿操作电场约需要12至15百万伏特/厘米(MV/cm)。
因为空气的介电常数仅为1，而氧化物为3.9，施加在隧道浮栅存储单元的电场大部分会在空气隧道下降，即使当多晶硅间氧化物层和空气隧道的面积比为1时，空气隧道中的电场也大约为多晶硅间氧化物层的3.9倍。因此，虽然空气隧道浮栅存储单元在较高电场(约12至15百万伏特/厘米(MV/cm))受压，但是在多晶硅间氧化物层下降的电场仅大约为4百万伏特/厘米(MV/cm)，而这将不会造成多晶硅间氧化物层的退化。高电场不会对空气隧道浮栅存储单元造成任何的损害。如果多晶硅间氧化物层和空气隧道的面积比进一步增加(栅极耦合比可以轻易高达0.7以上)，则高栅极耦合比可以提供具有高速的低栅极电压操作。
图5(a)-(b)是示出根据本发明实施例的空气隧道浮栅存储单元的FN隧穿编程特性和FN隧穿擦除特性的曲线图，用于绘制这两个图的空气隧道浮栅存储单元的多晶硅间氧化物层面积和空气隧道面积之间的面积比为1。空气隧道浮栅存储单元的空气隧道的厚度为5nm，而多晶硅间氧化物层的厚度为10nm。FN隧道特性与n型或p型沟道的空气隧道浮栅存储单元无关。
施加到空气隧道浮栅存储单元的空气隧道的高电场使其FN隧穿速度对于中间栅极电压(VG)来说足够快。如图5(a)-(b)所示，当栅极电压VG≤14伏特(V)时，FN隧穿编程速度和FN隧穿擦除速度已经是非常快的。然而，为了取得与常规浮栅存储单元相同的FN隧穿编程速度和FN隧穿擦除速度，栅极电压至少需要18伏特(V)，而这将会损害常规浮栅存储单元的隧道氧化物层。
如果将较高的栅极电压施加到空气隧道浮栅存储单元，则可以取得较快的编程/擦除速度，而不会有常规浮栅存储单元的常规隧道氧化物层的损害。如前所述，施加的较高栅极电压会大部分下降在空气隧道上，而不是在多晶硅间氧化物层上。即使当多晶硅间氧化物层和空气隧道的面积比为1时，空气隧道中的电场也大约为多晶硅间氧化物层的3.9倍。如果多晶硅间氧化物层和空气隧道的面积比进一步增加(栅极耦合比可以轻易高达0.7以上)，则高栅极耦合比可以提供具有高速的低栅极电压操作。
在一个实施例中，沟道热电子(CHE)注入可以用于对空气隧道浮栅存储单元进行编程。举例来说，可以对空气隧道浮栅存储单元施加大的正栅极电压(VG＝10伏特(V))和漏极电压(VD＝5伏特(V))，以增加在漏极端的热电子注入。其它热电子注入编程方法，如沟道起始次要电子注入(CHISEL)和脉冲鼓动衬底高热电子注入(PASHEI)，也可以用于对空气隧道浮栅存储单元进行编程。然而，由于空气隧道的高电子势垒(4.05电子伏特(eV))，相较于常规浮栅存储单元，空气隧道浮栅存储单元的CHE注入效益较低。空气隧道的高电子势垒也会造成可忽略的带间隧穿热空穴注入(BTBTHH)的效应。因此，可以接受在接合重迭区域的源极端或漏极端的FN隧穿，而不会引起热空穴注入。对于NOR/AND空气隧道浮栅存储单元阵列中的存储单元而言，源极端或漏极端的FN隧穿是可以接受的。
所公开的空气隧道浮栅存储单元的特征在于其可以轻易实施在目前的NOR/NAND/AND型浮栅存储阵列中。空气隧道浮栅存储单元的另一特征在于其具有固有的高栅极耦合比，这是因为空气和氧化物的介电常数比值高，会造成具有高隧道速度的低栅极电压操作。空气隧道浮栅存储单元的另一特征在于空气隧道完全没有受压漏电流(stress-induced leakage current，SILC)，以及常规浮栅存储单元的隧道氧化层退化的问题。因此，空气隧道浮栅存储单元的电荷保存能力明显地改善。因为空气隧道没有受压漏电流，所以可以实施更薄的空气隧道，降低空气隧道浮栅存储单元的尺寸。空气隧道浮栅存储单元的空气隧道的厚度可以约为3nm，其为直接隧道的边界。而且，空气隧道浮栅存储单元的空气隧道在电子隧道期间不会有任何等离子体或电花，这是因为空气隧道的厚度远小于等离子体的暗部(dark space)。空气隧道为空气或真空隧道没有任何差别。
因此，空气隧道浮栅存储单元可以提供耐用性高、低栅极电压操作以及高编程/擦除速度。同时，因为空气隧道没有SILC，因此保障空气隧道浮栅存储单元的稳定性。可以期待空气隧道浮栅存储单元具有接近无限度的耐用性。
上述对本发明的特定实施例进行的说明是用于说明和描述，但并非以这些实施例将本发明限制在所公开的特定形式上。显而易见的是基于上述启示可以有其它许多的修改和变化，选择和说明实施例是为了解释本发明的主旨和应用，因此，使本领域技术人员能够根据所设想的具体目的使用本发明而有各种实施例和修改例。本发明的范围由所附的权利要求和其等同物来确定。

Claims (10)

1.一种浮栅存储单元，包括：
衬底；
空气隧道，限定在该衬底之上；
第一多晶硅层，限定在该空气隧道之上；以及
氧化物层，限定在该第一多晶硅层之上，使得该氧化物层覆盖该第一多晶硅层并且限定该空气隧道的侧壁。
2.如权利要求1所述的浮栅存储单元，还包括：
第二多晶硅层，限定在该氧化物层之上。
3.如权利要求1所述的浮栅存储单元，其中该空气隧道的厚度在3nm到10nm的范围内。
4.如权利要求1所述的浮栅存储单元，其中该空气隧道为真空隧道。
5.如权利要求1所述的浮栅存储单元，其中该第一多晶硅层用作浮栅。
6.如权利要求2所述的浮栅存储单元，其中该第二多晶硅层用作字线。
7.如权利要求1所述之浮栅存储单元，其中通过富雷—诺特海姆式(FN)隧穿来编程或擦除该浮栅存储单元。
8.如权利要求1所述的浮栅存储单元，其中通过沟道热电子(CHE)注入来编程该浮栅存储单元。
9.如权利要求1所述的浮栅存储单元，其中通过沟道起始次要电子注入(CHISEL)来编程该浮栅存储单元。
10.如权利要求1所述的浮栅存储单元，其中通过脉冲鼓动衬底高热电子注入(PASHEI)来编程该浮栅存储单元。
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