CN102044497B

CN102044497B - 分立栅存储器件的形成方法

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Publication number: CN102044497B
Application number: CN 200910197088
Authority: CN
Inventors: 李勇; 刘艳; 周儒领; 黄淇生
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-10-13
Filing date: 2009-10-13
Publication date: 2013-07-17
Anticipated expiration: 2029-10-13
Also published as: CN102044497A

Abstract

一种分立栅存储器件的形成方法，包括：提供半导体衬底，所述半导体衬底上依次形成有栅介质层、第一多晶硅层、层间绝缘层和第二多晶硅层，所述第一多晶硅层具有第一厚度；刻蚀所述第二多晶硅层和绝缘层，形成控制栅；刻蚀所述第一多晶硅层至第二厚度，所述第一多晶硅层被层间绝缘层覆盖的部分具有第一厚度，而未被覆盖的部分具有第二厚度，所述第二厚度范围为80～280

本发明通过减小浮栅多晶硅层的余留厚度，利用其后工艺过程的微笑效应，改善浮栅多晶层的尖端形貌，可以适用于较小特征尺寸的器件，有助于提高器件的擦除速率。

Description

分立栅存储器件的形成方法

技术领域

本发明涉及半导体工艺领域，特别涉及一种分立栅存储器件的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

闪存的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出了一个分立栅存储器件的结构示意图。每个存储单元包括一个存储管110和与之相邻的擦除栅120(EG：erasing gate)。图1中主要包括两个存储单元，这两个存储单元的存储晶体管共用一个擦除栅120，所述存储晶体管包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层(未标记)；同时在控制栅105和层间绝缘层两侧形成有侧墙125，所述浮栅101靠近层间绝缘层的一侧两边被刻掉部分，且所述侧墙125位于所述浮栅101的被刻掉的部分上。所述擦除栅120与浮栅101之间具有隧穿绝缘层140。

由于所述浮栅101的物理特性与结构，其可以储存电荷，根据储存电荷的情况，可以将其区分为两种状态，从而可以存储一位二进制数据。浮栅101中储存电荷的状态和其所代表的二进制数据(0或1)之间的对应关系可以有不同的定义，一般而言，当浮栅101被注入负电子时，该位就由数字“1”被写成“0”，这一过程为写入，也可称为编程模式；相对的，当负电子从浮栅101中移走后，该位就由数字“0”变成“1”，此过程称为擦除。关于电子注入或擦除的技术在业界有许多探讨，其中编程时通常采用隧穿注入(channel hotinjection)机理。在编程时，源极接地，控制栅的电压大于漏极电压时，浮栅101与导电沟道间氧化层的能带会变窄，因此在导电沟道中的负电子会被加速，能从沟道跃迁到浮栅中，从而完成编程。擦除信息时通常运用Fowler-Nordheim(简写F-N)隧穿效应，此时控制栅105接地，擦除栅120加正电压，电子由浮栅101隧穿至擦除栅105，完成对浮栅101中电荷的擦除。由于F-N效应对隧穿绝缘层140中的电场十分敏感，电场越大，隧穿电流越大，对电荷的擦除速度越快，因此为提高器件的擦除速度，需要提高隧穿绝缘层140内的电场强度。

申请号为200610118219.7的中国专利申请公开了一种分离栅浮栅尖端的制造方法，其工艺流程包括：在硅衬底表面热氧化生长第一氧化层，作为隧道氧化层；采用低压化学气相淀积方法在第一氧化层上形成一层多晶硅作为浮栅多晶硅层；在浮栅多晶硅层上依次形成第二氧化层和氮化硅；光刻定义浮栅图形，对氮化硅进行刻蚀；刻掉氮化硅底下的一部分氧化层；在硅片表面淀积一薄层绝缘层；热氧化生长一层氧化层；去掉硅片表面的一层氧化层；去掉氮化硅；以氧化物为阻挡层进行多晶硅刻蚀。在上述技术方案中，通过增加湿法刻蚀的工艺流程(即“刻掉氮化硅底下的一部分氧化层”和“去掉硅片表面的一层氧化层”)来减小浮栅靠近隧穿氧化层一侧的角度。由于湿法刻蚀工艺的精度所限，这一方法仅对较大特征尺寸的闪存适用，对于特征尺寸在130nm以下的闪存结构而言，工艺精度无法达到相应要求。

因此，对于较小特征尺寸的闪存器件，需要开发一种工艺流程简单，成本低廉的形成浮栅的方法。

发明内容

本发明解决的问题是提供一种分立栅存储器件的形成方法，以适用于较小特征尺寸的器件。

为解决上述问题，本发明提供一种分立栅存储器件的形成方法，在浮栅靠近隧穿绝缘层的一侧形成尖端，包括：

提供半导体衬底，所述半导体衬底上依次形成有栅介质层、第一多晶硅层，层间绝缘层和第二多晶硅层，所述第一多晶硅层具有第一厚度；

刻蚀所述第二多晶硅层和层间绝缘层，形成控制栅；

刻蚀所述第一多晶硅层至第二厚度，所述第一多晶硅层被层间绝缘层覆盖的部分具有第一厚度，而未被覆盖的部分具有第二厚度；

所述第二厚度范围为

可选的，所述第二厚度范围为

可选的，所述第二厚度范围为

所述形成方法还包括对所述刻蚀后的第一多晶硅层进行热氧化工艺。

可选的，所述热氧化工艺的温度为800℃至900℃。

可选的，所述方法还包括在所述控制栅两侧形成侧墙；对位于侧墙外侧的第一多晶硅层进行刻蚀，至露出所述栅介质层，定义出源区；对所述源区进行离子注入；在所述侧墙的外侧、源区的上方依次形成隧穿绝缘层和擦除栅。

可选的，所述源区离子注入类型为磷或砷，注入剂量为2×10¹⁵/cm²至4×10¹⁵/cm²。

可选的，所述隧穿绝缘层的形成方法为低压化学气相淀积工艺。

可选的，所述隧穿绝缘层的厚度为

可选的，所述侧墙为氧化硅、氮化硅双层结构。

可选的，所述第一厚度为

可选的，所述第一多晶硅层为N型掺杂。

可选的，所述第一多晶硅层的掺杂方法为离子注入，所述离子注入的剂量为6×10¹⁴/cm²至5×10¹⁵/cm²。

可选的，所述第二多晶硅层的厚度为

可选的，所述第二多晶硅层为N型掺杂。

可选的，上述方法还包括在所述第二多晶硅层上形成介质层。

可选的，所述介质层为氧化硅、氮化硅的叠层结构。

与现有技术相比，上述技术方案通过控制刻蚀后的第一多晶硅层的厚度，使余留的第一多晶硅层较容易的被氧化消耗，从而形成多晶硅尖端。上述技术方案并没有增加额外的湿法刻蚀工艺流程，其工艺精度更容易控制，因而可以适用于较小特征尺寸的器件。

另外，上述技术方案还具有以下优点：

在第一多晶硅层靠近隧穿绝缘层的一侧形成尖端，可以增大F-N隧穿电流，提高闪存器件的擦除速率；

提高了第一多晶硅层和源区的掺杂浓度，使得刻蚀后余留的第一多晶硅层更容易的被氧化消耗，从而在第一多晶硅层靠近隧穿绝缘层的一侧形成尖端，增大F-N隧穿电流，提高闪存器件的擦除速率。

附图说明

图1是现有技术的分立栅存储器件的结构示意图；

图2是本发明实施方式的分立栅存储器件的形成方法的流程示意图；

图3是本发明实施例的分立栅存储器件形成方法的流程示意图；

图4至图10是本发明实施例的分立栅存储器件形成方法的剖面结构示意图；

图11是本发明实施例形成的浮栅尖端的局部示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明提供的方法不仅适用于分立栅存储器件，也适用于一般的具有浮栅结构的存储器件，特别适用于特征尺寸在130nm及以下的存储器件，如EPROM(可擦除可编程只读存储器)、EEPROM(电信号可擦除可编程只读存储器)等。

从理论上说，分立栅存储器件编程时利用隧道热电子发射机理，其速率较快，反应时间一般在μs量级；而在擦除信息时利用F-N隧穿效应，反应速率较慢，在ms量级。根据F-N隧穿效应电流公式，

i_FN＝A×S_TUN×E² _TUN×exp(B/E_TUN)

其中，E_TUN是隧穿绝缘层中的电场强度，S_TUN是浮栅与擦除栅间的电子注入区面积，A和B是F-N参数。所述隧穿电流i_FN与隧穿绝缘层上的场强E_TUN密切相关，为提高该电场强度，可以减小隧穿绝缘层的厚度，但这样做容易造成浮栅上电荷的流失，从而导致信息的丢失；另外擦除电压也无法一再提高，否则会造成器件不稳定以及功耗的增加。

继续参考图1，浮栅101与隧穿绝缘层140接触区域近似于矩形，具体如图1中虚线圈部分，这样会导致在隧穿绝缘层上所加电场较低，相应隧穿电流偏小，浮栅101内电荷擦除速率比较慢。在实践中，举例来说，擦除电压为11.5V时，擦除时间要低于10ms，而实际上当擦除电压加至13V，擦除时间仍长达5s，与目标值相差甚远。为改善分立栅存储器件的擦除能力，需要在浮栅101与隧穿绝缘层140接触部分形成尖端以提高场强。

图2给出了本发明实施方式的分立栅存储器件的形成方法的流程示意图。如图2所示，执行步骤S102，提供半导体衬底，所述半导体衬底上依次形成有栅介质层、第一多晶硅层、层间绝缘层和第二多晶硅层，所述第一多晶硅层具有第一厚度；执行步骤S104，刻蚀所述第二多晶硅层和层间绝缘层，形成控制栅；执行步骤S106，刻蚀所述第一多晶硅层至第二厚度，所述第一多晶硅层被层间绝缘层覆盖的部分具有第一厚度，而未被覆盖的部分具有第二厚度，所述第二厚度为

本发明提供的方法适用于形成多晶硅尖端，尤其适用于分立栅存储器件的浮栅尖端的形成。但不应将本发明的方法限定在分立栅存储器件的浮栅的形成工艺中，如果在其他工艺中涉及形成多晶硅尖端的问题，本发明的方法也能够相应的适用。

本发明实施例是在靠近隧穿绝缘层的一侧形成浮栅尖端，下面结合附图和实施例对本发明实施方式进行详细说明。

图3给出本发明的第一实施例的分立栅存储器件的形成方法的流程示意图。依序执行以下步骤：S202，在半导体衬底表面形成栅介质层；S204，在所述栅介质层上形成第一多晶硅层；S206，在所述第一多晶硅层上依次形成层间绝缘层、第二多晶硅层、介质层；S208，对所述介质层、第二多晶硅层、层间绝缘层进行刻蚀，形成控制栅；S210，形成侧墙；S212，刻蚀所述第一多晶硅层，并对源区进行离子注入；S214，依次形成隧穿绝缘层、浮栅-字线间隙氧化层、擦除栅多晶层。

图4至图10为根据本发明的第一实施例的分立栅存储器件的形成方法的剖面结构示意图，所述示意图只是实例，在此不应过度限制本发明保护的范围。

参照图3和图4，执行步骤S202，在半导体衬底300表面形成栅介质层310。所述半导体衬底300可以是单晶、多晶、或非晶结构的硅或硅锗；也可以是绝缘体上硅(SOI)；或者还可以包括其它的材料，例如砷化镓等III-V族化合物。所述半导体衬底300上具有一定的隔离结构，可以为浅沟槽隔离(STI)、局部场氧化隔离(LOCOS)。

分立栅存储器件的隧穿载流子可以为电子，也可为空穴，当隧穿载流子为电子时，待形成分立栅存储器件的半导体衬底300部分为P型，可通过注入硼离子实现。当隧穿载流子为空穴时，待形成分立栅存储器件的半导体衬底300部分为N型，可通过注入磷离子实现。本实施例的存储器件采用电子作为载流子。

所述栅介质层310可以为氧化硅、氮化硅、氮氧化硅或其他高k材料，在此选用氧化硅。其形成方法可以为炉管热氧化，原子层沉积(ALD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等工艺，本实施例采用炉管热氧化工艺。

参照图3和图5，执行步骤S204，在栅介质层310上形成第一多晶硅层320，用作形成浮栅(floating gate)。多晶硅的形成方法可以为化学气相淀积(CVD)、低压化学气相淀积(LPCVD)工艺，本实施例采用低压化学气相淀积工艺。所述第一多晶硅层320具有第一厚度，其范围为

优选为

对第一多晶硅层320进行掺杂，本实施例中隧穿载流子为电子，因此进行N型掺杂，掺杂离子可以为磷、锑、砷等五价元素。所述第一多晶硅层320的掺杂方法为离子注入，注入剂量为6×10¹⁴/cm²至5×10¹⁵/cm²。

参照图3和图6，执行步骤S206，在形成第一多晶硅层320后，在其上形成层间绝缘层330，所述层间绝缘层330为ONO三层结构，即氧化硅-氮化硅-氧化硅，作为第一多晶硅层320和之后形成的第二多晶硅层之间的绝缘层，该结构有漏电小、低缺陷的优点。氧化硅的形成方法可以为原子层沉积(ALD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)等工艺，本实施例采用等离子体增强型化学气相淀积。氮化硅的形成方法可以为等离子体增强型化学气相淀积(PECVD)、低压化学气相淀积(LPCVD)工艺。本实施例采用低压化学气相淀积。

接着在层间绝缘层330上形成第二多晶硅层340，用作形成控制栅(controlgate)。所述第二多晶硅层340的形成方法如前文所述，本实施例采用低压化学气相淀积工艺。所述第二多晶硅层340的厚度为

优选为由于本实施例中隧穿载流子为电子，对所述第二多晶硅层340进行N型掺杂，掺杂离子可以为磷、锑、砷等五价元素。

在作为控制栅的第二多晶硅层340淀积完成后，在第二多晶硅层340上形成介质层，本实施例中所述介质层为氧化层350和氮化硅层360构成的双层结构。所述氧化层350的厚度为

优选为所述氮化硅层360，厚度为

优选为

氧化层350、氮化硅层360共同作为介质层，用于保护第二多晶硅层340。

参照图3和图7，执行步骤S208，对所述氮化硅层360、氧化层350、第二多晶硅层340、层间绝缘层330进行刻蚀。首先在所述半导体衬底300上形成光刻胶层，之后图案化光刻胶层，形成控制栅的形状，该技术为本领域技术人员所公知。光刻线宽由工艺要求确定。光刻完成后，以光刻胶为掩膜对各膜层进行干法刻蚀，通过一次性刻蚀将第一多晶硅层320以上的各层薄膜刻完，并对第一多晶硅层320进行一定程度的过刻蚀。刻蚀后的相关膜层依次为第一多晶硅层320、层间绝缘层330、第二多晶硅层340、氧化层350、氮化硅层360。现有技术中第一多晶硅层320被过刻掉

左右，余留约

本实施例加大了第一多晶硅层320的过刻蚀程度，使得余留的第一多晶硅层320的厚度具有第二厚度，为干法刻蚀采用反应离子刻蚀，利用终点探测方式控制过刻蚀程度，所用工艺气体主要为含氟气体。经过上述刻蚀，形成分立栅存储器件的存储晶体管的栅极结构，相邻所述栅极结构间具有间隔，用于后续形成擦除栅。

参照图3和图8，执行步骤S210，形成侧墙370，在此选用氧化层、氮化硅双层结构。具体工艺包括：首先形成氧化硅层、氮化硅层，然后进行侧墙刻蚀至第一多晶硅层320，最后去除待形成擦除栅区域的第一多晶硅层320，暴露出栅介质层310。刻蚀后的相关膜层依次为第一多晶硅层320、层间绝缘层330、第二多晶硅层340、氧化层350、氮化硅层360。

参照图3和图9，执行步骤S212，在源区以外的区域形成图形化光刻胶层380，利用光刻胶380作为掩膜进行离子注入，注入离子可以为磷、砷；在本实施例中优选为砷。注入剂量为2×10¹⁵/cm²至4×10¹⁵/cm²。离子注入后在该区域形成N+掺杂区域385，最后去除光刻胶层380。

参照图3和图10，执行步骤S214，形成隧穿绝缘层390，本实施例优选为氧化层(tunnel oxide)，所述隧穿绝缘层390位于存储晶体管的栅极结构的靠近擦除栅一侧的侧墙370的外侧。所述隧穿绝缘层390的形成方式可以为等离子体增强型化学气相淀积(PECVD)、低压化学气相淀积(LPCVD)。本实施例选用低压化学气相淀积，形成隧穿绝缘层390，厚度为

本实施例中为

在隧穿绝缘层390形成以后，依次形成浮栅与字线(wordline)之间的间隙氧化层410，擦除栅多晶硅层400、字线(wordline：WL)420。所述间隙氧化层410可与隧穿绝缘层390采用同一层材料制备；所述擦除栅多晶硅层400可与字线420采用同一层材料制备。

在本实施例中，由于第一多晶硅层320厚度较现有技术大幅减小，厚度范围为

在接下来的工艺热过程中，微笑效应(smiling effect)表现得比较明显。所谓微笑效应，是指多晶硅层在热过程中较为容易的被自动氧化消耗。浮栅刻蚀后的热过程是影响微笑效应的决定性因素，热预算越多，该效应越强。在本实施例中，相关热过程主要有侧墙370的形成、隧穿绝缘层390的形成、以及间隙氧化层410的形成等过程。在这些过程中，由于热效应，较薄的第一多晶硅层320在含氧氛围里会被氧化，产生自身的消耗，形成第一多晶硅层320，在所述第一多晶硅层320靠近隧穿绝缘层390的一侧容易形成尖端，而这正是工艺上所期望的结果。

进一步的，其他因素也会影响微笑效应的作用。首先是擦除栅多晶硅层400以下的源区掺杂浓度，掺杂离子会增强浮栅多晶尖端的氧化作用，掺杂浓度越高，微笑效应越强。另外第一多晶硅层本身的掺杂浓度也容易影响微笑效应，掺杂浓度越高，该效应越明显。本实施例中通过提高源区和第一多晶硅层的掺杂浓度，进一步促进了微笑效应，使得所述第一多晶硅层更容易形成尖端。

参考图7，上述第一实施例中刻蚀第一多晶硅层320以后，余留的具有第二厚度的第一多晶硅层320的厚度为

下面简述余留的第一多晶硅层320的厚度为

的情况，作为本发明的第二实施例。

第二实施例的基本工艺流程与第一实施例一致，仅在刻蚀第一多晶硅层320之后、形成侧墙370之前，即第一实施例的步骤S208和S210之间加入一步热氧化工艺。所述热氧化工艺的温度为800℃至900℃，本实施例中优选为850℃。所述热氧化工艺的持续时间视具体情况而定，以所述余留的第一多晶硅层320被氧化消耗掉

为准。之后，在接下来的工艺步骤中，如侧墙、隧穿氧化层、间隙氧化层的形成过程中，所述余留的第一多晶硅层320由于微笑效应的作用，继续被氧化消耗从而形成尖端。

如果所述余留的第一多晶硅层320的厚度更厚，超过

为了形成尖端，则需要加强所述热氧化工艺的热预算。但是，在此过程中，同时也会对其他膜层造成比较明显的影响，从而对器件的性能造成影响，因此，所述余留的第一多晶硅层320的厚度不宜大于

由此，形成一种分立栅存储器件的结构，包括：半导体衬底；栅介质层，所述栅介质层位于所述半导体衬底上；浮栅，所述浮栅位于所述栅介质层上；层间绝缘层，所述层间绝缘层位于所述浮栅上；控制栅，所述控制栅位于所述层间绝缘层上；介质层，所述介质层位于所述控制栅上；侧墙，所述侧墙位于浮栅与控制栅的两侧；隧穿绝缘层，所述隧穿绝缘层位于所述侧墙外侧；源区，所述源区形成于所述半导体衬底内，位于所述侧墙的外侧；擦除栅，所述擦除栅位于所述隧穿绝缘层的外侧，所述源区的上方；所述浮栅靠近隧穿绝缘层的一侧形成尖端。

图11是本发明第一实施例形成的浮栅多晶局部示意图。其中400为擦除栅极，340为控制栅，330为层间绝缘层，320为浮栅，370为侧墙，390为隧穿绝缘层。浮栅多晶形貌由虚线示出，由图11可见，本实施例的工艺改进明显改善了浮栅尖端形貌，现有工艺形成的浮栅多晶近似于矩形，而本实施例形成的浮栅多晶为一个尖端。电性能测试结果也表明，具有浮栅多晶尖端的结构能有效提高擦除速率。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。